CN101154448B - 存储器件的页面缓冲器电路及编程方法 - Google Patents

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Abstract

一种存储器件的页面缓冲器电路，所述存储器件包括与至少位线对相连的多个多级单元(MLC)，页面缓冲器电路包括最高有效位(MSB)锁存器、最低有效位(LSB)锁存器、数据I/O电路、反相输出电路、MSB校验电路和LSB校验电路。MSB锁存器配置成响应于控制信号来对感测节点的电压进行感测，并存储高感测数据，且输出反相的高感测数据，或者存储输入数据并输出反相的输入数据。LSB锁存器响应于所述控制信号来对感测节点的电压进行感测，并存储和输出低感测数据，或者存储和输出通过MSB锁存器接收的输入数据。数据I/O电路连接至MSB锁存器和数据I/O线，并配置成执行感测数据的输入和输出或编程数据的输入和输出。

Description

存储器件的页面缓冲器电路及编程方法 
相关申请的交叉引用 
本申请要求2006年9月29日提交的韩国专利申请第10-2006-96185号的优先权，其全部内容通过引用合并于此。 
技术领域
本发明涉及用于存储器件的页面缓冲器，更具体而言涉及用于多级单元(MLC)存储器件的页面缓冲器电路及编程方法。 
背景技术
闪存通常分为NAND闪存和NOR闪存。NOR闪存具有如此结构，其中存储单元分别连接至位线和字线，因而具有良好的随机存取时间特性。NAND闪存包括串联连接的多个存储单元，并且每个单元串(cellstring)仅需一个接触，因而具有良好的集成特性。因此，NAND结构通常用于高度集成的闪存。 
公知的NAND闪存器件包括存储单元阵列、行解码器和页面缓冲器。存储单元阵列包括以行延伸的多个字线、以列延伸的多个位线及分别对应于位线的多个单元串。 
在存储单元阵列的一侧设置有连接至公共源线的行解码器、串选择线及字线。在存储单元阵列的另一侧设置有连接至所述多个位线的页面缓冲器。 
近来，为了进一步提升这种闪存的集成度，人们正在积极研究能够在一个存储单元中存储多个数据的多位单元。这种类型的存储单元称作MLC。单位的存储单元称作单级单元(SLC)。 
MLC通常具有4个或更多阈值电压分布以及与这些阈值电压分布对应的4个或更多数据存储状态。2-位数据可被编程到其中的MLC具有4个数据存储器状态：[11]、[10]、[00]和[01]。这4个数据存储状 态与每个MLC的阈值电压分布相对应。 
例如，假定存储单元的阈值电压分布为-2.7V或以下、0.3至0.7V、1.3至1.7V以及2.3至2.7V，则[11]对应于-2.7V或以下，[10]对应于0.3至0.7V，[00]对应于1.3至1.7V，而[01]对应于2.3至2.7V。也就是说，如果MLC的阈值电压对应于4种类型的阈值电压分布之一，则与[11]、[10]、[00]和[01]中的任一个对应的2-位信息被存储在MLC中。 
下面描述用于闪存器件的编程及读取操作的MLC页面缓冲器。 
图1是传统MLC存储器件的页面缓冲器的电路图。 
参考图1，MLC存储器件包括位线选择单元10和页面缓冲器20。位线选择单元10用于根据输入地址来选择位线。该附图为简化视图，以便于描述MCL存储器件的页面缓冲器20。 
如图1中所示，页面缓冲器20包括用于对2-位数据的最高有效位(MSB)进行编程的最高有效位锁存器单元21以及用于对2-位数据的最低有效位(LSB)进行编程的最低有效位锁存器单元22。 
存储器件的页面缓冲器20包括在偶和奇位线对中的每个位线中，并且具有与该存储器件的位线的一半相对应的数量。 
位线选择单元10包括第一至第四NMOS晶体管N1至N4。 
MSB锁存器单元21包括第五至第十三NMOS晶体管N5至N13、第一至第三反相器IN1至IN3以及第二PMOS晶体管P2。第二和第三反相器IN2和IN3构成第一锁存器R1。 
LSB锁存器单元22包括第十四至第二十NMOS晶体管N14至N20、第四至第六反相器IN4至IN6以及第三PMOS晶体管P3。第五和第六反相器IN5和IN6构成第二锁存器R2。 
页面缓冲器20还包括用于为页面缓冲器20的编程或读取操作提供预充电电压的第一PMOS晶体管P1、用于读取数据输出的第二十一NMOS晶体管N21及第七反相器IN7。 
图1中省略了数据输入的构造。 
下面描述页面缓冲器20的操作。 
在编程操作中，使用了对2-位数据的LSB和MSB进行编程的方法。 
为此，用于提供预充电电压的第一PMOS晶体管P1被导通，而信号MSBRST被置位为高，以导通MSB锁存器单元21的第十NMOS晶体管N10。 
当施加预充电电压时，第十一NMOS晶体管N11被导通，以使第一锁存器R1复位。 
LSB数据被锁存至MSB锁存器单元21的第一锁存器R1中。 
锁存在第一锁存器R1中的数据经由第七NMOS晶体管N7传送至LSB锁存器单元22的第二锁存器R2中。 
锁存在LSB锁存器单元22的第二锁存器R2中的数据被传送至与位线选择单元10所选的位线相连的存储单元，并被编程至该存储单元中。 
如上所述，LSB数据被编程后，执行数据校验。LSB数据由第二锁存器R2读取并存储于其中。 
同时，在对LSB编程后，MSB数据被锁存至MSB锁存器单元21的第一锁存器R1中。 
将锁存在第一锁存器R1中的数据与从第二锁存器R2中读取的LSB数据进行比较，以确定是否需要执行编程。根据该确定结果来执行MSB数据编程。 
此时，第五、第六、第十四和第十五NMOS晶体管N5、N6、N14和N15比较MSB数据与LSB，以便确定编程。 
另外，当读取存储单元中的数据时，LSB锁存器单元22通过第十七NMOS晶体管N17将读取数据输出至外部。第十七NMOS晶体管N17根据信号LSBPASS来驱动。 
MSB锁存器单元21通过第八NMOS晶体管N8将读取数据输出至外部。第八NMOS晶体管N8根据信号MSBPASS来驱动。 
如上所述，用于对MLC进行编程或读取的页面缓冲器20包括24个元件，包括16个NMOS晶体管、6个反相器和2个PMOS晶体管，其中MSB锁存器单元21和LSB锁存器单元22是集成的。 
如上所述，页面缓冲器20的数量对应于存储单元中位线数量的一半，并且是用于对数据进行编程和读取的不可缺少的元素。 
因此，显然如果存储器件的容量增加，则位线的数量增加，且页面缓冲器的数量亦相应增加。这样，为了提升集成度，有必要减少构成页面缓冲器的元件的数量。 
发明内容
本发明旨在存储器件的页面缓冲器及编程方法，其中通过减少页面缓冲器中的元件数量，可提升集成度。 
在一个实施例中，包括与至少位线对相连的多个MLC的存储器件的页面缓冲器电路包括MSB锁存器电路、LSB锁存器电路、数据I/O电路、反相输出电路、MSB校验电路和LSB校验电路。所述MSB锁存器电路响应于控制信号来对感测节点的电压进行感测，并存储高感测数据(uppersensing data)，且输出反相的高感测数据，或者存储输入数据并输出反相的输入数据。所述LSB锁存器电路响应于所述控制信号来对感测节点的电压进行感测，并存储和输出低感测数据(lower sensing data)，或者存储和输出通过所述MSB锁存器电路接收的输入数据。所述数据I/O电路连接至所述MSB锁存器电路和数据I/O线，并执行感测数据或编程数据的输入和输出。所述反相输出电路将所述LSB锁存器电路中存储的数据反相，并将反相的数据输出至所述MSB锁存器电路。所述MSB校验电路响应于所述MSB锁存器电路中存储的数据而输出校验信号。所述LSB校验电路响应于所述LSB锁存器电路中存储的数据而输出校验信号。MSB锁存器电路包括：MSB锁存器，配置成锁存来自数据输入电路的MSB数据并把该MSB数据输出到感测节点，或者锁存来自数据输入电路的LSB数据并把该LSB数据输出至LSB锁存器电路；第一晶体管，配置成把输入数据传递到MSB锁存器中，或者配置成把MSB锁存器的一个节点经由MSB感测电路连接到接地节点；以及第二晶体管，配置成把输入数据传递到MSB锁存器中，或者配置成把MSB锁存器的另一节点经由所述MSB感测电路连接到所述接地节点，其中第一晶体管和第二晶体管交替导通。 
在另一实施例中，存储器件包括存储单元阵列、多个页面缓冲器电路和多个Y门电路。所述存储单元阵列包括分别与多个位线对和多个字线相连的多个MLC。所述多个页面缓冲器电路包括分别与所述多个位线对相对应而布置的多个锁存器电路。每个锁存器电路输出数据，所述数据在编程操作时将被编程至与对应的位线对相连的MLC之一中。所述存储器电路然后存储从与所述位线对相连的MLC之一读取的数据，其中仅所述多个锁存器电路中所包括的第一锁存器电路被连接至所述数据I/O线。所述多个Y门电路分别连接至所述多个页面缓冲器电路，且还连接至所述数据I/O线。在编程操作时，响应于I/O控制信号之一，所述Y门电路中的每个Y门电路将通过所述数据I/O线所接收的编程数据输出至所述第一锁存器电路。然后，在读取操作时，将从所述第一锁存器电路所接收的读取数据输出至所述数据I/O线。 
在本发明的一个实施例中，提供了用于存储器件的编程操作方法，所述存储器件由分别与多个位线对和多个字线相连的多个MLC构成。该方法包括下列步骤：响应于编程指令，对地址信号进行解码，根据所述解码的结果来选择字线和位线，及产生到与所选位线相连的页面缓冲器的控制信号；响应于所产生的控制信号，通过页面缓冲器MSB锁存器单元，将低位编程数据输入至LSB锁存器单元，及将所述数据编程至与所选字线和位线相连的MLC中；将高位编程数据输入至所述页面缓冲器的所述MSB锁存器单元；通过将所述MSB锁存器单元中的数据传递至LSB锁存器单元并容许所述MSB锁存器单元读取和校验所选MLC的数据来执行第一校验步骤；通过将所述LSB锁存器单元中所存储的高位编程数据传递至所述MSB锁存器单元并容许所述LSB锁存器单元读取和校验所选MLC的数据来执行第二校验步骤；以及根据所述的第一和第二校验的结果，将所述MSB锁存器单元中所存储的高编程数据编程至所选MLC中。 
在本发明的又一实施例中，包括与至少位线对相连的多个MLC的存储器件的页面缓冲器电路包括位线选择单元、高和低数据传送电路、MSB锁存器电路、数据I/O电路单元、LSB锁存器电路和反相输出电路。所述位线选择单元被配置成根据输入地址来选择所述位线对中的位线。所述高和低数据传送电路连接至感测节点，所述感测节点连接至所述位线选择单元。所述高和低数据传送电路通过所述感测节点将编程数据输出至所述位线选择单元。所述MSB锁存器电路连接至感测线和所述高数据传送电路， 并存储和输出MSB感测数据或编程数据。所述数据I/O电路单元连接至所述MSB锁存器电路和外部数据I/O线。所述数据I/O电路单元接收将被编程至所述MSB锁存器电路中的数据，并将所述MSB锁存器电路中存储的感测数据输出至外部数据I/O线。所述LSB锁存器电路连接至所述感测节点，并存储LSB感测数据，或通过所述高数据传送电路来接收将被编程至所述MSB锁存器电路中的LSB数据并存储所接收的LSB数据。所述LSB锁存器电路将所存储的LSB数据输出至所述感测节点。所述反相输出电路将所述LSB锁存器电路中存储的数据反相，并将反相的数据输出至所述MSB锁存器电路。所述MSB锁存器电路包括：MSB锁存器，配置成锁存来自数据输入电路的MSB数据并把该MSB数据输出到感测节点，或者锁存来自数据输入电路的LSB数据并把该LSB数据输出至LSB锁存器电路；第一晶体管，配置成把输入数据传递到MSB锁存器中，或者配置成把MSB锁存器的一个节点经由MSB感测电路连接到接地节点；以及第二晶体管，配置成把输入数据传递到MSB锁存器中，或者配置成把MSB锁存器的另一节点经由所述MSB感测电路连接到所述接地节点，其中第一晶体管和第二晶体管交替导通。 
附图说明
图1是传统存储器件的页面缓冲器的电路图。 
图2是根据本发明一实施例的MLC存储器件的页面缓冲器的电路图。 
图3是示出MLC存储器件的存储器操作方法的视图。 
具体实施方式
将参考附图来描述本发明的具体实施例。 
图2是根据本发明一实施例的MLC存储器件的页面缓冲器的电路图。图3是示出MLC存储器件的存储器操作方法的视图。 
参考图2，根据本发明一实施例的MLC存储器件包括用于根据输入地址来选择位线的位线选择单元100以及用于将数据编程至存储单元中或从存储单元中读取数据的页面缓冲器200。 
位线选择单元100包括第一至第四NMOS晶体管MN1至MN4。 
页面缓冲器200包括用于对2-位数据的MSB进行编程的MSB锁存器单元210及用于对2-位数据的LSB进行编程的LSB锁存器单元220。 
MSB锁存器单元210包括第五至第十一NMOS晶体管MN5至MN11、第一至第三反相器I1至I3。LSB锁存器单元220包括第十二至第十七NMOS晶体管MN12至MN17、第四和第五反相器I4和I5。 
用于提供预充电电压的第一PMOS晶体管MP1连接至页面缓冲器200的节点ND1。 
第一PMOS晶体管MP1根据预充电信号PRECH_N来驱动，并以供电电压对节点ND1预充电。 
下面描述MSB锁存器单元210的构造。第五NMOS晶体管MN5根据用于数据传送之目的的数据传送信号DATTRAN来工作，并连接于节点ND1和节点ND4之间。第五NMOS晶体管MN5将MSB锁存器单元210中锁存的数据传递至LSB锁存器单元220或与位线选择单元100相连的存储单元。 
第一反相器I1连接于节点ND5和节点ND4之间。节点ND5连接至第六NMOS晶体管MN6的栅极。第一反相器11用来防止节点ND5由于数据输出操作而被任意改变。 
第六NMOS晶体管MN6将MSB编程检验结果信号MSBVER_N输出为供电电压。该信号在图2所示电路以外使用，以便通知MSB编程检验结果。 
第二和第三反相器I2和I3连接在节点ND6和节点ND7之间，由此形成第一锁存器211。第一锁存器211临时存储用于编程或读取操作的MSB数据。 
另外，第七NMOS晶体管MN7连接在节点ND6和ND8之间。MSB复位信号MSBTST或数据加载信号DATALOAD输入到第七NMOS晶体管MN7的栅极中，由此对第一锁存器211进行置位。因此，创建了将输入数据存储于第一锁存器211中的路径。 
第九NMOS晶体管MN9连接在节点ND8和地电压之间，并具有与节点ND1的预充电线相连的栅极。 
第九NMOS晶体管MN9提供用于将第一锁存器211复位至逻辑0的路径。 
另外，第八NMOS晶体管MN8连接在节点ND7和节点ND8之间，并且用于对MSB进行置位的数据加载信号的反相信号DADALOAD_N或MSBSET信号输入到其栅极。 
第十一NMOS晶体管MN11连接在节点ND4和节点ND9之间，并根据数据输出信号DATAOUT来提供数据输出路径。 
第十NMOS晶体管MN10连接到节点ND8和节点ND9，并根据数据输入信号DATAIN来提供数据输入路径。 
第十八NMOS晶体管MN18提供将从节点ND9输出的数据输出到数据线DL的路径。 
同时，下面描述了LSB锁存器单元220的构造。 
第十二NMOS晶体管MN12连接在节点ND1和节点ND10之间，并提供将LSB锁存器单元220中锁存的LSB数据编程至存储单元中的路径。第十二NMOS晶体管MN12的栅极连接至LSB的编程信号LSBPROG。 
第十三NMOS晶体管MN13连接在节点ND1和节点ND11之间。第十三NMOS晶体管MN13的栅极连接至标志控制信号。 
标志用于将数据从LSB锁存器单元220再次移至MSB锁存器单元210。来自LSB锁存器单元的数据是先前在编程操作期间从MSB锁存器单元210移至LSB锁存器单元220的数据。以此方式移至MSB锁存器单元210的数据是LSB锁存器单元220的数据的反相数据。 
第十四NMOS晶体管MN14接收供电电压，并根据节点ND11的状态来输出LSB编程校验信号LSBVER_N。 
第四和第五反相器I4和I5连接在节点ND10和节点ND11之间，并包括第二锁存器221。 
第十五NMOS晶体管MN15连接在节点ND11和节点ND12之间，并且LSB的复位信号LSBRST输入到其栅极。 
第十六NMOS晶体管MN16连接在节点ND10和节点ND12之间，并且LSB的置位信号LSBSET输入到其栅极。 
另外，第十七NMOS晶体管MN17连接在节点ND12和地电压之间，并且其栅极与节点ND1连接。 
上述构造的页面缓冲器20总共包括18个元件，包括13个NMOS晶体管和5个反相器。这个数目比传统页面缓冲器的元件数目少七。 
下面描述根据本发明一实施例的元件数目减少的页面缓冲器200的操作。 
根据本发明一实施例的页面缓冲器200在读取操作时分别从MSB锁存器单元210和LSB锁存器单元220读取LSB页面数据和MSB页面数据，并通过第十一NMOS晶体管MN11将读取数据输出到外部电路。 
更具体地，MSB锁存器单元210通过第十一NMOS晶体管MN11输出MSB页面的数据。LSB锁存器单元220将LSB页面的数据传递至MSB锁存器单元210，并通过第十一NMOS晶体管MN11输出至外部。 
为了将LSB锁存器单元220的数据传递至MSB锁存器单元210，需要信号PRECH_N被输入为逻辑低(L)、第一PMOS晶体管MP1导通、而且节点ND1被施加以供电电压Vcc并因此变成逻辑高(H)。同时，通过将MSBSET信号输入为逻辑高，第八NMOS晶体管MN8被导通。 
借助于节点ND1的逻辑高，第九NMOS晶体管MN9被导通，且第八NMOS晶体管MN8被导通。因此，节点ND7变低，而节点ND5变高。 
之后，信号LSBPROG被输入为逻辑高，而信号MSBRST被输入为逻辑高，以使节点ND10的LSB页面信息被传递至节点ND5。 
将LSB锁存器单元220的数据传递至MSB锁存器单元210所花费的时间为几μs或更少，因而很少会影响总的数据输出时间。 
另外，下面描述根据本发明一实施例的页面缓冲器200的数据编程方法。 
为了对LSB数据编程，MSB锁存器单元210控制信号DATAIN和信号MSBRST或MSBSET，并接收和锁存LSB数据。 
通过采用信号DATTRAN、PRECH_N和LSBSET或LSBRST，锁存在MSB锁存器单元210中的数据被传递至LSB锁存器单元220。 
借助于公共LSB数据编程方法，传递至LSB锁存器单元220的LSB数据被编程至存储单元中。 
在对LSB数据编程后，对MSB数据进行编程。 
在对MSB数据进行编程前，MSB锁存器单元210和LSB锁存器单元220被置位至初始状态。为了将MSB锁存器单元210和LSB锁存器单元220置位至初始状态，通过将信号PRECH_N输入为逻辑低，第一PMOS晶体管MP1被导通，从而将节点ND1的电平变为高。通过将信号MSBRST和LSBSET输入为逻辑高，节点ND5变低，从而使节点ND10为逻辑低。 
在初始化置位之后，通过采用信号DATAIN和MSBRST或MSBSET，MSB数据被锁存至第一锁存器211中。通过利用第一锁存器211中锁存的数据，执行MSB标志检验。 
MSB标志检验用于确定是否需要对数据编程。节点ND5的状态根据第一锁存器211中锁存的数据来改变，而第六NMOS晶体管MN6根据节点ND5的状态而导通/关断。对当第六NMOS晶体管MN6导通或关断时输出的信号MSBVER_N进行检验，以确定输入的MSB数据并决定是否需要编程操作。 
更具体而言，存储单元在擦除状态具有数据值“11”，并且仅在输入数据为“0”时执行数据编程操作。如果输入数据为“0”，则节点ND5变高，而第六NMOS晶体管MN6导通。第六NMOS晶体管MN6导通，以便输出信号MSBVER_N，从而通知需要编程操作。 
另外，LSB锁存器单元220施加信号LSBSET，以便将编程至存储单元中的LSB数据锁存到第二锁存器单元221中。 
之后，输入到MSB锁存器单元210的MSB数据被传递至LSB锁存器单元220中。在LSB中，对依赖于第十四NMOS晶体管MN14的导通/关断的信号LSBVER_N进行检验，以确定是否需要执行编程操作。 
之后，在MSB锁存器单元中对存储单元中存储的数据进行校验。这是为了在MSB编程之前通过确定可能已经执行MSB编程的存储单元来停止进一步的编程。 
换言之，当寻求通过MSB编程来存储数据[00]或[01]时，在达到仅以LSB数据编程过程来分配(distribute)数据[00]或[01]的阈值电压时，停止进一步的编程。 
为了确定是否存在已达到分配数据[00]的阈值电压的单元，MSB锁存器单元210通过施加信号MSBRST来读取和校验来自位线的数据。校验结果通过信号MSBVER_N(即，第六NMOS晶体管MN6的MSB标志检验信号)来通知。 
从MSB锁存器单元210传送至LSB锁存器单元220的信息再次被移至MSB锁存器单元210。 
将LSB锁存器单元220的数据移至MSB锁存器单元210的原因在于，其对在存储单元校验过程中已被错误地改变的数据进行校正。 
换言之，在校验后，在节点ND5的数据变得不同于原始MSB编程的数据的情况下，LSB锁存器单元220的数据被取回并校正。 
在对数据[00]进行校验之后，[01]编程被校验。在对[01]编程进行校验时，LSB锁存器单元220加载来自存储单元的数据，并对所加载的数据进行校验。 
用于校验的存储单元对位线进行置位，而LSB锁存器单元220加载LSB页面并执行校验。通过经由第十四NMOS晶体管MN14输出信号LSBVER_N(即LSB标志检验信号)来通知校验结果。 
在如上所述对[00]和[01]进行校验后，在需要执行MSB编程的存储单元上执行MSB编程。 
在对数据[00]校验后，可通过经由为对MSB数据进行编程而选择的位线施加信号DATTRAN来执行MSB编程，所述MSB数据已从LSB锁存器单元220传递至MSB锁存器单元210。 
根据本发明一实施例的页面缓冲器200的MSB编程方法简要总结如下。 
首先，将MSB锁存器单元210和LSB锁存器单元220复位。此时施加的信号包括信号PRECH_N、MSBRST和LSBSET。节点ND5和节点ND10变为逻辑低。 
另外，MSB锁存器单元210接收MSB数据。此时施加的信号包括PASS、DATAIN、MSBSET或MSBRST，如图2所示。 
通过执行MSB标志检验，确定MSB锁存器单元210中锁存的数据是否需要编程。也就是说，当输入数据为“0”时，需要执行编程操作，而当输入数据为“1”时，不需要执行编程操作。 
在完成了MSB标志检验后，LSB锁存器单元220读取为编程操作而连接的存储单元的LSB数据。 
另外，在存储于MSB锁存器单元210中的MSB数据被移至LSB锁存器单元220后，MSB锁存器单元210对存储单元中的数据[00]执行校验。 
如果校验完成，则LSB锁存器单元220的数据被再次移至MSB锁存器单元210。LSB锁存器单元220对存储单元中的[01]执行数据校验。 
在校验完成后，针对已确定为需要编程的存储单元来选择位线，并将MSB锁存器单元210中存储的MSB数据编程至这些存储单元中。 
在以上方法中，重复MSB锁存器单元210和LSB锁存器单元220分别对[00]和[01]执行数据校验的过程，同时执行MSB编程。如果对数据[00]需要存储在其中的存储单元完成了编程操作，则可省略对[01]的校验过程。 
如上所述，根据依照本发明的存储器件的页面缓冲器电路和编程方法，可减少包括MLC存储器件的页面缓冲器的元件的数量。因此，可减小面积，且可有效地执行编程操作。 
本发明的以上实施例是说明性的，并且可以有各种替换方式。根据本公开，其它的增加、减少或更改是显而易见的，并且将落入所附权利要求的范围内。 

Claims (12)

1.一种存储器件的页面缓冲器电路，所述存储器件包括与至少位线对相连的多个多级单元(MLC)，所述页面缓冲器电路包括：
最高有效位(MSB)锁存器电路，配置成响应于控制信号来对感测节点的电压进行感测，并存储高感测数据，所述MSB锁存器电路被配置成输出反相的高感测数据，或者存储输入数据并输出反相的输入数据；
最低有效位(LSB)锁存器电路，配置成响应于所述控制信号来对所述感测节点的电压进行感测，所述LSB锁存器电路被配置成存储和输出低感测数据，或者存储和输出通过所述MSB锁存器电路接收的输入数据；
数据I/O电路，其耦合至所述MSB锁存器电路和数据I/O线，所述数据I/O电路被配置成执行感测数据的输入和输出或编程数据的输入和输出；
反相输出电路，配置成将所述LSB锁存器电路中存储的数据反相，所述反相输出电路被配置成将反相的数据输出至所述MSB锁存器电路；
MSB校验电路，配置成响应于所述MSB锁存器电路中存储的数据而输出校验信号；及
LSB校验电路，配置成响应于所述LSB锁存器电路中存储的数据而输出校验信号，
其中所述MSB锁存器电路包括：
MSB锁存器，配置成锁存来自数据输入电路的MSB数据并把该MSB数据输出到感测节点，或者锁存来自数据输入电路的LSB数据并把该LSB数据输出至LSB锁存器电路；
第一晶体管，配置成把输入数据传递到MSB锁存器中，或者配置成把MSB锁存器的一个节点经由MSB感测电路连接到接地节点；以及
第二晶体管，配置成把输入数据传递到MSB锁存器中，或者配置成把MSB锁存器的另一节点经由所述MSB感测电路连接到所述接地节点，
其中第一晶体管和第二晶体管交替导通。
2.如权利要求1所述的页面缓冲器电路，还包括：
位线选择电路，配置成响应于位线选择信号和放电信号来选择所述位线对中的位线，所述位线选择电路被配置成将所选位线连接至所述感测节点；
预充电电路，配置成响应于预充电控制信号在内部对所述感测节点进行充电；
所述数据输入电路，配置成响应于数据输入信号来将所述输入数据输出至所述MSB锁存器，所述输入数据是通过数据I/O节点从Y门电路接收的数据；
数据输出电路，配置成根据所述控制信号来将所述MSB锁存器的数据输出至Y门。
3.如权利要求1所述的页面缓冲器电路，其中：
所述MSB校验电路包括NMOS晶体管，所述MSB校验电路被配置成根据所述MSB锁存器中存储的数据来输出第一校验信号，以及
所述LSB校验电路包括NMOS晶体管，所述LSB校验电路被配置成根据所述LSB锁存器电路中存储的数据来输出第二校验信号。
4.如权利要求1所述的页面缓冲器电路，其中所述MSB锁存器电路还包括：
反相数据输出电路，配置成将所述MSB锁存器电路中存储的MSB或LSB数据反相，所述反相数据输出电路被配置成输出反相的数据。
5.如权利要求2所述的页面缓冲器电路，其中所述LSB锁存器电路包括：
LSB锁存器，配置成锁存来自所述MSB锁存器的所述LSB数据并输出锁存的LSB数据；
LSB输出电路，配置成将所述LSB锁存器中存储的数据输出至感测线；
第三晶体管，配置成把来自所述MSB锁存器的输入数据传递到LSB锁存器中，或者配置成把LSB锁存器的一个节点经由LSB感测电路连接到接地节点；以及
第四晶体管，配置成把来自所述MSB锁存器的输入数据传递到LSB锁存器中，或者配置成把LSB锁存器的另一节点经由所述LSB感测电路连接到所述接地节点，
其中第三晶体管和第四晶体管交替导通。
6.一种存储器件的编程操作方法，所述存储器件包括分别与多个位线对和多个字线相连的多个多级单元(MLC)，所述方法包括：
响应于编程指令，对地址信号进行解码，以根据所述解码的结果来选择字线和位线，并将控制信号提供给与所选位线相连的页面缓冲器；
响应于所述控制信号，通过页面缓冲器的MSB锁存器单元，将低编程数据输入至LSB锁存器单元；
将低编程数据编程至与所选字线和位线相连的MLC中；
将高编程数据输入至所述页面缓冲器的所述MSB锁存器单元；
执行第一校验步骤：将输入至所述MSB锁存器单元的高编程数据传递至所述LSB锁存器单元，并容许所述MSB锁存器单元读取和校验所选MLC的数据；
执行第二校验步骤：在所述第一校验之后，将高编程数据传递至所述MSB锁存器单元，以容许所述LSB锁存器单元读取和校验所选MLC的数据，所述高编程数据为所述LSB锁存器单元中存储的数据；以及
根据所述第一和第二校验的结果，将所述MSB锁存器单元中所存储的高编程数据编程至所选MLC中。
7.如权利要求6所述的方法，其中对所述低编程数据编程包括：
响应于控制信号，将所述页面缓冲器的MSB锁存器单元和LSB锁存器单元复位；
响应于数据输入信号，将从Y门电路接收的低编程数据存储在所述MSB锁存器单元中；
将所述MSB锁存器单元中存储的低编程数据传递至所述LSB锁存器单元，对所传递的低编程数据进行校验，并根据所述校验的结果将所述低编程数据编程至所选MLC中；以及
读取被编程至所述MLC中的LSB数据并对所读取的LSB数据进行校验。
8.如权利要求7所述的方法，其中对所述低编程数据的校验包括：当所述低编程数据为“1”时不执行编程，而当所述低编程数据为“0”时执行编程。
9.如权利要求6所述的方法，其中所述第一校验步骤包括：
响应于所述高编程数据来读取被编程至所选MLC中的数据的MSB，并输出第一校验数据；以及
根据所述第一校验数据的逻辑值，确定是否需要将所述高编程数据编程至所选MLC中。
10.如权利要求6所述的方法，其中所述第二校验步骤包括：
响应于所述高编程数据读取被编程至所选MLC中的数据的LSB，并输出第二校验数据；以及
根据所述第二校验数据的逻辑值，确定是否需要将所述高编程数据编程至所选MLC中。
11.一种存储器件的页面缓冲器电路，所述存储器件包括与至少位线对相连的多个多级单元，所述页面缓冲器电路包括：
位线选择单元，配置成根据输入地址来选择所述位线对中的位线；
高数据传送电路和低数据传送电路，其连接至感测节点，所述感测节点连接至所述位线选择单元，所述高数据传送电路和所述低数据传送电路被配置成通过所述感测节点将编程数据输出至所述位线选择单元；
MSB锁存器电路，其连接至感测线和所述高数据传送电路，并被配置成存储和输出MSB感测数据或编程数据；
数据I/O电路单元，其连接至所述MSB锁存器电路，且还连接至外部数据I/O线，所述数据I/O电路单元被配置成接收将被编程至所述MSB锁存器电路中的数据，并将所述MSB锁存器电路中存储的感测数据输出至外部数据I/O线；
LSB锁存器电路，其连接至所述感测节点，并被配置成存储LSB感测数据，或通过所述高数据传送电路来接收将被编程至所述MSB锁存器电路中的LSB数据并存储所接收的LSB数据，并将所述LSB数据输出至所述感测节点；以及
反相输出电路，配置成将所述LSB锁存器电路中存储的数据反相，并将反相的数据输出至所述MSB锁存器电路，
其中所述MSB锁存器电路包括：
MSB锁存器，配置成锁存来自数据输入电路的MSB数据并把该MSB数据输出到感测节点，或者锁存来自数据输入电路的LSB数据并把该LSB数据输出至LSB锁存器电路；
第一晶体管，配置成把输入数据传递到MSB锁存器中，或者配置成把MSB锁存器的一个节点经由MSB感测电路连接到接地节点；以及
第二晶体管，配置成把输入数据传递到MSB锁存器中，或者配置成把MSB锁存器的另一节点经由所述MSB感测电路连接到所述接地节点，
其中第一晶体管和第二晶体管交替导通。
12.如权利要求11所述的页面缓冲器电路，其中所述LSB锁存器电路包括：
LSB锁存器，配置成锁存来自所述MSB锁存器的LSB数据并输出锁存的LSB数据；
LSB输出电路，配置成将所述LSB锁存器中存储的数据输出至感测线；
第三晶体管，配置成把来自所述MSB锁存器的输入数据传递到LSB锁存器中，或者配置成把LSB锁存器的一个节点经由LSB感测电路连接到接地节点；以及
第四晶体管，配置成把来自所述MSB锁存器的输入数据传递到LSB锁存器中，或者配置成把LSB锁存器的另一节点经由所述LSB感测电路连接到所述接地节点，
其中第三晶体管和第四晶体管交替导通。
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