KR100634458B1 - 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치 - Google Patents

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Abstract

여기에 제공되는 불 휘발성 반도체 메모리 장치는 복수의 비트 라인들 및 복수의 워드 라인들로 배열된 메모리 셀들을 포함한다. 플래시 메모리 장치는 선택된 비트 라인에 연결된 감지 노드와; 가상 전원 노드와; 상기 가상 전원 노드에 전기적으로 연결된 제 1 감지 및 래치 회로와; 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 제 2 감지 및 래치 회로와; 그리고 상기 제 1 및 제 2 감지 및 래치 회로들에 의해서 공유되도록 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 공통 감지 회로를 더 포함한다. 상기 공통 감지 회로는 읽기 동작들에 따라 상기 제 1 및 제 2 감지 및 래치 회로들 중 어느 하나로 감지 경로를 제공하도록 구성된다.

Description

단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트 프로그램 동작을 수행하는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF PERFORMING MULTI-BIT AND SINGLE-BIT PROGRAM OPERATIONS WITH A SINGLE PAGE BUFFER STRUCTURE}
도 1은 일반적인 불 휘발성 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 페이지 버퍼(400a)를 보여주는 회로도이다.
도 4a 및 도 4b는 본 발명에 따른 멀티-비트 프로그램 동작을 개략적으로 설명하기 위한 도면이다.
도 5는 본 발명에 따른 플래시 메모리 장치의 LSB 프로그램 동작을 설명하기 위한 흐름도이다.
도 6는 LSB 프로그램 동작시 데이터 흐름을 보여주는 도면이다.
도 7은 본 발명에 따른 플래시 메모리 장치의 MSB 프로그램 동작을 설명하기 위한 흐름도이다.
도 8a 및 도 8b는 MSB 프로그램 동작시 데이터 흐름을 보여주는 도면이다.
도 9a는 본 발명에 따른 플래시 메모리 장치의 MSB 읽기 동작을 설명하기 위 한 데이터 흐름도이다.
도 9b는 MSB 읽기 동작시 워드 라인에 인가되는 읽기 전압을 보여주는 도면이다.
도 10a는 본 발명에 따른 플래시 메모리 장치의 LSB 읽기 동작을 설명하기 위한 데이터 흐름도이다.
도 10b는 LSB 읽기 동작시 워드 라인에 인가되는 읽기 전압을 보여주는 도면이다.
도 11은 본 발명에 따른 플래시 메모리 장치의 캐쉬 프로그램 동작을 설명하기 위한 데이터 흐름도이다.
도 12a는 본 발명에 따른 플래시 메모리 장치의 페이지 카피백 동작을 설명하기 위한 도면이다.
도 12b 및 도 12c는 도 12a의 페이지 카피백 동작을 설명하기 위한 데이터 흐름도이다.
도 13a는 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 페이지 카피백 동작을 설명하기 위한 도면이다.
도 13b는 도 13a의 페이지 카피백 동작을 설명하기 위한 데이터 흐름도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 메모리 셀 어레이 200 : 행 디코더 회로
300 : 비트 라인 선택 및 바이어스 블록 400 : 페이지 버퍼 블록
500 : 제어 로직 블록 600 : 페이지 버퍼 디코더 블록
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티-비트 데이터를 데이터를 저장할 수 있는 불 휘발성 반도체 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사 용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 EEPROM (이하, 플래시 메모리라 칭함)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 메모리들 중에서도 낸드형(NAND-type) 플래시 메모리는 NOR 플래시 메모리에 비해 집적도가 매우 높다.
낸드 플래시 메모리는 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링들 (또는 낸드 스트링(NAND string)이라 불림)로 이루어져 있다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 버퍼 회로가 제공된다. 잘 알려진 바와 같이, 낸드형 플래시 메모리의 메모리 셀은 F-N 터널링 전 류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다. 낸드형 플래시 EEPROM의 소거 및 프로그램 방법들은 US. Patent No. 5,473,563에 "Nonvolatile Semiconductor Memory"라는 제목으로, US. Patent No. 5,696,717에 "Nonvolatile Integrated Circuit Memory Devices Having Adjustable Erase/Program Threshold Voltage Verification Capability"라는 제목으로 각각 게재되어 있다.
도 1은 일반적인 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1에 도시된 바와 같이, 플래시 메모리 장치(10)는 메모리 셀 어레이(12), 행 디코더 회로(14), 그리고 페이지 버퍼 회로(16)로 구성된다. 메모리 셀 어레이(12)는 행들(워드 라인들 및 선택 라인들(SSL, GSL)을 포함함)과 열들(또는, 비트 라인들)로 배열된 메모리 셀들을 포함하며, 메모리 셀들은 낸드 스트링 구조를 갖도록 구성된다. 메모리 셀 어레이(12)의 행들은 행 디코더 회로(14)에 의해서 구동되고, 열들은 페이지 버퍼 회로(16)에 의해서 구동된다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 예를 들면, 메모리 셀들 각각에는 2-비트 데이터가 저장된다. 각 메모리 셀에 2-비트 데이터를 저장하기 위한 페이지 버퍼 회로는 1-비트 데이터를 저장하기 위한 페이지 버퍼 회로와 다르게 설계되어야 한다. 잘 알려진 바와 같이, 1-비트 데이터는 하나의 래치를 갖는 페이지 버퍼 회로에 의해서 메모리 셀에 저장되는 반면에, 2-비트 데이터는 2개의 래치들을 갖는 페이지 버퍼 회로에 의해서 메모리 셀에 저장된다.
2-비트 데이터를 저장하기 위한 예시적인 페이지 버퍼 회로들이 U.S. Patent No. 5,768,188에 "MULTI-STATE NON-VOLATILE SEMICONDUCTOR MEMORY AND METHOD FOR DRVING THE SAME"라는 제목으로, U.S. Patent No. 5,862,074에 "INTEGRATED CIRCUIT MEMORY DEVICES HAVING RECONFIGURABLE NONVOLATILE MULTI-BIT MEMORY CELLS THEREIN AND METHODS OF OPERATING SAME"라는 제목으로, U.S. Patent No. 5,966,326에 "NONVOLATILE SEMICONDUCTOR MEMORY EQUIPPED WITH SINGLE BIT AND MULTI-BIT CELLS"라는 제목으로, 그리고 U.S. Patent No. 5,982,663에 "NONVOLATILE SEMICONDUCTOR MEMORY PERFORMING SINGLE BIT AND MULTI-BIT OPERATIONS"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
앞서 언급된 문헌들에 각각 게재된 페이지 버퍼 회로는 2개의 래치들을 포함하며, 페이지 버퍼 회로는 읽기 동작시 감지 노드의 셀 데이터를 래치들로 각각 전달하기 위한 감지 회로들을 필요로 한다. 각 래치의 감지 경로가 다르기 때문에, 감지 마진의 불일치가 생긴다. 특히, 멀티-비트 데이터를 저장하는 플래시 메모리 장치의 경우, 이러한 감지 마진의 불일치로 인해서 읽기 에러가 유발될 수도 있다.
끊임없는 고밀도 요구와 더불어, 플래시 메모리 장치에는 다양한 기능들이 요구되고 있다. 그러한 기능들은 캐쉬 프로그램 기능, 페이지 카피-백 기능, 등을 포함한다. 캐쉬 프로그램 기능은 한 페이지의 데이터가 프로그램되는 동안 다음에 저장될 페이지의 데이터가 페이지 버퍼 회로에 로드되는 것을 의미한다. 페이지 카피-백 기능은 임의의 페이지 데이터가 페이지 버퍼 회로를 통해 다른 페이지에 저장되는 것을 의미한다. 이러한 기능들을 수행하기 위해서는 멀티-비트 플래시 메모리 장치와 마찬가지로, 페이지 버퍼 회로에는 2개의 래치들이 요구된다.
상술한 기능들을 수행하기 위한 예시적인 페이지 버퍼 회로들은 U.S. Patent No. 6,717,857에 "NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE WITH CACHE FUNCTION AND PROGRAM, READ, AND PAGE COPY-BACK OPERATIONS THEREOF"라는 제목으로 그리고 U.S. Patent No. 6,671,204에 "NONVOLATILE MEMORY DEVICE WITH PAGE BUFFER HAVING DUAL REGISTERS AND METHODS OF USING THE SAME"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
페이지 카피-백 및 캐쉬 프로그램 기능들을 갖는 페이지 버퍼 회로는 멀티-비트 프로그램 기능을 갖는 페이지 버퍼 회로와 구조상 다르다. 즉, 상이한 기능들을 갖는 메모리 장치들은 개별적으로 제조되어야 한다. 이는 제품 단가의 상승 원인이 된다.
따라서, 하나의 페이지 버퍼 구조를 이용하여 멀티-비트 프로그램, 페이지 카피-백, 그리고 캐쉬 프로그램 기능들을 수행할 수 있는 플래시 메모리 장치가 절실히 요구되고 있다. 다시 말해서, 설계 변경없이 단일-비트 데이터 및 멀티-비트 데이터를 자유롭게 저장하고 읽을 수 있는 플래시 메모리 장치가 요구되고 있다.
본 발명의 목적은 단일의 페이지 버퍼 구조로 멀티-비트 프로그램/읽기 동작 및 단일-비트 프로그램/읽기 동작, 캐쉬 프로그램 동작, 그리고 페이지 카피백 동작을 수행하는 플래시 메모리 장치를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 복수의 비 트 라인들 및 복수의 워드 라인들로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치가 제공되며, 이 메모리 장치는 선택된 비트 라인에 연결된 감지 노드와; 가상 전원 노드와; 상기 가상 전원 노드에 전기적으로 연결된 제 1 감지 및 래치 회로와; 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 제 2 감지 및 래치 회로와; 그리고 상기 제 1 및 제 2 감지 및 래치 회로들에 의해서 공유되도록 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 공통 감지 회로를 포함하되, 상기 공통 감지 회로는 읽기 동작들에 따라 상기 제 1 및 제 2 감지 및 래치 회로들 중 어느 하나로 감지 경로를 제공하도록 구성된다.
예시적인 실시예에 있어서, 상기 읽기 동작들은 멀티-비트 및 단일-비트 프로그램 동작 모드들의 검증 읽기 동작들, 상기 멀티-비트 및 단일-비트 읽기 동작, 그리고 페이지 카피백 동작을 포함한다.
예시적인 실시예에 있어서, 상기 멀티-비트 프로그램 동작 모드는 LSB 프로그램 동작 및 MSB 프로그램 동작을 포함한다.
예시적인 실시예에 있어서, 상기 공통 감지 회로는 상기 MSB 프로그램 동작의 초기 읽기 구간 동안 상기 감지 노드의 셀 데이터를 선택적으로 상기 가상 전원 노드로 전달한다.
예시적인 실시예에 있어서, 상기 제 1 감지 및 래치 회로는 상기 MSB 프로그램 동작의 초기 감지 구간 동안 상기 공통 감지 회로를 통해 상기 가상 전원 노드로 전달된 데이터를 래치하도록 구성된다.
예시적인 실시예에 있어서, 상기 MSB 프로그램 동작의 제 1 검증 구간 동안, 상기 공통 감지 회로는 상기 제 1 감지 및 래치 회로에 래치된 데이터에 따라 상기 감지 노드의 셀 데이터를 선택적으로 상기 가상 전원 노드로 전달한다.
예시적인 실시예에 있어서, 상기 MSB 프로그램 동작의 제 2 검증 구간 동안, 상기 공통 감지 회로는 상기 제 1 감지 및 래치 회로에 래치된 데이터에 관계없이 상기 감지 노드의 셀 데이터를 상기 가상 전원 노드로 선택적으로 전달한다.
예시적인 실시예에 있어서, 상기 제 2 검증 구간은 상기 제 1 검증 구간의 바로 다음에 온다.
예시적인 실시예에 있어서, 상기 제 1 검증 구간은 상기 MSB 프로그램 동작의 '00' 검증 구간이고 상기 제 2 검증 구간은 상기 MSB 프로그램 동작의 '01' 검증 구간이다.
예시적인 실시예에 있어서, 상기 제 2 래치 및 감지 회로의 데이터는 상기 공통 감지 회로를 통해 전달된 상기 가상 전원 노드의 데이터에 따라 선택적으로 변경된다.
예시적인 실시예에 있어서, 상기 제 1 감지 및 래치 회로는 멀티-비트 및 단일-비트 프로그램 동작 모드들의 데이터 로드 구간 동안 페이지 버퍼 디코더 회로를 통해 외부로부터 전달된 데이터를 래치하도록 구성된다.
예시적인 실시예에 있어서, 상기 제 1 감지 및 래치 회로 내에 래치된 데이터는 상기 멀티-비트 및 단일-비트 프로그램 동작 모드들의 데이터 덤프 구간 동안 상기 공통 감지 회로를 통해 상기 제 2 감지 및 래치 회로로 전달된다.
예시적인 실시예에 있어서, 상기 공통 감지 회로는 상기 감지 노드에 연결된 게이트, 드레인, 그리고 접지된 소오스를 갖는 제 1 트랜지스터와; 제 1 제어 신호를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 2 트랜지스터와; 그리고 상기 제 1 감지 및 래치 회로 내의 데이터를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 3 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 상기 제 1 제어 신호는 멀티-비트 프로그램 동작의 '01' 검증 구간 및 초기 읽기 구간들에서 그리고 정상 읽기 동작의 감지 구간에서 활성화된다.
예시적인 실시예에 있어서, 상기 공통 감지 회로는 제 2 제어 신호를 입력받도록 연결된 게이트, 상기 제 2 및 제 3 트랜지스터들의 공통 소오스 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는 제 4 트랜지스터를 더 포함한다.
예시적인 실시예에 있어서, 상기 제 2 제어 신호는 상기 제 1 감지 및 래치 회로의 데이터가 상기 제 2 감지 및 래치 회로로 전달될 때 활성화된다.
예시적인 실시예에 있어서, 상기 공통 감지 회로는 상기 제 1 감지 및 래치 회로의 래치된 값 및 상기 감지 노드의 값 모두 또는 어느 하나에 따라, 상기 제 1 및 제 2 감지 및 래치 회로들 중 어느 하나로 감지 경로를 제공하도록 구성된다.
예시적인 실시예에 있어서, 상기 감지 노드로 전류를 공급하도록 상기 감지 노드에 연결된 로드 회로가 더 제공된다.
예시적인 실시예에 있어서, 상기 제 2 감지 및 래치 회로의 데이터를 페이지 버퍼 디코더 회로를 통해 데이터 라인으로 출력하기 위한 데이터 출력 회로가 더 제공된다.
본 발명의 다른 특징에 따르면, 플래시 메모리 장치는 복수의 워드 라인들 및 복수의 비트 라인들의 매트릭스 형태로 배열된 복수의 메모리 셀들과; 상기 비트 라인들 중 일부를 선택하는 비트 라인 선택 및 바이어스 회로와; 그리고 상기 선택된 비트 라인들에 각각 대응하는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로를 포함하며, 상기 페이지 버퍼들 각각은 대응하는 선택된 비트 라인에 연결된 감지 노드와; 가상 전원 노드와; 상기 가상 전원 노드에 전기적으로 연결된 제 1 감지 및 래치 회로와; 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 제 2 감지 및 래치 회로와; 그리고 상기 제 1 및 제 2 감지 및 래치 회로들에 의해서 공유되도록 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 공통 감지 회로를 포함하되, 상기 공통 감지 회로는 상기 제 1 감지 및 래치 회로의 래치된 값 및 상기 감지 노드의 값 모두 또는 어느 하나에 따라, 상기 제 1 및 제 2 감지 및 래치 회로들 중 어느 하나로 감지 경로를 제공하도록 구성된다.
예시적인 실시예에 있어서, 상기 공통 감지 회로는 상기 감지 노드에 연결된 게이트, 드레인, 그리고 접지된 소오스를 갖는 제 1 트랜지스터와; 제 1 제어 신호를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 2 트랜지스터와; 상기 제 1 감지 및 래치 회로 내의 데이터를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 3 트랜지스터와; 그리고 제 2 제어 신호를 입력받도록 연결된 게이트, 상기 제 2 및 제 3 트랜지스터들의 공통 소오스 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는 제 4 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 상기 제 1 제어 신호는 멀티-비트 프로그램 동작의 '01' 검증 구간 및 초기 읽기 구간들에서 그리고 정상 읽기 동작의 감지 구간에서 활성화된다.
예시적인 실시예에 있어서, 상기 멀티-비트 프로그램 동작의 '00' 검증 구간 동안, 상기 가상 전원 노드는 상기 감지 노드에 의해서 제어되는 상기 제 1 트랜지스터와 상기 제 1 감지 및 래치 회로에 의해서 제어되는 상기 제 3 트랜지스터로 구성되는 감지 경로를 통해 선택적으로 접지된다.
예시적인 실시예에 있어서, 상기 제 2 제어 신호는 상기 제 1 감지 및 래치 회로의 데이터가 상기 제 2 감지 및 래치 회로로 전달될 때 활성화된다.
예시적인 실시예에 있어서, 상기 제 1 감지 및 래치 회로는 제 1 래치 노드 및 제 2 래치 노드를 갖는 래치와; 제어 신호들에 응답하여 상기 제 1 및 제 2 래치 노드들을 접지 전압에 선택적으로 연결하는 스위치 회로와; 그리고 초기 읽기 신호에 의해서 제어되며 상기 가상 전원 노드 및 상기 제 1 래치 노드 사이에 연결되는 NMOS 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 상기 초기 읽기 신호는 멀티-비트 프로그램 동작의 초기 읽기 구간에서 활성화된다.
예시적인 실시예에 있어서, 상기 제 2 감지 및 래치 회로는 제 1 래치 노드 및 제 2 래치 노드를 갖는 래치와; 제어 신호들에 응답하여 상기 제 1 및 제 2 래치 노드들을 접지 전압에 선택적으로 연결하는 스위치 회로와; 그리고 선택 신호에 의해서 제어되며 상기 감지 노드 및 상기 제 1 래치 노드 사이에 연결되는 NMOS 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 데이터 로드 구간 동안 외부로부터의 데이터를 상기 제 1 감지 및 래치 회로로 전달하고, 데이터 출력 구간 동안 상기 페이지 버퍼들로부터의 데이터를 데이터 라인 버스로 전달하는 페이지 버퍼 디코더 회로가 더 제공된다.
예시적인 실시예에 있어서, 상기 페이지 버퍼들 각각은 상기 페이지 버퍼 디코더 회로로 상기 제 2 감지 및 래치 회로의 데이터를 출력하는 데이터 출력 회로가 더 제공된다.
본 발명의 또 다른 특징에 따르면, 플래시 메모리 장치는 복수의 워드 라인들 및 복수의 비트 라인들의 매트릭스 형태로 배열된 복수의 메모리 셀들과; 상기 비트 라인들 중 일부를 선택하는 비트 라인 선택 및 바이어스 회로와; 상기 선택된 비트 라인들에 각각 대응하는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로와; 그리고 외부로부터의 데이터를 상기 페이지 버퍼 회로로 그리고 상기 페이지 버퍼 회로로부터의 데이터를 데이터 라인 버스로 전달하는 페이지 버퍼 디코더 회로를 포함하며, 상기 페이지 버퍼들 각각은 가상 전원 노드와; 대응하는 선택된 비트 라인에 연결된 감지 노드와; 상기 가상 전원 노드에 전기적으로 연결된 제 1 감지 및 래치 회로와; 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 제 2 감지 및 래치 회로와; 상기 페이지 버퍼 디코더 회로로 상기 제 2 감지 및 래치 회로의 데이터를 출력하는 데이터 출력 회로와; 상기 감지 노드에 연결된 게이트, 드레인, 그리고 접지된 소오스를 갖는 제 1 트랜지스터와; 제 1 제어 신호를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 2 트랜지스터와; 상기 제 1 감지 및 래치 회로 내의 데이터를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 3 트랜지스터와; 그리고 제 2 제어 신호를 입력받도록 연결된 게이트, 상기 제 2 및 제 3 트랜지스터들의 공통 소오스 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는 제 4 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 상기 제 1 제어 신호는 멀티-비트 프로그램 동작의 초기 읽기 및 '01' 검증 구간들에서 그리고 정상 읽기 동작의 감지 구간에서 활성화된다.
예시적인 실시예에 있어서, 상기 멀티-비트 프로그램 동작의 '00' 검증 구간 동안, 상기 가상 전원 노드는 상기 감지 노드에 의해서 제어되는 상기 제 1 트랜지스터와 상기 제 1 감지 및 래치 회로에 의해서 제어되는 상기 제 3 트랜지스터로 구성된 감지 경로를 통해 선택적으로 접지된다.
예시적인 실시예에 있어서, 상기 제 2 제어 신호는 데이터 덤프 구간시 활성화된다.
예시적인 실시예에 있어서, 상기 제 1 감지 및 래치 회로는 MSB 프로그램 동 작의 초기 감지 구간 동안 상기 제 1 및 제 3 트랜지스터들로 형성된 감지 경로를 통해 상기 가상 전원 노드로 전달된 데이터를 래치하도록 구성된다.
예시적인 실시예에 있어서, 상기 제 1 감지 및 래치 회로는 제 1 래치 노드 및 제 2 래치 노드를 갖는 래치와; 제 3 및 제 4 제어 신호들에 응답하여 상기 제 1 및 제 2 래치 노드들을 접지 전압에 선택적으로 연결하는 스위치 회로와; 그리고 초기 읽기 신호에 의해서 제어되며 상기 가상 전원 노드 및 상기 제 1 래치 노드 사이에 연결되는 NMOS 트랜지스터를 포함한다.
예시적인 실시예에 있어서, 상기 초기 읽기 신호는 멀티-비트 프로그램 동작의 초기 읽기 구간에서 활성화된다.
예시적인 실시예에 있어서, 상기 제 2 감지 및 래치 회로는 제 1 래치 노드 및 제 2 래치 노드를 갖는 래치와; 제 3 및 제 4 제어 신호들에 응답하여 상기 제 1 및 제 2 래치 노드들을 접지 전압에 선택적으로 연결하는 스위치 회로와; 그리고 선택 신호에 의해서 제어되며 상기 감지 노드 및 상기 제 1 래치 노드 사이에 연결되는 NMOS 트랜지스터를 포함한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 불 휘발성 메모리 장치로서 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 2는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 데이터 정보를 저장하기 위한 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(100)는 행들(또는, 워드 라인들)과 열들(또는, 비트 라인들)의 매트릭스 형태로 배열된 복수 개의 메모리 셀들을 포함한다. 각 메모리 셀은 1-비트 데이터를 저장하거나 멀티-비트 데이터(예를 들면, 2-비트 데이터)를 저장할 수 있다. 행 디코더 회로(200)는 메모리 셀 어레이(100)의 행들을 선택하고, 선택된 행 및 비선택된 행들을 대응하는 워드 라인 전압들로 각각 구동한다. 예를 들면, 프로그램 동작시, 행 디코더 회로(200)는 선택된 행을 프로그램 전압으로 그리고 비선택된 행들을 패스 전압으로 각각 구동한다. 읽기 동작시, 행 디코더 회로(200)는 선택된 행을 읽기 전압으로 그리고 비선택된 행들을 패스 전압으로 각각 구동한다. 읽기 동작은 멀티-비트 및 단일-비트 프로그램 동작 모드들의 검증 읽기 동작, 정상적인 읽기 동작, 등을 포함한다.
계속해서 도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 비트 라인 선택 및 바이어스 블록(300), 페이지 버퍼 블록(400), 제어 로직 블록 (500), 그리고 페이지 버퍼 디코더 블록(600)을 더 포함한다.
비트 라인 선택 및 바이어스 블록(300)은 제어 로직 블록(500)에 의해서 제어되며, 메모리 셀 어레이(100)의 비트 라인들 중 일부를 선택하도록 구성된다. 예를 들면, 비트 라인 선택 및 바이어스 블록(300)은 프로그램/읽기 동작 모드시 비트 라인들 중 홀수번 비트 라인들(BLo) 또는 짝수번 비트 라인들(BLe)을 선택하도록 구성된다. 이는 하나의 행이 2개의 페이지들로 구성됨을 의미한다. 비트 라인 선택 및 바이어스 블록(300)은 한 페이지의 비트 라인들에 대응하는 복수의 비트 라인 선택 및 바이어스 회로들(300a∼300b)로 구성된다. 비트 라인 선택 및 바이어스 회로들(300a∼300b) 각각은 대응하는 쌍의 비트 라인들(BLe, BLo) 중 하나를 선택하도록 구성된다. 앞서 설명된 바와 같이, 하나의 행이 2개의 페이지들로 구성된다. 하지만, 하나의 행이 하나의 페이지로 또는 2보다 많은 페이지들로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비트 라인 선택 및 바이어스 블록(300)은 앞서 언급된 문헌들('857 및 '204 특허들 참조)에 상세히 게재되어 있으며, 그것에 대한 설명은 그러므로 생략된다. 하지만, 예시적인 비트 라인 선택 및 바이어스 블록(300)이 앞서 언급된 문헌들에 게재된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
페이지 버퍼 블록(400)은 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작한다. 예를 들면, 프로그램 동작 모드시, 페이지 버퍼 블록(400)은 페이지 버퍼 디코더 블록(600)을 통해 입력되는 데이터를 저장하고, 저장된 데이터에 따라 비트 라인 선택 및 바이어스 블록(300)에 의해서 선택된 비트 라인들을 프로그램 전압(예를 들면, 접지 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 구동한다. 읽기 동작 모드시, 페이지 버퍼 블록(400)은 비트 라인 선택 및 바이어스 블록(300)에 의해서 선택된 비트 라인들을 통해 메모리 셀들로부터 데이터를 감지한다. 감지된 데이터는 페이지 버퍼 디코더 블록(600)을 통해 데이터 라인 버스(또는 외부로) 출력된다. 페이지 버퍼 블록(400)은 제어 로직 블록(500)에 의해서 제어되며, 비트 라인 선택 및 바이어스 회로들(300a∼300b)에 각각 대응하는(또는 하나의 페이지의 비트 라인들에 각각 대응하는) 복수 개의 페이지 버퍼들(400a∼400b)로 구성된다. 페이지 버퍼들(400a∼400b)이 서로 동일하게 구성되기 때문에, 단지 하나의 페이지 버퍼(예를 들면, 400a)와 관련된 구성 요소들이 이하 상세히 설명될 것이다.
페이지 버퍼(400a)는 2개의 레지스터들(410, 420), 로드 회로(430), 공통 감지 회로(도면에는 "CSC"으로 표기됨)(440), 그리고 데이터 출력 회로(도면에는 "DOC"로 표기됨)(450)를 포함한다. 레지스터들(410, 420)은 감지 및 래치 회로(sense and latch circuit)라 불린다. 또는, 레지스터들(410, 420)은 캐쉬 레지스터(cache register) 및 메인 레지스터(main register)라 불린다. 감지 노드(SO)는 대응하는 비트 라인 선택 및 바이어스 회로에 의해서 선택된 비트 라인에 전기적으로 연결된다. 제 1 감지 및 래치 회로로서, 레지스터(410)는 가상 전원 노드(virtual power node)(VPN)에 직접 전기적으로 연결되어 있다. 제 2 감지 및 래치 회로로서, 레지스터(420)는 감지 노드(SO) 및 가상 전원 노드(VPN)에 직접 전기적으로 연결되어 있다. 로드 회로(430)는 감지 노드(SO)에 전기적으로 연결되며, 감 지 노드(SO)로 전류를 공급하도록 구성된다. 데이터 출력 회로(450)는 레지스터(420)에 저장된 데이터를 페이지 버퍼 디코더 회로(600)로 출력하도록 구성된다. 공통 감지 회로(440)는 레지스터들(410, 420)에 의해서 공유되도록 감지 노드(SO) 및 가상 전원 노드(VPN)에 직접 전기적으로 연결되어 있다. 특히, 공통 감지 회로(440)는 읽기 동작들에 따라 레지스터들(410, 420) 중 어느 하나에 감지 경로(sense path)를 제공하도록 구성된다.
본 발명의 플래시 메모리 장치는 앞서 설명된 페이지 버퍼 구조를 이용하여 멀티-비트 프로그램, 캐쉬 프로그램, 그리고 페이지 카피백 기능들을 수행할 수 있다. 즉, 하나의 페이지 버퍼 구조를 통해 단일 비트 프로그램 동작, 멀티-비트 프로그램 동작, 캐쉬 프로그램 동작, 그리고 페이지 카피백 동작을 수행하는 것이 가능하다. 이는 다양한 기능들을 지원하는 메모리 장치들을 개별적으로 관리할 필요가 없음을 의미한다.
도 3은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 페이지 버퍼(400a)를 보여주는 회로도이다. 도 3에 도시된 바와 같이, 본 발명에 따른 페이지 버퍼(400a)는 2개의 레지스터들(410, 420), 로드 회로(430), 공통 감지 회로(440), 그리고 데이터 출력 회로(450)로 구성된다.
레지스터(410)는 4개의 NMOS 트랜지스터들(411, 412, 413, 416)과 2개의 인터버들(414, 415)을 포함한다. 인버터들(414, 415)은 래치(417)를 구성하도록 연결된다. NMOS 트랜지스터(411)는 제 1 래치 노드(N1)에 연결된 드레인, 소오스, 그리고 제어 신호(C1)를 입력받도록 연결된 게이트를 갖는다. 게이트가 제어 신호(C3) 를 입력받도록 연결된 NMOS 트랜지스터(413)는 NMOS 트랜지스터(411)의 소오스와 접지 사이에 연결되어 있다. NMOS 트랜지스터(412)는 제어 신호(C2)를 입력받도록 연결된 게이트, 제 2 래치 노드(N2)에 연결된 드레인, 그리고 NMOS 트랜지스터(413)의 드레인에 연결된 소오스를 갖는다. 게이트가 제어 신호(C4)를 입력받도록 연결된 NMOS 트랜지스터(416)는 가상 전원 노드(VPN)와 제 2 래치 노드(N2) 사이에 연결된다.
이 실시예에 있어서, 프로그램될 데이터가 입력되는 데이터 로드 구간 동안, 제어 신호들(C1, C2)은 서로 상보적 로직 레벨들을 갖는다. 예를 들면, 데이터 '1'이 로드될 때, 제어 신호(C1)는 로직 하이 레벨이 되고 제어 신호(C2)는 로직 로우 레벨이 된다. 데이터 '0'이 로드될 때, 제어 신호(C1)는 로직 로우 레벨이 되고 제어 신호(C2)는 로직 하이 레벨이 된다. 래치(417)를 초기화시키고자 할 때, 제어 신호들(C1, C2)은 제어 신호(C3)가 로직 하이 레벨로 설정된 상태에서 로직 하이 레벨과 로직 로우 레벨로 각각 설정된다. 제어 신호(C3)는 도 2의 제어 로직 블록(500)으로부터 제공되며, 프로그램될 데이터가 입력되는 데이터 로드 구간 동안 활성화된다. 제어 신호(C4)는 도 2의 제어 로직 블록(500)으로부터 제공되며, 이후 설명될 MSB 프로그램 동작의 초기 읽기 구간에서 활성화된다. NMOS 트랜지스터들(411, 412, 413)은 제어 신호들(C1, C2, C3)에 응답하여 제 1 및 제 2 래치 노드들(N1, N2)을 선택적으로 접지 전압에 연결하기 위한 스위치 회로를 구성한다.
계속해서 도 3을 참조하면, 레지스터(420)는 4개의 NMOS 트랜지스터들(421, 422, 423, 426)과 2개의 인버터들(424, 425)로 구성된다. 인버터들(424, 425)은 래 치(417)를 구성하도록 연결되어 있다. NMOS 트랜지스터(421)는 제어 신호(C5)를 입력받도록 연결된 게이트, 제 3 래치 노드(N3)에 연결된 드레인, 그리고 가상 전원 노드(VPN)에 연결된 소오스를 갖는다. NMOS 트랜지스터(422)는 제어 신호(C6)를 입력받도록 연결된 게이트, 제 4 래치 노드(N4)에 연결된 드레인, 그리고 가상 전원 노드(VPN)에 연결된 소오스를 갖는다. NMOS 트랜지스터(423)는 제어 신호(C7)를 입력받도록 연결된 게이트, 가상 전원 노드(VPN)에 연결된 드레인, 그리고 접지된 소오스를 갖는다. 게이트가 제어 신호(C8)를 입력받도록 연결된 NMOS 트랜지스터(426)는 감지 노드(SO)와 제 3 래치 노드(N3) 사이에 연결되어 있다.
이 실시예에 있어서, 제어 신호들(C5, C6, C7, C8)은 도 2의 제어 로직 블록(500)에서 제공된다. 제어 신호(C5)는 레지스터(410)에 로드된 데이터가 공통 감지 회로(440)를 통해 전달될 때 활성화된다. 제어 신호(C6)는 래치(427)를 초기화할 때 및 읽기 동작들의 감지 구간에서 활성화된다. 제어 신호(C7)는 래치(427)를 초기화할 때 그리고 데이터 출력 구간에서 활성화된다. 제어 신호(C8)는 프로그램 구간에서 래치(427)에 데이터를 비트 라인으로 전달할 때 활성화된다.
공통 감지 회로(440)는 4개의 NMOS 트랜지스터들(441, 442, 443, 444)로 구성된다. NMOS 트랜지스터(441)는 제어 신호(C10)를 입력받도록 연결된 게이트, 가상 전원 노드(VPN)에 연결된 드레인, 그리고 소오스를 갖는다. NMOS 트랜지스터(442)는 가상 전원 노드(VPN)에 연결된 드레인, 레지스터(410)의 제 1 래치 노드(N1)에 연결된 게이트, 그리고 소오스를 갖는다. 게이트가 감지 노드(SO)에 연결된 NMOS 트랜지스터(443)는 트랜지스터들(441, 442)의 공통 소오스 노드(N5)와 접지 전압 사이에 연결된다. NMOS 트랜지스터(444)는 제어 신호(C11)를 입력받도록 연결된 게이트, 공통 소오스 노드(N5)에 연결된 드레인, 그리고 접지된 소오스를 갖는다.
이 실시예에 있어서, 제어 신호(C10)는 MSB 프로그램 동작의 "01" 검증 구간, 초기 읽기 구간, 그리고 정상 읽기 동작의 감지 구간에서 활성화된다. 제어 신호(C11)는 레지스터(410)에 저장된 데이터를 레지스터(420)으로 전달할 때(즉, 데이터 덤프 구간에서) 활성화된다.
로드 회로(430)는 제어 로직 블록(450)으로부터의 제어 신호(C9)에 의해서 제어되고 전원 전압과 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(431)로 구성된다. 데이터 출력 회로(450)는 NMOS 트랜지스터들(451, 452)로 구성된다. NMOS 트랜지스터들(451, 452)은 레지스터(420)에 저장된 데이터 및 제어 신호(C7)에 의해서 각각 제어되며, 접지 전압과 신호 라인 (DOL)사이에 직렬 연결되어 있다.
본 발명의 멀티-비트 프로그램 방식을 개략적으로 설명하면 다음과 같다.
본 발명의 플래시 메모리 장치는 하나의 메모리 셀에 2-비트 데이터를 저장하기 위해서 프로그램 동작을 2번 수행한다. 이하, 첫 번째 프로그램 동작은 "LSB 프로그램 동작"이라 칭하고, 두 번째 프로그램 동작은 "MSB 프로그램 동작"이라 칭한다. 하나의 메모리 셀은 "11", "10", "00" 및 "01" 상태들 중 어느 하나를 갖도록 프로그램된다. "11" 상태를 갖는 메모리 셀은 소거된 메모리 셀이며, "10" 상태를 갖는 메모리 셀은 "11" 상태의 메모리 셀의 문턱 전압보다 높다. "00" 상태를 갖는 메모리 셀은 "10" 상태의 메모리 셀의 문턱 전압보다 높고, "01" 상태를 갖는 메모리 셀은 "00" 상태의 메모리 셀의 문턱 전압보다 높다. 이러한 조건 하에서, LSB 프로그램 동작이 수행되면, 도 4a에 도시된 바와 같이, 메모리 셀은 소거된 상태 또는 "10" 상태를 갖는다. LSB 프로그램 동작 다음에 이어지는 MSB 프로그램 동작이 수행되면, 도 4b에 도시된 바와 같이, "11" 상태를 갖는 메모리 셀은 소거된 상태 또는 "01" 상태를 갖는 반면에, "10" 상태의 메모리 셀은 "00" 상태를 갖는다.
도 5는 본 발명에 따른 플래시 메모리 장치의 LSB 프로그램 동작을 설명하기 위한 흐름도이고, 도 6는 LSB 프로그램 동작시 데이터 흐름을 보여주는 도면이다. 이하, 본 발명에 따른 LSB 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, LSB 프로그램 동작은 메모리 셀을 프로그램하기 위해서 프로그램 루프들의 반복에 의해서 수행된다. 각 프로그램 루프는 프로그램 구간과 검증 구간으로 구성된다. LSB 프로그램 동작의 경우, 각 프로그램 루프의 검증 동작은 이하 "10" 검증 동작이라 칭한다.
일단 LSB 프로그램 동작이 시작되면, 캐쉬 레지스터(410)의 래치 노드들(N1, N2)이 초기화된다(S100). 이는 페이지 버퍼 디코더 회로(600)를 통해 제어 신호들(C1, C3)을 하이로 활성화시킴으로써 달성된다. 즉, 래치 노드들(N1, N2)은 로직 로우 레벨과 로직 하이 레벨로 각각 설정된다. 캐쉬 레지스터(410)의 초기화 후에, 프로그램될 데이터가 페이지 버퍼 디코더 회로(600)를 통해 캐쉬 레지스터(410)에 로드된다(S120). 데이터 로드 구간 동안, 제어 신호(C3)는 로직 하이 레벨로 설정된다. 이러한 상태에서, 프로그램될 데이터 '1'은 제어 신호(C1)를 로직 하이 레벨 로 그리고 제어 신호(C2)를 로직 로우 레벨로 설정함으로써 레지스터(410)에 로드된다. 이러한 경우, 래치 노드(N1)는 NMOS 트랜지스터들(411, 413)을 통해 즉, 도 6의 신호 경로(①)를 통해 접지되며, 그 결과 래치 노드(N1)는 로직 로우 레벨이 되고 래치 노드(N2)는 로직 하이 레벨이 된다. 이에 반해서, 프로그램될 데이터 '0'은 제어 신호(C1)를 로직 로우 레벨로 그리고 제어 신호(C2)를 로직 하이 레벨로 각각 설정함으로써 레지스터(410)에 로드된다. 이러한 경우, 래치 노드(N2)는 NMOS 트랜지스터들(412, 413)을 통해 접지되며, 그 결과 래치 노드(N1)는 로직 하이 레벨이 되고 래치 노드(N2)는 로직 로우 레벨이 된다.
프로그램될 데이터가 레지스터(410)로 로드된 후, 메인 레지스터(420)가 초기화된다(S140). 이는 제어 신호들(C6, C7)을 활성화시킴으로써 달성된다. 즉, 래치 노드들(N3, N4)은 로직 하이 레벨과 로직 로우 레벨로 각각 설정된다. 메인 레지스터(420)의 초기화 후에, 캐쉬 레지스터(410)에 로드된 데이터는 공통 감지 회로(440)를 통해 메인 레지스터(420)로 전달된다(S160). 이는 제어 신호들(C5, C11)을 활성화시킴으로써 이루어진다. 제어 신호들(C5, C11)이 활성화됨에 따라, NMOS 트랜지스터들(421, 444)이 턴 온된다. 데이터 '1'이 레지스터(410)에 로드된 경우, 래치 노드(N1)가 로직 로우 레벨로 설정되어 있기 때문에 메인 레지스터(420)의 래치 노드(N3)는 초기화 상태(N3:H, N4:L)로 유지된다. 즉, NMOS 트랜지스터(442)가 턴 오프되어 있기 때문에, 가상 전원 노드(VPN)와 접지 전압 사이에는 전류 경로가 형성되지 않는다. 이는 메인 레지스터(420)가 초기화 상태(N3:H, N4:L)로 유지되게 한다. 이에 반해서, 데이터 '0'이 레지스터(410)에 로드된 경우, 래치 노드(N1)가 로직 하이 레벨로 설정되기 때문에 메인 레지스터(420)의 래치 노드(N3)는 NMOS 트랜지스터들(421, 442, 444)을 통해 즉, 도 6의 신호 경로(②)를 통해 접지된다. 이는 래치 노드들(N3, N4)이 로직 로우 레벨 및 로직 하이 레벨이 되게 한다.
일단 프로그램될 데이터가 앞서 설명된 방식으로 캐쉬 레지스터(410)에서 메인 레지스터(420)로 전달되면, 프로그램 동작이 수행된다(S180). 프로그램 동작이 수행될 때, 비트 라인의 전압은 메인 레지스터(420)에 저장된 데이터에 따라 도 6의 신호 경로(③)를 통해 결정된다. 프로그램 동작은 이 분야에 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략된다. 그 다음에, 메모리 셀이 정상적으로 프로그램되었는 지의 여부가 판별된다(S200). 즉, 검증 동작이 수행되며, 이는 "10" 검증 동작이라 칭한다. "10" 검증 동작에 따르면, 검증 전압(Vvfy1, 도 4a 참조)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 6의 신호 경로(④)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 검증 전압(Vvfy1)보다 낮은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 오프되게 한다. "10" 검증 동작시 제어 신호들(C6, C10)의 활성화에 따라 NMOS 트랜지스터들(422, 441)이 턴 온되더라도, 메인 레지스터(420)의 값은 변화되지 않는다. 이에 반해서, 메모리 셀이 검증 전압(Vvfy1)에 도달하거나 그 보다 높은 문턱 전압을 가지면, 비트 라인의 전압은 전원 전압을 향해 높아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 온되게 한다. "10" 검증 동작시 제어 신호들(C6, C10)의 활성화에 따라 NMOS 트랜지스터들(422, 441)이 턴 온되기 때문에, 도 6의 신호 경로(⑤)가 형성된다. 이는 래치 노드(N3)가 로직 하이 레벨로 설정되게 한다. 래치 노드(N3)가 로직 하이 레벨로 설정되면, 이후 수행되는 프로그램 루프에서 메모리 셀은 프로그램 금지된다.
"10" 검증 동작이 수행된 후, 메인 레지스터(420)에 저장된 데이터는 제어 신호(C7)를 활성화시킴으로써 데이터 출력 회로(450)를 통해 페이지 버퍼 디코더 회로(600)로 전달된다(⑥). 예를 들면, 래치 노드(N4)가 로우 레벨일 때, 데이터 출력 회로(450)의 NMOS 트랜지스터(451)는 턴 오프되어 신호 라인(DOL)은 프리챠지된 상태로 유지된다. 이에 반해서, 래치 노드(N4)가 하이 레벨일 때, 데이터 출력 회로(450)의 NMOS 트랜지스터(451)는 턴 온되어 신호 라인(DOL)은 접지된다(⑥). 신호 라인(DOL)의 로직 상태는 페이지 버퍼 디코더 회로를 통해 패스/페일 점검 회로(미도시됨)로 전달되며, 패스/페일 점검 회로는 입력된 데이터가 패스 데이터인지 페일 데이터인 지의 여부를 판별한다. 판별 결과에 따라 다음의 프로그램 루프가 진행되거나 LSB 프로그램 동작이 종료될 것이다.
도 7은 본 발명에 따른 플래시 메모리 장치의 MSB 프로그램 동작을 설명하기 위한 흐름도이고, 도 8a 및 도 8b는 MSB 프로그램 동작시 데이터 흐름을 보여주는 도면이다. 이하, 본 발명에 따른 MSB 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명에 앞서, MSB 프로그램 동작은 메모리 셀을 프로그램하기 위해서 프로그램 루프들의 반복에 의해서 수행된다. 각 프로그램 루프는 프로그램 구간과 제 1 및 제 2 검증 구간들로 구성된다. MSB 프로그램 동작의 경우, 각 프로그램 루프의 제 1 및 제 2 검증 동작들은 "00" 검증 동작 및 "01" 검증 동작이라 각각 칭한다. 이후 설명되는 바와 같이, 검증 동작들은 연속적으로 수행될 것이다.
도 7에 있어서, MSB 프로그램 동작의 S200-S260 단계들은 LSB 프로그램 동작의 그것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 일단 캐쉬 레지스터(410)에 로드된 데이터가 공통 감지 회로(440)를 통해 메인 레지스터(420)로 전달되면, LSB 프로그램 동작에 의해서 프로그램된 LSB 데이터를 캐쉬 레지스터(410)에 저장하기 위한 읽기 동작이 수행된다(S280). 이하, 이러한 읽기 동작을 "초기 읽기 동작(initial read operation)"이라 칭한다.
초기 읽기 동작에 따르면, 먼저, 래치(417)가 초기화된다. 즉, 래치(417)는 래치 노드들(N1, N2)이 로직 로우 레벨과 로직 하이 레벨로 각각 설정되도록 초기화된다. 그 다음에, 읽기 전압(예를 들면, "11" 문턱 전압 분포와 "10" 문턱 전압 분포 사이의 전압)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 8a의 신호 경로(③)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 읽기 전압보다 낮은 문턱 전압을 가지면(또는 메모리 셀이 "11" 상태를 가지면), 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 오프되게 한다. 즉, 도 8a의 신호 경로(④)가 형성되지 않는다. 초기 읽기 동작시 제어 신호들(C4, C10)의 활성화에 따라 NMOS 트랜지스터들(416, 441)이 턴 온되더라도, 캐쉬 레지스터(420)의 값은 변화되지 않는다. 이는 래치 노드들(N2, N1)가 로직 하이 레벨 및 로직 로우 레벨로 각각 설정되어 있음을 의미한다. 이에 반해서, 메모리 셀이 읽기 전압 또는 그 보다 높은 문턱 전압을 가지면(또는 메모리 셀이 "10" 상태를 가지면), 감지 노드(SO)의 전압은 전원 전압을 향해 높아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 온되게 한다. 초기 읽기 동작시 제어 신호들(C4, C10)의 활성화에 따라 NMOS 트랜지스터들(416, 441)이 턴 온되기 때문에, 도 8a의 신호 경로(④)가 형성된다. 이는 래치 노드들(N2, N1)가 로직 로우 레벨 및 로직 하이 레벨로 각각 설정되게 한다.
일단 초기 읽기 동작이 완료되면, 앞서 설명된 바와 같은 방식으로 메인 레지스터(420)에 저장된 MSB 데이터에 따라 메모리 셀이 프로그램될 것이다(S300). 프로그램 동작이 수행될 때, 비트 라인의 전압은 메인 레지스터(420)에 저장된 데이터에 따라 도 8a의 신호 경로(⑤)를 통해 결정된다. 프로그램 동작은 이 분야에 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략된다. 그 다음에, 메모리 셀이 정상적으로 프로그램되었는 지의 여부가 판별된다(S320). 앞서 언급된 바와 같이, MSB 프로그램 동작의 각 프로그램 루프는 프로그램 동작과 "00" 및 "01" 검증 동작들을 포함한다. "00" 검증 동작은 메모리 셀이 "10" 상태에서 "00" 상태로 프로그램되었는 지의 여부를 판별하기 위한 것이고, "01" 검증 동작은 메모리 셀이 "11" 상태에서 "01" 상태로 프로그램되었는 지의 여부를 판별하기 위한 것이다. "00" 및 "01" 검증 동작들의 좀 더 구체적인 설명은 다음과 같다.
먼저, "00" 검증 동작에 따르면, 검증 전압(Vvfy2, 도 4b 참조)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 8b의 신호 경로(⑥)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 검증 전압(Vvfy2)보다 낮은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 오프되게 한다. 이에 반해서, 메모리 셀이 검증 전압(Vvfy2)에 도달하거나 그 보다 높은 문턱 전압을 가지면, 비트 라인의 전압은 전원 전압을 향해 높아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 온되게 한다.
"10" 검증 동작과 달리, "00" 검증 동작은 제어 신호(C10)가 비활성화된 상태에서 수행된다. 이때, 공통 감지 회로(440)의 NMOS 트랜지스터(442)는 캐쉬 레지스터(410)에 저장된 데이터에 따라 턴 온/턴 오프된다. 앞서 설명된 바와 같이, LSB 프로그램 동작시 소거 상태로 유지된 메모리 셀의 경우, 캐쉬 레지스터(410)의 래치 노드들(N1, N2)은 로직 로우 레벨과 로직 하이 레벨로 각각 유지된다. 이에 반해서, LSB 프로그램 동작시 "10" 상태로 프로그램된 메모리 셀의 경우, 캐쉬 레지스터(410)의 래치 노드들(N1, N2)은 로직 하이 레벨과 로직 로우 레벨로 각각 유지된다.
만약 MSB 프로그램 동작시 프로그램될 메모리 셀이 LSB 프로그램 동작시 소거 상태로 유지된 즉, "11" 상태를 갖는 메모리 셀이면, 공통 감지 회로(440)의 NMOS 트랜지스터(442)는 초기 읽기 동작시 저장된 캐쉬 레지스터(410)의 데이터(L1:Low)에 의해서 턴 오프된다. 이는 도 8b의 신호 경로(⑦)가 형성되지 않게 하며, 그 결과 메인 레지스터(420)의 데이터는 그대로 유지된다. 만약 프로그램될 메모리 셀이 LSB 프로그램 동작시 "10" 상태로 유지된 메모리 셀이면, 공통 감지 회로(440)의 NMOS 트랜지스터(442)는 초기 읽기 동작시 저장된 캐쉬 레지스터(410)의 데이터(L1:High)에 의해서 턴 온된다. 이는 도 8b의 신호 경로(⑦)가 형성되게 하며, 그 결과 메인 레지스터(420)의 데이터는 변화된다. 즉, 래치 노드들(N3, N4)은 각각 로직 하이 레벨과 로직 로우 레벨이 된다. 이는 메모리 셀이 "10" 상태에서 "00" 상태로 프로그램되었음을 의미한다.
앞서 설명된 "00" 검증 동작에 따르면, 비록 메모리 셀이 "00" 상태에 대응하는 문턱 전압으로 프로그램되더라도, "11" 상태를 갖고 그리고 "01" 상태로 프로그램될 메모리 셀의 메인 레지스터(420)의 데이터는 "00" 검증 구간에서 프로그램될 데이터로서 유지된다. 즉, 도 8b의 신호 경로(⑦)가 형성되지 않는다. 이에 반해서, "10" 상태를 갖고 그리고 "00" 상태로 프로그램될 메모리 셀의 메인 레지스터(420)의 데이터는 메모리 셀이 "00" 상태에 대응하는 문턱 전압에 도달할 때 프로그램 금지 데이터로 변경된다. 즉, 도 8b의 신호 경로(⑦)가 형성된다.
"00" 검증 동작에 이어서 "01" 검증 동작이 수행된다. "01" 검증 동작에 따르면, 검증 전압(Vvfy3, 도 4b 참조)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 8b의 신호 경로(⑥)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 검증 전압(Vvfy3)보다 낮은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 오프되게 한다. 이에 반해서, 메모리 셀이 검증 전압(Vvfy3)에 도달하거나 그 보다 높은 문턱 전압을 가지면, 비트 라인의 전압은 전원 전압을 향해 높아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 온되게 한다. "00" 검증 동작과 달리, "10" 검증 동작 동안에는 제어 신호들(C6, C10)이 활성화된다. 제어 신호들(C6, C10)의 활성화에 따라 NMOS 트랜지스터들(422, 441)이 턴 온된다. 전자의 경우, 도 8b에 도시된 신호 경로(⑧)는 형성되지 않는다. 즉, 메인 레지스터(420)의 프로그램될 데이터는 그대로 유지된다. 후자의 경우, 도 8b에 도시된 신호 경로(⑧)는 형성되고, 그 결과 메인 레지스터(420)의 프로그램될 데이터는 프로그램 금지 데이터로 변경된다.
"01" 검증 동작이 수행된 후, 메인 레지스터(420)에 저장된 데이터는 제어 신호(C7)를 활성화시킴으로써 데이터 출력 회로(450)를 통해 페이지 버퍼 디코더 회로(600)로 전달된다. 예를 들면, 래치 노드(N4)가 로우 레벨일 때, 데이터 출력 회로(450)의 NMOS 트랜지스터(451)는 턴 오프되어 신호 라인(DOL)은 프리챠지된 상태로 유지된다. 이에 반해서, 래치 노드(N4)가 하이 레벨일 때, 데이터 출력 회로(450)의 NMOS 트랜지스터(451)는 턴 온되어 신호 라인(DOL)은 접지된다(⑨). 신호 라인(DOL)의 로직 상태는 페이지 버퍼 디코더 회로(600)를 통해 패스/페일 점검 회로로 전달되며, 패스/페일 점검 회로는 입력된 데이터가 패스 데이터인지 페일 데이터인 지의 여부를 판별한다. 판별 결과에 따라 다음의 프로그램 루프가 진행되거나 MSB 프로그램 동작이 종료될 것이다.
도 9a는 본 발명에 따른 플래시 메모리 장치의 MSB 읽기 동작을 설명하기 위한 데이터 흐름도이고, 도 9b는 MSB 읽기 동작시 워드 라인에 인가되는 읽기 전압을 보여주는 도면이다. 이하, 본 발명에 따른 플래시 메모리 장치의 MSB 읽기 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. MSB 읽기 동작을 설명하기에 앞서, 하나의 메모리 셀은 4개의 상태들 "11", "10", "00" 및 "01" 중 어느 하나를 갖는다. 도 9b에 도시된 바와 같이, 4개의 상태들 "11", "10", "00" 및 "01"은 이 순서로 할당된다. 따라서, MSB 데이터가 "11" 및 "10" 상태들에 속하는 "1" 또는 "00" 및 "01" 상태들에 속하는 "0"인 지의 여부를 판별함으로써 메모리 셀의 MSB 데이터를 읽는 것이 가능하다.
MSB 읽기 동작에 따르면, 읽기 전압(Vread1, 도 9b 참조)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 9a의 신호 경로(①)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 읽기 전압(Vread1)보다 낮은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 오프되게 한다. 이에 반해서, 메모리 셀이 읽기 전압(Vread1) 또는 그 보다 높은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 전원 전압을 향해 높아진다. 이는 공통 감지 회로(440)의 NMOS 트랜지스터(443)가 턴 온되게 한다.
MSB 읽기 동작시 제어 신호들(C6, C10)의 활성화에 따라 NMOS 트랜지스터들(422, 441)이 턴 온된다. 이러한 조건에서, 감지 노드(SO)의 전압이 접지 전압을 향해 낮아지면, 도 9a의 신호 경로(②)는 형성되지 않는다. 이에 반해서, 감지 노드(SO)의 전압이 전원 전압을 향해 높아지면, 도 9a의 신호 경로(②)는 형성된다. 이후, 메인 레지스터(420)에 저장된 데이터는 제어 신호(C7)를 활성화시킴으로써 데이터 출력 회로(450)를 통해 페이지 버퍼 디코더 회로(600)로 전달된다(③). 버퍼 디코더 회로(600)로 전달된 MSB 데이터는 데이터 라인 버스를 통해 외부로 출력될 것이다.
도 10a는 본 발명에 따른 플래시 메모리 장치의 LSB 읽기 동작을 설명하기 위한 데이터 흐름도이고, 도 10b는 LSB 읽기 동작시 워드 라인에 인가되는 읽기 전 압을 보여주는 도면이다. 이하, 본 발명에 따른 플래시 메모리 장치의 LSB 읽기 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. LSB 읽기 동작은 2번의 감지 동작들을 포함하며, 이는 이하 상세히 설명될 것이다.
LSB 읽기 동작에 따르면, 먼저, 읽기 전압(Vread2, 도 10b 참조)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 10a의 신호 경로(①)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 읽기 전압(Vread2)보다 낮은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴 오프되게 한다. 이에 반해서, 메모리 셀이 읽기 전압(Vread2) 또는 그 보다 높은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 전원 전압을 향해 높아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴 온되게 한다. LSB 읽기 동작시 제어 신호들(C6, C10)의 활성화에 따라 NMOS 트랜지스터들(422, 441)이 턴 온된다. 이러한 조건에서, 감지 노드(SO)의 전압이 접지 전압을 향해 낮아지면, 도 10a의 신호 경로(②)는 형성되지 않는다. 이에 반해서, 감지 노드(SO)의 전압이 전원 전압을 향해 높아지면, 도 10a의 신호 경로(②)는 형성된다.
그 다음에, 읽기 전압(Vread3, 도 10b 참조)이 워드 라인에 인가된 상태에서 비트 라인의 전압 변화가 도 10a의 신호 경로(①)를 통해 감지 노드(SO)에 반영된다. 예를 들면, 메모리 셀이 읽기 전압(Vread3)보다 낮은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 접지 전압을 향해 낮아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴 오프되게 한다. 이에 반해서, 메모리 셀이 읽기 전압(Vread3) 또는 그 보다 높은 문턱 전압을 가지면, 감지 노드(SO)의 전압은 전원 전압을 향해 높아진다. 이는 감지 회로(440)의 NMOS 트랜지스터(441)가 턴 온되게 한다. LSB 읽기 동작시 제어 신호들(C5, C10)의 활성화에 따라 NMOS 트랜지스터들(421, 442)이 턴 온된다. 이러한 조건에서, 감지 노드(SO)의 전압이 접지 전압을 향해 낮아지면, 도 10a의 신호 경로(③)는 형성되지 않는다. 이에 반해서, 감지 노드(SO)의 전압이 전원 전압을 향해 높아지면, 도 10a의 신호 경로(③)는 형성된다.
이후, 메인 레지스터(420)에 저장된 데이터는 제어 신호(C7)를 활성화시킴으로써 데이터 출력 회로(450)를 통해 페이지 버퍼 디코더 회로(600)로 전달된다(④). 버퍼 디코더 회로(600)로 전달된 LSB 데이터는 데이터 라인 버스를 통해 외부로 출력될 것이다.
본 발명에 따른 플래시 메모리 장치의 페이지 버퍼 회로는 멀티-비트 데이터의 프로그램 및 읽기 기능들 뿐만 아니라 단일-비트 데이터의 캐쉬 프로그램 및 페이지 카피백 기능들을 수행한다. 캐쉬 프로그램 동작 및 페이지 카피백 동작을 개략적으로 설명하면 다음과 같다.
캐쉬 프로그램 동작에 따르면, 프로그램 동작이 수행되는 동안 다음에 프로그램될 데이터가 캐쉬 레지스터에 로드된다. 좀 더 구체적으로 설명하면, 다음과 다. 프로그램될 데이터가 도 11에 도시된 신호 경로(①)를 통해 캐쉬 레지스터(410)에 로드되고, 그 다음에 캐쉬 레지스터(410)에 로드된 데이터는 신호 경로(②)를 통해 메인 레지스터(420)로 전달된다. 일단 메인 레지스터(420)에 프로그램될 데이터가 전달되면, 비트 라인의 전압이 신호 경로(③)를 통해 메인 레지스터 (420)에 로드된 데이터에 따라 설정된다. 이러한 동작들(①, ②, ③)은 앞서 설명된 것과 동일하며, 그것에 대한 설명은 그러므로 생략된다. 이후, 앞서 설명된 것과 동일한 방식으로 프로그램 동작이 수행된다. 메인 레지스터(420)의 데이터가 프로그램되는 동안, 다음에 프로그램될 데이터는 도 11의 신호 경로(③)를 통해 캐쉬 레지스터(410)에 로드된다. 이후의 동작들은 원하는 분량의 데이터가 프로그램될 때까지 앞서 설명된 것과 동일하게 반복된다.
페이지 카피백 동작에 따르면, 도 12a에 도시된 바와 같이, 임의의 페이지에 저장된 데이터는 페이지 버퍼 회로에 의해서 읽혀지고, 읽혀진 데이터는 다른 페이지에 프로그램된다. 페이지 카피백 동작의 데이터 흐름을 보여주는 도 12b를 참조하면, 신호 경로들(①, ②)을 통해 읽혀진 데이터가 메인 레지스터(420)에 저장된다. 메인 레지스터(420)에 저장된 데이터는 다른 페이지에 프로그램된다(③). 이러한 동작들(①, ②, ③)은 앞서 설명과 것과 동일하며, 그것에 대한 설명은 생략된다.
또는, 페이지 카피백 동작은 도 12c에 도시된 바와 같이 수행될 수 있다. 먼저, 신호 경로들(①, ②)을 통해 데이터가 캐쉬 레지스터에 의해서 읽혀진다. 캐쉬 레지스터에 저장된 데이터는 신호 경로(③)를 통해 메인 레지스터로 전달되고, 메인 레지스터에 저장된 데이터는 다른 페이지에 프로그램된다(④). 이러한 동작들(①, ②, ③, ④)은 앞서 설명된 것과 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략된다.
페이지 카피백 동작시 읽혀진 페이지 데이터 중 일부는 갱신될 수 있다. 즉, 도 13a에 도시된 바와 같이, 임의의 페이지에 저장된 데이터는 페이지 버퍼 회로에 의해서 읽혀지고, 갱신될 데이터가 페이지 버퍼 회로에 로드된다. 이후, 페이지 버퍼 회로에 저장된 데이터는 다른 페이지에 프로그램된다. 페이지 카피백 동작의 데이터 흐름을 보여주는 도 13b를 참조하면, 먼저, 임의의 페이지 데이터가 캐쉬 레지스터에 의해서 읽혀진다(①, ②). 갱신된 데이터가 캐쉬 레지스터에 로드된다(③). 캐쉬 레지스터에 저장된 데이터는 메인 레지스터로 전달되고(④), 메인 레지스터에 저장된 데이터는 다른 페이지에 프로그램된다(⑤). 이러한 동작들(①, ②, ③, ④, ⑤)은 앞서 설명된 것과 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략된다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 단일의 페이지 버퍼 구조를 갖고 다양한 기능들을 수행하는 것이 가능하다.

Claims (37)

  1. 복수의 비트 라인들 및 복수의 워드 라인들로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치에 있어서:
    선택된 비트 라인에 연결된 감지 노드와;
    가상 전원 노드와;
    상기 가상 전원 노드에 전기적으로 연결된 제 1 감지 및 래치 회로와;
    상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 제 2 감지 및 래치 회로와; 그리고
    상기 제 1 및 제 2 감지 및 래치 회로들에 의해서 공유되도록 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 공통 감지 회로를 포함하되, 상기 공통 감지 회로는 읽기 동작들에 따라 상기 제 1 및 제 2 감지 및 래치 회로들 중 어느 하나로 감지 경로를 제공하도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 읽기 동작들은 멀티-비트 및 단일-비트 프로그램 동작 모드들의 검증 읽기 동작들, 상기 멀티-비트 및 단일-비트 읽기 동작, 그리고 페이지 카피백 동작을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 2 항에 있어서,
    상기 멀티-비트 프로그램 동작 모드는 LSB 프로그램 동작 및 MSB 프로그램 동작을 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 공통 감지 회로는 상기 MSB 프로그램 동작의 초기 읽기 구간 동안 상기 감지 노드의 셀 데이터를 선택적으로 상기 가상 전원 노드로 전달하는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제 1 감지 및 래치 회로는 상기 MSB 프로그램 동작의 초기 감지 구간 동안 상기 공통 감지 회로를 통해 상기 가상 전원 노드로 전달된 데이터를 래치하도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 3 항에 있어서,
    상기 MSB 프로그램 동작의 제 1 검증 구간 동안, 상기 공통 감지 회로는 상기 제 1 감지 및 래치 회로에 래치된 데이터에 따라 상기 감지 노드의 셀 데이터를 선택적으로 상기 가상 전원 노드로 전달하는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 MSB 프로그램 동작의 제 2 검증 구간 동안, 상기 공통 감지 회로는 상기 제 1 감지 및 래치 회로에 래치된 데이터에 관계없이 상기 감지 노드의 셀 데이터를 상기 가상 전원 노드로 선택적으로 전달하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 검증 구간은 상기 제 1 검증 구간의 바로 다음에 오는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 검증 구간은 상기 MSB 프로그램 동작의 '00' 검증 구간이고 상기 제 2 검증 구간은 상기 MSB 프로그램 동작의 '01' 검증 구간인 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제 2 래치 및 감지 회로의 데이터는 상기 공통 감지 회로를 통해 전달된 상기 가상 전원 노드의 데이터에 따라 선택적으로 변경되는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제 1 감지 및 래치 회로는 멀티-비트 및 단일-비트 프로그램 동작 모드들의 데이터 로드 구간 동안 페이지 버퍼 디코더 회로를 통해 외부로부터 전달된 데이터를 래치하도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 감지 및 래치 회로 내에 래치된 데이터는 상기 멀티-비트 및 단일-비트 프로그램 동작 모드들의 데이터 덤프 구간 동안 상기 공통 감지 회로를 통해 상기 제 2 감지 및 래치 회로로 전달되는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 1 항에 있어서,
    상기 공통 감지 회로는
    상기 감지 노드에 연결된 게이트, 드레인, 그리고 접지된 소오스를 갖는 제 1 트랜지스터와;
    제 1 제어 신호를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 2 트랜지스터와; 그리고
    상기 제 1 감지 및 래치 회로 내의 데이터를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모 리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 제어 신호는 멀티-비트 프로그램 동작의 '01' 검증 구간 및 초기 읽기 구간들에서 그리고 정상 읽기 동작의 감지 구간에서 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 13 항에 있어서,
    상기 공통 감지 회로는 제 2 제어 신호를 입력받도록 연결된 게이트, 상기 제 2 및 제 3 트랜지스터들의 공통 소오스 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는 제 4 트랜지스터를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 2 제어 신호는 상기 제 1 감지 및 래치 회로의 데이터가 상기 제 2 감지 및 래치 회로로 전달될 때 활성화되는 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 1 항에 있어서,
    상기 공통 감지 회로는 상기 제 1 감지 및 래치 회로의 래치된 값 및 상기 감지 노드의 값 모두 또는 어느 하나에 따라, 상기 제 1 및 제 2 감지 및 래치 회로들 중 어느 하나로 감지 경로를 제공하도록 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 1 항에 있어서,
    상기 감지 노드로 전류를 공급하도록 상기 감지 노드에 연결된 로드 회로를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 1 항에 있어서,
    상기 제 2 감지 및 래치 회로의 데이터를 페이지 버퍼 디코더 회로를 통해 데이터 라인으로 출력하기 위한 데이터 출력 회로를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  20. 복수의 워드 라인들 및 복수의 비트 라인들의 매트릭스 형태로 배열된 복수의 메모리 셀들과;
    상기 비트 라인들 중 일부를 선택하는 비트 라인 선택 및 바이어스 회로와; 그리고
    상기 선택된 비트 라인들에 각각 대응하는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로를 포함하며,
    상기 페이지 버퍼들 각각은
    대응하는 선택된 비트 라인에 연결된 감지 노드와;
    가상 전원 노드와;
    상기 가상 전원 노드에 전기적으로 연결된 제 1 감지 및 래치 회로와;
    상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 제 2 감지 및 래치 회로와; 그리고
    상기 제 1 및 제 2 감지 및 래치 회로들에 의해서 공유되도록 상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 공통 감지 회로를 포함하되, 상기 공통 감지 회로는 상기 제 1 감지 및 래치 회로의 래치된 값 및 상기 감지 노드의 값 모두 또는 어느 하나에 따라, 상기 제 1 및 제 2 감지 및 래치 회로들 중 어느 하나로 감지 경로를 제공하도록 구성되는 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 공통 감지 회로는
    상기 감지 노드에 연결된 게이트, 드레인, 그리고 접지된 소오스를 갖는 제 1 트랜지스터와;
    제 1 제어 신호를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 2 트랜지스터와;
    상기 제 1 감지 및 래치 회로 내의 데이터를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연 결된 소오스를 갖는 제 3 트랜지스터와; 그리고
    제 2 제어 신호를 입력받도록 연결된 게이트, 상기 제 2 및 제 3 트랜지스터들의 공통 소오스 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는 제 4 트랜지스터를 포함하는 플래시 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 1 제어 신호는 멀티-비트 프로그램 동작의 '01' 검증 구간 및 초기 읽기 구간들에서 그리고 정상 읽기 동작의 감지 구간에서 활성화되는 플래시 메모리 장치.
  23. 제 22 항에 있어서,
    상기 멀티-비트 프로그램 동작의 '00' 검증 구간 동안, 상기 가상 전원 노드는 상기 감지 노드에 의해서 제어되는 상기 제 1 트랜지스터와 상기 제 1 감지 및 래치 회로에 의해서 제어되는 상기 제 3 트랜지스터로 구성되는 감지 경로를 통해 선택적으로 접지되는 플래시 메모리 장치.
  24. 제 21 항에 있어서,
    상기 제 2 제어 신호는 상기 제 1 감지 및 래치 회로의 데이터가 상기 제 2 감지 및 래치 회로로 전달될 때 활성화되는 플래시 메모리 장치.
  25. 제 20 항에 있어서,
    상기 제 1 감지 및 래치 회로는
    제 1 래치 노드 및 제 2 래치 노드를 갖는 래치와;
    제어 신호들에 응답하여 상기 제 1 및 제 2 래치 노드들을 접지 전압에 선택적으로 연결하는 스위치 회로와; 그리고
    초기 읽기 신호에 의해서 제어되며 상기 가상 전원 노드 및 상기 제 1 래치 노드 사이에 연결되는 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  26. 제 25 항에 있어서,
    상기 초기 읽기 신호는 멀티-비트 프로그램 동작의 초기 읽기 구간에서 활성화되는 플래시 메모리 장치.
  27. 제 20 항에 있어서,
    상기 제 2 감지 및 래치 회로는
    제 1 래치 노드 및 제 2 래치 노드를 갖는 래치와;
    제어 신호들에 응답하여 상기 제 1 및 제 2 래치 노드들을 접지 전압에 선택적으로 연결하는 스위치 회로와; 그리고
    선택 신호에 의해서 제어되며 상기 감지 노드 및 상기 제 1 래치 노드 사이에 연결되는 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  28. 제 20 항에 있어서,
    데이터 로드 구간 동안 외부로부터의 데이터를 상기 제 1 감지 및 래치 회로로 전달하고, 데이터 출력 구간 동안 상기 페이지 버퍼들로부터의 데이터를 데이터 라인 버스로 전달하는 페이지 버퍼 디코더 회로를 더 포함하는 플래시 메모리 장치.
  29. 제 28 항에 있어서,
    상기 페이지 버퍼들 각각은 상기 페이지 버퍼 디코더 회로로 상기 제 2 감지 및 래치 회로의 데이터를 출력하는 데이터 출력 회로를 더 포함하는 플래시 메모리 장치.
  30. 복수의 워드 라인들 및 복수의 비트 라인들의 매트릭스 형태로 배열된 복수의 메모리 셀들과;
    상기 비트 라인들 중 일부를 선택하는 비트 라인 선택 및 바이어스 회로와;
    상기 선택된 비트 라인들에 각각 대응하는 복수의 페이지 버퍼들을 갖는 페이지 버퍼 회로와; 그리고
    외부로부터의 데이터를 상기 페이지 버퍼 회로로 그리고 상기 페이지 버퍼 회로로부터의 데이터를 데이터 라인 버스로 전달하는 페이지 버퍼 디코더 회로를 포함하며,
    상기 페이지 버퍼들 각각은
    가상 전원 노드와;
    대응하는 선택된 비트 라인에 연결된 감지 노드와;
    상기 가상 전원 노드에 전기적으로 연결된 제 1 감지 및 래치 회로와;
    상기 감지 노드 및 상기 가상 전원 노드에 전기적으로 연결된 제 2 감지 및 래치 회로와;
    상기 페이지 버퍼 디코더 회로로 상기 제 2 감지 및 래치 회로의 데이터를 출력하는 데이터 출력 회로와;
    상기 감지 노드에 연결된 게이트, 드레인, 그리고 접지된 소오스를 갖는 제 1 트랜지스터와;
    제 1 제어 신호를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 2 트랜지스터와;
    상기 제 1 감지 및 래치 회로 내의 데이터를 입력받도록 연결된 게이트, 상기 가상 전원 노드에 연결된 드레인, 그리고 상기 제 1 트랜지스터의 드레인에 연결된 소오스를 갖는 제 3 트랜지스터와; 그리고
    제 2 제어 신호를 입력받도록 연결된 게이트, 상기 제 2 및 제 3 트랜지스터들의 공통 소오스 노드에 연결된 드레인, 그리고 접지된 소오스를 갖는 제 4 트랜지스터를 포함하는 플래시 메모리 장치.
  31. 제 30 항에 있어서,
    상기 제 1 제어 신호는 멀티-비트 프로그램 동작의 초기 읽기 및 '01' 검증 구간들에서 그리고 정상 읽기 동작의 감지 구간에서 활성화되는 플래시 메모리 장치.
  32. 제 30 항에 있어서,
    상기 멀티-비트 프로그램 동작의 '00' 검증 구간 동안, 상기 가상 전원 노드는 상기 감지 노드에 의해서 제어되는 상기 제 1 트랜지스터와 상기 제 1 감지 및 래치 회로에 의해서 제어되는 상기 제 3 트랜지스터로 구성된 감지 경로를 통해 선택적으로 접지되는 플래시 메모리 장치.
  33. 제 30 항에 있어서,
    상기 제 2 제어 신호는 데이터 덤프 구간시 활성화되는 플래시 메모리 장치.
  34. 제 30 항에 있어서,
    상기 제 1 감지 및 래치 회로는 MSB 프로그램 동작의 초기 감지 구간 동안 상기 제 1 및 제 3 트랜지스터들로 형성된 감지 경로를 통해 상기 가상 전원 노드로 전달된 데이터를 래치하도록 구성되는 플래시 메모리 장치.
  35. 제 30 항에 있어서,
    상기 제 1 감지 및 래치 회로는
    제 1 래치 노드 및 제 2 래치 노드를 갖는 래치와;
    제 3 및 제 4 제어 신호들에 응답하여 상기 제 1 및 제 2 래치 노드들을 접지 전압에 선택적으로 연결하는 스위치 회로와; 그리고
    초기 읽기 신호에 의해서 제어되며 상기 가상 전원 노드 및 상기 제 1 래치 노드 사이에 연결되는 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
  36. 제 35 항에 있어서,
    상기 초기 읽기 신호는 멀티-비트 프로그램 동작의 초기 읽기 구간에서 활성화되는 플래시 메모리 장치.
  37. 제 30 항에 있어서,
    상기 제 2 감지 및 래치 회로는
    제 1 래치 노드 및 제 2 래치 노드를 갖는 래치와;
    제 3 및 제 4 제어 신호들에 응답하여 상기 제 1 및 제 2 래치 노드들을 접지 전압에 선택적으로 연결하는 스위치 회로와; 그리고
    선택 신호에 의해서 제어되며 상기 감지 노드 및 상기 제 1 래치 노드 사이에 연결되는 NMOS 트랜지스터를 포함하는 플래시 메모리 장치.
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