KR100624287B1 - 낸드 플래시 메모리 소자의 리던던시 회로 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 소자의 리던던시 회로에 관한 것으로, 캠셀을 이용한 리페어 선택부를 통해 리던던시를 실시함으로써 소자의 테스트 시간과 생산 시간을 단축할 수 있고, 리던던시 캠을 이용한 리페어 방법을 사용할 수 있어, 기존의 퓨즈 커팅을 이용한 리페어 방법보다 리페어를 빠르게 할 수 있는 낸드 플래시 메모리 소자의 리던던시 회로를 제공한다.
리던던시, 리페어, 캠 셀, 리페어 선택부, 페이지 버퍼

Description

낸드 플래시 메모리 소자의 리던던시 회로{Redundancy circuit for NAND flash memory device}
도 1은 본 발명에 따른 리던던시 회로의 블록도이다.
도 2 및 도 3은 본 발명에 따른 메인 페이지 버퍼부 또는 리던던시 페이지 버퍼부의 회로도이다.
도 4는 본 발명에 따른 리페어 선택부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 메인 셀 블록 20 : 리던던시 셀 블록
30 : 메인 페이지 버퍼부 40 : 리던던시 페이지 버퍼부
50 : 캠셀부 60 : 리페어 선택부
본 발명은 낸드 플래시 메모리 소자의 리던던시 회로에 관한 것으로, 특히 리페어 캠 회로를 이용한 어드레스 리던던시 회로에 관한 것이다.
현재의 낸드 플래시 메모리 소자는 퓨즈 커팅 방법을 이용하여 리페어를 실시하고 있다. 하지만, 이는 퓨즈를 레이저를 이용하여 커팅하여야 하기 때문에 퓨즈의 좌표가 조금만 틀리거나, 퓨즈 굵기와 단차를 잘 못 계산하면 커팅이 제대로 되지 않아 리페어의 효력이 없어지는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 리던던시 캠을 이용하여 리페어 함으로써, 기존의 퓨즈를 이용한 리던던시 방법의 문제점을 해결할 수 있는 낸드 플래시 메모리 소자의 리던던시 회로를 제공한다.
본 발명에 따른 낸드 플래시 메모리 소자의 리던던시 회로는 소정의 데이터를 저장하는 다수의 메모리 셀을 포함하는 메인 셀 블록; 메인 셀 블록의 다수의 메모리 셀 중 일부의 리페어를 위한 리던던시 셀 블록; 메인 셀 블록의 메모리 셀 데이터를 센싱하거나, 외부의 데이터를 버퍼링하여 메인 셀 블록에 인가하는 메인 페이지 버퍼부; 리던던시 셀 블록의 메모리 셀 데이터를 센싱하거나, 외부의 데이터를 버퍼링하여 리던던시 셀 블록에 인가하는 리던던시 페이지 버퍼부; 리페어된 어드레스에 관한 정보를 저장하고, 이에 따라 리던던시 제어신호를 출력하는 캠셀부; 및 리던던시 제어신호에 따라 외부 데이터를 메인 페이지 버퍼부 또는 리던던시 페이지 버퍼부에 인가하는 리페어 선택부를 포함한다. 바람직하게, 리페어 선택부는, 소정의 신호를 래치하는 래치; 래치의 제 1 입력단과 접지단자 사이에 접속되어 리던던시 제어신호에 따라 제1 입력단의 전위가 로직 로우로 되도록 제1 입력단에 접지 전압을 공급하는 제 1 NMOS 트랜지스터; 래치의 제 2 입력단과 접지단자 사이에 접속되어 외부의 캠 리셋 신호에 따라 제2 입력단의 전위가 로직 로우로 되도록 제2 입력단에 접지 전압을 공급하여 래치를 리셋하는 제 2 NMOS 트랜지스터; 메인 페이지 버퍼부와 입출력 노드 사이에 연결되고, 래치의 제 1 입력단의 전위의 로직 상태에 따라, 입출력 노드를 통하여 수신되는 외부의 데이터를 메인 페이지 버퍼부에 전송하는 제 3 NMOS 트랜지스터; 및 리던던시 페이지 버퍼부와 입출력 노드 사이에 연결되고, 래치의 제 2 입력단의 전위의 로직 상태에 따라, 입출력 노드를 통하여 수신되는 외부의 데이터를 리던던시 페이지 버퍼부에 전송하는 제 4 NMOS 트랜지스터를 포함한다.
삭제
또한, 메인 페이지 버퍼부와 리던던시 페이지 버퍼부 각각은, 메인 셀 블록 또는 리던던시 셀 블록의 메모리 셀에 소정의 데이터를 인가하거나, 메인 셀 블록 또는 리던던시 셀 블록의 메모리 셀의 데이터를 센싱하여 래치하는 메인 페이지 버퍼; 및 리페어 선택부를 통하여 수신되는 외부 데이터를 메인 페이지 버퍼에 인가하는 캐시 페이지 버퍼를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하 도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 리던던시 회로의 블록도이다.
도 1을 참조하면, 본 발명의 낸드 플래시 메모리 소자의 리던던시 회로는 다수의 메모리 셀이 접속되어 소정의 데이터를 저장할 수 있는 다수의 메인 셀 블록(10)과, 메인 셀 블록(10)의 메모리 셀의 리페어를 위한 리던던시 셀 블록(20)과, 메인 셀 블록(10)의 메모리 셀 데이터를 센싱하거나, 외부의 데이터를 버퍼링하여 메인 셀 블록(10)에 인가하는 메인 페이지 버퍼부(30)와, 리던던시 셀 블록(20)의 메모리 셀 데이터를 센싱하거나, 외부의 데이터를 버퍼링하여 리던던시 셀 블록(20)에 인가하는 리던던시 페이지 버퍼부(40)와, 리페어된 어드레스에 관한 정보를 저장하고, 이에 따라 소정의 리던던시 제어신호(CAMR)를 출력하는 캠셀부(50)와, 리던던시 제어신호(CAMR)에 따라 상기 외부 데이터를 메인 페이지 버퍼부(30) 또는 리던던시 페이지 버퍼부(40)에 인가하는 리페어 선택부(60)를 포함한다.
메인 셀 블록(10)과 리던던시 셀 블록(20)은 다수의 메모리 셀이 스트링 형태로 구성된 다수의 셀 스트링(미도시)과, 셀 스트링의 드레인 단자를 선택하기 위한 다수의 드레인 선택 트랜지스터(미도시)와, 셀 스트링의 소스 단자를 선택하기 위한 다수의 소스 선택 트랜지스터(미도시)와, 드레인 선택 트랜지스터와 각기 접속된 다수의 비트라인(미도시)과, 셀 스트링의 게이트 단자에 각기 접속된 다수의 워드라인(미도시)을 포함한다. 또한, 비트라인 선택 신호에 따라 메인 페이지 버퍼부(30)의 정보를 비트라인에 인가하거나, 비트라인의 정보를 메인 페이지 버퍼부(30)에 인가하는 다수의 비트라인 선택 트랜지스터(미도시)를 더 포함할 수 있다. 다수의 비트라인 선택 트랜지스터는 한쌍을 이루어 각기 이븐 또는 오드의 비트라인을 제어하는 것이 바람직하다. 또한, 디스차지 신호에 따라 비트라인에 가상의 전압을 인가하는 다수의 디스차지 트랜지스터(미도시)를 더 포함할 수 있다. 한 쌍의 디스차지 트랜지스터는 이븐 비트라인과 오드 비트라인에 접속되어 접지전원을 비트라인에 인가하는 것이 바람직하다.
도 2 및 도 3은 본 발명에 따른 메인 페이지 버퍼부 또는 리던던시 페이지 버퍼부의 회로도이다.
도 2 및 도 3을 참조하면, 메인 페이지 버퍼부(30)와 리던던시 페이지 버퍼부(40) 각각은 비트라인에 소정의 데이터를 인가하거나, 비트라인의 데이터를 입력받는 메인 페이지 버퍼와, 리페어 선택부(60)에서 인가되는 외부 데이터를 입력받아 메인 페이지 버퍼에 인가하는 캐시 페이지 버퍼를 포함한다. 메인 페이지 버퍼는 비트라인에 접속된 프리차지 노드(Q1)와, 외부의 데이터 및 비트라인의 데이터를 저장 래치하는 제 1 래치(L1)와, 프리차지 인에이블 신호(PRECHb)에 따라 프리차지 노드(Q1)를 프리차지 하는 제 1 PMOS 트랜지스터(P1)와, 각기 프리차지 노드(Q1)와 외부의 래치 신호(MLCH)에 따라 각기 구동하여 제 1 래치(L1)의 래치 값을 변경하기 위한 제 1 및 제 2 NMOS 트랜지스터(N1 및 N2)와, 제 1 래치(L1)와 프리차지 노드(Q1) 사이에 접속되어 프로그램 신호(PGM)에 따라 동작하는 제 3 NMOS 트랜지스터(N3)를 포함한다. 또한, 외부의 리셋 제어신호(MSET)에 따라 제 1 래치(L1)를 초기화하기 위한 제 10 NMOS 트랜지스터(N10)와, 제 1 래치(L1)의 데이터 값에 따라 구동하여 전원전압을 전송하는 제 11 NMOS 트랜지스터(N11)를 더 포함할 수 있다. 또한, 프리코딩 신호에 따라 제 1 래치(L1)의 일 입력단에 리페어 선택부(60)의 외부 데이터를 전송하기 위한 제 12 NMOS 트랜지스터(미도시)를 더 포함할 수 있다. 캐시 페이지 버퍼는 외부의 데이터를 저장하는 제 2 래치(L2)와, 외부의 제 1 데이터 제어신호(DC1)에 따라 리페어 선택부(60)의 외부 데이터(EDYA)를 제 2 래치(L2)에 전송하는 제 4 및 제 5 NMOS 트랜지스터(N4 및 N5)와, 외부의 제 2 데이터 제어신호(DC2)에 따라 리페어 선택부(60)의 외부 데이터(EDYA)를 제 2 래치(L2)에 전송하는 제 6 NMOS 트랜지스터(N6) 및 프로그램 제어신호(PC)에 따라 제 2 래치(L2)에 래치된 데이터를 메인 페이지 버퍼에 전송하는 제 7 NMOS 트랜지스터(N7)를 포함한다. 또한, 캐시 리셋 신호(CSET)에 따라 제 2 래치(L2)를 리셋하는 제 8 NMOS 트랜지스터(N8)를 더 포함할 수 있다. 또한, 제 2 래치(L2)의 입력단과 접지 전원사이에 직렬 접속되어 있고, 프리차지 노드(Q1) 신호 또는 리페어 선택부(60)의 외부 데이터에 따라 구동하는 제 20 NMOS 트랜지스터(미도시)와, 외부 제어신호에 따라 구동하는 제 21 NMOS 트랜지스터(미도시)를 포함할 수도 있다.
도 4는 본 발명에 따른 리페어 선택부의 회로도이다.
도 4를 참조하면, 리페어 선택부(60)는 제 3 래치(L3)와, 제 30 NMOS 트랜지스터(N30)와, 제 31 NMOS 트랜지스터(N31)와, 제 33 NMOS 트랜지스터(N33)를 포함한다. 제 3 래치(L3)는 소정의 신호를 래치한다. 제 30 NMOS 트랜지스터(N30)는 제 3 래치(L3)의 제 1 입력단과 접지단자 사이에 접속되어 외부의 리던던시 제어신호(CAMR)에 따라 제1 입력단의 전위가 로직 로우로 되도록 제1 입력단에 접지 전압을 공급한다. 그 결과, 제 3 래치(L3)에 래치되는 신호가 제어된다. 제 31 NMOS 트랜지스터(N31)는 제 3 래치(L3)의 제 2 입력단과 접지단자 사이에 접속되어 외부의 캠 리셋 신호(CAMRST)에 따라 제2 입력단의 전위가 로직 로우로 되도록 제2 입력단에 접지 전압을 공급한다. 그 결과, 제 3 래치(L3)가 리셋된다. 제 32 NMOS 트랜지스터(N32)는 메인 페이지 버퍼부(30)와 입출력 노드(YA) 사이에 연결되고, 제 3 래치(L3)의 제 1 입력단의 전위의 로직 상태에 따라, 입출력 노드(YA)를 통하여 수신되는 외부의 데이터(EDYA)를 메인 페이지 버퍼부(30)에 전송한다. 제 33 NMOS 트랜지스터(N33)는 리던던시 페이지 버퍼부(40)와 입출력 노드(YA) 사이에 연결되고, 제 3 래치(L3)의 제 2 입력단의 전위의 로직 상태에 따라, 입출력 노드(YA)를 통하여 수신되는 외부의 데이터(REDYA)를 리던던시 페이지 버퍼부(40)에 전송한다. 또한, 제 3 래치(L3)의 일 입력단과 제 30 NMOS 트랜지스터(N30) 사이에 비트라인에 따라 구동하는 제 34 NMOS 트랜지스터(N34)를 더 포함한다.
상술한 본 발명의 래치는 두개의 인버터의 입출력이 엇갈리게 배치되도록 형성하는 것이 바람직하다. 상기 래치는 전원전압과 제 1 입력단 사이에 접속되어 제 2 입력단에 따라 구동하는 제 100 PMOS 트랜지스터(P100)와, 제 1 입력단과 접지전원 사이에 접속되어 제 2 입력단에 따라 구동하는 제 100 NMOS 트랜지스터(N100)와, 전원전압과 제 2 입력단 사이에 접속되어 제 1 입력단에 따라 구동하는 제 200 PMOS 트랜지스터(P200)와, 제 2 입력단과 접지전원 사이에 접속되어 제 1 입력단에 따라 구동하는 제 200 NMOS 트랜지스터(N200)를 포함한다.
이하 상술한 구성을 갖는 본 발명의 동작을 설명한다.
처음 소자에 파워를 인가하게 되면, 캠셀부(50)의 데이터를 읽어 리던던시 제어신호(CAMR)를 생성한다. 물론 외부의 파워업 신호가 인가되면 다수의 회로들이 리셋된다. 리던던시 제어신호(CAMR)가 로직 로우일 경우에는 제 30 NMOS 트랜지스 터(N30)가 턴 오프 되어 제 3 래치(L3)는 초기 리셋된 값을 유지한다. 즉, 제 3 래치(L3)의 제 1 입력단이 로직 하이를 유지하고, 제 2 입력단은 로직 로우를 유지한다. 이로써, 제 32 NMOS 트랜지스터(N32)는 턴온되고, 제 33 NMOS 트랜지스터(N33)는 턴 오프 되어 외부의 Y-디코더에 의한 소정의 데이터를 메인 페이지 버퍼부(30)에 전송한다.
만일, 리던던시 제어신호(CAMR)가 로직 하이가 되어 외부의 어드레스가 리페어 되었다면 다음과 같다. 로직 하이인 리던던시 제어신호(CAMR)에 의해 제 30 NMOS 트랜지스터(N30)가 턴온된다. 제 3 래치(L3)의 제 1 입력이 로직 로우가 되고, 이로인해 제 2 입력이 로직 하이가 된다. 이로써, 제 32 NMOS 트랜지스터(N32)는 턴 오프 되고, 제 33 NMOS 트랜지스터(N33)는 턴온되어, 외부의 Y-디코더에 의한 소정의 데이터를 리던던시 페이지 버퍼부(40)에 전송한다.
상술한 바와 같이, 본 발명은 캠셀을 이용한 리페어 선택부를 통해 리던던시를 실시함으로써 소자의 테스트 시간과 생산 시간을 단축할 수 있다.
또한, 리던던시 캠을 이용한 리페어 방법을 사용할 수 있어, 기존의 퓨즈 커팅을 이용한 리페어 방법보다 리페어를 빠르게 할 수 있다.

Claims (3)

  1. 소정의 데이터를 저장하는 다수의 메모리 셀을 포함하는 메인 셀 블록;
    상기 메인 셀 블록의 상기 다수의 메모리 셀 중 일부의 리페어를 위한 리던던시 셀 블록;
    상기 메인 셀 블록의 메모리 셀 데이터를 센싱하거나, 외부의 데이터를 버퍼링하여 상기 메인 셀 블록에 인가하는 메인 페이지 버퍼부;
    상기 리던던시 셀 블록의 메모리 셀 데이터를 센싱하거나, 상기 외부의 데이터를 버퍼링하여 상기 리던던시 셀 블록에 인가하는 리던던시 페이지 버퍼부;
    리페어된 어드레스에 관한 정보를 저장하고, 이에 따라 리던던시 제어신호를 출력하는 캠셀부; 및
    상기 리던던시 제어신호에 따라 상기 외부 데이터를 상기 메인 페이지 버퍼부 또는 상기 리던던시 페이지 버퍼부에 인가하는 리페어 선택부를 포함하고,
    상기 리페어 선택부는,
    소정의 신호를 래치하는 래치;
    상기 래치의 제 1 입력단과 접지단자 사이에 접속되어 상기 리던던시 제어신호에 따라 상기 제1 입력단의 전위가 로직 로우로 되도록 상기 제1 입력단에 접지 전압을 공급하는 제 1 NMOS 트랜지스터;
    상기 래치의 제 2 입력단과 상기 접지단자 사이에 접속되어 외부의 캠 리셋 신호에 따라 상기 제2 입력단의 전위가 로직 로우로 되도록 상기 제2 입력단에 상기 접지 전압을 공급하여 상기 래치를 리셋하는 제 2 NMOS 트랜지스터;
    상기 메인 페이지 버퍼부와 입출력 노드 사이에 연결되고, 상기 래치의 제 1 입력단의 전위의 로직 상태에 따라, 상기 입출력 노드를 통하여 수신되는 상기 외부의 데이터를 상기 메인 페이지 버퍼부에 전송하는 제 3 NMOS 트랜지스터; 및
    상기 리던던시 페이지 버퍼부와 상기 입출력 노드 사이에 연결되고, 상기 래치의 제 2 입력단의 전위의 로직 상태에 따라, 상기 입출력 노드를 통하여 수신되는 상기 외부의 데이터를 상기 리던던시 페이지 버퍼부에 전송하는 제 4 NMOS 트랜지스터를 포함하는 낸드 플래시 메모리 소자의 리던던시 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 메인 페이지 버퍼부와 상기 리던던시 페이지 버퍼부 각각은,
    상기 메인 셀 블록 또는 상기 리던던시 셀 블록의 상기 메모리 셀에 소정의 데이터를 인가하거나, 상기 메인 셀 블록 또는 상기 리던던시 셀 블록의 상기 메모리 셀의 데이터를 센싱하여 래치하는 메인 페이지 버퍼; 및
    상기 리페어 선택부를 통하여 수신되는 상기 외부 데이터를 상기 메인 페이지 버퍼에 인가하는 캐시 페이지 버퍼를 포함하는 낸드 플래시 메모리 소자의 리던던시 회로.
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Publication number Priority date Publication date Assignee Title
KR100530930B1 (ko) * 2004-05-11 2005-11-23 주식회사 하이닉스반도체 낸드 플래시 메모리 장치의 멀티-ｉ/ｏ 리페어 방법 및그의 낸드 플래시 메모리 장치
DE602004010795T2 (de) * 2004-06-24 2008-12-11 Stmicroelectronics S.R.L., Agrate Brianza Verbesserter Seitenspeicher für eine programmierbare Speichervorrichtung
KR100634458B1 (ko) * 2005-07-04 2006-10-16 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
WO2007023674A1 (ja) * 2005-08-22 2007-03-01 Matsushita Electric Industrial Co., Ltd. メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びデータ書き込み方法
US7512507B2 (en) * 2006-03-23 2009-03-31 Micron Technology, Inc. Die based trimming
US7292487B1 (en) * 2006-05-10 2007-11-06 Micron Technology, Inc. Independent polling for multi-page programming
KR100909902B1 (ko) 2007-04-27 2009-07-30 삼성전자주식회사 플래쉬 메모리 장치 및 플래쉬 메모리 시스템
US7996736B2 (en) * 2008-10-26 2011-08-09 Sandisk 3D Llc Bad page marking strategy for fast readout in memory
KR101053480B1 (ko) * 2009-12-31 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로 및 방법
US8238178B2 (en) * 2010-02-12 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Redundancy circuits and operating methods thereof
US8599615B2 (en) * 2011-10-18 2013-12-03 Elpida Memory, Inc. Memory device in particular extra array configured therein for configuration and redundancy information
KR102415835B1 (ko) 2016-01-08 2022-07-01 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
CN108735268B (zh) * 2017-04-19 2024-01-30 恩智浦美国有限公司 非易失性存储器修复电路
KR102611860B1 (ko) * 2018-11-05 2023-12-11 에스케이하이닉스 주식회사 디코딩 회로 및 이를 포함하는 반도체 메모리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265055A (en) * 1988-10-07 1993-11-23 Hitachi, Ltd. Semiconductor memory having redundancy circuit
JPH0371500A (ja) * 1989-08-11 1991-03-27 Sony Corp 半導体メモリ
US5347484A (en) * 1992-06-19 1994-09-13 Intel Corporation Nonvolatile memory with blocked redundant columns and corresponding content addressable memory sets
KR950013342B1 (ko) * 1992-10-06 1995-11-02 삼성전자주식회사 반도체 메모리장치의 결함구제회로
FR2715782B1 (fr) * 1994-01-31 1996-03-22 Sgs Thomson Microelectronics Bascule bistable non volatile programmable, à état initial prédéfini, notamment pour circuit de redondance de mémoire.
FR2716743B1 (fr) * 1994-02-28 1996-09-27 Sgs Thomson Microelectronics Circuit de redondance de mémoire.
JP3450621B2 (ja) * 1997-01-27 2003-09-29 株式会社東芝 記憶装置及び読み出し方法
KR100332950B1 (ko) * 1998-04-10 2002-08-21 삼성전자 주식회사 단일비트동작모드와다중비트동작모드를갖는불휘발성반도체메모리장치및그것의기입/독출방법
JP2001052495A (ja) * 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
US6307787B1 (en) * 2000-07-25 2001-10-23 Advanced Micro Devices, Inc. Burst read incorporating output based redundancy
KR100399435B1 (ko) * 2001-02-27 2003-09-29 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 리페어 해석 방법
JP3815717B2 (ja) * 2001-06-26 2006-08-30 シャープ株式会社 半導体集積回路
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
JP3850791B2 (ja) * 2001-12-20 2006-11-29 株式会社東芝 不揮発性半導体記憶装置
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
JP2004110883A (ja) * 2002-09-13 2004-04-08 Fujitsu Ltd 不揮発性メモリ回路および不揮発性半導体記憶装置

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