KR100562134B1 - 플래시 메모리 소자의 페이지 버퍼 - Google Patents

플래시 메모리 소자의 페이지 버퍼 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 페이지 버퍼에 관한 것으로, 프로그램 검증시 프로그램 검증 신호와 래치 신호 및 페이지 버퍼의 래치 데이터를 통해 페이지 버퍼내의 래치를 제어함으로써, 프로그램 후 한번더 프로그램 검증을 실시할 경우 한번 패스된 셀을 다시 센싱하지 않고 그 값을 유지할 수 있고, 센싱시의 문제 및 외부요인으로 인한 검증오류를 방지할 수 있으며, 검증 오류를 방지함으로써 프로그램 동작의 오류를 방지할 수 있는 플래시 메모리 소자의 페이지 버퍼를 제공한다.
셀 프로그램, 프로그램 검증, 래치 제어부

Description

플래시 메모리 소자의 페이지 버퍼{Page buffer for flash memory device}
도 1은 본 발명의 플래시 메모리 소자의 페이지 버퍼도이다.
도 2는 본 발명의 비트라인 선택부의 회로도이다.
도 3은 본 발명의 캐시부의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 페이지 버퍼 111 : 제어부
110 : 래치부 120 : 래치 제어부
300 : 캐시부 200 ; 비트라인 선택부
본 발명은 플래시 메모리 소자의 페이지 버퍼에 관한 것으로, 낸드 플래시 메모리 소자의 프로그램 장애를 줄일 수 있는 페이지 버퍼 회로에 관한 것이다.
일반적으로 낸드 플래시 메모리 소자에서는 프로그램(Program)한 후 프로그램이 정확히 되었는지에 프로그램 검증(Verify)을 실시한다. 프로그램이 되지 않았으면 다시 한번 프로그램을 실시하고, 프로그램이 되었으면 다음 동작을 수행한다.
이러한 과정에서 처음에 패스된 셀이 외부 요인에 의해 영향을 받거나, 문턱전압이 프로그램 검증시의 마진(Margin)없이 프로그램 검증을 실시하게 되면, 이미 통과(Pass)된 셀이 다시 패일(Fail)이 될 수 있다. 이로써, 이미 프로그램되어 문턱전압(Vth)이 높아진 셀에 다시 프로그램을 한번 더하게 되에 셀의 문턱전압을 더 올려주게 되어 프로그램 장애를 발생시킬 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 프로그램 검증 동작에 의해 한번 통과된 셀의 래치값을 일정하게 고정시켜 후속 프로그램 검증 동작시 한번 통과된 셀의 래치 데이터값이 변화하지 않게 하여 프로그램 동작의 문제를 해결할 수 있는 플래시 메모리 소자의 페이지 버퍼를 제공한다.
본 발명에 따른 프리차지 노드와, 프리차지 인에이블 신호에 따라 상기 프리차지 노드를 프리차지 하는 제 1 PMOS 트랜지스터와, 상기 프리차지 노드의 로직 상태와 홀딩 신호에 따라 소정의 데이터를 래치하는 래치부 및 상기 래치부에 래치된 데이터 신호, 프로그램 검증 신호와 래치 인에이블 신호에 따라 상기 홀딩 신호 를 출력하는 래치 제어부를 포함하는 플래시 메모리 소자의 페이지 버퍼를 제공한다.
또한, 프리차지 노드와, 상기 프리차지 노드의 상태에 따라 소정의 데이터를 센싱하고, 래치하는 래치를 포함하는 페이지 버퍼부와, 비트라인 선택 신호에 따라 비트라인 및 상기 프리차지 노드의 로직 상태를 상기 프리차지 노드 및 상기 비트라인에 전송하는 비트라인 선택부를 포함하고, 다수번의 프로그램과 프로그램 검증 동작을 수행하는 플래시 메모리 소자의 페이지 버퍼에 있어서, 이전 단계의 프로그램 검증 동작시 프로그램된 셀의 검증결과가 래치된 페이지 버퍼부의 래치 신호를 이용하여, 다음번 프로그램 검증 동작시 이미 프로그램된 셀로 검증된 상기 페이지 버퍼부 내의 상기 래치 동작을 제어하는 홀딩 신호를 출력하는 래치 제어부를 더 포함하는 플래시 메모리 소자의 페이지 버퍼를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 플래시 메모리 소자의 페이지 버퍼도이다.
도 1을 참조하면, 플래시 메모리 셀의 데이터를 센싱하고, 래치하는 페이지 버퍼(100)와, 비트라인 선택신호에 따라 비트라인(BL)을 선택하여 페이지 버퍼(100)의 정보 또는 셀의 정보를 선택된 비트라인(BL)에 전송하는 비트라인 선택부(200)와, 소정의 데이터를 캐싱하여 페이지 버퍼(100)에 전송하는 캐시부(300)를 포함한다.
소정의 셀의 데이터를 센싱하거나 래치하기 위해, 먼저 외부의 데이터가 캐시부(300)에 저장된후 프로그램 신호가 인가되면 페이지 버퍼(100)로 소정 데이터가 이동한 다음, 페이지 버퍼(100)의 내용을 비트라인 선택부(200)를 통해 비트라인으로 인가되어 프로그램 동작을 수행한다. 한편, 독출 신호가 인가되면, 셀에 저장된 데이터를 읽기 위해 페이지 버퍼(100)에 의해 비트라인(BL)을 프리차지한 다음, 소정시간후의 프리차지된 비트라인(BL)의 상태를 센싱하여 셀의 상태를 페이지 버퍼(100)내의 래치에 저장을 한다.
이하 본 발명의 페이지 버퍼 회로에 관해 구체적으로 설명한다.
페이지 버퍼(100)는 프리차지 노드(Q1)와, 프리차지 인에이블 신호(PRECHb)에 따라 프리차지 노드(Q1)를 프리차지 하는 제 1 PMOS 트랜지스터(P1)와, 프리차지 노드(Q1)의 로직 상태와 홀딩 신호(HOLD)에 따라 소정의 데이터를 래치하는 래치부(110)와, 래치부(110)에 래치된 데이터, 프로그램 검증 신호(PVER)와 래치 신호(LCH)에 따라 홀딩 신호(HOLD)를 출력하는 래치 제어부(120)를 포함한다.
래치부(110)는 래치노드(Q2)와, 일 입력단자가 래치노드(Q2)에 접속되어 소정의 데이터를 센싱하고 래치하기 위한 제 1 래치(L1)와, 래치노드(Q2)와 프리차지 노드(Q1) 사이에 접속되어 데이터 전달 신호(PGM)에 따라 프리차지 노드(Q1)와 제 1 래치(L1)를 연결하는 제 1 NMOS 트랜지스터(N1)와, 프리차지 노드(Q1), 홀딩 신호(HOLD)와 리셋 신호(RSET)에 따라 상기 제 1 래치(L1)의 동작을 제어하는 제어부(111)를 포함한다. 제어부(111)는 전원전압(Vcc)과 제 1 래치(L1)의 다른 일 입력단자에 접속되어 리셋 신호(RSET)에 따라 구동하는 제 2 NMOS 트랜지스터(N2)와, 제 1 래치(L1)의 다른 일 입력단자와 접지전원(Vss)사이에 직렬접속되고, 각기 프리차지 노드(Q1) 및 홀딩 신호(HOLD)에 따라 구동하는 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)를 포함한다.
래치 제어부(120)는 프로그램 검증 신호(PVER)와 래치노드(Q1)의 로직 상태를 낸딩하는 제 1 낸드 게이트(ND1)와, 제 1 낸드 게이트(ND1)의 출력과 래치 인에이블 신호(LCH)를 다시 한번 낸딩하여 홀딩신호(HOLD)를 출력하는 제 2 낸드 게이트(ND2)를 포함한다. 프로그램 검증 신호(PVER)가 로직 로우이면, 래치 인에이블 신호(LCH)에 따라 홀딩 신호(HOLD)의 로직 상태가 바뀌게 된다. 프로그램 검증 신호(PVER)가 로직 하이가 되면, 한번 센싱된 제 1 래치(L1)의 로직 상태에 따라 홀딩 신호(HOLD)의 로직 상태가 바뀌게 된다.
상술한 구성을 갖는 본 발명의 페이지 버퍼 회로의 동작을 프로그램과 프로그램 확인 동작을 바탕으로 설명한다.
프로그램 인에이블 신호(PRECHb)가 인가되면, 캐시부(300)에 저장된 신호를 제 1 래치(L1)에 래치한다. 데이터 전달 신호(PGM)를 인가하여 제 1 NMOS 트랜지스터(N1)를 구동시켜 프리차지 노드(Q1)에 제 1 래치(L1)에 저장된 데이터를 인가하 고, 비트라인 선택부(200)를 통해 프리차지 노드(Q1)의 데이터를 비트라인(BL)에 인가한다. 프로그램 동작을 수행하여 소정의 셀에 프로그램을 실시한다. 비트라인에는 0V의 전압을 인가하고, 선택된 셀의 워드라인에는 15 내지 20V의 전압을 인가하고, 선택되지 않은 워드라인에는 9 내지 11V의 전압을 인가하는 것이 바람직하다.
상기와 같이 프로그램을 수행한 다음, 프로그램 인에이블 신호는 로직 로우가 된다. 그후, 프로그램 검증을 위해 프로그램 검증 신호(PVER)가 로직 하이가 되어 프로그램 검증 동작을 수행하게 된다. 독출 동작을 통해 셀의 프로그램 검증을 실시하는 것이 효과적이다.
프로그램 검증을 위해 먼저 프리차지 인에이블 신호(PRECHb)에 따라 제 1 PMOS 트랜지스터(P1)를 구동시켜 프리차지 노드(Q1)에 프리차지 전압을 인가한다. 프리차지 전압을 비트라인 선택부(200)를 통해 선택된 셀이 있는 비트라인(BL)에 인가하여, 선택된 셀의 프로그램 상태를 평가한다.
설의 프로그램 상태의 평가는 프로그램 상태에 따라 프리차지 전압으로 차지된 비트라인(BL)의 전압이 강하 하거나 전압이 일정하게 유지된다. 즉, 셀이 양호하게 프로그램 되었으면, 비트라인(BL)의 전압은 처음 인가하였던 프리차지 전압을 그대로 유지 하고 있지만, 셀의 프로그램이 실패하였을 경우에는 비트라인(BL)의 전압은 강하하게 된다. 이는 프로그램 상태에 따라 셀의 문턱 전압이 변화하기 때문이고, 이로인해 비트라인과 소스라인간에 전류패스가 형성될 수 있기 때문이다.
셀의 프로그램이 양호한 상태이면, 프리차지 노드(Q1)의 전압은 변화 하지 않게 된다. 로직 하이의 데이터 전달 신호(PGM)에 의해 제 1 NMOS 트랜지스터(N1)가 구동하여, 프리차지 전압즉, 로직하이인 신호가 래치노드(Q2)에 인가된다. 래치노드(Q2)에 인가된 로직 하이 신호는 제 1 래치(L1)에 의해 래치된다. 로직 하이인 프로그램 검증 신호(PVER)와 래치노드(Q2)의 로직 하이인 신호가 제 1 낸드게이트(ND1)에 인가되어 로직 로우의 신호가 출력된다. 로직 로우의 제 1 낸드 게이트(ND1) 신호와 래치 인에이블 신호(LCH)를 입력받는 제 2 낸드 게이트(ND2)는 로직 로우인 제 1 낸드 게이트(ND1) 신호에 의해 로직 하이인 홀딩 신호(HOLD)를 제 4 NMOS 트랜지스터(N4)에 인가하게 된다. 이를 통해 제 1 래치(L1)를 1로 세팅 시켜 래치 노드(Q1)의 값을 항상 로직 하이로 셋팅하게 된다. 이로써, 프로그램 검증 동작을 통해 셀이 프로그램 되었음을 외부에 알려준다.
반면, 셀에 프로그램이 잘되지 않았으면, 프리차지 노드(Q1)의 전압은 강하하여 로직 로우 상태의 접지전원(Vss)이 인가된다. 로직 하이의 데이터 전달 신호(PGM)에 의해 제 1 NMOS 트랜지스터(N1)가 구동하여 로직 로우 상태인 신호가 래치노드(Q2)에 인가된다. 래치노드(Q2)에 인가된 로직 하이 신호는 제 1 래치(L1)에 의해 래치된다. 로직 로우인 래치 노드(Q2)의 신호에 따라 제 1 낸드 게이트(ND1)는 로직 하이 신호를 출력한다. 이때, 제 2 낸드 게이트(ND2)는 제 1 낸드 게이트(ND@)의 출력보다는 래치 인에이블 신호(LCH)의 로직 상태에 따라 홀딩 신호(HOLD)의 로직 상태가 변화하게 된다. 이로써, 프로그램 검증 동작을 통해 셀이 프로그램 되지 않았음을 외부에 알려주게 된다.
상술한 페이지 버퍼는 다수번의 프로그램과 프로그램 확인 동작시에 더욱 효 과적이다. 즉, 제 1 프로그램을 실시한 다음, 제 1 프로그램 확인을 하여 래치단에 로직 하이(셀이 양호하게 프로그램됨)가 된 페이지 버퍼는 제 2 프로그램 시에는 물론 프로그램 동작이 되지 않고, 제 2 프로그램 확인 동작시에도 래치단의 로직 하이 신호에 따라 래치 제어부는 로직 하이의 홀딩신호를 인가하여 제 1 래치를 강제적으로 제어함으로써, 외부의 영향이나 프로그램 확인시 문턱전압 마진의 오류에 의해 제 1 래치에 래치된 데이터의 변화를 방지할 수 있다.
도 2는 본 발명의 비트라인 선택부의 회로도이다.
도 2를 참조하면, 페이지 버퍼(100)의 프리치지 노드(Q1)와 이븐 비트라인(BLe)에 접속되어 비트라인 선택신호(BSL)에 따라 구동하는 제 10 NMOS 트랜지스터(N10)와, 페이지 버퍼(100)의 프리차지 노드(Q1)와 오드 비트라인(BLo)에 접속되어 비트라인 선택 신호(BSL)에 따라 구동하는 제 11 NMOS 트랜지스터(N11)와, 외부의 버추얼 파워 입력단(VIRPWR)과 이븐 비트라인(BLe) 사이에 접속되어 이븐 비트라인(BLe) 초기화 신호(DISCHe)에 따라 구동하는 제 12 NMOS 트랜지스터(N12)와, 외부의 버추얼 파워 입력단(VIRPWR)과 오드 비트라인(BLo) 사이에 접속되어 오드 비트라인 초기화 신호(DISCHo)에 따라 구동하는 제 13 NMOS 트랜지스터(N13)를 포함한다.
상술한 구성을 갖는 비트라인 선택부(200)는 비트라인 선택신호(BSL)에 따라 제 10 또는 제 11 NMOS 트랜지스터(N10 및 N11)가 선택되어 페이지 버퍼(100)의 데이터가 비트라인(BLe 또는 BLo)에 인가되거나, 셀의 데이터가 선택된 비트라인을 통해 페이지 버퍼(100)에 인가된다. 또한, 비트라인 초기화 신호(DISCH)에 따라 비 트라인(BL)을 초기화 하는 버츄얼 파워를 인가한다. 리드 동작시에는 접지전원을 버츄얼 파워로 인가하여 비트라인(BL)을 초기화 하고, 프로그램 동작시에는 전원전압을 버츄얼 파워로 인가하여 비트라인(BL)을 초기화 한다.
도 3은 본 발명의 캐시부의 회로도이다.
도 3을 참조하면, 소정의 데이터를 래치하는 제 20 래치(L20)와, 제 20 래치(L20)의 제 1 입력단과 외부 데이터 입력단 사이에 접속되어 제 1 선택신호(SS1)에 따라 구동하는 제 20 NMOS 트랜지스터(N20)와, 제 20 래치(L20)의 제 2 입력단과 외부 데이터 입력단 사이에 접속되어 제 2 선택신호(SS2)에 따라 구동하는 제 21 NMOS 트랜지스터(N21)와, 제 20 래치(L20)의 제 2 입력단과 전원전압 사이에 접속되어 캐시 리셋 신호(CSET)에 따라 구동하는 제 20 PMOS 트랜지스터(P20)와, 제 20 래치(L20)의 제 2 입력단과 접지전원(Vss)사이에 직렬 접속되어 각기 캐시부(300)의 출력단 신호와 캐시 래치 제어신호(CLCH)에 따라 구동하는 제 22 및 제 23 NMOS 트랜지스터(N22 및 N23)와, 제 20 래치(L20)의 제 2 입력단과 캐시부(300)의 출력단 사이에 접속되어 외부의 덤프 신호(PDUMP)에 따라 구동하는 제 24 NMOS 트랜지스터(N24)를 포함한다.
이하, 상술한 캐시부의 동작을 설명한다. 캐시부(300)는 페이지 버퍼(100)의 입출력 동작의 속도를 빠르게 하기 위해 페이지 버퍼(100)의 옆단에 위치되도록 한다.
외부의 데이터(I/O 패드)와 제 1 및 제 2 선택 신호(SS1 및 SS2)에 의해 제 20 및 제 21 NMOS 트랜지스터(N20 및 N21)중 하나의 트랜지스터가 턴온되어 제 20 래치(L20)에 소정의 데이터를 래치한다. 이는 프로그램 동작 및 소거 동작시 발생하는 클럭 사이에서 실시하는 것이 바람직하다. 이때, 페이지 버퍼부(200)의 프리 차지 노드(Q1)를 초기화한 다음, 덤프 신호(PDUMP)를 인가하여 제 20 래치(L20)에 의해 래치된 데이터를 프리차지 노드(Q1)에 인가한다. 출력 또한 이와 반대의 동작을 수행할 수 있고, 페이지 버퍼(200)를 통해 바로 출력될 수도 있다. 이와같이 페이지 버퍼(200)의 동작 수행전에 소정의 데이터를 먼저 캐싱함으로써, 데이터 입력이나 페이지 버퍼(200)의 동작속도를 향상 시킬 수 있다.
이하, 프로그램 동작과 프로그램 검증 동작에 관련된 본 발명의 페이지 버퍼에 관해 설명한다.
본 발명은 다수번의 프로그램 동작과 프로그램 검증 동작을 실시하는 플래시 메모리 소자의 페이지 버퍼에서 한번 프로그램이 확인된 페이지 버퍼 내의 래치 신호를 변경하지 않도록 하는 래치 제어부를 두어 프로그램 오류를 방지할 수 있다.
이를 위해 프리차지 노드와, 상기 프리차지 노드의 상태에 따라 소정의 데이터를 센싱하고, 래치하는 래치를 포함하는 페이지 버퍼부와, 비트라인 선택 신호에 따라 비트라인 및 상기 프리차지 노드의 로직 상태를 상기 프리차지 노드 및 상기 비트라인에 전송하는 비트라인 선택부를 포함하고, 다수번의 프로그램과 프로그램 검증 동작을 수행하는 플래시 메모리 소자의 페이지 버퍼에 있어서, 이전 단계의 프로그램 검증 동작시 프로그램된 셀의 검증결과가 래치된 페이지 버퍼부의 래치 신호를 이용하여, 다음번 프로그램 검증 동작시 이미 프로그램된 셀로 검증된 상기 페이지 버퍼부 내의 상기 래치 동작을 제어하는 홀딩 신호를 출력하는 래치 제어부 를 더 포함한다.
래치 제어부는 프로그램 검증 신호와 래치에 래치된 데이터 신호의 로직 상태를 낸딩하는 제 1 낸드 게이트와, 제 1 낸드 게이트의 출력신호와 래치 인에이블 신호를 낸딩하여 상기 홀딩 신호를 출력하는 제 2 낸드 게이트를 포함한다.
제 1 프로그램 동작을 통해 소정 셀에 프로그램을 실시한다. 제 1 프로그램 검증 동작을 통해 소정 셀에 프로그램된 문턱전압을 판단하여 셀의 프로그램 여부를 판단한다. 프로그램 동작은 래치에 저장된 소정의 데이터를 프리차지 노드를 통해 비트라인에 인가하고, 셀의 워드라인과 소스라인에 소정의 전압을 인가하여 프로그램을 실시하는 것이 바람직하다. 프로그램 검증 동작은 래치를 초기화 한 다음, 프리차지 노드에 프리차지 전압을 인가한 다음, 비트라인 선택부를 통해 비트라인에 프리 차지 전압을 인가하여 셀을 평가한다. 비트라인에 인가된 프리차지 전압의 변화를 판단하여 래치에 저장한다. 이때, 비트라인에 인가된 프리 차지 전압이 변화가 없으면 로직 하이의 값이 래치에 저장되어 셀이 정상적으로 프로그램됨을 알리고, 프리차지 전압이 강하 하면 로직 로우의 값이 래치에 저장되어 셀의 프로그램동작이 실패하여 다시 한번 프로그램을 실시하도록 한다.
상기와 같이 셀의 프로그램 동작이 실패하면 다시 한번 프로그램 동작과 프로그램 검증 동작을 수행한다. 제 2 프로그램 동작을 수행하여 프로그램이 실패한 셀에 한번더 프로그램을 실시한다. 제 2 프로그램 검증 동작을 실시하여 프로그램된 셀을 한번더 검증을 실시하게 된다. 이때, 제 2 프로그램 검증 동작시 이미 로직 하이의 값으로 래치된 페이지 버퍼는 래치 제어부에 의해 제 2 프로그램 검증을 실시하더라도 그 값이 변화하지 않게 된다.
상술한 바와 같이, 본 발명은 프로그램 검증시 프로그램 검증 신호와 래치 신호 및 페이지 버퍼의 래치 데이터를 통해 페이지 버퍼내의 래치를 제어함으로써, 프로그램 후 한번더 프로그램 검증을 실시할 경우 한번 패스된 셀을 다시 센싱하지 않고 그 값을 유지할 수 있다.
또한, 한번 패스된 셀의 페이지 버퍼는 그 값을 일정하게 유지함으로써, 센싱시의 문제 및 외부요인으로 인한 검증오류를 방지할 수 있다.
또한, 검증 오류를 방지함으로써 프로그램 동작의 오류를 방지할 수 있다.

Claims (5)

  1. 프리차지 인에이블 신호에 따라 소정의 전압을 공급하기 위한 제 1 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터를 통해 공급된 상기 전압에 의해 프리차지되며, 셀의 상태에 따라 전위가 조절되는 프리차지 노드;
    데이터 전달 신호에 따라 상기 셀의 상태에 따라 조절된 프리차지 노드의 전위에 따른 데이터를 래치하고, 상기 프리차지 노드의 전위 및 홀딩 신호에 따라 상기 래치된 데이터를 유지하는 래치부; 및
    상기 래치부에 래치된 데이터 신호, 프로그램 검증 신호와 래치 인에이블 신호에 따라 상기 홀딩 신호를 출력하는 래치 제어부를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  2. 제 1 항에 있어서, 상기 래치부는
    래치노드;
    일 입력단자가 상기 래치노드에 접속되어 소정의 데이터를 센싱하고 래치하기 위한 제 1 래치;
    상기 래치 노드와 상기 프리자치 노드 사이에 접속되어 데이터 전달 신호에 따라 상기 프리차지 노드와 상기 제 1 래치를 연결하는 제 1 NMOS 트랜지스터;
    전원전압과 상기 제 1 래치의 다른 일 입력단자 사이에 접속되어 리셋 신호에 따라 구동하는 제 2 NMOS 트랜지스터; 및
    상기 제 1 래치의 다른 일 입력단자와 접지전원 사이에 접속되어 각기 상기 프리차지 노드 상태 신호 및 상기 홀딩 신호에 따라 구동하는 제 3 및 제 4 NMOS 트랜지스터를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  3. 제 2 항에 있어서, 상기 래치 제어부는,
    상기 프로그램 검증 신호와 상기 래치부에 래치된 데이터 신호의 로직 상태를 낸딩하는 제 1 낸드 게이트; 및
    상기 제 1 낸드 게이트의 출력신호와 상기 래치 인에이블 신호를 낸딩하여 홀딩 신호를 출력하는 제 2 낸드 게이트를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  4. 프리차지 노드와, 상기 프리차지 노드의 상태에 따라 소정의 데이터를 센싱하고, 래치하는 래치를 포함하는 페이지 버퍼부와, 비트라인 선택 신호에 따라 비트라인 및 상기 프리차지 노드의 로직 상태를 상기 프리차지 노드 및 상기 비트라인에 전송하는 비트라인 선택부를 포함하고, 다수번의 프로그램과 프로그램 검증 동작을 수행하는 플래시 메모리 소자의 페이지 버퍼에 있어서,
    이전 단계의 프로그램 검증 동작시 프로그램된 셀의 검증결과가 래치된 페이지 버퍼부의 래치 신호를 이용하여, 다음번 프로그램 검증 동작시 이미 프로그램된 셀로 검증된 상기 페이지 버퍼부 내의 상기 래치 동작을 제어하는 홀딩 신호를 출력하는 래치 제어부를 더 포함하는 플래시 메모리 소자의 페이지 버퍼.
  5. 제 4 항에 있어서, 상기 래치 제어부는,
    프로그램 검증 신호와 상기 래치에 래치된 데이터 신호의 로직 상태를 낸딩하는 제 1 낸드 게이트; 및
    상기 제 1 낸드 게이트의 출력신호와 래치 인에이블 신호를 낸딩하여 상기 홀딩 신호를 출력하는 제 2 낸드 게이트를 포함하는 플래시 메모리 소자의 페이지 버퍼.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8923055B2 (en) 2011-06-09 2014-12-30 SK Hynix Inc. Semiconductor device and method of operating the same

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493838B1 (en) * 1995-09-29 2002-12-10 Kabushiki Kaisha Toshiba Coding apparatus and decoding apparatus for transmission/storage of information
KR100666171B1 (ko) * 2005-01-10 2007-01-09 삼성전자주식회사 로드 프리 타입의 와이어드 오어 구조를 가지는 불휘발성반도체 메모리 장치와, 이에 대한 구동방법
KR100666170B1 (ko) * 2005-01-17 2007-01-09 삼성전자주식회사 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
JP2008545556A (ja) * 2005-05-26 2008-12-18 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー ねじれネマチック液晶を含む高強度多層ラミネート
JP4832004B2 (ja) * 2005-06-09 2011-12-07 パナソニック株式会社 半導体記憶装置
KR100706252B1 (ko) * 2005-07-27 2007-04-12 삼성전자주식회사 노어 플래시 메모리 장치 및 그것의 프로그램 방법
US7212447B2 (en) * 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
KR100713983B1 (ko) * 2005-09-22 2007-05-04 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 그것을 이용한프로그램 방법
KR100737914B1 (ko) * 2005-11-10 2007-07-10 삼성전자주식회사 페이지 버퍼 및 그것의 구동 방법, 그리고 이를 구비한불휘발성 메모리 장치
KR100739254B1 (ko) * 2006-02-08 2007-07-12 주식회사 하이닉스반도체 프로그램 동작의 패일을 감소시키는 플래시 메모리 장치의페이지 버퍼 회로 및 그 프로그램 동작 방법
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR101431205B1 (ko) * 2007-07-13 2014-08-18 삼성전자주식회사 캐시 메모리 장치 및 캐시 메모리 장치의 데이터 처리 방법
US7679972B2 (en) * 2007-11-19 2010-03-16 Spansion Llc High reliable and low power static random access memory
KR100965071B1 (ko) * 2008-07-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8854887B2 (en) 2008-07-10 2014-10-07 Hynix Semiconductor Inc. Nonvolatile memory device and method of programming the same
KR101552210B1 (ko) * 2009-03-10 2015-09-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101009096B1 (ko) * 2009-05-29 2011-01-18 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법
KR101024152B1 (ko) * 2009-06-29 2011-03-22 주식회사 하이닉스반도체 불휘발성 메모리 소자의 페이지 버퍼를 이용한 프로그램 검증 방법
JP2011129176A (ja) * 2009-12-15 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
KR20130061547A (ko) * 2011-12-01 2013-06-11 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130061546A (ko) * 2011-12-01 2013-06-11 에스케이하이닉스 주식회사 반도체 메모리 장치
US9007843B2 (en) 2011-12-02 2015-04-14 Cypress Semiconductor Corporation Internal data compare for memory verification
US9548135B2 (en) 2013-03-11 2017-01-17 Macronix International Co., Ltd. Method and apparatus for determining status element total with sequentially coupled counting status circuits
US9478314B2 (en) 2014-09-15 2016-10-25 Macronix International Co., Ltd. Memory utilizing bundle-level status values and bundle status circuits
KR102530071B1 (ko) * 2016-03-02 2023-05-08 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835414A (en) * 1996-06-14 1998-11-10 Macronix International Co., Ltd. Page mode program, program verify, read and erase verify for floating gate memory device with low current page buffer
KR100259972B1 (ko) * 1997-01-21 2000-06-15 윤종용 메모리 셀당 2개 이상의 저장 상태들을 갖는 불휘발성 반도체 메모리 장치
JP3898349B2 (ja) * 1997-07-29 2007-03-28 株式会社東芝 半導体記憶装置
KR100332950B1 (ko) * 1998-04-10 2002-08-21 삼성전자 주식회사 단일비트동작모드와다중비트동작모드를갖는불휘발성반도체메모리장치및그것의기입/독출방법
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
JP3987715B2 (ja) * 2001-12-06 2007-10-10 富士通株式会社 不揮発性半導体メモリおよび不揮発性半導体メモリのプログラム電圧制御方法
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8923055B2 (en) 2011-06-09 2014-12-30 SK Hynix Inc. Semiconductor device and method of operating the same

Also Published As

Publication number Publication date
TW200529236A (en) 2005-09-01
KR20050073293A (ko) 2005-07-13
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