JP4832004B2 - 半導体記憶装置 - Google Patents

Description

本発明は、ビット線を所定の電位にプリチャージした後、記憶データに応じてディスチャージすることによりデータの読み出しを行う、いわゆるシングルビット線方式の半導体記憶装置に関するものである。

シングルビット線方式の半導体記憶装置は、ビット線を所定の電位にプリチャージした後、記憶データに応じてディスチャージすることによりデータの読み出しを行うようになっている（例えば、特許文献１参照。）。この種の半導体記憶装置は、同文献の図１に示されるように、インバータＩＮＶＳＡ１およびＰＭＯＳトランジスタＰＴＳＡ１を有するセンスアンプＳＡを備えている。上記ＰＭＯＳトランジスタＰＴＳＡ１は、出力データＤＡＴＡがＬ（Ｌｏｗ）レベルとなるようなデータが読み出される場合に、ビット線電位をＨ（Ｈｉｇｈ）レベルに保つようになっている。
特開平７−１５３２７２号公報

しかしながら、上記のようなＰＭＯＳトランジスタＰＴＳＡ１が設けられた半導体記憶装置は、ビット線がプリチャージされた時点でＰＭＯＳトランジスタＰＴＳＡ１がビット線電位をＨレベルに保つように働くため、ビット線電位がＬレベルとなるようなデータが読み出される際にビット線電位の低下が妨げられ、読み出し速度が遅くなるという問題点を有していた。この問題点は、電源電圧の低電圧化が図られる場合には、一層顕著となる。

本発明は、上記の点に鑑み、読み出しデータに誤りを生じることなく、読み出し動作の高速化を図ることを目的としている。

上記の課題を解決するため、本発明の半導体記憶装置は、
複数の第１および第２のビット線と、
上記複数の第１および第２のビット線を所定の電位にプリチャージするプリチャージ回路と、
それぞれ上記複数の第１または第２のビット線に接続され、選択状態になったときに、保持する信号に応じて、上記複数の第１または第２のビット線のうちプリチャージされたビット線の電荷を維持またはディスチャージする複数のメモリセルと、
上記メモリセルを選択するワード線と、
上記複数の第１のビット線のうちの少なくとも一部に接続された少なくとも１つの第１のリファレンスセルと、
上記複数の第２のビット線のうちの少なくとも一部に接続された少なくとも１つの第２のリファレンスセルと
上記第１のリファレンスセルを選択する第１のリファレンスセル用ワード線と、
上記第２のリファレンスセルを選択する第２のリファレンスセル用ワード線と、を備え、
上記複数の第１のビット線のうちの上記第１のリファレンスセルが接続されたビット線の電位がディスチャージにより所定の電位に低下したときに、上記第２の各ビット線のプリチャージが開始され、
上記複数の第２のビット線のうちの上記第２のリファレンスセルが接続されたビット線の電位がディスチャージにより所定の電位に低下したときに、上記第１の各ビット線のプリチャージが開始され、
上記複数の第１のビット線と上記複数の第２のビット線は、互いに上記プリチャージ回路を挟んで配置されるように構成されたことを特徴とする。

これにより、リファレンスセルのディスチャージによるビット線電位の低下に応じて、プリチャージ動作や読み出し動作など、種々のタイミング制御を適切に行うことが容易にできる。特に、上記タイミング制御によって所定の時間だけプリチャージ動作を停止させたり読み出し動作が行われるようにすることができる。それゆえ、記憶データに応じたビット線電位の低下を速やかに行わせて高速な読み出し動作を行わせたり、リーク電流等に起因するビット線電位の低下によって読み出しデータに誤りが生じるのを防止したりすることなどが容易に可能になる。

また、
複数の第１のビット線と、
複数の第２のビット線と、
上記第１および第２のビット線を所定の電位にプリチャージするプリチャージ回路と、
それぞれ上記第１または第２のビット線に接続され、選択状態になったときに、保持する信号に応じて、プリチャージされた上記第１または第２のビット線の電荷を維持またはディスチャージする複数のメモリセルと、
上記メモリセルを選択するワード線と、
上記複数の第１のビット線にそれぞれ接続された複数の第１のリファレンスセルと、
上記複数の第２のビット線にそれぞれ接続された複数の第２のリファレンスセルと、
上記複数の第１のリファレンスセルを選択する第１のリファレンスセル用ワード線と、
上記複数の第２のリファレンスセルを選択する第２のリファレンスセル用ワード線とを備え、
上記複数の第１のリファレンスセルが接続された上記複数の第１のビット線の電位がディスチャージにより所定の電位に低下したときに、上記第２の各ビット線のプリチャージが開始され、
上記複数の第２のリファレンスセルが接続された上記複数の第２のビット線の電位がディスチャージにより所定の電位に低下したときに、上記第１の各ビット線のプリチャージが開始されるように構成されたことを特徴とする。

これによっても、やはり、記憶データに応じたビット線電位の低下を速やかに行わせて高速な読み出し動作を行わせたり、リーク電流等に起因するビット線電位の低下によって読み出しデータに誤りが生じるのを防止したりすることなどが容易に可能になる。

本発明によれば、記憶データに応じて、ビット線電位を速やかに低下させて高速な読み出し動作をさせる一方、リーク電流等に起因するビット線電位の低下によって読み出しデータに誤りが生じるのを防止したりすることが容易に可能になる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の実施形態１の半導体集積回路の構成を示す回路図である。なお、以下の図においては、書き込みに関する回路は省略する。

同図において、ＣＥＬＬ（１，１）〜ＣＥＬＬ（ｍ，ｎ）は、ｍ行ｎ列のマトリクス状に配置されたメモリセルである。各メモリセルは、具体的には、２つのインバータＩＮＶ１・ＩＮＶ２と、２つのＮチャネルトランジスタＮＴＲ１・ＮＴＲ２とから構成され、後述するワード線がＨ（Ｈｉｇｈ）レベルになったときに、インバータＩＮＶ１・ＩＮＶ２にラッチされた信号に応じて、各ビット線の電荷を維持またはディスチャージするようになっている。

ＢＩＴ１〜ＢＩＴｎは、ビット線である。

ＲＷＬ１〜ＲＷＬｍは、半導体記憶装置の外部から指定される図示しないアドレス信号に基づいて何れかがＨレベルになるワード線である。

ＰＧＥＮは、プリチャージ信号ＰＣに基づいて、クロック周波数（読み出しサイクルタイム）に依存しない所定の時間だけＨレベルになるプリチャージパルス信号ＰＣＧを出力するパルス信号発生回路である。

ＢＵＦ１〜ＢＵＦｎは、メモリセルＣＥＬＬ（１，１）〜ＣＥＬＬ（ｍ，ｎ）の記憶データに基づくビット線ＢＩＴ１〜ＢＩＴｎの電位に応じて読み出しデータ信号ＤＯ１〜ＤＯｎを出力する出力回路である。この出力回路ＢＵＦ１〜ＢＵＦｎは、具体的には、プリチャージトランジスタＰＴＲと、トライステートインバータＴＩＮＶと、３つのインバータＩＮＶ３〜ＩＮＶ５とから構成されている。上記プリチャージトランジスタＰＴＲは、プリチャージパルス信号ＰＣＧがＬ（Ｌｏｗ）レベルのときに、ビット線ＢＩＴ１〜ＢＩＴｎをプリチャージするようになっている。また、トライステートインバータＴＩＮＶは、プリチャージパルス信号ＰＣＧがＨレベルからＬレベルになる直前のビット線ＢＩＴ１〜ＢＩＴｎの電位に応じた信号をインバータＩＮＶ３・ＩＮＶ４に保持させ、読み出しデータ信号ＤＯ１〜ＤＯｎを出力させるようになっている。

上記のように構成された半導体記憶装置の読み出し動作を図２に示すタイミングチャートに基づいて説明する。ここで、以下では、第１の読み出しサイクルで、ワード線ＲＷＬ１に接続されたメモリセルＣＥＬＬ（１，１）〜ＣＥＬＬ（１，ｎ）の記憶データが読み出され、第２の読み出しサイクルで、ワード線ＲＷＬ２に接続されたメモリセルＣＥＬＬ（２，１）〜ＣＥＬＬ（２，ｎ）の記憶データが読み出される場合を例に挙げて説明する。また、メモリセルＣＥＬＬ（１，１）には、ビット線ＢＩＴ１の電荷をディスチャージするような信号が保持され（例えばデータ「０」が記憶され）、メモリセルＣＥＬＬ（２，１）には、ビット線ＢＩＴ２の電荷を維持するような信号が保持されている（例えばデータ「１」が記憶されている）として説明する。

（第１の読み出しサイクル以前）
プリチャージ信号ＰＣがＬレベルにされることによって、ビット線ＢＩＴ１…の電位は出力回路ＢＵＦ１のプリチャージトランジスタＰＴＲによって電源電位にプリチャージされる。

（第１の読み出しサイクル）
第１の読み出し期間が始まり、プリチャージ信号ＰＣがＨレベルになると、所定の時間だけ、プリチャージパルス信号ＰＣＧがＨレベルになり、プリチャージ動作が解除される。また、同時にアドレス信号に基づいて選択されるワード線ＲＷＬ１が活性化されると、例えば読み出しデータ信号ＤＯ１は、一時的にＨレベルとなる。ところが、ビット線ＢＩＴ１の電荷は、メモリセルＣＥＬＬ（１，１）のＮチャネルトランジスタＮＴＲ１・ＮＴＲ２を介してディスチャージされ、やがてビット線ＢＩＴ１の電位が所定のレベルまで低下すると、読み出しデータ信号ＤＯ１はＬレベルになる。

次に、プリチャージパルス信号ＰＣＧがＨレベルになってから所定の時間だけ経過して、プリチャージパルス信号ＰＣＧがＬレベルに戻ると、トライステートインバータＴＩＮＶの出力がハイインピーダンスとなり、その直前の状態がインバータＩＮＶ３・ＩＮＶ４に保持されて、読み出しデータ信号ＤＯ１はＬレベルに保たれる。

また、プリチャージパルス信号ＰＣＧがＬレベルに戻ることによって、プリチャージトランジスタＰＴＲがＯＮになり、次の読み出し動作のためのビット線ＢＩＴ１等のプリチャージが行われる。

（第２の読み出しサイクル）
上記第１の読み出しサイクルと同様に、プリチャージ信号ＰＣがＨレベルになってプリチャージ動作が解除される。また、ワード線ＲＷＬ２が活性化されると、読み出しデータ信号ＤＯ１はＨレベルとなる。また、メモリセルＣＥＬＬ（２，１）にはデータ「１」が記憶されているとＮチャネルトランジスタＮＴＲ２はＯＦＦであるため、ビット線ＢＩＴ１の電荷はディスチャージされず（リーク電流を考慮すればわずかにディスチャージされるが）、読み出しデータ信号ＤＯ１はＨレベルのままになる。

さらに、プリチャージパルス信号ＰＣＧがＨレベルになってから所定の時間だけ経過して、プリチャージパルス信号ＰＣＧがＬレベルに戻ると、トライステートインバータＴＩＮＶの出力がハイインピーダンスとなり、その直前の状態がインバータＩＮＶ３・ＩＮＶ４に保持されて、やはり、読み出しデータ信号ＤＯ１はＨレベルに保たれる。

上記のように、プリチャージ動作をクロック周波数に依存しない所定の時間だけ解除してビット線への電荷の供給を停止させることにより、記憶データに応じたディスチャージが速やかに行われるとともに、（ビット線の電荷を維持するキーパー回路等が設けられていなくても）リーク電流による誤動作が防止される。それゆえ、電源電圧が低電圧に設定される場合などでも、読み出し動作を容易に高速化し、かつ誤動作を防止することができる。特に、ビット線に接続されるメモリが比較的少なく閾値電圧が比較的高めに設定されたメモリセルを有するシングルビット線方式の半導体記憶装置などでは、ビット線がＨレベルになるデータが読み出される場合のリーク電流によるビット線の電位変動が少ないので、上記のような一定期間のプリチャージ動作停止による高速化および誤動作防止が一層容易に可能になる。

《発明の実施形態２》
プリチャージ動作の停止期間および記憶データの読み出し動作期間が、より適切に制御される半導体記憶装置の例を説明する。この半導体記憶装置では、メモリセルに類似した構成のリファレンスセルによってビット線の電荷をディスチャージし、そのときのビット線電位の低下タイミングに応じて、読み出し動作期間が制御されるようになっている。

図３は、本発明の実施形態２の半導体集積回路の構成を示す回路図である。

この半導体記憶装置には、前記実施形態１と同様のメモリセルアレイが２組（メモリセルアレイＵ・Ｌ）設けられている。上記メモリセルアレイＵ・Ｌは、それぞれ、メモリセルＣＥＬＬＵ（１，１）〜ＣＥＬＬＵ（ｍ，ｎ）またはメモリセルＣＥＬＬＬ（１，１）〜ＣＥＬＬＬ（ｍ，ｎ）と、ビット線ＢＩＴＵ１〜ＢＩＴＵｎまたはビット線ＢＩＴＬ１〜ＢＩＴＬｎと、ワード線ＲＷＬＵ１〜ＲＷＬＵｍまたはワード線ＲＷＬＬ１〜ＲＷＬＬｍとを有している。

また、実施形態１の出力回路ＢＵＦ１〜ＢＵＦｎとパルス信号発生回路ＰＧＥＮとに代えて、後に詳述する出力制御回路１０１が設けられている。

さらに、各ビット線組ＢＩＴＵ１〜ＢＩＴＵｎ、ＢＩＴＬ１〜ＢＩＴＬｎのうちの１つずつ（例えばビット線ＢＩＴＵｎ・ＢＩＴＬｎ）には、リファレンスセルＲＣＥＬＬＵ・ＲＣＥＬＬＬが接続される一方、他のビット線には、ダミーセルＤＣＥＬＬＵ１〜ＤＣＥＬＬＵｎ−１・ＤＣＥＬＬＬ１〜ＤＣＥＬＬＬｎ−１が接続され、リファレンスワード線ＲＷＬＵＲＥＦ・ＲＷＬＬＲＥＦによって選択されるようになっている。

上記リファレンスセルＲＣＥＬＬＵ・ＲＣＥＬＬＬは、他の通常のメモリセルＣＥＬＬＵ（１，１）…と類似した構成を有しているが、リファレンスワード線ＲＷＬＵＲＥＦ・ＲＷＬＬＲＥＦによって選択されたときに、常に、ビット線ＢＩＴＵｎ・ＢＩＴＬｎの電荷をディスチャージする状態にされている（ただし後述するようにディスチャージ電流はメモリセルＣＥＬＬＵ（１，１）…よりもわずかに少なくなるように設定されている。）。一方、ダミーセルＤＣＥＬＬＵ１…は、リファレンスワード線ＲＷＬＵＲＥＦ・ＲＷＬＬＲＥＦによる駆動状態を他のワード線ＲＷＬＵ１…と同様にするために設けられ、例えば常にビット線ＢＩＴＵ１…の電荷をディスチャージしない状態にされている。

ここで、一方のメモリセルアレイＵが選択されてデータが読み出される際、すなわちメモリセルアレイＵのワード線ＲＷＬＵ１〜ＲＷＬＵｍのうちの何れか１つが活性化される際には、同時に他方のメモリセルアレイＬのリファレンスワード線ＲＷＬＬＲＥＦが活性化されるように制御されるようになっている（換言すればメモリセルアレイＵのリファレンスワード線ＲＷＬＵＲＥＦ、およびメモリセルアレイＬの全てのワード線ＲＷＬＬ１〜ＲＷＬＬｍは何れも活性化されない。）。同様に、メモリセルアレイＬのワード線ＲＷＬＬ１〜ＲＷＬＬｍのうちの何れか１つが活性化される際には、同時にメモリセルアレイＵのリファレンスワード線ＲＷＬＵＲＥＦも活性化されるように制御されるようになっている（メモリセルアレイＬのリファレンスワード線ＲＷＬＬＲＥＦ、およびメモリセルアレイＵの全てのワード線ＲＷＬＵ１〜ＲＷＬＵｍは何れも活性化されない。）。

また、上記リファレンスセルＲＣＥＬＬＵ・ＲＣＥＬＬＬのディスチャージ電流をメモリセルＣＥＬＬＵ（１，１）…よりも（わずかに）少なくするための設定方法は特に限定されないが、例えば以下のようにして行うことができる。

例えばリファレンスセルおよびメモリセルが、それぞれビット線に直列に接続されるＮチャネルＭＯＳトランジスタを介してビット線の電荷をディスチャージするように構成されている場合、リファレンスセルにおけるＮチャネルＭＯＳトランジスタについて、メモリセルのＮチャネルＭＯＳトランジスタよりも、ゲート幅を短くしたり、ゲート長を長くしたり、閾値電圧が高くなるようにしたり、基板電位が低くなるようにしたりすればよい。また、上記ＮチャネルＭＯＳトランジスタのソース電位が高くなるように（すなわちディスチャージが開始される際のビット線とディスチャージ先との間の電位差が小さくなるように）したり、上記ＮチャネルＭＯＳトランジスタをＯＮ状態に保つインバータ（より詳しくは例えばインバータを構成するＰチャネルＭＯＳトランジスタ）に供給される電源電圧が低くなるようにしたりしてもよい。さらに、これらを種々組み合わせてもよく、また、他のチャネルのＭＯＳトランジスタや他の種類のＭＩＳトランジスタなどが用いられる場合でも同様に設定すればよい。

上記出力制御回路１０１は、プリチャージトランジスタＰＵ１〜ＰＵｎ・ＰＬ１〜ＰＬｎと、パルス信号発生回路ＰＧＥＮ’と、出力回路ＢＵＦ１’〜ＢＵＦｎ’とが設けられて構成されている。

プリチャージトランジスタＰＵ１…は、実施形態１のプリチャージトランジスタＰＴＲと同様のものである。

パルス信号発生回路ＰＧＥＮ’は、一方のメモリセルアレイから読み出しが行われる際に、他方のメモリセルアレイのリファレンスセルが接続されたビット線の電位に応じて、プリチャージ動作の停止および読み出し動作が行われる期間を制御するようになっている。より詳しくは、例えばアドレス信号ビットＡＤＤ（例えばアドレス信号の最上位の１ビット）がＨレベルになってメモリセルアレイＵが選択され、プリチャージ信号ＰＣがＨレベルになると、プリチャージパルス信号ＰＣＧＵをＨレベルにして、プリチャージトランジスタＰＵ１…によるビット線ＢＩＴＵ１…のプリチャージ動作を停止させ、データの読み出しを開始させた後、選択されていない方のメモリセルアレイＬのビット線ＢＩＴＬｎの電位がリファレンスセルＲＣＥＬＬＬのディスチャージによってＬレベルに低下したときに、プリチャージパルス信号ＰＣＧＵをＬレベルにして、次のプリチャージ動作を開始させ、読み出し動作を停止させるようになっている。また、メモリセルアレイＬが選択されてデータが読み出される際には、同様にして、メモリセルアレイＵのビット線ＢＩＴＵｎの電位低下に応じて、ビット線ＢＩＴＬ１…のプリチャージ動作および読み出し動作を制御するようになっている。

出力回路ＢＵＦ１’〜ＢＵＦｎ’は、図３に出力回路ＢＵＦ１’の具体的な例を示すように、バッファ初期化信号ＤＣがＨレベルになったときに内部のラッチ回路が初期化されて読み出しデータ信号ＤＯ１がＨレベルになった後、アドレス信号ビットＡＤＤに応じて選択されるビット線ＢＩＴＵ１またはＢＩＴＬ１の電位が記憶データに基づいてＬレベルになると、読み出しデータ信号ＤＯ１がＬレベルに切り替わるようになっている。

ここで、上記メモリセルアレイＵ・Ｌ等は、例えば半導体集積回路上で同一または対称な配置パターンに形成されることが好ましい。また、リファレンスセルＲＣＥＬＬＵ等は、出力回路ＢＵＦｎ’に対してＣＥＬＬＵ等よりも遠い位置に配置されることが好ましい。また、メモリセルアレイは３組以上設けられてもよく、読み出しが行われるメモリセルアレイとは異なるメモリセルアレイのリファレンスセルによってプリチャージ動作等のタイミングが制御されるようになっていればよい。

上記のように構成された半導体記憶装置の読み出し動作を図４に示すタイミングチャートに基づいて説明する。

ここで、以下では、第１の読み出しサイクルで、一方のメモリセルアレイＵのメモリセルＣＥＬＬＵ（１，１）〜ＣＥＬＬＵ（１，ｎ）の記憶データが読み出され、第２の読み出しサイクルで、他方のメモリセルアレイＬのメモリセルＣＥＬＬＬ（１，１）〜ＣＥＬＬＬ（１，ｎ）の記憶データが読み出される場合を例に挙げて説明する。

また、メモリセルの記憶データは、例えばメモリセルＣＥＬＬＵ（１，１）では「０」、メモリセルＣＥＬＬＵ（１，ｎ）では「１」、メモリセルＣＥＬＬＬ（１，１）では「１」、メモリセルＣＥＬＬＬ（１，ｎ）では「０」であるとして説明する。

（第１の読み出しサイクル以前）
プリチャージ信号ＰＣがＬレベルにされることによって、全てのビット線ＢＩＴＵ１・ＢＩＴＬ１…の電位が、プリチャージトランジスタＰＵ１・ＰＬ１…によって電源電位にプリチャージされる。

また、バッファ初期化信号ＤＣが一旦Ｈレベルにされることによって、全ての読み出しデータ信号ＤＯ１…がＨレベルになるように初期化される。

（第１の読み出しサイクル）
上記プリチャージによってビット線ＢＩＴＬｎが（他のビット線ＢＩＴＬ１…と同様に）Ｈレベルになっている状態で、プリチャージ信号ＰＣがＨレベルになると、プリチャージパルス信号ＰＣＧＵがＨレベルになる。

また、ビット線ＢＩＴＵｎも（他のビット線ＢＩＴＵ１…と同様に）上記プリチャージによってＨレベルになっているとともに、メモリセルアレイＵから記憶データが読み出される場合にはアドレス信号ビットＡＤＤがＨレベルになるので、これらとプリチャージ信号ＰＣがＨレベルになることとによって、プリチャージパルス信号ＰＣＧＬもＨレベルになる。そこで、全てのプリチャージトランジスタＰＵ１・ＰＬ１…がＯＦＦ状態になってプリチャージが解除される。

また、メモリセルＣＥＬＬＵ（１，１）〜ＣＥＬＬＵ（１，ｎ）に記憶された情報の読み出しのために、ワード線ＲＷＬＵ１がＨレベルにされると、例えば、「０」が記憶されているメモリセルＣＥＬＬＵ（１，１）に接続されたビット線ＢＩＴＵ１等に蓄積された電荷のディスチャージが開始される一方、「１」が記憶されているメモリセルＣＥＬＬＵ（１，ｎ）に接続されたビット線ＢＩＴＵｎ等は、ディスチャージされない。また、同時に、データの読み出しが行われない方のメモリセルアレイＬでは、リファレンスワード線ＲＷＬＬＲＥＦがＨレベルにされ、リファレンスセルＲＣＥＬＬＬによって、ビット線ＢＩＴＬｎのディスチャージが開始される。

上記のように、プリチャージが解除された状態でディスチャージが行われるので、「１」が記憶されているメモリセルに接続された例えばビット線ＢＩＴＵ１の電位は速やかに低下する。一方、「０」が記憶されているメモリセルに接続された例えばビット線ＢＩＴＵｎは、リーク電流によるわずかな電位の低下しか生じない。やがて、ビット線ＢＩＴＵ１等の電位がＬレベルまで低下すると、読み出しデータ信号ＤＯ１等がＬレベルになる。また、次いでビット線ＢＩＴＬｎがリファレンスセルＲＣＥＬＬＬのディスチャージによってＬレベルになると、プリチャージパルス信号ＰＣＧＵがＬレベルになり、次のプリチャージ動作が行われる。それゆえ、「０」が記憶されている場合でも、リーク電流によってビット線の電位が低下することによる誤動作も防止される。すなわち、プリチャージパルス信号ＰＣＧＵがＬレベルになる時点までに、ビット線ＢＩＴＵ１のように電位がＬレベルまで低下していれば、読み出しデータ信号ＤＯ１はＬレベルになる一方、ビット線ＢＩＴＵｎのように低下していなければ、読み出しデータ信号ＤＯｎはＨレベルが維持され、メモリセルアレイＵの記憶データに応じた読み出しデータ信号ＤＯ１…のレベルが確定し、メモリセルアレイＵの読み出し動作が完了する。

第１の読み出しサイクルが終了する際には、上記のようにメモリセルアレイＵのビット線ＢＩＴＵ１…のプリチャージが行われているとともに、プリチャージ信号ＰＣがＨレベルになることによってメモリセルアレイＬのビット線ＢＩＴＬ１…のプリチャージも行われる。また、バッファ初期化信号ＤＣが再度Ｈレベルにされることによって全ての読み出しデータ信号ＤＯ１…がＨレベルになるように初期化される。

（第２の読み出しサイクル）
上記第１の読み出しサイクルと同様に、プリチャージ信号ＰＣがＨレベルになるとともに、メモリセルアレイＬから記憶データが読み出されるためにアドレス信号ビットＡＤＤがＬレベルになると、プリチャージパルス信号ＰＣＧＵ・ＰＣＧＬがＨレベルになってプリチャージが解除される。

また、ワード線ＲＷＬＬ１がＨレベルにされると、例えば、「１」が記憶されているメモリセルＣＥＬＬＬ（１，１）に接続されたビット線ＢＩＴＬ１等はディスチャージされない一方、「０」が記憶されているメモリセルＣＥＬＬＬ（１，ｎ）に接続されたビット線ＢＩＴＬｎ等は、ディスチャージが開始される。また、同時に、データの読み出しが行われない方のメモリセルアレイＵでは、リファレンスワード線ＲＷＬＵＲＥＦがＨレベルにされ、リファレンスセルＲＣＥＬＬＵによって、ビット線ＢＩＴＵｎのディスチャージが開始される。

やがて、ビット線ＢＩＴＬｎ等の電位がＬレベルまで低下すると、読み出しデータ信号ＤＯｎ等がＬレベルになる。また、次いでビット線ＢＩＴＵｎがリファレンスセルＲＣＥＬＬＵのディスチャージによってＬレベルになると、プリチャージパルス信号ＰＣＧＬがＬレベルになり、次のプリチャージ動作が行われるとともに、メモリセルアレイＬの読み出し動作が完了する。

上記のように、メモリセルと同じような電流駆動能力（ディスチャージ能力）を有するリファレンスセルのディスチャージに基づいて読み出し動作タイミングの制御が高い精度で行われることによって、必要最低限の期間だけプリチャージ動作を停止させることが容易にでき、より確実に、記憶データに応じた速やかなディスチャージが行われるとともにリーク電流による誤動作の防止が行われるので、読み出し動作を一層高速化することが容易にできる。

《発明の実施形態３》
プリチャージ動作の停止期間および記憶データの読み出し動作期間が、より一層適切に制御される半導体記憶装置の例を説明する。

この半導体記憶装置は、前記実施形態２の半導体記憶装置と比べて、図５に示すように、ダミーセルＤＣＥＬＬＵ１〜ＤＣＥＬＬＵｎ−１・ＤＣＥＬＬＬ１〜ＤＣＥＬＬＬｎ−１は設けられず、全てのビット線ＢＩＴＵ１〜ＢＩＴＵｎ・ＢＩＴＬ１〜ＢＩＴＬｎに、リファレンスセルＲＣＥＬＬＵ１〜ＲＣＥＬＬＵｎ・ＲＣＥＬＬＬ１〜ＲＣＥＬＬＬｎが接続されている。

また、パルス信号発生回路ＰＧＥＮ’に代えて、パルス信号発生回路ＰＧＥＮ”が設けられ、例えばメモリセルアレイＵからデータが読み出される場合には、ビット線ＢＩＴＬ１〜ＢＩＴＬｎの電荷がディスチャージされて何れのビット線電位も所定のレベルまで低下したタイミングで、プリチャージパルス信号ＰＣＧＵがＨレベルになって読み出し動作の停止および次のプリチャージ動作の開始がなされるようになっている。

以下、主として前記実施形態２と異なる具体的な読み出し動作について、図６に基づいて説明する。

ここで、以下では、第１、第２の読み出しサイクル共に一方のメモリセルアレイＵが選択されてアクセスされ、第１の読み出しサイクルでは、ワード線ＲＷＬＵ１に接続されたメモリセルＣＥＬＬＵ（１，１）〜ＣＥＬＬＵ（１，ｎ）の記憶データが読み出され、第２の読み出しサイクルでは、ワード線ＲＷＬＵ２に接続されたメモリセルＣＥＬＬＵ（２，１）〜ＣＥＬＬＵ（２，ｎ）の記憶データが読み出される場合を例に挙げて説明する。

また、メモリセルの記憶データは、例えばメモリセルＣＥＬＬＵ（１，１）では「０」、メモリセルＣＥＬＬＵ（２，１）では「１」であるとして説明する。

（第１の読み出しサイクル）
実施形態２と同様に、プリチャージ信号ＰＣがＨレベルになるとプリチャージパルス信号ＰＣＧＵ・ＰＣＧＬがＨレベルになってプリチャージが解除されるとともに、ワード線ＲＷＬＵ１がＨレベルにされると、メモリセルアレイＵのメモリセルＣＥＬＬＵ（１，１）に接続されたビット線ＢＩＴＵ１等のディスチャージが開始されビット線電位が速やかに低下し、読み出しデータ信号ＤＯ１等がＬレベルになる。

一方、メモリセルアレイＬでは、リファレンスワード線ＲＷＬＬＲＥＦがＨレベルにされ、リファレンスセルＲＣＥＬＬＬ１〜ＲＣＥＬＬＬｎによって、メモリセルアレイＬの全てのビット線ＢＩＴＬ１〜ＢＩＴＬｎのディスチャージが開始される。ここで、例えば、リファレンスセルＲＣＥＬＬＬｎの電流駆動能力がリファレンスセルＲＣＥＬＬＬ１等よりも低い場合や、ビット線ＢＩＴＬｎの配線容量がビット線ＢＩＴＬ１等よりも大きい場合などには、ビット線ＢＩＴＬｎの電位は図６に破線で示すようにビット線ＢＩＴ１などの電位よりも緩やかに低下する。このような場合、全てのビット線電位がＬレベルになったときに、パルス信号発生回路ＰＧＥＮ”から出力されるプリチャージパルス信号ＰＣＧＵがＬレベルになって、メモリセルアレイＵの各ビット線ＢＩＴＵ１〜ＢＩＴＵｎのプリチャージ動作が開始される。すなわち、メモリセルアレイＬの各ビット線ＢＩＴＬ１〜ＢＩＴＬｎの電位が低下するタイミングのうち、最も遅いタイミングで、メモリセルアレイＵの読み出し動作が完了する。

（第２の読み出しサイクル）
第２の読み出しサイクルで、メモリセルアレイＵのワード線ＲＷＬＵ２に接続されたメモリセルＣＥＬＬＵ（２，１）〜ＣＥＬＬＵ（２，ｎ）の記憶データが読み出されるとすると、ワード線ＲＷＬＵ２がＨレベルにされる。このとき、メモリセルＣＥＬＬＵ（２，１）の記憶データが「１」であれば、ビット線ＢＩＴＵ１の電位はリークによってわずかに低下するだけで、読み出しデータ信号ＤＯ１はＨレベルに維持される。。

また、第１の読み出しサイクルと同様に、リファレンスワード線ＲＷＬＬＲＥＦがＨレベルにされると、ビット線ＢＩＴＬ１〜ＢＩＴＬｎがリファレンスセルＲＣＥＬＬＬ１〜ＲＣＥＬＬＬｎによってディスチャージされ、やはり、最も遅く電位が低下するビット線のタイミングに応じてメモリセルアレイＵの読み出し動作が完了し、早期にプリチャージ動作が開始されることによる誤動作が防止される。

上記のように、リファレンスセルのディスチャージによる最も遅いタイミングに基づいて、読み出し動作のタイミングが制御されることによって、ビット線電位がリーク電流によって短時間に低下することによる誤動作を防できるとともに、製造ばらつきがある場合などでも、ビット線電位が十分に低下しないうちに次のプリチャージ動作が開始されることによる誤動作をより確実に防止することができる。

《発明の実施形態４》
リファレンスセルでディスチャージされるビット線の電位の低下程度をデータが読み出されるビット線よりも確実に緩やかにするためには、図７に示すように、実施形態３等の構成に加えて、さらに、容量部ＣＡＰＵ１〜ＣＡＰＵｎ・ＣＡＰＬ１〜ＣＡＰＬｎ、および各容量部ＣＡＰＵ１…をスイッチ制御信号ＣＡＰＵＳ・ＣＡＰＬＳに応じてビット線ＢＩＴＵ１…に接続するスイッチ回路ＳＷＵ１〜ＳＷＵｎ・ＳＷＬ１〜ＳＷＬｎを設けてもよい。

記憶データの読み出し動作が行われる際に、例えばメモリセルアレイＵがアクセスされる場合は、上記スイッチ制御信号ＣＡＰＵＳがＬレベル、ＣＡＰＬＳがＨレベルとされる一方、メモリセルアレイＬがアクセスされる場合は、スイッチ制御信号ＣＡＰＬＳがＬレベル、ＣＡＰＵＳがＨレベルとされることによって、リファレンスセルによってディスチャージされる方のビット線容量が増大するので、ディスチャージ動作を遅らせることができる。

それゆえ、アクセスされる方のメモリセルアレイについて、メモリセルによるディスチャージが十分に行われたタイミングで、ビット線のプリチャージが開始されるようにすることが容易にできる。

なお、上記各実施形態や変形例等として説明した構成要素は、論理的に可能な範囲で種々組み合わせるようにしてもよい。具体的には、例えば実施形態１で説明したようなトライステートインバータＴＩＮＶ等を有する出力回路ＢＵＦ１…に代えて、他の実施形態の出力回路ＢＵＦ１’…を用いるようにしてもよいし、逆に、実施形態１の出力回路ＢＵＦ１…を他の実施形態に用いて内部のラッチ回路の初期化動作を必要としないようにしてもよい。

また、実施形態４のようにビット線の容量を選択的に増大させる構成とともに、実施形態２で説明したようなゲート幅や、ゲート長、閾値電圧の調整なども組み合わせるようにしてもよいし、逆に実施形態２の構成に、さらに容量の選択的な増大機能を持たせたりしてもよい。

また、上記実施形態２では、各メモリセルアレイについて１本のビット線にリファレンスセルが接続される例を示す一方、実施形態３、４では、全てのビット線にリファレンスセルが接続される例を示したが、これらに限らず、一部の複数のビット線にリファレンスセルが接続されるようにしてもよい。

また、各実施形態ではプリチャージ動作と読み出し動作とが同一のプリチャージパルス信号によって制御される例を示したが、必ずしも同一でなくてもよく、少なくともプリチャージ動作が開始されるまでに読み出し動作が完了するようになっていればよい。

本発明にかかる半導体記憶装置は、記憶データに応じて、ビット線電位を速やかに低下させて高速な読み出し動作をさせる一方、リーク電流等に起因するビット線電位の低下によって読み出しデータに誤りが生じるのを防止したりすることなどが容易に可能になるという効果を有し、ビット線を所定の電位にプリチャージした後、記憶データに応じてディスチャージすることによりデータの読み出しを行う、いわゆるシングルビット線方式の半導体記憶装置等として有用である。

実施形態１の半導体集積回路の構成を示す回路図である。 同、読み出し動作を示すタイミングチャートである。 実施形態２の半導体集積回路の構成を示す回路図である。 同、読み出し動作を示すタイミングチャートである。 実施形態３の半導体集積回路の構成を示す回路図である。 同、読み出し動作を示すタイミングチャートである。 実施形態４の半導体集積回路の構成を示す回路図である。

符号の説明

１０１ 出力制御回路
ＡＤＤ アドレス信号ビット
ＢＩＴ１〜ＢＩＴｎ ビット線
ＢＩＴＬ１〜ＢＩＴＬｎ ビット線
ＢＩＴＵ１〜ＢＩＴＵｎ ビット線
ＢＵＦ１〜ＢＵＦｎ 出力回路
ＢＵＦ１’〜ＢＵＦｎ’ 出力回路
ＣＡＰＵ１〜ＣＡＰＵｎ 容量部
ＣＡＰＬ１〜ＣＡＰＬｎ 容量部
ＣＡＰＵＳ スイッチ制御信号
ＣＡＰＬＳ スイッチ制御信号
ＣＥＬＬ（１，１）〜ＣＥＬＬ（ｍ，ｎ） メモリセル
ＣＥＬＬＬ（１，１）〜ＣＥＬＬＬ（ｍ，ｎ） メモリセル
ＣＥＬＬＵ（１，１）〜ＣＥＬＬＵ（ｍ，ｎ） メモリセル
ＤＣＥＬＬＵ１〜ＤＣＥＬＬＵｎ−１ ダミーセル
ＤＣＥＬＬＬ１〜ＤＣＥＬＬＬｎ−１ ダミーセル
ＤＯ１〜ＤＯｎ 読み出しデータ信号
ＩＮＶ１〜ＩＮＶ５ インバータ
ＮＴＲ１・ＮＴＲ２ Ｎチャネルトランジスタ
ＰＣ プリチャージ信号
ＰＣＧ プリチャージパルス信号
ＰＣＧＬ プリチャージパルス信号
ＰＣＧＵ プリチャージパルス信号
ＰＧＥＮ パルス信号発生回路
ＰＧＥＮ’ パルス信号発生回路
ＰＧＥＮ” パルス信号発生回路
ＰＴＲ プリチャージトランジスタ
ＰＵ１〜ＰＵｎ プリチャージトランジスタ
ＰＬ１〜ＰＬｎ プリチャージトランジスタ
ＲＣＥＬＬＵ リファレンスセル
ＲＣＥＬＬＬ リファレンスセル
ＲＣＥＬＬＵ１〜ＲＣＥＬＬＵｎ リファレンスセル
ＲＣＥＬＬＬ１〜ＲＣＥＬＬＬｎ リファレンスセル
ＲＷＬ１〜ＲＷＬｍ ワード線
ＲＷＬＬ１〜ＲＷＬＬｍ ワード線
ＲＷＬＵ１〜ＲＷＬＵｍ ワード線
ＲＷＬＵＲＥＦ リファレンスワード線
ＲＷＬＬＲＥＦ リファレンスワード線
ＳＷＵ１〜ＳＷＵｎ スイッチ回路
ＳＷＬ１〜ＳＷＬｎ スイッチ回路
ＴＩＮＶ トライステートインバータ
Ｕ メモリセルアレイ
Ｌ メモリセルアレイ

Claims (9)

1. 複数の第１および第２のビット線と、
   上記複数の第１および第２のビット線を所定の電位にプリチャージするプリチャージ回路と、
   それぞれ上記複数の第１または第２のビット線に接続され、選択状態になったときに、保持する信号に応じて、上記複数の第１または第２のビット線のうちプリチャージされたビット線の電荷を維持またはディスチャージする複数のメモリセルと、
   上記メモリセルを選択するワード線と、
   上記複数の第１のビット線のうちの少なくとも一部に接続された少なくとも１つの第１のリファレンスセルと、
   上記複数の第２のビット線のうちの少なくとも一部に接続された少なくとも１つの第２のリファレンスセルと
   上記第１のリファレンスセルを選択する第１のリファレンスセル用ワード線と、
   上記第２のリファレンスセルを選択する第２のリファレンスセル用ワード線と、を備え、
   上記複数の第１のビット線のうちの上記第１のリファレンスセルが接続されたビット線の電位がディスチャージにより所定の電位に低下したときに、上記第２の各ビット線のプリチャージが開始され、
   上記複数の第２のビット線のうちの上記第２のリファレンスセルが接続されたビット線の電位がディスチャージにより所定の電位に低下したときに、上記第１の各ビット線のプリチャージが開始され、
   上記複数の第１のビット線と上記複数の第２のビット線は、互いに上記プリチャージ回路を挟んで配置されるように構成されたことを特徴とする半導体記憶装置。
2. 複数の第１のビット線と、
   複数の第２のビット線と、
   上記第１および第２のビット線を所定の電位にプリチャージするプリチャージ回路と、
   それぞれ上記第１または第２のビット線に接続され、選択状態になったときに、保持する信号に応じて、プリチャージされた上記第１または第２のビット線の電荷を維持またはディスチャージする複数のメモリセルと、
   上記メモリセルを選択するワード線と、
   上記複数の第１のビット線にそれぞれ接続された複数の第１のリファレンスセルと、
   上記複数の第２のビット線にそれぞれ接続された複数の第２のリファレンスセルと、
   上記複数の第１のリファレンスセルを選択する第１のリファレンスセル用ワード線と、
   上記複数の第２のリファレンスセルを選択する第２のリファレンスセル用ワード線とを備え、
   上記複数の第１のリファレンスセルが接続された上記複数の第１のビット線の電位がディスチャージにより所定の電位に低下したときに、上記第２の各ビット線のプリチャージが開始され、
   上記複数の第２のリファレンスセルが接続された上記複数の第２のビット線の電位がディスチャージにより所定の電位に低下したときに、上記第１の各ビット線のプリチャージが開始されるように構成されたことを特徴とする半導体記憶装置。
3. 請求項１または２の半導体記憶装置であって、
   上記メモリセル、および第１、第２のリファレンスセルは、それぞれ上記第１または第２のビット線の電荷をディスチャージするＭＩＳ型トランジスタを有し、
   上記リファレンスセルのＭＩＳ型トランジスタのゲート幅が、上記メモリセルのＭＩＳ型トランジスタのゲート幅よりも短いことを特徴とする半導体記憶装置。
4. 請求項１または２の半導体記憶装置であって、
   上記メモリセル、および第１、第２のリファレンスセルは、それぞれ上記第１または第２のビット線の電荷をディスチャージするＭＩＳ型トランジスタを有し、
   上記リファレンスセルのＭＩＳ型トランジスタのゲート長が、上記メモリセルのＭＩＳ型トランジスタのゲート長よりも長いことを特徴とする半導体記憶装置。
5. 請求項１または２の半導体記憶装置であって、
   上記メモリセル、および第１、第２のリファレンスセルは、それぞれ上記第１または第２のビット線の電荷をディスチャージするＭＩＳ型トランジスタを有し、
   上記リファレンスセルのＭＩＳ型トランジスタの閾値電圧が、上記メモリセルのＭＩＳ型トランジスタの閾値電圧よりも高いことを特徴とする半導体記憶装置。
6. 請求項１または２の半導体記憶装置であって、
   上記メモリセル、および第１、第２のリファレンスセルは、それぞれ上記第１または第２のビット線の電荷をディスチャージするＭＩＳ型トランジスタを有し、
   上記リファレンスセルのＭＩＳ型トランジスタの基板電位が、上記メモリセルのＭＩＳ型トランジスタの基板電位よりも、ディスチャージ電流が小さくなる電位になるように設定されていることを特徴とする半導体記憶装置。
7. 請求項１または２の半導体記憶装置であって、
   上記メモリセル、および第１、第２のリファレンスセルは、それぞれ上記第１または第２のビット線の電荷をディスチャージするスイッチング素子を有し、
   ディスチャージが開始される際の上記リファレンスセルのスイッチング素子の両端間の電位差が、上記メモリセルのスイッチング素子の両端間の電位差よりも小さくなるように構成されていることを特徴とする半導体記憶装置。
8. 請求項１または２の半導体記憶装置であって、
   上記第１および第２のビット線に、スイッチ素子を介して容量素子が接続されていることを特徴とする半導体記憶装置。
9. 請求項１または２の半導体記憶装置であって、
   さらに、それぞれ上記第１および第２のビット線に接続された読み出し用のバッファを有し、
   上記リファレンスセルが、上記メモリセルよりも上記バッファから遠い位置に配置されていることを特徴とする半導体記憶装置。

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