CN100495569C - 半导体存储装置 - Google Patents

Abstract

设置有两组存储单元阵列(U、L)，在各自的位线(BITUn、BITLn)上连接有在被选择时，对各位线进行放电的参考单元(RCELLU、RCELLL)。在存储单元(U)被访问时，如果参考单元)(RCELLL)被选择，位线(BITLn)的电位降低至L电平，则预充电脉冲信号(PCGU)变为L电平，从存储单元阵列(U)的读出动作停止，并且，进行下次的预充电。从而，不会在读出数据中产生错误，可以实现读出动作的高速化。

Description

半导体存储装置

技术领域

本发明涉及一种在将位线预充电至规定电位之后，通过按照存储数据放电，来进行数据读出的所谓单位(single bit)线方式的半导体存储装置。

背景技术

单位线方式的半导体存储装置，在将位线预充电至规定电位之后，通过根据存储数据放电，来进行数据的读出(例如，美国专利US005880990A)。这种半导体存储装置如该文献的图4所示，具备读出放大器SA，该读出放大器SA具有反相器INVSA1以及PMOS晶体管PTSA1。上述PMOS晶体管PTSA1，在读出如输出数据DATA变为L(Low)电平那样的数据时，将位线电位保持为H(High)电位。

但是，设置有上述那样的PMOS晶体管PTSA1的半导体存储装置，在位线被预充电的时刻，由于PMOS晶体管PTSA1将位线电压保持为H电平而工作，会在读出像位线电位变为L电平那样的数据时，阻碍位线电位的降低，使得读出速度变慢。这样的问题在实现了电源电压的低电压化时，变得更加显著。

发明内容

本发明鉴于上述问题点，本发明目的在于，不会在读出数据中产生错误、并实现读出动作的高速化。

为了解决上述课题，本发明的半导体存储装置，其特征在于，具备：

第一和第二位线；

预充电电路，其将所述第一和第二位线预充电至规定的电位；

多个存储单元，其分别与第一或第二位线连接，在处于选择状态时，根据所保持的信号，维持或放电被预充电的所述第一或第二位线的电荷；

字线，其选择所述存储单元；

参考单元，其分别与所述第一或第二位线连接，在处于选择状态时，放电被预充电的所述第一或第二位线的电荷；和

参考单元用字线，其选择所述参考单元；

在与所述第一和第二位线中的一方位线连接的存储单元为了读出所保持的信号而被选择时，选择与另一方位线连接的参考单元；

在停止所述第一和第二位线的预充电之后，在与所述一方位线连接的存储单元被选择并且与所述另一方位线连接的参考单元被选择之后，在所述另一方位线的电位通过放电降低至规定电位时，进行与所述一方位线的电位对应数据的读出，并且开始所述一方位线的预充电。

由此，根据参考单元的放电而引起的位线电位的降低，可以便于恰当地进行预充电动作和读出动作等各种的时序控制。特别是通过上述时序控制，可以使预充电动作仅停止规定时间，来劲行读出动作。因此，能够容易地使与存储数据对应的位线电压的降低快速进行，来使读出动作快速化，并可以防止由于泄漏电流等原因使得位线电位降低而在读出数据中产生错误。

而且，本发明的另一半导体存储装置，其特征在于，具备：

位线；

预充电电路，其将所述位线预充电至规定的电位；

多个存储单元，其与所述位线连接，在处于选择状态时，根据所保持的信号，维持或放电被预充电的所述位线的电荷；

字线，其选择所述存储单元；和

锁存电路，其在所述位线的预充电停止，并且所述存储单元处于选择状态之后，经过规定时间后，保持与上述位线的电压对应的信号；

在所述位线的预充电停止并且所述存储单元处于选择状态之后，经过规定时间后，再进行所述位线的预充电；

所述位线包括第一和第二位线，

所述半导体存储装置进一步还具备：

参考单元，其分别与所述第一或第二位线连接，在处于选择状态时，放电被预充电的所述第一或第二位线的电荷；和

参考单元用字线，其选择所述参考单元，

所述规定时间是，在所述第一和第二位线的预充电停止、并且与一方位线连接的存储单元以及与另一方位线连接的参考单元被选择之后，所述另一方位线的电位通过放电降低至规定电位为止的时间。

由此，也能够容易地使与存储数据对应的位线电压的降低快速进行，而使读出动作快速化，并可以防止由于泄漏电流等原因使得位线电位降低而在读出数据中产生错误。

(发明效果)

根据本发明，按照存储数据，可使位线电位快速降低来使读出动作快速化，另一方面，能够容易地防止由于泄漏电流等原因使得位线电位降低而在读出数据中产生错误。

附图说明

图1是表示实施方式1的半导体集成电路的构成的电路图。

图2是表示该半导体集成电路的读出动作的时序图。

图3是表示实施方式2的半导体集成电路的构成的电路图。

图4是表示该半导体集成电路的读出动作的时序图。

图5是表示实施方式3的半导体集成电路的构成的电路图。

图6是表示该半导体集成电路的读出动作的时序图。

图7是表示实施方式4的半导体集成电路的构成的电路图。

图中：101—输出控制电路，ADD—地址信号位，BIT1～BITn—位线，BITL1～BITLn—位线，BITU1～BITUn—位线，BUF1～BUFn—输出电路，BUF1’～BUFn’—输出电路，CAPU1～CAPUn—电容部，CAPL1～CAPLn—电容部，CAPUS—开关控制信号，CAPLS—开关控制信号，CELL(1，1)～CELL(m，n)—存储单元，CELLL(1，1)～CELLL(m，n)—存储单元，CELLU(1，1)～CELLU(m，n)—存储单元，DCELLU1～DCELLUn-1—伪单元，DCELLL1～DCELLLn-1—伪单元，DO1～DOn—读出数据信号，INV1～INV5—反相器，NTR1、NTR2—N沟道晶体管，PC—预充电信号，PCG—预充电脉冲信号，PCGL—预充电脉冲信号，PCGU—预充电脉冲信号，PGEN—脉冲信号产生电路，PGEN’—脉冲信号产生电路，PGEN”—脉冲信号产生电路，PTR—预充电晶体管，PU1～PUn—预充电晶体管，PL1～PLn—预充电晶体管，RCELLU—参考单元，RCELLL—参考单元，RCELLU1～RCELLUn—参考单元，RCELLL1～RCELLLn—参考单元，RWL1～RWLm—字线，RWLL1～RWLLm—字线，RWLU1～RWLUm—字线，RWLUREF—参考字线，RWLLREF—参考字线，SWU1～SWUn—开关电路，SWL1～SWLn—开关电路，TINV—三态反相器，U—存储单元阵列，L—存储单元阵列。

具体实施方式

下面，参照附图，对本发明的实施方式进行详细的说明。另外，在下面的各实施方式中，对与其他实施方式具有相同功能的构成要素赋予同一标识，并省略其说明。

《发明的实施方式1》

图1是表示本发明实施方式1的半导体集成电路的构成的电路图。另外，在下面的图中，省略了与写入相关的电路。

在该图中，CELL(1，1)～CELL(m，n)是以m行n列的矩阵状进行配置的存储单元。具体而言，各存储单元由两个反相器INV1、INV2、和两个N沟道晶体管NTR1、NTR2构成，在后述的字线变为H(High)电平时，根据被反相器INV1、INV2锁存的信号，维持或者放电各位线的电荷。

BIT1～BITn是位线。

RWL1～RWLm是基于从半导体存储装置的外部被指定的未图示的地址信号，任意一个变为H电平的字线。

PGEN是基于预充电信号PC，将仅在不依赖于时钟频率(读出周期时间)的规定时间变为H电平的预充电脉冲信号PCG输出的脉冲信号产生电路。

BUF1～BUFn分别是根据基于存储单元CELL(1，1)～CELL(m，n)的存储数据的位线BIT1～BITn的电位，输出读出数据信号DO1～DOn的输出电路。具体而言，该输出电路BUF1～BUFn由预充电晶体管PTR、三态反相器TINV和三个反相器INV3～INV5构成。上述预充电晶体管PTR在预充电脉冲信号PCG为L(Low)电平时，对位线BIT1～BITn进行预充电。另外，三态反相器TINV使与预充电脉冲信号PCG从H电平变为L电平之前的位线BIT1～BITn的电位对应的信号，保存在反相器INV3、INV4中，并且，使读出数据信号DO1～DOn输出到反相器INV5。

基于图2所示的时序图，对如上述那样构成的半导体存储装置的读出动作进行说明。这里，在下面，以在第一读出周期中，与字线RWL1连接的存储器单元CELL(1，1)～CELL(1，n)的存储数据被读出；在第二读出周期中，与字线RWL2连接的存储单元CELL(2，1)～CELL(2，n)的存储数据被读出的情况为例进行说明。另外，作为在存储单元CELL(1，1)中保持有对位线BIT1的电荷进行放电的信号(例如，存储有数据“0”)，在存储单元CELL(2，1)中保持有维持位线BIT2的电荷的信号(例如，存储有数据“1”)而进行说明。

(第一读出周期之前)

通过预充电信号PC被设置为L电平，位线BIT1…的电位通过输出电路BUF1的预充电晶体管PTR，被预充电至电源电位。

(第一读出周期)

第一读出期间开始，预充电信号PC变为H电平，则预充电脉冲信号PCG仅以规定的时间变为H电平，预充电动作被解除。另外，如果同时基于地址信号而被选择的字线RWL1被激活，则例如读出信号DO1暂时变为H电平。可是，如果位线BIT1的电荷经由存储单元CELL(1，1)的N沟道晶体管NTR1、NTR2被放电，不久位线BIT1的电位降低到规定的电平，则读出数据信号DO1变为L电平。

接着，如果在预充电脉冲信号PCG变为H电平之后，仅经过规定时间，预充电脉冲信号PCG就返回到L电平，则三态反相器TINV的输出变为高阻抗，其之前的状态保持在反相器INV3、INV4中，读出数据信号DO1被保持为L电平。

而且，通过预充电脉冲信号PCG返回到L电平，预充电晶体管PTR变成ON，可以进行用于接下来的读出动作的位线BIT1等的预充电。

(第二读出周期)

与上述第一读出周期同样，预充电信号PC变为H电平，预充电动作被解除。另外，如果字线RWL2被激活，则读出数据信号DO1变为H电平。而且，如果在存储单元CELL(2，1)中存储有数据“1”，则N沟道晶体管NTR2为OFF，所以，位线BIT1的电荷不会被放电(如果考虑泄漏电流，则仅有稍许被放电)，读出数据信号DO1仍然为H电平。

进而，如果在预充电脉冲信号PCG变为H电平之后，仅经过规定的时间，预充电脉冲信号PCG就返回到L电平，则三态反相器TINV的输出变为高阻抗，其之前的状态保持在反相器INV3、INV4中，读出数据信号DO1仍然被保持为H电平。

如上所述，通过仅在不依赖于时钟频率的规定时间解除预充电动作，使向位线供给的电荷停止，能够快速地进行与存储数据对应的放电，并且，(即使不设置维持位线电荷的保持电路等)可防止由于泄漏电流而引起的错误动作。因此，即使在电源电压被设定为低电压的情况下等，也可容易地使读出动作高速化，并且，能够防止错误动作。特别是在与位线连接的存储器比较少、具有阈值电压设定得比较高的存储单元的单位线方式的半导体存储装置等中，因为由位线变成H电平的数据被读出时的泄漏电流而引起的位线的电位变动少，所以，通过像上述那样，停止一定期间的预充电动作，能够进一步实现高速化并防止错误动作。

《发明的实施方式2》

以能够更恰当地控制预充电动作的停止时间和存储数据的读出动作期间的半导体装置为例进行说明。在该半导体存储装置中，通过构成与存储单元类似的参考单元对位线的电荷进行放电，根据此时的位线电位的降低定时，来控制读出动作期间。

图3是表示本发明实施方式2的半导体集成电路的构成的电路图。

在该半导体存储装置中，设置有两组(存储单元阵列U、L)与所述实施方式1同样的存储单元阵列。上述存储单元阵列U、L分别具有：存储单元CELLU(1，1)～CELLU(m，n)或存储单元CELLL(1，1)～CELLL(m，n)、位线BITU1～BITUn或位线BITL1～BITLn、字线RULU1～RWLUm或字线RWLL1～RWLLm。

而且，替代实施方式1的输出电路BUF1～BUFn和脉冲信号产生电路PGEN，而设置后面详述的输出控制电路101。

并且，在各位线组BITU1～BITUn、BITL1～BITLn中的各一根(例如，位线BITUn、BITLn)上，连接参考单元RCELLU、RCELLL，另一方面，在其他位线上连接伪单元DCELLU1～DCELLUn-1、DCELLL1～DCELLLn-1，通过参考位线RWLUREF、RWLLREF来选择。

上述参考单元RCELLU、RCELLL虽然具有与其他通常的存储单元CELLU(1，1)…类似的构成，但是，在通过参考字线RWLUREF、RWLLREF而被选择时，通常处于将位线BITUn、BITLn的电荷放电的状态(其中，如后所述，放电电流被设定为仅比存储单元CELLU(1，1)…少一点)。另一方面，伪单元DCELLU1…为了将基于参考字线RWLUREF、RWLLREF的驱动状态设置为与其他的字线RWLU1…相同，处于例如总是不放电位线BITU1…的电荷的状态。

这里，当一方的存储单元阵列U被选择而读出数据之际，即，当存储单元阵列U的字线RWLU1～RWLUm中的任意一根被激活之际，进行控制，使得另一方的存储单元阵列L的参考字线RWLLREF同时被激活(此时，存储单元阵列U的参考字线RWLUREF、以及存储单元阵列L的所有字线RWLL1～RWLLm中任意一根都没有被激活。)。同样地，当存储单元阵列L的字线RWLL～RWLLm中的任意一根被激活之际，进行控制，使得存储单元阵列U的参考字线RWLUREF也被激活(存储单元阵列L的参考字线RWLLREF、以及存储单元阵列U的所有字线RWLU1～RWLUm中任意一根都没被激活。)。

另外，用于将上述参考单元RCELLU、RCELLL的放电电流设置得比存储单元CELLU(1，1)…(稍微)小的方法没有特别限定，例如可以按照如下所述的方法进行。

例如，在参考单元和存储单元以经由各自所具有的N沟道MOS晶体管对位线的电荷进行放电的方式构成时，参考单元中的N沟道MOS晶体管与存储单元的N沟道MOS晶体管相比，只要缩短栅极宽度、加长栅极长度、提高阈值电压、降低基板电位即可。另外，也可以提高上述N沟道MOS晶体管的源极电位(即，减小放电开始之际的位线与放电端之间的电位差)、降低对将上述N沟道MOS晶体管保持为ON状态的反相器(更详细而言，例如构成反相器的P沟道MOS晶体管)供给的电源电压。并且，也可以将这些进行各种组合，另外，即使在使用其他沟道的MOS晶体管或其他种类的MIS晶体管等的情况下，只要同样地进行设定即可。

上述输出控制电路101设置有预充电晶体管PU1～PUn、PL1～PLn、脉冲信号产生电路PGEN’、输出电路BUF1’～BUFn’。

预充电晶体管PU1…是与实施方式1的预充电晶体管PTR相同的晶体管。

脉冲信号产生电路PGEN’在从一方的存储单元阵列进行读出之际，根据另一方存储单元阵列的参考单元所连接的位线的电位，控制预充电动作的停止以及进行读出动作的期间。更具体而言，例如如果地址信号位ADD

(例如，地址信号最高位的一位)变为H电平，存储单元阵列U被选择，预充电信号PC变为H电平，则将预充电脉冲信号PCGU设置为H电平，使基于预充电晶体管PU1…的位线BITU1…的预充电动作停止，在使数据读出开始之后，当没被选择的存储单元阵列L的位线BITLn的电位，通过参考单元RCELLL的放电降低为L电平时，将预充电脉冲信号PCGU设定为L电平，使下一次的预充电动作开始，使读出动作停止。而且，在存储单元阵列L被选择、进行数据读出之际，同样地，根据存储单元阵列U的位线BITUn的电位下降，来控制位线BITL1…的预充电动作和读出动作。

输出电路BUF1’～BUFn’如图3中表示输出电路BUF1’的具体例那样，在缓冲器初始化信号DC变为H电平时被初始化(更具体而言，其内部的锁存电路被初始化)，如果在读出数据信号DO1变成H电平之后，根据地址信号位ADD而选择的位线BITU1或BITL1的电位基于存储数据变为L电平，则将读出数据信号DO1切换为L电平。

这里，优选上述存储单元阵列U、L等例如在本导体集成电路上形成为同一或者对称的配置图案。另外，优选参考单元RCEILU等配置在相对于输出电路BUFn’比CELLU等远的位置。而且，存储单元阵列也可以设置3组以上，只要通过与进行读出的存储单元阵列不同的存储单元阵列的参考单元，可以控制预充电动作等的时序即可。

基于图4所示的时序图，对上述那样构成的半导体存储装置的读出动作进行说明。

这里，在下面，以在第一读出周期中，一方的存储单元阵列U的存储单元CELLU(1，1)～CELLU(1，n)的存储数据被读出；在第二读出周期中，另一方的存储单元阵列L的存储单元CELLL(1，1)～CELLL(1，n)的存储数据被读出的情况为例进行说明。

另外，存储单元的存储数据，例如以在存储单元CELLU(1，1)中为“0”、在存储单元CELLU(1，n)中为“1”、在存储单元CELLL(1，1)中为“1”、在存储单元CELLL(1，n)中为“0”为例，来进行说明。

(第一读出周期之前)

通过预充电信号PC被设置为L电平，所有的位线BITU1、BITL1…的电位通过预充电晶体管PU1、PL1被预充电至电源电位。

而且，通过缓冲器初始化信号DC被暂时设置为H电平，各输出电路BUF1’～BUFn’被初始化，使得所有的读出数据信号DO1…变为H电平。(第一读出周期)

如果在通过上述预充电，位线BITLn(与其他的位线BITL1…同样)处于变为H电平的状态下，预充电信号PC变为H电平，则预充电脉冲信号PCGU变为H电平。

而且，由于位线BITUn(与其他的位线BITU1…同样)也通过上述预充电变为H电平，并且，在从存储单元阵列U读出存储数据的情况下，地址信号位ADD变为H电平，所以，通过这些与预充电信号PC变为H电平，预充电脉冲信号PCGL也变为H电平。因此，所有的预充电晶体管PU1、PL1…变为OFF状态，则预充电被解除。

另外，如果为了读出存储单元CELLU(1，1)～CELLU(1，n)中所存储的信息，将字线RWLU1设定为H电平，则例如，在与存储有“0”的存储单元CELLU(1，1)连接的位线BITU1等中蓄积的电荷开始放电，另一方面，与存储有“1”的存储单元CELLU(1，n)连接的位线BITUn等不放电。而且，同时在不进行数据读出的存储单元阵列L中，参考字线RWLLREF被设定为H电平，通过参考单元RCELLL，开始位线BITLn的放电。

如上所述，由于在解除了预充电的状态下进行放电，所以，与存储有“1”的存储单元连接的例如位线BITU1的电位会迅速降低。另一方面，与存储有“0”的存储单元连接的例如位线BITUn，由于泄漏电流其电位仅会下降稍许。如果不久之后，位线BITU1等的电位降低至L电平，则读出数据信号DO1等变为L电平。而且，如果接下来，位线BITLn通过参考单元RCELLL的放电变为L电平，则预充电脉冲信号PCGU变为L电平，进行接下来的预充电动作。因此，即使在存储“0”的情况下，也可以防止由于泄漏电流使得位线的电位下降而引起的错误动作。即，如果在预充电脉冲信号PCGU变为L电平的时刻之前，像位线BITU1那样，电位降低至L电平，则读出数据信号DO1变为L电平，另一方面，如果像位线BITUn那样不降低，则读出数据信号DOn被维持H电平，由此，确定了与存储单元阵列U的存储数据对应的读出数据信号DO1…的电平，存储单元阵列U的读出动作结束。

在第一读出周期结束之际，如上所述，进行存储单元阵列U的位线BITU1…的预充电，并且，通过预充电信号PC变为H电平，也进行存储单元阵列L的位线BITL1…的预充电。另外，通过缓冲器初始化信号DC再次被设定为H电平，所有的读出数据信号DO1被初始化，变为H电平。

(第二读出周期)

与上述第一读出周期同样，如果预充电信号PC变为H电平，并且，为了从存储单元阵列L读出存储数据，地址信号位ADD变为L电平，则预充电脉冲信号PCGU、PCGL变为H电平，预充电被解除。

另外，如果字线RWLL1被设定为H电平，则例如，与存储有“1”的存储单元CELL(1，1)连接的位线BITL1等未被放电，另一方面，与存储有“0”的存储单元CELLL(1，n)连接的位线BITLn等开始放电。并且，同时在未进行数据读出的存储单元阵列U中，参考字线RWLUREF被设定为H电平，通过参考单元RCELLU，开始位线BITUn的放电。

如果不久之后，位线BITLn等的电位降低至L电平，则读出数据信号DOn等变为L电平。而且，如果接下来，位线BITUn通过参考单元RCELLU的放电变为L电平，则预充电脉冲信号PCGL变为L电平，进行接下来的预充电动作，并且，存储单元阵列L的读出动作结束。

如上所述，基于具有与存储单元相等，或大致相等的电流驱动能力(放电能力)的参考单元的放电，并通过以高精度进行读出动作时序的控制，可容易地使预充电动作仅停止必要的最低限度的期间，从而，能更可靠地进行与存储数据对应的快速放电，并防止由于泄漏电流而引起的错误动作，由此，可容易地使读出动作进一步高速化。

《发明的实施方式3》

以能够进一步恰当地控制预充电动作的停止期间和存储数据的读出动作期间的半导体存储装置为例，来进行说明。

该半导体存储装置与所述实施方式2的半导体存储装置相比，如图5所示，未设置伪单元DCELLU1～DCELLUn-1、DCELLL1～DCELLLn-1，而在所有的位线BITU1～BITUn、BITL1～BITLn上连接有参考单元RCELLU1～RCELLUn、RCELLL1～RCFLLLn。

而且，替代脉冲信号产生电路PGEN’，设置了脉冲信号产生电路PGEN”，例如在从存储单元阵列U读出数据时，在位线BITL1～BITLn的电荷被放电，任意一根位线电位都降低至规定电平的定时，预充电脉冲信号PCGU变为H电平，则读出动作停止并且接下来的预充电开始。

下面，基于图6，主要对与所述实施方式2不同的具体读出动作进行说明。

这里，在下面，以第一、第二读出周期都选择存储单元阵列U进行访问，在第一读出周期中，读出与字线RWLU1连接的存储单元CELLU(1，1)～CELLU(1，n)的存储数据；在第二读出周期中，读出与字线RWLU2连接的存储单元CELLU(2，1)～CELLU(2，n)的存储数据的情况为例，来进行说明。

另外，存储单元的存储数据，以例如在存储单元CELLU(1，1)中是“0”，在存储单元CELLU(2，1)中是“1”为例，来进行说明。

(第一读出周期)

与实施方式2同样地，如果预充电信号PC变为H电平，则预充电脉冲信号PCGU、PCGL变为H电平，预充电被解除，并且，如果字线RWLU1被设定为H电平，则与存储单元阵列U的存储单元CELLU(1，1)连接的字线BITU1等开始放电，使得位线电位迅速降低，则读出数据信号DO1等变为L电平。

另一方面，在存储单元阵列L中，参考字线RWLLREF被设定为H电平，通过参考单元RCELLL1～RCELLLn，存储单元阵列L的所有位线BITL1～BITLn开始放电。这里，例如在参考单元RCELLLn的电流驱动能力比参考单元RCELLL1等低的情况、或位线BITLn的布线容量比位线BITL1等大的情况等下，位线BITLn的电位在图6中如虚线所示，比位线BIT1等的电位缓和地降低。该情况下，在所有的位线电位变为L电平时，从脉冲信号产生电路PGEN”输出的预充电脉冲信号PCGU变为L电平，存储单元阵列U的各位线BITU1～BITUn的预充电动作开始。即，在存储单元阵列L的各位线BITL1～BITLn的电位降低的定时中，在最慢的定时中，存储单元阵列U的读出动作结束。

(第二读出周期)

如果在第二读出周期中，读出与存储单元U的字线RWLU2连接的存储单元CELLU(2，1)～CELLU(2，n)的存储数据，则字线RWLU2被设定为H电平。此时，若存储单元CELLU(2，1)的存储数据为“1”，则位线BITU1的电位由于泄漏仅降低稍许，读出数据信号DO1被维持为H电平。

而且，与第一读出周期同样，如果参考字线RWLLREF被设定为H电平，则位线BITL1～BITLn通过参考单元RCELLL1～RCELLLn被放电，仍然根据电位最迟降低的位线的定时，结束存储单元阵列U的读出动作，来防止由于在早期开始预充电动而引起的错误动作。

如上所述，通过基于参考单元的放电的最迟定时，来控制读出动作的时序，可以防止位线电位由于泄漏电流引起短时间降低而造成的错误动作，并且，在存在制造偏差的情况等时，也能够进一步可靠地防止在位线电位没有十分降低时，下次预充电动作开始所引起的错误动作。

《发明的实施方式4》

为了使在参考单元中被放电的位线的电位下降程度，确实比被读出数据的位线缓慢，如图7所示，也可以在实施方式3等构成的基础上，进一步设置电容部CAPU1～CAPUn、CAPL1～CAPLn、以及根据开关控制信号CAPUS、CAPLS将各电容部CAPU1…与位线BITU1…连接的开关电路SWU1～SWUn、SWL1～SWLn。

在进行存储数据的读出动作之际，例如，在存储单元阵列U被访问的情况下，上述开关控制信号CAPUS被设定为L电平、CAPLS被设定为H电平，另一方面，在存储单元阵列L被访问的情况下，通过开关控制信号CAPLS被设定为L电平、CAPUS被设定为H电平，利用参考单元，增大了被放电的位线容量，由此，可以使放电动作延迟。

因此，对于被访问的存储单元阵列来说，在充分进行了存储单元的放电的定时，可以容易地开始位线的预充电。

另外，也可以将作为上述各实施方式和变形例等而说明的构成要素，在理论上可能的范围内进行各种组合。具体而言，也可以替代例如在实施方式1中所说明的具有三态反相器TINV等的输出电路BUF1…，而使用其他实施方式的输出电路BUF1’…，反过来，也可以将实施方式1的输出电路BUF1…应用在其他的实施方式中，而不需要内部锁存电路的初始化动作。

而且，也可以将实施方式4那样的、选择性地使位线的容量增大的构成，与在实施方式2中所说明的调整栅极宽度、栅极长度、阈值电压等的构成进行组合，还可以反过来，使实施方式2的构成进一步具有能够选择性地增大容量的功能。

另外，在上述实施方式2中，对于各存储单元阵列，在一根位线上连接参考单元的例子进行了列示，另一方面，在实施方式3、4中，对于在所有的位线上连接参考单元的粒子进行了列示，但是，并不限定与此，也可以在局部的多根位线上连接参考单元。

此外，在各实施方式中，对通过同一预充电脉冲信号控制预充电动作和读出动作的例子进行了列示，但也可以不是同一控制信号，只要至少在开始预充电动作之前，完成读出动作即可。

[工业上的可利用性]

本发明的半导体存储装置具有效果，即，根据存储数据使位线电位快速降低来使读出动作高速化，另一方面，能够容易地防止由于泄漏电流等原因使得位线电位降低，而在读出数据中产生错误，其作为在将位线预充电至规定电位之后，通过根据存储数据放电，来进行数据读出的所谓单位线方式的半导体装置等，是有用的。

Claims (12)

1.一种半导体存储装置，具备：

第一和第二位线；

预充电电路，其将所述第一和第二位线预充电至规定的电位；

多个存储单元，其分别与所述第一或第二位线连接，在处于选择状态时，根据所保持的信号，维持或放电被预充电的所述第一或第二位线的电荷；

字线，其选择所述存储单元；

参考单元，其分别与所述第一或第二位线连接，在处于选择状态时，放电被预充电的所述第一或第二位线的电荷；和

参考单元用字线，其选择所述参考单元；

在与所述第一和第二位线中的一方位线连接的存储单元为了读出所保持的信号而被选择时，选择与另一方位线连接的参考单元；

在停止所述第一和第二位线的预充电之后，在与所述一方位线连接的存储单元被选择并且与所述另一方位线连接的参考单元被选择之后，在所述另一方位线的电位通过放电降低至规定电位时，进行与所述一方位线的电位对应数据的读出，并且开始所述一方位线的预充电。

2、根据权利要求1所述的半导体存储装置，其特征在于，具有：

分别为多根的所述第一和第二位线；

与所述多根第一位线中的至少一根连接的至少一个所述参考单元，以及与所述多根第二位线中的至少一根连接的至少一个所述参考单元，

该半导体存储装置构成为，在所述另一方位线中被连接了所述参考单元的位线的电位，通过放电降低到规定电位时，开始所述一方各位线的预充电。

3、根据权利要求2所述的半导体存储装置，其特征在于，

具有与所述多根第一位线分别连接的多个所述参考单元以及与所述多根第二位线分别连接的多个所述参考单元，

该半导体存储装置构成为，在所有的所述另一方位线的电位通过放电，降低至规定的电位时，开始所有的所述一方位线的预充电。

4、根据权利要求1所述的半导体存储装置，其特征在于，

所述存储单元以及参考单元分别具有对所述第一或第二位线的电荷进行放电的MIS型晶体管，

所述参考单元的MIS型晶体管的栅极宽度，比所述存储单元的MIS型晶体管的栅极宽度窄。

5、根据权利要求1所述的半导体存储装置，其特征在于，

所述存储单元以及参考单元分别具有对所述第一或第二位线的电荷进行放电的MIS型晶体管，

所述参考单元的MIS型晶体管的栅极长度，比所述存储单元的MIS型晶体管的栅极长度长。

6、根据权利要求1所述的半导体存储装置，其特征在于，

所述存储单元以及参考单元分别具有对所述第一或第二位线的电荷进行放电的MIS型晶体管，

所述参考单元的MIS型晶体管的阈值电压，比所述存储单元的MIS型晶体管的阈值电压高。

7、根据权利要求1所述的半导体存储装置，其特征在于，

所述存储单元以及参考单元分别具有对所述第一或第二位线的电荷进行放电的MIS型晶体管，

所述参考单元的MIS型晶体管的基板电位，与所述存储单元的MIS型晶体管的基板电位相比，以成为放电电流变小的电位的方式进行设定。

8、根据权利要求1所述的半导体存储装置，其特征在于，

所述存储单元以及参考单元分别具有对所述第一或第二位线的电荷进行放电的开关元件，

该半导体存储装置构成为，放电开始之际的所述参考单元的开关元件两端间的电位差，比所述存储单元的开关元件两端间的电位差小。

9、根据权利要求1所述的半导体存储装置，其特征在于，

所述存储单元以及参考单元，分别具有对所述第一或第二位线的电荷进行放电的开关元件和控制所述开关元件的控制电路，

向所述参考单元的控制电路供给的电源电压，比向所述存储单元的控制电路供给的电源电压低。

10、根据权利要求1所述的半导体存储装置，其特征在于，

电容元件经由开关元件与所述第一和第二位线连接。

11、根据权利要求1所述的半导体存储装置，其特征在于，

进一步具有分别与所述第一和第二位线连接的读出用的缓冲器，

所述参考单元配置在与所述存储单元相比远离所述缓冲器的位置。

12、一种半导体存储装置，具备：

位线；

预充电电路，其将所述位线预充电至规定的电位；

多个存储单元，其与所述位线连接，在处于选择状态时，根据所保持的信号，维持或放电被预充电的所述位线的电荷；

字线，其选择所述存储单元；和

锁存电路，其在所述位线的预充电停止并且所述存储单元处于选择状态之后，经过规定时间后，保持与所述位线的电位对应的信号；

在所述位线的预充电停止并且所述存储单元处于选择状态之后，经过规定时间后，再进行所述位线的预充电；

所述位线包括第一和第二位线，

所述半导体存储装置进一步还具备：

参考单元，其分别与所述第一或第二位线连接，在处于选择状态时，放电被预充电的所述第一或第二位线的电荷；和

参考单元用字线，其选择所述参考单元，

所述规定时间是，在所述第一和第二位线的预充电停止、并且与一方位线连接的存储单元以及与另一方位线连接的参考单元被选择之后，所述另一方位线的电位通过放电降低至规定电位为止的时间。

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