JP2005025896A - 半導体記憶装置、および半導体記憶装置の読み出し方法 - Google Patents
半導体記憶装置、および半導体記憶装置の読み出し方法 Download PDFInfo
- Publication number
- JP2005025896A JP2005025896A JP2003192396A JP2003192396A JP2005025896A JP 2005025896 A JP2005025896 A JP 2005025896A JP 2003192396 A JP2003192396 A JP 2003192396A JP 2003192396 A JP2003192396 A JP 2003192396A JP 2005025896 A JP2005025896 A JP 2005025896A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- memory cell
- bit lines
- pair
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Abstract
【課題】ダミーメモリセルによりタイミング信号を生成し、読み出しのサイクル時間をダミーメモリセルに接続されたダミービット線のプリチャージ時間に依存せずに短縮できる半導体記憶装置およびその読み出し方法を提供する。
【解決手段】ワード線ＷＬおよび一対のビット線ＢＬ，ｘＢＬに接続されたメモリセル１１と、ワード線ＷＬおよび一対のダミービット線ＤＢＬ，ｘＤＢＬに接続されたダミーメモリセル１２と、ワード線ＷＬを共通のタイミングで活性化させるワード線ドライバ１３とを設け、メモリセル１１からデータの読み出しを行う場合には、ダミーメモリ１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬのレベルに応じてデータの読み出しのタイミングを決定し、ワード線ドライバ１３が一対のダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値になるとワード線ＷＬを不活性化させてダミービット線ＤＢＬ，ｘＤＢＬのプリチャージを行う。
【選択図】 図１
【解決手段】ワード線ＷＬおよび一対のビット線ＢＬ，ｘＢＬに接続されたメモリセル１１と、ワード線ＷＬおよび一対のダミービット線ＤＢＬ，ｘＤＢＬに接続されたダミーメモリセル１２と、ワード線ＷＬを共通のタイミングで活性化させるワード線ドライバ１３とを設け、メモリセル１１からデータの読み出しを行う場合には、ダミーメモリ１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬのレベルに応じてデータの読み出しのタイミングを決定し、ワード線ドライバ１３が一対のダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値になるとワード線ＷＬを不活性化させてダミービット線ＤＢＬ，ｘＤＢＬのプリチャージを行う。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えばダミーメモリセルによるタイミング信号に基づいてメモリセルのデータを読み出す半導体記憶装置、および半導体記憶装置の読み出し方法に関するものである。
【０００２】
【従来の技術】
ダミーメモリセルを有し、ダミーメモリセルによるタイミング信号に基づいてメモリセルのデータを読み出すＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）やＲＯＭ（Ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）等の半導体メモリが知られている。
図１１は一般的なダミーメモリセルが設けられた半導体記憶装置の機能ブロック図である。図１２は図１１に示した半導体記憶装置のタイミングチャートである。図１１，１２を参照しながら、一般的なダミーメモリセルＤＭＣが設けられた例えばＳＲＡＭやＲＯＭ等の半導体記憶装置の読み出し動作を簡単に説明する。
【０００３】
内部タイミング制御回路１８ｂにより信号Ｓ１８２ｂがプリデコーダ１６に出力される。プリデコーダ１６およびワード線ドライバ１３ｂにより、図１２（ｃ）に示すように所定のワード線ＷＬが活性化されると、図１２（ｅ）に示すようにメモリセルＭＣに接続されたビット線ＢＬ，ｘＢＬ、および図１２（ｄ）に示すようにダミーメモリセルＤＭＣに接続されたダミービット線ＤＢＬ，ｘＤＢＬがディスチャージされる。
【０００４】
比較部１４は、図１２（ｄ）に示すようにダミービット線ＤＢＬ，ｘＤＢＬの電位を比較し、例えば電位差が予め設定された閾値Ｖｔｈｃｏｍｐ以下の場合にタイミング信号として信号Ｓ１４をタイミング線ＴＬを介して内部タイミング制御回路１８に出力する。
このタイミング線ＴＬは、例えば図１０に示すように各構成要素が配置されている場合、比較部１４からセンスアンプ１９等を介して内部タイミング制御回路１８ｂまで、メモリセル１１の一行の一辺長よりも長く形成されている。
【０００５】
内部タイミング制御回路１８ｂは、図１２（ｆ）に示すようにタイミング線ＴＬを介して入力された信号Ｓ１４に基づいてパルス信号Ｓ１８１ｂを出力し、図１２（ｇ）に示すようにセンスアンプ１９にビット線ＢＬ，ｘＢＬを介して所定のメモリセルＭＣのデータの読み出しを行わせた後、信号Ｓ１８２ｂを出力して図１２（ｃ）に示すようにプリデコーダ１６およびワード線ドライバ１３ｂにワード線ＷＬを不活性化させ、信号Ｓ１８３ｂを出力して図１２（ｄ），（ｅ）に示すようにプリチャージ回路１５ｂに所定のビット線ＢＬ，ｘＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬを所定の電位にプリチャージさせる。
【０００６】
しかし、上述した読み出し方法では、内部タイミング制御回路１８ｂがタイミング信号Ｓ１４をタイミング線ＴＬを介して受信した後に、ダミーメモリセルＤＭＣに接続されたダミービット線ＤＢＬ，ｘＤＢＬをプリチャージするのでプリチャージの開始時間が遅く、そのためサイクル時間が長いという問題点があった。
【０００７】
また、メモリセルＭＣのワード線ＷＬを不活性化するのが遅いために、メモリセルＭＣのビット線ＢＬ，ｘＢＬが毎サイクルにおいて電源電圧Ｖｃｃから基準電位ＧＮＤまでプリチャージおよびディスチャージを繰り返すために、余分な電力を消費してしまうという問題点があった。
【０００８】
ところで、メモリのサイクル時間を短縮するために、ワード線ドライバに近接した位置において終端を有するように折り返されたワード線に、コアセルのＲＣ遅延を近似するためのダミーメモリセルが接続されたメモリ回路が知られている（例えば、特許文献１参照）。
【０００９】
また、メモリセルに隣接して、重複列およびパディング列が形成されたメモリシステムが知られている（例えば、特許文献２参照）。
【００１０】
【特許文献１】
特表２００１−５２１２６２号公報
【特許文献２】
特開２００１−３５１３８５号公報
【００１１】
【発明が解決しようとする課題】
例えば特許文献１に示すメモリ回路では、ダミーメモリセルが、ワード線ドライバに近接した位置において終端を有するように折り返されたワード線に接続され、ダミーメモリセルに接続されたワード線に伴うＲＣ遅延時間により標準の遅延時間を設定しており、その標準の遅延時間に基づいて読み出し処理を行っているが、ダミーメモリセルに接続されたダミービット線のプリチャージ等を制御しておらず、プリチャージによるサイクル時間の改善は行っていない。
【００１２】
例えば特許文献２に示すメモリシステムでは、重複列およびパディング列によるタイミング信号（自己計測制御信号とも言う）に基づいてセンス増幅器のオン状態を制御しているが、その自己計測制御信号は重複列およびパディング列からプリデコーダに長距離の信号線を介して入力される。その信号線の距離に起因して遅延が起こりサイクル時間が長いという問題点がある。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ダミーメモリセルによりタイミング信号を生成する半導体記憶装置において、読み出しのサイクル時間を、ダミーメモリセルに接続されたダミービット線のプリチャージ時間に依存することなく短縮できる半導体記憶装置、および半導体記憶装置の読み出し方法を提供することにある。
【００１４】
また、本発明の他の目的は、ビット線のプリチャージおよびディスチャージによる消費電力を抑えることができる半導体記憶装置、および半導体記憶装置の読み出し方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明の第１の観点は、ワード線および一対の第１のビット線に接続された第１のメモリセルと、ワード線および一対の第２のビット線に接続された第２のメモリセルと、少なくとも、前記ワード線を共通のタイミングで活性化させるワード線ドライバとを有し、前記第１のメモリセルからデータの読み出しを行う場合には、前記第２のメモリセルに接続された前記第２のビット線のレベルに応じて、前記データの読み出しのタイミングを決定する半導体記憶装置であって、前記ワード線ドライバは、前記一対の第２のビット線の電位差が予め設定された値になると、少なくとも前記第２のメモリセルに接続された前記ワード線を不活性化させて前記第２のメモリセルに接続された前記第２のビット線の所定の電位へのプリチャージを行う。
【００１６】
本発明の第１の観点によれば、第１のメモリセルからデータの読み出しを行う場合には、第２のメモリセルに接続された第２のビット線のレベルに応じて、データの読み出しのタイミングを決定する。
ワード線ドライバでは、一対の第２のビット線の電位差が予め設定された値になると、少なくとも第２のメモリセルに接続された前記ワード線を不活性化させて第２のメモリセルに接続された第２のビット線の所定の電位へのプリチャージを行う。
【００１７】
さらに、前記目的を達成するために、本発明の第２の観点は、ワード線および一対の第１のビット線に接続されている第１のメモリセルと、前記第１のビット線に接続されているセンスアンプと、前記第１のビット線を所定の電位へのプリチャージを行う第１のプリチャージ回路と、前記ワード線および一対の第２のビット線に接続されている第２のメモリセルと、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第１の比較部と、前記ワード線および前記一対の第２のビット線に接続され、少なくとも前記ワード線の電位に基づいて前記第２のビット線の所定の電位へのプリチャージを行うワード線ドライバと、前記第１のビット線および前記第２のビット線がプリチャージした状態で前記ワード線ドライバに前記ワード線を活性化させて前記第１のビット線および前記第２のビット線をディスチャージさせ、前記一対の第２のビット線の電位差が前記予め設定された値になると前記第１の比較部から出力されるタイミング信号に基づいて前記センスアンプに前記第１のビット線の電位差を検出させた後、前記第１のプリチャージ回路に前記第１のビット線を所定の電位へのプリチャージを行わせる制御回路とを有し、前記ワード線ドライバは、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第２の比較部と、少なくとも前記第２の比較部が生成したタイミング信号に基づいて前記第２のメモリセルに接続された前記ワード線を不活性化するワード線制御部と、前記ワード線が不活性化した場合に前記第２のメモリセルに接続された一対の前記第２のビット線の所定の電位へのプリチャージを行う第２のプリチャージ回路とを含む。
【００１８】
さらに、前記目的を達成するために、本発明の第３の観点は、第１のワード線および一対の第１のビット線に接続されている第１のメモリセルと、前記第１のビット線に接続されているセンスアンプと、前記第１のビット線を所定の電位へのプリチャージを行う第１のプリチャージ回路と、前記第１のワード線に接続され、前記第１のワード線の活性化および不活性化を行う第１のワード線ドライバと、第２のワード線および一対の第２のビット線に接続されている第２のメモリセルと、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第１の比較部と、前記第２のワード線および前記一対の第２のビット線に接続され、少なくとも前記第２のワード線の電位に基づいて前記第２のビット線の所定の電位へのプリチャージを行う第２のワード線ドライバと、前記第１のビット線および前記第２のビット線がプリチャージした状態で前記第１および第２のワード線ドライバに前記第１および第２のワード線を活性化させて前記第１のビット線および前記第２のビット線をディスチャージさせ、前記一対の第２のビット線の電位差が前記予め設定された値になると前記第１の比較部から出力されるタイミング信号に基づいて前記センスアンプに前記第１のビット線の電位差を検出させた後、前記第１のプリチャージ回路に前記第１のビット線を所定の電位へのプリチャージを行わせる制御回路とを有し、前記第２のワード線ドライバは、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第２の比較部と、少なくとも前記第２の比較部が生成したタイミング信号に基づいて前記第２のメモリセルに接続された前記第２のワード線を不活性化するワード線制御部と、前記第２のワード線が不活性化した場合に前記第２のメモリセルに接続された一対の前記第２のビット線の所定の電位へのプリチャージを行う第２のプリチャージ回路とを含む。
【００１９】
さらに、前記目的を達成するために、本発明の第４の観点は、ワード線および一対の第１のビット線に接続された第１のメモリセルと、ワード線および一対の第２のビット線に接続された第２のメモリセルと、少なくとも、前記ワード線を共通のタイミングで活性化させるワード線ドライバとを有する半導体記憶装置の読み出し方法であって、前記第１のメモリセルからデータの読み出しを行う場合には、前記第２のメモリセルに接続された前記第２のビット線のレベルに応じて、前記データの読み出しのタイミングを決定し、前記一対の第２のビット線の電位差が予め設定された値になると、前記ワード線ドライバが、少なくとも前記第２のメモリセルに接続された前記ワード線を不活性化させて前記第２のメモリセルに接続された前記第２のビット線の所定の電位へのプリチャージを行う。
【００２０】
【発明の実施の形態】
図１は、本発明に係る半導体記憶装置の第１実施形態を示すブロック図である。
本実施形態に係る半導体記憶装置１は、ダミーメモリセルを有し、メモリセルからデータの読み出しを行う場合には、ダミーメモリセルに接続されたダミービット線のレベル（電位とも言う）に応じてデータの読み出しのタイミングを決定する。
詳細には、ディスチャージ時にダミーメモリセルに接続されたダミービット線の電位差が予め設定された閾値になると出力されるタイミング信号に基づいて、メモリセルからのデータの読み出しタイミングを制御し、かつワード線の活性化時間およびダミーセルが接続されたダミービット線の所定の電位へのプリチャージのタイミング開始時間を制御する。
【００２１】
本実施形態に係る半導体記憶装置１は、例えば図１に示すように、メモリセル１１、ダミーメモリセル１２、ワード線ドライバ１３、比較部１４、プリチャージ回路１５、プリデコーダ１６、パルス生成部１７、内部タイミング制御回路１８、およびセンスアンプ１９を有する。
本実施形態では例えば各構成要素が同一のＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップ上に形成されている。
メモリセル１１は本発明に係る第１のメモリセルに相当し、ダミーメモリセル１２は本発明に係る第２のメモリセルに相当し、ワード線ドライバ１３は本発明に係るワード線ドライバに相当する。
【００２２】
メモリセル１１には、例えばＳＲＡＭセルやＲＯＭセル等の複数のメモリセルＭＣ１１〜ＭＣｍｎがマトリクス形状に形成され、同一列に属すメモリセルＭＣ１ｎ，…，ＭＣｍｎが一対のビット線ＢＬｎ，ｘＢＬｎに接続され、これらビット線ＢＬｎ，ｘＢＬｎはプリチャージ回路１５を介して、センスアンプ１９に接続されている。ビット線ＢＬ，ｘＢＬは本発明に係る第１のビット線に相当する。
本実施形態では、通常のメモリセル１１に加えて１列のダミーメモリセル１２、詳細にはダミーメモリセルＤＭＣ１〜ＤＭＣｍが各行毎に設けられている。
【００２３】
図２は、図１に示した半導体記憶装置のメモリセルの一具体例を示すブロック図である。
本実施形態では例えば図２に示すようにメモリセル１１がＳＲＡＭセルの場合を説明する。
例えば、メモリセルＭＣは、図２に示すように、ＰチャネルＭＯＳ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタＱ１１，Ｑ１２、ＮチャネルＭＯＳトランジスタＱ１３〜Ｑ１６により構成される。
ワード線ＷＬは、トランジスタＱ１５，Ｑ１６のゲートに接続されている。
相補的な一対のビット線ＢＬ，ｘＢＬは、トランジスタＱ１５，Ｑ１６のドレインに接続されている。
トランジスタＱ１１，Ｑ１３は電源電圧Ｖｃｃの供給ラインおよび基準電位ＧＮＤに直列に接続され、トランジスタＱ１２，Ｑ１４は電源電圧Ｖｃｃの供給ラインおよび基準電位ＧＮＤに直列に接続されている。
トランジスタＱ１１，Ｑ１３のゲートはトランジスタＱ１６のソースに接続され、トランジスタＱ１２，１４のゲートはトランジスタＱ１５のソースに接続されている。
【００２４】
ダミーメモリセル１２は、例えば図１に示すように、メモリセル１２に隣接して、メモリセル１２の１列の数と同じ数のダミーメモリセルＤＭＣ１〜ＤＭＣｍが形成されている。
ダミーメモリセル１２それぞれには、一対のダミービット線ＤＢＬ，ｘＤＢＬが接続されている。ダミービット線ＤＢＬ，ｘＤＢＬは比較部１４に接続されている。
【００２５】
図３は、図１に示したダミーメモリセルの一具体例を示すブロック図である。
ダミーメモリセル１２は、例えば図３に示すように、メモリセルＭＣとほぼ同じ構成である。相違点は図２に示すビット線ＢＬ，ｘＢＬがダミービット線ＤＢＬ，ｘＤＢＬに変更されている点と、トランジスタＱ１１のゲートが基準電位に接続され、トランジスタＱ１２のゲートが電源電圧Ｖｃｃの供給ラインに接続されている点である。
【００２６】
各行のメモリセル１１およびダミーメモリセル１２は、共通のワード線ＷＬ１，…，ＷＬｍに接続され、ワード線ドライバ１３により駆動される。
ワード線ドライバ１３とダミービット線ＤＢＬ，ｘＤＢＬは、例えば図１に示すように、メモリセル１１を介してワード線ＷＬに沿って平行に形成されたワードダミービット線ＷＤＢＬ，ｘＷＤＢＬにより接続されている。ダミービット線ＤＢＬ，ｘＤＢＬは本発明に係る第２のビット線に相当する。
【００２７】
図４は、図１に示した半導体記憶装置のワード線ドライバの機能ブロック図である。
ワード線ドライバ１３は、ダミーメモリセル１２によるタイミング信号に基づいて、ダミーメモリセル１２に接続されたワード線ＷＬの活性化時間を制御し、かつタイミング信号およびダミーメモリセル１２に接続されたワード線ＷＬの電位に基づいてダミーメモリセル１２のプリチャージ時間を制御する。
詳細には、ワード線ドライバ１３は、一対のダミービット線ＤＢＬ，ｘＤＢＬの電位差が予め設定された閾値になると、少なくともダミーメモリセル１２に接続されたワード線ＷＬを不活性化させてダミーメモリセル１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬのプリチャージを行う。
【００２８】
ワード線ドライバ１３は、例えば詳細には図４に示すように、アンドゲート１３１、インバータ１３２，１３３、プリチャージ回路１３４、および比較部１３５を有する。
アンドゲート１３１は本発明に係るワード線制御部に相当し、プリチャージ回路１３４は本発明に係るプリチャージ回路に相当し、比較部１３５は本発明に係る比較部に相当する。
【００２９】
アンドゲート１３１は、プリデコーダ１６が出力した信号Ｓ１６および比較部１３５による比較の結果に基づいて、ダミーメモリセル１２に接続されたワード線ＷＬの活性化および不活性化を制御する。
例えば、アンドゲート１３１は、比較部１３５による比較の結果、一対のダミービット線ＤＢＬ，ｘＤＢＬの電位差が予め設定された閾値Ｖｔｈｃｏｍｐ以下になると、少なくともダミーメモリセル１２に接続されたワード線ＷＬを不活性化する。
詳細にはアンドゲート１３１は、プリデコーダ１６が出力した信号Ｓ１６、および比較部１３５が出力した信号Ｓ１３５に基づいて信号Ｓ１３１を生成し、信号Ｓ１３１をインバータ１３２に出力する。
【００３０】
インバータ１３２は、アンドゲート１３１が出力した信号Ｓ１３１を論理反転し、信号Ｓ１３２としてインバータ１３３に出力する。
インバータ１３３は、インバータ１３２が出力した信号Ｓ１３２を論理反転し、信号Ｓ１３３としてワード線ＷＬに出力する。
【００３１】
プリチャージ回路１３４は、アンドゲート１３１によるダミーメモリセル１２に接続されたワード線ＷＬの活性化および不活性化に基づいて、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行う。
例えばプリチャージ回路１３４は、ワード線ＷＬが不活性化した場合、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行う。
詳細には、プリチャージ回路１３４は、インバータ１３３から出力された信号Ｓ１３３に基づいて、ダミービット線ＤＢＬ，ｘＤＢＬを所定の電位へのプリチャージおよびディスチャージを行う。
【００３２】
プリチャージ回路１３４は、例えば詳細には図４に示すように、ＰチャネルＭＯＳ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタＱ１〜Ｑ３を有する。
トランジスタＱ１〜Ｑ３のゲートはワード線ＷＬに接続されている。トランジスタＱ１，２のソースは電源電圧Ｖｃｃの供給ラインに接続されている。トランジスタＱ１のドレインはダミービット線ｘＤＢＬに接続され、トランジスタＱ２のドレインはダミービット線ＤＢＬに接続されている。
トランジスタＱ３のドレインおよびソースは、ダミービット線ビットＤＢＬ，ｘＤＢＬに接続されている。
【００３３】
比較部１３５は、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの電位を比較する。詳細には、比較部１３５はダミービット線ＤＢＬ，ｘＤＢＬ、つまりワードダミービット線ＷＤＢＬ，ｘＷＤＢＬの電位差に基づいて信号Ｓ１３５を生成し、アンドゲート１３１に出力する。
比較部１３５は、例えば詳細には、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が予め設定された閾値Ｖｔｈｃｏｍｐ以下の場合には、ロウレベルの信号Ｓ１３５を出力し、閾値Ｖｔｈｃｏｍｐよりも大きい場合にはハイレベルの信号Ｓ１３５を出力する。
【００３４】
比較部１４は、タイミング線ＴＬを介して内部タイミング制御回路１８に接続されている。本実施形態ではタイミング線ＴＬは、各構成要素が図１に示すように形成される場合、比較部１４からセンスアンプ１９等を介して内部タイミング制御回路１８まで、メモリセル１１の一行の一辺長よりも長く形成されている。
比較部１４は、比較部１３５と同様に、一対のダミービット線ＤＢＬ，ｘＤＢＬの電位を比較し、電位差が予め設定された閾値Ｖｔｈｃｏｍｐ以下になるとタイミング信号Ｓ１４を生成し、内部タイミング制御回路１８に出力する。
【００３５】
プリチャージ回路１５には、ビット線ＢＬ，ｘＢＬそれぞれにプリチャージ回路ＰＣ１〜ＰＣｎが形成され、内部タイミング制御回路１８からの信号Ｓ１８３に基づいてビット線ＢＬ，ｘＢＬの所定の電位へのプリチャージを行う。
【００３６】
プリデコーダ１６は、入力アドレス信号Ａ［０］〜Ａ［ｍ］をデコードし、内部タイミング制御回路１８が出力したタイミング信号Ｓ１８２に基づいて所定のタイミングで信号Ｓ１６をワード線ドライバ１３に出力する。
【００３７】
図５は、図１に示した半導体記憶装置のパルス生成部の動作を説明するための図である。
パルス生成部１７は、例えば図５（ａ）に示すように、入力端子からハイレベルの期間ＴＨ１およびロウレベルの期間ＴＬ１の外部クロック信号ＣＫ（ＥＸＣＫとも言う）が入力されると、例えば図５（ｂ）に示すように、期間ＴＨ１よりも長いハイレベルの期間ＴＨ２、および期間ＴＬ１よりも短いロウレベルの期間ＴＨ２の内部クロック信号ＣＫ（ＩＮＴＣＫとも言う）を、信号Ｓ１７としてプリデコーダ１６および内部タイミング制御回路１８等に出力する。
外部クロック信号ＣＫおよび内部クロック信号ＣＫの繰り返し時間間隔Ｔｃは同じであり、デューティー比が異なる。
プリデコーダ１６および内部タイミング制御回路１８等は、内部クロック信号ＣＫに基づいて所定の動作を行う。
【００３８】
内部タイミング制御回路１８は、コントロール信号ＷＥの入力端子、プリチャージ回路１５、プリデコーダ１６、パルス生成部１７、およびセンスアンプ１９に接続されている。
【００３９】
内部タイミング制御回路１８は、例えば不図示のＣＰＵ等から入力端子を介して入力されたコントロール信号ＷＥをデコードし、センスアンプ１９にビット線ＢＬ，ｘＢＬ上のデータを増幅させる信号Ｓ１８１（センスアンプイネーブル信号：ＳＡＥ）を出力する。
また、内部タイミング制御回路１８は、コントロール信号ＷＥをデコードし、プリデコーダ１６およびワード線ドライバ１３にアドレス信号Ａ［０］〜［ｍ］をデコードさせてワード線ＷＬを活性化および不活性化させる信号Ｓ１８２を出力する。
また、内部タイミング制御回路１８は、プリチャージ回路１５にビット線ＢＬ，ｘＢＬのプリチャージを行わせる信号Ｓ１８３を出力する。
【００４０】
センスアンプ１９は、上述したように例えば内部タイミング制御回路１８からの信号Ｓ１８１に基づいてビット線ＢＬ，ｘＢＬ上のデータを増幅し、所定のメモリセル１２のデータをデータ信号Ｏ［ｎ］として出力端子から出力する。
データ入力時には、データ信号Ｉ［ｎ］がデータ入力端子から入力され、ビット線ＢＬ，ｘＢＬに入力される。
【００４１】
図６は、図１に示した半導体記憶装置の動作を説明するためのタイミングチャートである。図１〜６を参照しながら半導体記憶装置１の動作、特にワード線ドライバ１３の動作を中心に説明する。
【００４２】
まず、ワード線ＷＬがロウレベルで不活性状態であり、ビット線ＢＬ，ｘＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬはプリチャージされているとする。
【００４３】
時間ｔ０において、図６（ａ）に示すようにクロック信号ＣＫがハイレベルに設定されると、内部タイミング制御回路１８は、図６（ｂ）に示すようにプリチャージ回路１５にロウレベルのプリチャージイネーブル信号ＰＲＥ（Ｓ１８３）を出力する（時間ｔ１）。
【００４４】
時間ｔ２において、内部タイミング制御回路１８が、コントロール信号ＷＥに基づいて信号Ｓ１８２をプリデコーダに出力する。プリデコーダ１６およびワード線ドライバ１３は、図６（ｃ）に示すようにアドレス信号Ａ［ｍ］および信号Ｓ１８２に基づいて所定のワード線ＷＬをハイレベルに設定してワード線ＷＬを活性化させる。
詳細には、図４に示すように、アンドゲート１３１では、比較部１３５からハイレベルの信号Ｓ１３５およびプリデコーダ１６から所定のハイレベルの信号Ｓ１６が入力されると、ハイレベルの信号Ｓ１３１を出力し、インバータ１３２，１３３を介して、ワード線ＷＬをハイレベルに設定してワード線ＷＬを活性化する。
【００４５】
ワード線ＷＬが活性化されると、図６（ｄ）に示すようにダミーメモリセル１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬがディスチャージされ、図６（ｅ）に示すようにメモリセル１１に接続されたビット線ＢＬ，ｘＢＬがディスチャージされる。
【００４６】
比較部１４では、図６（ｄ）に示すように時間ｔ３において、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号としてロウレベルの信号Ｓ１４をタイミング線ＴＬを介して内部タイミング制御回路１８に出力する。内部タイミング制御回路１８ではその信号Ｓ１４が入力されると、図６（ｆ）に示すようにセンスアンプ１９にセンスネーブル信号ＳＡＥとしてハイレベルのパルス信号Ｓ１８１を出力する（時間ｔ４）。
センスアンプ１９は、パルス信号Ｓ１８１に基づいて所定のメモリセルＭＣのデータが出力された所定のビット線ＢＬ，ｘＢＬ上のデータを読み出し、図６（ｇ）に示すように信号Ｏ［ｎ］として出力する。
【００４７】
一方、時間ｔ３において、ワード線ドライバ１３の比較部１３５では、図６（ｄ）に示すように、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号としてロウレベルの信号Ｓ１３５をアンドゲート１３１に出力する。
アンドゲート１３１では、ロウレベルの信号Ｓ１３５が入力されるとロウレベルの信号Ｓ１３１を出力し、インバータ１３２，１３３により図６（ｃ）に示すように、ワード線ＷＬをロウレベルに設定してワード線ＷＬを不活性化する（時間ｔ５）。
【００４８】
ワード線ドライバ１３のプリチャージ回路１３４では、時間ｔ５において、ワード線ＷＬがロウレベルの場合には、トランジスタＱ１〜３がオン状態になり、図６（ｄ）に示すようにダミービット線ＤＢＬ，ｘＤＢＬをプリチャージする（時間ｔ６）。
【００４９】
この際、ダミービット線ＤＢＬ，ｘＤＢＬでは、ディスチャージされている時間ｔ２〜ｔ６間では、ダミービット線ＤＢＬの電位が小さくなり続け、時間ｔ６においてダミービット線ＤＢＬの電位が０となる前に所定の電位へのプリチャージが行われ電源電圧Ｖｃｃとなる。
このため本実施形態では図６（ｄ）に示すように、ダミービット線ＤＢＬを電源電圧Ｖｃｃよりも小さい電圧Ｖｓｄをプリチャージする。
【００５０】
時間ｔ７において、図６（ｂ）に示すように内部タイミング制御回路１８は、ハイレベルのプリチャージイネーブルＰＲＥ信号Ｓ１８３をプリチャージ回路１５に出力すると、プリチャージ回路１５は時間ｔ８においてビット線ＢＬ，ｘＢＬのプリチャージを行い、時間ｔ９でビット線ＢＬの電位が電源電圧Ｖｃｃに設定される。
この際、時間ｔ８においてビット線ＢＬ，ｘＢＬの電位差が０となる前に所定の電位へのプリチャージが行われ電源電圧Ｖｃｃとなる。このため、本実施形態では図６（ｅ）に示すように、ビット線ＢＬ，ｘＢＬを電源電圧Ｖｃｃよりも小さい電位差Ｖｓをプリチャージし、所定の電位にプリチャージする。
サイクル時間Ｔｃｙは、読み出し動作が始まる時間ｔ０から終了時間ｔ９である。
【００５１】
以上説明したように、本実施形態では、ワード線ＷＬおよび一対のビット線ＢＬ，ｘＢＬに接続されたメモリセル１１と、ワード線ＷＬおよび一対のダミービット線ＤＢＬ，ｘＤＢＬに接続されたダミーメモリセル１２と、少なくとも、ワード線ＷＬを共通のタイミングで活性化させるワード線ドライバ１３とを設け、メモリセル１１からデータの読み出しを行う場合には、ダミーメモリ１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬのレベルに応じて、データの読み出しのタイミングを決定し、ワード線ドライバ１３が一対のダミービット線ＤＢＬ，ｘＤＢＬの電位差が予め設定された閾値Ｖｔｈｃｏｍｐになると、少なくともダミーメモリセル１２に接続されたワード線ＷＬを不活性化させてダミーメモリセル１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行うので、ダミービット線ＤＢＬ，ｘＤＢＬのプリチャージ開始時間がビット線ＢＬ，ｘＢＬのプリチャージ開始時間より早くなり、読み出しのサイクル時間Ｔｃｙをダミーメモリセル１３のダミービット線ＤＢＬ，ｘＤＢＬのプリチャージ時間に依存することなく短縮できる。
【００５２】
詳細には、メモリセル１１に接続されたビット線ＢＬ，ｘＢＬは、内部タイミング制御回路１８を介してセンスアンプ１９によりデータの読み出しが行われた後に所定の電位へのプリチャージが行われる。一方、ダミーメモリセル１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬは、ワード線ドライバ１３内の比較部１３５により、ワード線ＷＬがロウレベルになり不活性化することで、センスアンプ１９の読み出しを待たずにダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行うので、サイクル時間Ｔｃｙを短縮することができる。
【００５３】
詳細には、ワード線ドライバ１３には、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの電位を比較する比較部１３５と、比較部１３５による比較の結果に基づいてダミーメモリセル１３に接続されたワード線ＷＬの活性化および不活性化を制御するアンドゲート１３１と、アンドゲート１３１によりダミーメモリセル１２に接続されたワード線ＷＬが不活性化した場合、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行うプリチャージ回路１３４とを設けたので、サイクル時間Ｔｃｙを短縮することができる。
【００５４】
また、ワード線ＷＬ活性化時間を短くすることで、メモリセル１１に接続されたビット線ＢＬ，ｘＢＬならびにダミーメモリセル１３が接続されたダミービット線ＤＢＬ，ｘＤＢＬのプリチャージおよびディスチャージによる消費電力を抑えることができる。
【００５５】
図７は、本発明に係る半導体記憶装置の第２実施形態を示すブロック図である。
本実施形態に係る半導体記憶装置１ａは、第１実施形態に係る半導体記憶装置１とほぼ同様な構成であり、同じ構成要素は同じ符号を付して説明を省略する。相違点のみ説明する。
【００５６】
第１実施形態と第２実施形態の大きな相違点は、ダミーメモリセル１２用のワード線ドライバ１３と、メモリセル１１用のワード線ドライバ１３ａとを別々に設けた点である。
図７に示した半導体記憶装置１ａのダミーメモリセル１２用のワード線ドライバ１３は、図４に示すワード線ドライバ１３とほぼ同様であり、ワード線ＷＬをダミーワード線ＤＷＬに読み替えればよい。
【００５７】
図８は図７に示した半導体記憶装置１ａのワード線ドライバ１３ａの機能ブロック図である。
ワード線ドライバ１３ａは、例えば図８に示すように、アンドゲート１３１ａ、およびインバータ１３２，１３３を有する。
ワード線ドライバ１３ａと第１実施形態に係るワード線ドライバ１３との相違点は、プリチャージ回路および比較部がない点である。
また、アンドゲート１３１ａは、プリデコーダ１６からの信号Ｓ１６のみに基づいて、ワード線ＷＬの活性化および不活性化を行う。
【００５８】
半導体記憶装置１ａでは、ダミーメモリセル１２ａが、メモリセル１１に隣接して１行および１列が設けられている。詳細には例えば図７に示すように、ダミーメモリセルＤＭＣ０１〜ＤＭＣ０（ｎ＋１）が１行、およびダミーメモリセルＤＭＣ１（ｎ＋１）〜ＤＭＣｍ（ｎ＋１）が１列設けられている。
ダミーメモリセルＤＭＣ０１〜ＤＭＣ０（ｎ＋１）は、共通のダミーワード線ＤＷＬにより接続され、ワード線ドライバ１３により駆動される。
【００５９】
図９は、図７に示した半導体記憶装置１ａのダミーメモリセルの一部を拡大した機能ブロック図である。
ダミーメモリセルＤＭＣ１（ｎ＋１）〜ＤＭＣｍ（ｎ＋１）は、例えばダミーワード線ＷＬやワード線ＷＬが接続されずに、一対のダミービット線ＤＢＬ，ｘＤＢＬが共通に接続され、ワード線ＷＬは接続されていない。
第１実施形態に係るダミーメモリセルＤＭＣとの相違点は、ダミーメモリセルＤＭＣ１（ｎ＋１）〜ＤＭＣｍ（ｎ＋１）は、例えば図９に示すように、トランジスタＱ１５，Ｑ１６のゲートが基準電位に接続されている点である。
【００６０】
また、ワード線ドライバ１３とダミービット線ＤＢＬ，ｘＤＢＬは、例えば図７に示すように、ダミーメモリセルＤＭＣ０１〜ＤＭＣ０（ｎ＋１）に沿って平行に形成されたワードダミービット線ＷＤＢＬ，ｘＷＤＢＬにより接続されている。
【００６１】
図１０は、図７に示した半導体記憶装置１ａの動作を説明するためのタイミングチャートである。図７，１０を参照しながら、半導体記憶装置１ａの動作を第１実施形態と相違点を中心に説明する。
大きな相違点としては、本実施形態に係る半導体記憶装置１ａでは、メモリセル１１に接続されたワード線ＷＬと、ダミーメモリセル１２ａのダミーメモリセルＤＭＣ０１〜ＤＭＣ０（ｎ＋１）が接続されたダミー線ワード線ＤＷＬとに、別々にワード線ドライバ１３，１３ａが設けられているためにそれぞれが異なった動作を行う点である。
【００６２】
まず、ワード線ＷＬがロウレベルで不活性状態であり、ビット線ＢＬ，ｘＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬはプリチャージされているとする。
【００６３】
時間ｔ０において、図１０（ａ）に示すようにクロック信号ＣＫがハイレベルに設定されると、内部タイミング制御回路１８は、図１０（ｂ）に示すようにプリチャージ回路１５にロウレベルのプリチャージイネーブル信号ＰＲＥ（Ｓ１８３）を出力する（時間ｔ１）。
【００６４】
時間ｔ２において、内部タイミング制御回路１８が、コントロール信号ＷＥに基づいて信号Ｓ１８２をプリデコーダに出力する。プリデコーダ１６およびワード線ドライバ１３ａは、図１０（ｃ’）に示すようにアドレス信号Ａ［ｍ］および信号Ｓ１８２に基づいて所定のワード線ＷＬをハイレベルに設定してワード線ＷＬを活性化させる。
【００６５】
また、プリデコーダ１６およびワード線ドライバ１３は、図１０（ｃ）に示すようにアドレス信号Ａ［ｍ］および信号Ｓ１８２に基づいてダミーワード線ＤＷＬをハイレベルに設定してダミーワード線ＤＷＬを活性化させる。
詳細には、図４に示すように、アンドゲート１３１では、比較部１３５からハイレベルの信号Ｓ１３５およびプリデコーダ１６から所定のハイレベルの信号Ｓ１６が入力されると、ハイレベルの信号Ｓ１３１を出力し、インバータ１３２，１３３を介して、ダミーワード線ＤＷＬをハイレベルに設定する。
【００６６】
ダミ−ワード線ＤＷＬが活性化されると、図１０（ｄ）に示すようにダミーメモリセル１２に接続されたワードダミ−ビット線ＷＤＢＬ，ｘＷＤＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬがディスチャージされる。
また、ワード線ＷＬが活性化されると、図１０（ｅ）に示すようにメモリセル１１に接続されたビット線ＢＬ，ｘＢＬがディスチャージされる。
【００６７】
比較部１４では、図１０（ｄ）に示すように時間ｔ３において、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号としてロウレベルの信号Ｓ１４をタイミング線ＴＬを介して内部タイミング制御回路１８に出力する。内部タイミング制御回路１８ではその信号Ｓ１４が入力されると、図１０（ｆ）に示すようにセンスアンプ１９にセンスネーブル信号ＳＡＥとしてハイレベルのパルス信号Ｓ１８１を出力する（時間ｔ４）。
センスアンプ１９は、パルス信号Ｓ１８１に基づいて所定のメモリセルＭＣのデータが出力された所定のビット線ＢＬ，ｘＢＬ上のデータを読み出し、図１０（ｇ）に示すように信号Ｏ［ｎ］として出力する。
【００６８】
一方、時間ｔ３において、ワード線ドライバ１３の比較部１３５では、図１０（ｄ）に示すように、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号としてロウレベルの信号Ｓ１３５をアンドゲート１３１ａに出力する。
アンドゲート１３１ａでは、ロウレベルの信号Ｓ１３５が入力されるとロウレベルの信号Ｓ１３１を出力し、インバータ１３２，１３３により図１０（ｃ）に示すように、ダミ−ワード線ＤＷＬをロウレベルに設定してダミ−ワード線ＤＷＬを不活性化する（時間ｔ５）。
【００６９】
一方、比較部１４によりダミーメモリセルＤＭＣ０（ｎ＋１）〜ＤＭＣｍ（ｎ＋１）が接続されたダミ−ビット線ＤＢＬ，ｘＤＢＬの電位差が、閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号として信号Ｓ１４をタイミング線ＴＬを介して内部タイミング制御回路１８に出力する。
内部タイミング制御回路１８では、信号Ｓ１４が入力されると信号Ｓ１８２をプリデコーダ１６に出力し、所定のワード線ドライバ１３ａに、ワード線ＷＬをロウレベルにオフ状態、つまり不活性化させる（時間ｔ５’）。
【００７０】
ワード線ドライバ１３のプリチャージ回路１３４では、時間ｔ５において、ワード線ＷＬがロウレベルの場合には、トランジスタＱ１〜３がオン状態になり、図１０（ｄ）に示すようにワードダミ−ビット線ＷＤＢＬ，ｘＷＤＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬをプリチャージする（時間ｔ６）。
【００７１】
この際、ダミービット線ＤＢＬ，ｘＤＢＬでは、ディスチャージされている時間ｔ２〜ｔ６間では、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が小さくなり続け、時間ｔ６においてダミービット線ＤＢＬ，ｘＤＢＬの電位差が０となる前に所定の電位へのプリチャージが行われ電源電圧Ｖｃｃとなる。
このため本実施形態では図１０（ｄ）に示すように、ダミービット線ＤＢＬ，ｘＤＢＬを電源電圧Ｖｃｃよりも小さい電位差Ｖｓｄをプリチャージする。
【００７２】
図１０（ｂ）に示すように、時間ｔ７において、内部タイミング制御回路１８は、ハイレベルのプリチャージイネーブルＰＲＥ信号Ｓ１８３をプリチャージ回路１５に出力すると、プリチャージ回路１５は時間ｔ８においてビット線ＢＬ，ｘＢＬのプリチャージを行い、時間ｔ９でビット線ＢＬの電位が電源電圧Ｖｃｃに設定される。
この際、時間ｔ８においてビット線ＢＬの電位が０となる前に所定の電位へのプリチャージが行われ電源電圧Ｖｃｃとなる。このため、本実施形態では図１０（ｅ）に示すように、ビット線ＢＬを電源電圧Ｖｃｃよりも小さい電位Ｖｓをプリチャージし、所定の電位にプリチャージする。
サイクル時間は、読み出し動作が始まる時間ｔ０から終了時間ｔ９である。
【００７３】
以上説明したように、本実施形態では、ダミーメモリセル１２用のワード線ドライバ１３と、メモリセル１１用のワード線ドライバ１３ａとを別々に設けたので、例えば既存のメモリセル１１の周囲にダミ−メモリセル１２およびワード線ドライバ１３を設けることで、メモリセル１１に変更を加えることなく実現可能である。
また、本実施形態に係る半導体記憶装置１ａでは、第１実施形態と比べて比較部が少なくすることができる。
また、ダミーワード線ＤＷＬ活性化時間を短くすることで、ダミーメモリセル１３が接続されたダミービット線ＤＢＬ，ｘＤＢＬのプリチャージおよびディスチャージによる消費電力を抑えることができる。
【００７４】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
実施形態では、メモリセルとしてＳＲＡＭやＲＯＭ等を説明したが、この形態に限られるものではない。例えば、ダミ−メモリセルによるタイミング信号によりメモリ動作を制御する半導体記憶装置に適用できる。
【００７５】
また、実施形態ではダミーメモリセルＤＭＣをメモリセル１１に隣接して形成したが、ダミーメモリセルＤＭＣの形成位置は、この形態に限られるものではない。読み出し動作のためのタイミング信号を適切に出力することができ、ダミービット線ＤＢＬ，ｘＤＢＬのプリチャージ開始時間を制御できればよい。
【００７６】
【発明の効果】
本発明によれば、ダミーメモリセルによりタイミング信号を生成する半導体記憶装置において、読み出しのサイクル時間をダミーメモリセルに接続されたダミービット線のプリチャージ時間に依存することなく短縮できる半導体記憶装置、および半導体記憶装置の読み出し方法を提供することができる。
【００７７】
また、本発明によれば、ビット線のプリチャージおよびディスチャージによる消費電力を抑えることができる半導体記憶装置、および半導体記憶装置の読み出し方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１実施形態を示すブロック図である。
【図２】図１に示した半導体記憶装置のメモリセルの一具体例を示すブロック図である。
【図３】図１に示したダミーメモリセルの一具体例を示すブロック図である。
【図４】図１に示した半導体記憶装置のワード線ドライバの機能ブロック図である。
【図５】図１に示した半導体記憶装置のパルス生成部の動作を説明するための図である。
【図６】図１に示した半導体記憶装置の動作を説明するためのタイミングチャートである。
【図７】本発明に係る半導体記憶装置の第２実施形態を示すブロック図である。
【図８】図７に示した半導体記憶装置１ａのワード線ドライバ１３ａの機能ブロック図である。
【図９】図７に示した半導体記憶装置１ａのダミーメモリセルの一部を拡大した機能ブロック図である。
【図１０】図７に示した半導体記憶装置１ａの動作を説明するためのタイミングチャートである。
【図１１】一般的なダミーメモリセルが設けられた半導体記憶装置の機能ブロック図である。
【図１２】図１１に示した一般的な半導体記憶装置のタイミングチャートである。
【符号の説明】
１，１ａ…半導体記憶装置、１１…メモリセル、１２…ダミーメモリセル、１３，１３ａ…ワード線ドライバ、１４…比較部、１５…プリチャージ回路、１６…プリデコーダ、１７…パルス生成部、１８…内部タイミング制御回路、１９…センスアンプ、１３１…アンドゲート、１３２，１３３…インバータ、１３４…プリチャージ回路、１３５…比較部、Ａ［ｍ］…入力アドレス信号、ＢＬｎ，ｘＢＬｎ…ビット線、ＣＫ…クロック信号、ＤＢＬ，ｘＤＢＬ…ダミービット線、ＤＭＣ…ダミーメモリセル、ＤＷＬ…ダミーワード線、ＭＣ…メモリセル、ＰＣ…プリチャージ回路、Ｑ１〜Ｑ３，Ｑ１１〜１６…トランジスタ、ＴＬ…タイミング線、Ｖｃｃ…電源電圧、ＷＤＢＬ，ｘＷＤＢＬ…ワードダミービット線、ＤＷＬ…ダミーワード線、ＷＬ…ワード線。
【発明の属する技術分野】
本発明は、例えばダミーメモリセルによるタイミング信号に基づいてメモリセルのデータを読み出す半導体記憶装置、および半導体記憶装置の読み出し方法に関するものである。
【０００２】
【従来の技術】
ダミーメモリセルを有し、ダミーメモリセルによるタイミング信号に基づいてメモリセルのデータを読み出すＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）やＲＯＭ（Ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）等の半導体メモリが知られている。
図１１は一般的なダミーメモリセルが設けられた半導体記憶装置の機能ブロック図である。図１２は図１１に示した半導体記憶装置のタイミングチャートである。図１１，１２を参照しながら、一般的なダミーメモリセルＤＭＣが設けられた例えばＳＲＡＭやＲＯＭ等の半導体記憶装置の読み出し動作を簡単に説明する。
【０００３】
内部タイミング制御回路１８ｂにより信号Ｓ１８２ｂがプリデコーダ１６に出力される。プリデコーダ１６およびワード線ドライバ１３ｂにより、図１２（ｃ）に示すように所定のワード線ＷＬが活性化されると、図１２（ｅ）に示すようにメモリセルＭＣに接続されたビット線ＢＬ，ｘＢＬ、および図１２（ｄ）に示すようにダミーメモリセルＤＭＣに接続されたダミービット線ＤＢＬ，ｘＤＢＬがディスチャージされる。
【０００４】
比較部１４は、図１２（ｄ）に示すようにダミービット線ＤＢＬ，ｘＤＢＬの電位を比較し、例えば電位差が予め設定された閾値Ｖｔｈｃｏｍｐ以下の場合にタイミング信号として信号Ｓ１４をタイミング線ＴＬを介して内部タイミング制御回路１８に出力する。
このタイミング線ＴＬは、例えば図１０に示すように各構成要素が配置されている場合、比較部１４からセンスアンプ１９等を介して内部タイミング制御回路１８ｂまで、メモリセル１１の一行の一辺長よりも長く形成されている。
【０００５】
内部タイミング制御回路１８ｂは、図１２（ｆ）に示すようにタイミング線ＴＬを介して入力された信号Ｓ１４に基づいてパルス信号Ｓ１８１ｂを出力し、図１２（ｇ）に示すようにセンスアンプ１９にビット線ＢＬ，ｘＢＬを介して所定のメモリセルＭＣのデータの読み出しを行わせた後、信号Ｓ１８２ｂを出力して図１２（ｃ）に示すようにプリデコーダ１６およびワード線ドライバ１３ｂにワード線ＷＬを不活性化させ、信号Ｓ１８３ｂを出力して図１２（ｄ），（ｅ）に示すようにプリチャージ回路１５ｂに所定のビット線ＢＬ，ｘＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬを所定の電位にプリチャージさせる。
【０００６】
しかし、上述した読み出し方法では、内部タイミング制御回路１８ｂがタイミング信号Ｓ１４をタイミング線ＴＬを介して受信した後に、ダミーメモリセルＤＭＣに接続されたダミービット線ＤＢＬ，ｘＤＢＬをプリチャージするのでプリチャージの開始時間が遅く、そのためサイクル時間が長いという問題点があった。
【０００７】
また、メモリセルＭＣのワード線ＷＬを不活性化するのが遅いために、メモリセルＭＣのビット線ＢＬ，ｘＢＬが毎サイクルにおいて電源電圧Ｖｃｃから基準電位ＧＮＤまでプリチャージおよびディスチャージを繰り返すために、余分な電力を消費してしまうという問題点があった。
【０００８】
ところで、メモリのサイクル時間を短縮するために、ワード線ドライバに近接した位置において終端を有するように折り返されたワード線に、コアセルのＲＣ遅延を近似するためのダミーメモリセルが接続されたメモリ回路が知られている（例えば、特許文献１参照）。
【０００９】
また、メモリセルに隣接して、重複列およびパディング列が形成されたメモリシステムが知られている（例えば、特許文献２参照）。
【００１０】
【特許文献１】
特表２００１−５２１２６２号公報
【特許文献２】
特開２００１−３５１３８５号公報
【００１１】
【発明が解決しようとする課題】
例えば特許文献１に示すメモリ回路では、ダミーメモリセルが、ワード線ドライバに近接した位置において終端を有するように折り返されたワード線に接続され、ダミーメモリセルに接続されたワード線に伴うＲＣ遅延時間により標準の遅延時間を設定しており、その標準の遅延時間に基づいて読み出し処理を行っているが、ダミーメモリセルに接続されたダミービット線のプリチャージ等を制御しておらず、プリチャージによるサイクル時間の改善は行っていない。
【００１２】
例えば特許文献２に示すメモリシステムでは、重複列およびパディング列によるタイミング信号（自己計測制御信号とも言う）に基づいてセンス増幅器のオン状態を制御しているが、その自己計測制御信号は重複列およびパディング列からプリデコーダに長距離の信号線を介して入力される。その信号線の距離に起因して遅延が起こりサイクル時間が長いという問題点がある。
【００１３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、ダミーメモリセルによりタイミング信号を生成する半導体記憶装置において、読み出しのサイクル時間を、ダミーメモリセルに接続されたダミービット線のプリチャージ時間に依存することなく短縮できる半導体記憶装置、および半導体記憶装置の読み出し方法を提供することにある。
【００１４】
また、本発明の他の目的は、ビット線のプリチャージおよびディスチャージによる消費電力を抑えることができる半導体記憶装置、および半導体記憶装置の読み出し方法を提供することにある。
【００１５】
【課題を解決するための手段】
前記目的を達成するために、本発明の第１の観点は、ワード線および一対の第１のビット線に接続された第１のメモリセルと、ワード線および一対の第２のビット線に接続された第２のメモリセルと、少なくとも、前記ワード線を共通のタイミングで活性化させるワード線ドライバとを有し、前記第１のメモリセルからデータの読み出しを行う場合には、前記第２のメモリセルに接続された前記第２のビット線のレベルに応じて、前記データの読み出しのタイミングを決定する半導体記憶装置であって、前記ワード線ドライバは、前記一対の第２のビット線の電位差が予め設定された値になると、少なくとも前記第２のメモリセルに接続された前記ワード線を不活性化させて前記第２のメモリセルに接続された前記第２のビット線の所定の電位へのプリチャージを行う。
【００１６】
本発明の第１の観点によれば、第１のメモリセルからデータの読み出しを行う場合には、第２のメモリセルに接続された第２のビット線のレベルに応じて、データの読み出しのタイミングを決定する。
ワード線ドライバでは、一対の第２のビット線の電位差が予め設定された値になると、少なくとも第２のメモリセルに接続された前記ワード線を不活性化させて第２のメモリセルに接続された第２のビット線の所定の電位へのプリチャージを行う。
【００１７】
さらに、前記目的を達成するために、本発明の第２の観点は、ワード線および一対の第１のビット線に接続されている第１のメモリセルと、前記第１のビット線に接続されているセンスアンプと、前記第１のビット線を所定の電位へのプリチャージを行う第１のプリチャージ回路と、前記ワード線および一対の第２のビット線に接続されている第２のメモリセルと、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第１の比較部と、前記ワード線および前記一対の第２のビット線に接続され、少なくとも前記ワード線の電位に基づいて前記第２のビット線の所定の電位へのプリチャージを行うワード線ドライバと、前記第１のビット線および前記第２のビット線がプリチャージした状態で前記ワード線ドライバに前記ワード線を活性化させて前記第１のビット線および前記第２のビット線をディスチャージさせ、前記一対の第２のビット線の電位差が前記予め設定された値になると前記第１の比較部から出力されるタイミング信号に基づいて前記センスアンプに前記第１のビット線の電位差を検出させた後、前記第１のプリチャージ回路に前記第１のビット線を所定の電位へのプリチャージを行わせる制御回路とを有し、前記ワード線ドライバは、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第２の比較部と、少なくとも前記第２の比較部が生成したタイミング信号に基づいて前記第２のメモリセルに接続された前記ワード線を不活性化するワード線制御部と、前記ワード線が不活性化した場合に前記第２のメモリセルに接続された一対の前記第２のビット線の所定の電位へのプリチャージを行う第２のプリチャージ回路とを含む。
【００１８】
さらに、前記目的を達成するために、本発明の第３の観点は、第１のワード線および一対の第１のビット線に接続されている第１のメモリセルと、前記第１のビット線に接続されているセンスアンプと、前記第１のビット線を所定の電位へのプリチャージを行う第１のプリチャージ回路と、前記第１のワード線に接続され、前記第１のワード線の活性化および不活性化を行う第１のワード線ドライバと、第２のワード線および一対の第２のビット線に接続されている第２のメモリセルと、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第１の比較部と、前記第２のワード線および前記一対の第２のビット線に接続され、少なくとも前記第２のワード線の電位に基づいて前記第２のビット線の所定の電位へのプリチャージを行う第２のワード線ドライバと、前記第１のビット線および前記第２のビット線がプリチャージした状態で前記第１および第２のワード線ドライバに前記第１および第２のワード線を活性化させて前記第１のビット線および前記第２のビット線をディスチャージさせ、前記一対の第２のビット線の電位差が前記予め設定された値になると前記第１の比較部から出力されるタイミング信号に基づいて前記センスアンプに前記第１のビット線の電位差を検出させた後、前記第１のプリチャージ回路に前記第１のビット線を所定の電位へのプリチャージを行わせる制御回路とを有し、前記第２のワード線ドライバは、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第２の比較部と、少なくとも前記第２の比較部が生成したタイミング信号に基づいて前記第２のメモリセルに接続された前記第２のワード線を不活性化するワード線制御部と、前記第２のワード線が不活性化した場合に前記第２のメモリセルに接続された一対の前記第２のビット線の所定の電位へのプリチャージを行う第２のプリチャージ回路とを含む。
【００１９】
さらに、前記目的を達成するために、本発明の第４の観点は、ワード線および一対の第１のビット線に接続された第１のメモリセルと、ワード線および一対の第２のビット線に接続された第２のメモリセルと、少なくとも、前記ワード線を共通のタイミングで活性化させるワード線ドライバとを有する半導体記憶装置の読み出し方法であって、前記第１のメモリセルからデータの読み出しを行う場合には、前記第２のメモリセルに接続された前記第２のビット線のレベルに応じて、前記データの読み出しのタイミングを決定し、前記一対の第２のビット線の電位差が予め設定された値になると、前記ワード線ドライバが、少なくとも前記第２のメモリセルに接続された前記ワード線を不活性化させて前記第２のメモリセルに接続された前記第２のビット線の所定の電位へのプリチャージを行う。
【００２０】
【発明の実施の形態】
図１は、本発明に係る半導体記憶装置の第１実施形態を示すブロック図である。
本実施形態に係る半導体記憶装置１は、ダミーメモリセルを有し、メモリセルからデータの読み出しを行う場合には、ダミーメモリセルに接続されたダミービット線のレベル（電位とも言う）に応じてデータの読み出しのタイミングを決定する。
詳細には、ディスチャージ時にダミーメモリセルに接続されたダミービット線の電位差が予め設定された閾値になると出力されるタイミング信号に基づいて、メモリセルからのデータの読み出しタイミングを制御し、かつワード線の活性化時間およびダミーセルが接続されたダミービット線の所定の電位へのプリチャージのタイミング開始時間を制御する。
【００２１】
本実施形態に係る半導体記憶装置１は、例えば図１に示すように、メモリセル１１、ダミーメモリセル１２、ワード線ドライバ１３、比較部１４、プリチャージ回路１５、プリデコーダ１６、パルス生成部１７、内部タイミング制御回路１８、およびセンスアンプ１９を有する。
本実施形態では例えば各構成要素が同一のＩＣ（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）チップ上に形成されている。
メモリセル１１は本発明に係る第１のメモリセルに相当し、ダミーメモリセル１２は本発明に係る第２のメモリセルに相当し、ワード線ドライバ１３は本発明に係るワード線ドライバに相当する。
【００２２】
メモリセル１１には、例えばＳＲＡＭセルやＲＯＭセル等の複数のメモリセルＭＣ１１〜ＭＣｍｎがマトリクス形状に形成され、同一列に属すメモリセルＭＣ１ｎ，…，ＭＣｍｎが一対のビット線ＢＬｎ，ｘＢＬｎに接続され、これらビット線ＢＬｎ，ｘＢＬｎはプリチャージ回路１５を介して、センスアンプ１９に接続されている。ビット線ＢＬ，ｘＢＬは本発明に係る第１のビット線に相当する。
本実施形態では、通常のメモリセル１１に加えて１列のダミーメモリセル１２、詳細にはダミーメモリセルＤＭＣ１〜ＤＭＣｍが各行毎に設けられている。
【００２３】
図２は、図１に示した半導体記憶装置のメモリセルの一具体例を示すブロック図である。
本実施形態では例えば図２に示すようにメモリセル１１がＳＲＡＭセルの場合を説明する。
例えば、メモリセルＭＣは、図２に示すように、ＰチャネルＭＯＳ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタＱ１１，Ｑ１２、ＮチャネルＭＯＳトランジスタＱ１３〜Ｑ１６により構成される。
ワード線ＷＬは、トランジスタＱ１５，Ｑ１６のゲートに接続されている。
相補的な一対のビット線ＢＬ，ｘＢＬは、トランジスタＱ１５，Ｑ１６のドレインに接続されている。
トランジスタＱ１１，Ｑ１３は電源電圧Ｖｃｃの供給ラインおよび基準電位ＧＮＤに直列に接続され、トランジスタＱ１２，Ｑ１４は電源電圧Ｖｃｃの供給ラインおよび基準電位ＧＮＤに直列に接続されている。
トランジスタＱ１１，Ｑ１３のゲートはトランジスタＱ１６のソースに接続され、トランジスタＱ１２，１４のゲートはトランジスタＱ１５のソースに接続されている。
【００２４】
ダミーメモリセル１２は、例えば図１に示すように、メモリセル１２に隣接して、メモリセル１２の１列の数と同じ数のダミーメモリセルＤＭＣ１〜ＤＭＣｍが形成されている。
ダミーメモリセル１２それぞれには、一対のダミービット線ＤＢＬ，ｘＤＢＬが接続されている。ダミービット線ＤＢＬ，ｘＤＢＬは比較部１４に接続されている。
【００２５】
図３は、図１に示したダミーメモリセルの一具体例を示すブロック図である。
ダミーメモリセル１２は、例えば図３に示すように、メモリセルＭＣとほぼ同じ構成である。相違点は図２に示すビット線ＢＬ，ｘＢＬがダミービット線ＤＢＬ，ｘＤＢＬに変更されている点と、トランジスタＱ１１のゲートが基準電位に接続され、トランジスタＱ１２のゲートが電源電圧Ｖｃｃの供給ラインに接続されている点である。
【００２６】
各行のメモリセル１１およびダミーメモリセル１２は、共通のワード線ＷＬ１，…，ＷＬｍに接続され、ワード線ドライバ１３により駆動される。
ワード線ドライバ１３とダミービット線ＤＢＬ，ｘＤＢＬは、例えば図１に示すように、メモリセル１１を介してワード線ＷＬに沿って平行に形成されたワードダミービット線ＷＤＢＬ，ｘＷＤＢＬにより接続されている。ダミービット線ＤＢＬ，ｘＤＢＬは本発明に係る第２のビット線に相当する。
【００２７】
図４は、図１に示した半導体記憶装置のワード線ドライバの機能ブロック図である。
ワード線ドライバ１３は、ダミーメモリセル１２によるタイミング信号に基づいて、ダミーメモリセル１２に接続されたワード線ＷＬの活性化時間を制御し、かつタイミング信号およびダミーメモリセル１２に接続されたワード線ＷＬの電位に基づいてダミーメモリセル１２のプリチャージ時間を制御する。
詳細には、ワード線ドライバ１３は、一対のダミービット線ＤＢＬ，ｘＤＢＬの電位差が予め設定された閾値になると、少なくともダミーメモリセル１２に接続されたワード線ＷＬを不活性化させてダミーメモリセル１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬのプリチャージを行う。
【００２８】
ワード線ドライバ１３は、例えば詳細には図４に示すように、アンドゲート１３１、インバータ１３２，１３３、プリチャージ回路１３４、および比較部１３５を有する。
アンドゲート１３１は本発明に係るワード線制御部に相当し、プリチャージ回路１３４は本発明に係るプリチャージ回路に相当し、比較部１３５は本発明に係る比較部に相当する。
【００２９】
アンドゲート１３１は、プリデコーダ１６が出力した信号Ｓ１６および比較部１３５による比較の結果に基づいて、ダミーメモリセル１２に接続されたワード線ＷＬの活性化および不活性化を制御する。
例えば、アンドゲート１３１は、比較部１３５による比較の結果、一対のダミービット線ＤＢＬ，ｘＤＢＬの電位差が予め設定された閾値Ｖｔｈｃｏｍｐ以下になると、少なくともダミーメモリセル１２に接続されたワード線ＷＬを不活性化する。
詳細にはアンドゲート１３１は、プリデコーダ１６が出力した信号Ｓ１６、および比較部１３５が出力した信号Ｓ１３５に基づいて信号Ｓ１３１を生成し、信号Ｓ１３１をインバータ１３２に出力する。
【００３０】
インバータ１３２は、アンドゲート１３１が出力した信号Ｓ１３１を論理反転し、信号Ｓ１３２としてインバータ１３３に出力する。
インバータ１３３は、インバータ１３２が出力した信号Ｓ１３２を論理反転し、信号Ｓ１３３としてワード線ＷＬに出力する。
【００３１】
プリチャージ回路１３４は、アンドゲート１３１によるダミーメモリセル１２に接続されたワード線ＷＬの活性化および不活性化に基づいて、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行う。
例えばプリチャージ回路１３４は、ワード線ＷＬが不活性化した場合、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行う。
詳細には、プリチャージ回路１３４は、インバータ１３３から出力された信号Ｓ１３３に基づいて、ダミービット線ＤＢＬ，ｘＤＢＬを所定の電位へのプリチャージおよびディスチャージを行う。
【００３２】
プリチャージ回路１３４は、例えば詳細には図４に示すように、ＰチャネルＭＯＳ（Ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタＱ１〜Ｑ３を有する。
トランジスタＱ１〜Ｑ３のゲートはワード線ＷＬに接続されている。トランジスタＱ１，２のソースは電源電圧Ｖｃｃの供給ラインに接続されている。トランジスタＱ１のドレインはダミービット線ｘＤＢＬに接続され、トランジスタＱ２のドレインはダミービット線ＤＢＬに接続されている。
トランジスタＱ３のドレインおよびソースは、ダミービット線ビットＤＢＬ，ｘＤＢＬに接続されている。
【００３３】
比較部１３５は、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの電位を比較する。詳細には、比較部１３５はダミービット線ＤＢＬ，ｘＤＢＬ、つまりワードダミービット線ＷＤＢＬ，ｘＷＤＢＬの電位差に基づいて信号Ｓ１３５を生成し、アンドゲート１３１に出力する。
比較部１３５は、例えば詳細には、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が予め設定された閾値Ｖｔｈｃｏｍｐ以下の場合には、ロウレベルの信号Ｓ１３５を出力し、閾値Ｖｔｈｃｏｍｐよりも大きい場合にはハイレベルの信号Ｓ１３５を出力する。
【００３４】
比較部１４は、タイミング線ＴＬを介して内部タイミング制御回路１８に接続されている。本実施形態ではタイミング線ＴＬは、各構成要素が図１に示すように形成される場合、比較部１４からセンスアンプ１９等を介して内部タイミング制御回路１８まで、メモリセル１１の一行の一辺長よりも長く形成されている。
比較部１４は、比較部１３５と同様に、一対のダミービット線ＤＢＬ，ｘＤＢＬの電位を比較し、電位差が予め設定された閾値Ｖｔｈｃｏｍｐ以下になるとタイミング信号Ｓ１４を生成し、内部タイミング制御回路１８に出力する。
【００３５】
プリチャージ回路１５には、ビット線ＢＬ，ｘＢＬそれぞれにプリチャージ回路ＰＣ１〜ＰＣｎが形成され、内部タイミング制御回路１８からの信号Ｓ１８３に基づいてビット線ＢＬ，ｘＢＬの所定の電位へのプリチャージを行う。
【００３６】
プリデコーダ１６は、入力アドレス信号Ａ［０］〜Ａ［ｍ］をデコードし、内部タイミング制御回路１８が出力したタイミング信号Ｓ１８２に基づいて所定のタイミングで信号Ｓ１６をワード線ドライバ１３に出力する。
【００３７】
図５は、図１に示した半導体記憶装置のパルス生成部の動作を説明するための図である。
パルス生成部１７は、例えば図５（ａ）に示すように、入力端子からハイレベルの期間ＴＨ１およびロウレベルの期間ＴＬ１の外部クロック信号ＣＫ（ＥＸＣＫとも言う）が入力されると、例えば図５（ｂ）に示すように、期間ＴＨ１よりも長いハイレベルの期間ＴＨ２、および期間ＴＬ１よりも短いロウレベルの期間ＴＨ２の内部クロック信号ＣＫ（ＩＮＴＣＫとも言う）を、信号Ｓ１７としてプリデコーダ１６および内部タイミング制御回路１８等に出力する。
外部クロック信号ＣＫおよび内部クロック信号ＣＫの繰り返し時間間隔Ｔｃは同じであり、デューティー比が異なる。
プリデコーダ１６および内部タイミング制御回路１８等は、内部クロック信号ＣＫに基づいて所定の動作を行う。
【００３８】
内部タイミング制御回路１８は、コントロール信号ＷＥの入力端子、プリチャージ回路１５、プリデコーダ１６、パルス生成部１７、およびセンスアンプ１９に接続されている。
【００３９】
内部タイミング制御回路１８は、例えば不図示のＣＰＵ等から入力端子を介して入力されたコントロール信号ＷＥをデコードし、センスアンプ１９にビット線ＢＬ，ｘＢＬ上のデータを増幅させる信号Ｓ１８１（センスアンプイネーブル信号：ＳＡＥ）を出力する。
また、内部タイミング制御回路１８は、コントロール信号ＷＥをデコードし、プリデコーダ１６およびワード線ドライバ１３にアドレス信号Ａ［０］〜［ｍ］をデコードさせてワード線ＷＬを活性化および不活性化させる信号Ｓ１８２を出力する。
また、内部タイミング制御回路１８は、プリチャージ回路１５にビット線ＢＬ，ｘＢＬのプリチャージを行わせる信号Ｓ１８３を出力する。
【００４０】
センスアンプ１９は、上述したように例えば内部タイミング制御回路１８からの信号Ｓ１８１に基づいてビット線ＢＬ，ｘＢＬ上のデータを増幅し、所定のメモリセル１２のデータをデータ信号Ｏ［ｎ］として出力端子から出力する。
データ入力時には、データ信号Ｉ［ｎ］がデータ入力端子から入力され、ビット線ＢＬ，ｘＢＬに入力される。
【００４１】
図６は、図１に示した半導体記憶装置の動作を説明するためのタイミングチャートである。図１〜６を参照しながら半導体記憶装置１の動作、特にワード線ドライバ１３の動作を中心に説明する。
【００４２】
まず、ワード線ＷＬがロウレベルで不活性状態であり、ビット線ＢＬ，ｘＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬはプリチャージされているとする。
【００４３】
時間ｔ０において、図６（ａ）に示すようにクロック信号ＣＫがハイレベルに設定されると、内部タイミング制御回路１８は、図６（ｂ）に示すようにプリチャージ回路１５にロウレベルのプリチャージイネーブル信号ＰＲＥ（Ｓ１８３）を出力する（時間ｔ１）。
【００４４】
時間ｔ２において、内部タイミング制御回路１８が、コントロール信号ＷＥに基づいて信号Ｓ１８２をプリデコーダに出力する。プリデコーダ１６およびワード線ドライバ１３は、図６（ｃ）に示すようにアドレス信号Ａ［ｍ］および信号Ｓ１８２に基づいて所定のワード線ＷＬをハイレベルに設定してワード線ＷＬを活性化させる。
詳細には、図４に示すように、アンドゲート１３１では、比較部１３５からハイレベルの信号Ｓ１３５およびプリデコーダ１６から所定のハイレベルの信号Ｓ１６が入力されると、ハイレベルの信号Ｓ１３１を出力し、インバータ１３２，１３３を介して、ワード線ＷＬをハイレベルに設定してワード線ＷＬを活性化する。
【００４５】
ワード線ＷＬが活性化されると、図６（ｄ）に示すようにダミーメモリセル１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬがディスチャージされ、図６（ｅ）に示すようにメモリセル１１に接続されたビット線ＢＬ，ｘＢＬがディスチャージされる。
【００４６】
比較部１４では、図６（ｄ）に示すように時間ｔ３において、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号としてロウレベルの信号Ｓ１４をタイミング線ＴＬを介して内部タイミング制御回路１８に出力する。内部タイミング制御回路１８ではその信号Ｓ１４が入力されると、図６（ｆ）に示すようにセンスアンプ１９にセンスネーブル信号ＳＡＥとしてハイレベルのパルス信号Ｓ１８１を出力する（時間ｔ４）。
センスアンプ１９は、パルス信号Ｓ１８１に基づいて所定のメモリセルＭＣのデータが出力された所定のビット線ＢＬ，ｘＢＬ上のデータを読み出し、図６（ｇ）に示すように信号Ｏ［ｎ］として出力する。
【００４７】
一方、時間ｔ３において、ワード線ドライバ１３の比較部１３５では、図６（ｄ）に示すように、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号としてロウレベルの信号Ｓ１３５をアンドゲート１３１に出力する。
アンドゲート１３１では、ロウレベルの信号Ｓ１３５が入力されるとロウレベルの信号Ｓ１３１を出力し、インバータ１３２，１３３により図６（ｃ）に示すように、ワード線ＷＬをロウレベルに設定してワード線ＷＬを不活性化する（時間ｔ５）。
【００４８】
ワード線ドライバ１３のプリチャージ回路１３４では、時間ｔ５において、ワード線ＷＬがロウレベルの場合には、トランジスタＱ１〜３がオン状態になり、図６（ｄ）に示すようにダミービット線ＤＢＬ，ｘＤＢＬをプリチャージする（時間ｔ６）。
【００４９】
この際、ダミービット線ＤＢＬ，ｘＤＢＬでは、ディスチャージされている時間ｔ２〜ｔ６間では、ダミービット線ＤＢＬの電位が小さくなり続け、時間ｔ６においてダミービット線ＤＢＬの電位が０となる前に所定の電位へのプリチャージが行われ電源電圧Ｖｃｃとなる。
このため本実施形態では図６（ｄ）に示すように、ダミービット線ＤＢＬを電源電圧Ｖｃｃよりも小さい電圧Ｖｓｄをプリチャージする。
【００５０】
時間ｔ７において、図６（ｂ）に示すように内部タイミング制御回路１８は、ハイレベルのプリチャージイネーブルＰＲＥ信号Ｓ１８３をプリチャージ回路１５に出力すると、プリチャージ回路１５は時間ｔ８においてビット線ＢＬ，ｘＢＬのプリチャージを行い、時間ｔ９でビット線ＢＬの電位が電源電圧Ｖｃｃに設定される。
この際、時間ｔ８においてビット線ＢＬ，ｘＢＬの電位差が０となる前に所定の電位へのプリチャージが行われ電源電圧Ｖｃｃとなる。このため、本実施形態では図６（ｅ）に示すように、ビット線ＢＬ，ｘＢＬを電源電圧Ｖｃｃよりも小さい電位差Ｖｓをプリチャージし、所定の電位にプリチャージする。
サイクル時間Ｔｃｙは、読み出し動作が始まる時間ｔ０から終了時間ｔ９である。
【００５１】
以上説明したように、本実施形態では、ワード線ＷＬおよび一対のビット線ＢＬ，ｘＢＬに接続されたメモリセル１１と、ワード線ＷＬおよび一対のダミービット線ＤＢＬ，ｘＤＢＬに接続されたダミーメモリセル１２と、少なくとも、ワード線ＷＬを共通のタイミングで活性化させるワード線ドライバ１３とを設け、メモリセル１１からデータの読み出しを行う場合には、ダミーメモリ１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬのレベルに応じて、データの読み出しのタイミングを決定し、ワード線ドライバ１３が一対のダミービット線ＤＢＬ，ｘＤＢＬの電位差が予め設定された閾値Ｖｔｈｃｏｍｐになると、少なくともダミーメモリセル１２に接続されたワード線ＷＬを不活性化させてダミーメモリセル１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行うので、ダミービット線ＤＢＬ，ｘＤＢＬのプリチャージ開始時間がビット線ＢＬ，ｘＢＬのプリチャージ開始時間より早くなり、読み出しのサイクル時間Ｔｃｙをダミーメモリセル１３のダミービット線ＤＢＬ，ｘＤＢＬのプリチャージ時間に依存することなく短縮できる。
【００５２】
詳細には、メモリセル１１に接続されたビット線ＢＬ，ｘＢＬは、内部タイミング制御回路１８を介してセンスアンプ１９によりデータの読み出しが行われた後に所定の電位へのプリチャージが行われる。一方、ダミーメモリセル１２に接続されたダミービット線ＤＢＬ，ｘＤＢＬは、ワード線ドライバ１３内の比較部１３５により、ワード線ＷＬがロウレベルになり不活性化することで、センスアンプ１９の読み出しを待たずにダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行うので、サイクル時間Ｔｃｙを短縮することができる。
【００５３】
詳細には、ワード線ドライバ１３には、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの電位を比較する比較部１３５と、比較部１３５による比較の結果に基づいてダミーメモリセル１３に接続されたワード線ＷＬの活性化および不活性化を制御するアンドゲート１３１と、アンドゲート１３１によりダミーメモリセル１２に接続されたワード線ＷＬが不活性化した場合、ダミーメモリセル１２に接続された一対のダミービット線ＤＢＬ，ｘＤＢＬの所定の電位へのプリチャージを行うプリチャージ回路１３４とを設けたので、サイクル時間Ｔｃｙを短縮することができる。
【００５４】
また、ワード線ＷＬ活性化時間を短くすることで、メモリセル１１に接続されたビット線ＢＬ，ｘＢＬならびにダミーメモリセル１３が接続されたダミービット線ＤＢＬ，ｘＤＢＬのプリチャージおよびディスチャージによる消費電力を抑えることができる。
【００５５】
図７は、本発明に係る半導体記憶装置の第２実施形態を示すブロック図である。
本実施形態に係る半導体記憶装置１ａは、第１実施形態に係る半導体記憶装置１とほぼ同様な構成であり、同じ構成要素は同じ符号を付して説明を省略する。相違点のみ説明する。
【００５６】
第１実施形態と第２実施形態の大きな相違点は、ダミーメモリセル１２用のワード線ドライバ１３と、メモリセル１１用のワード線ドライバ１３ａとを別々に設けた点である。
図７に示した半導体記憶装置１ａのダミーメモリセル１２用のワード線ドライバ１３は、図４に示すワード線ドライバ１３とほぼ同様であり、ワード線ＷＬをダミーワード線ＤＷＬに読み替えればよい。
【００５７】
図８は図７に示した半導体記憶装置１ａのワード線ドライバ１３ａの機能ブロック図である。
ワード線ドライバ１３ａは、例えば図８に示すように、アンドゲート１３１ａ、およびインバータ１３２，１３３を有する。
ワード線ドライバ１３ａと第１実施形態に係るワード線ドライバ１３との相違点は、プリチャージ回路および比較部がない点である。
また、アンドゲート１３１ａは、プリデコーダ１６からの信号Ｓ１６のみに基づいて、ワード線ＷＬの活性化および不活性化を行う。
【００５８】
半導体記憶装置１ａでは、ダミーメモリセル１２ａが、メモリセル１１に隣接して１行および１列が設けられている。詳細には例えば図７に示すように、ダミーメモリセルＤＭＣ０１〜ＤＭＣ０（ｎ＋１）が１行、およびダミーメモリセルＤＭＣ１（ｎ＋１）〜ＤＭＣｍ（ｎ＋１）が１列設けられている。
ダミーメモリセルＤＭＣ０１〜ＤＭＣ０（ｎ＋１）は、共通のダミーワード線ＤＷＬにより接続され、ワード線ドライバ１３により駆動される。
【００５９】
図９は、図７に示した半導体記憶装置１ａのダミーメモリセルの一部を拡大した機能ブロック図である。
ダミーメモリセルＤＭＣ１（ｎ＋１）〜ＤＭＣｍ（ｎ＋１）は、例えばダミーワード線ＷＬやワード線ＷＬが接続されずに、一対のダミービット線ＤＢＬ，ｘＤＢＬが共通に接続され、ワード線ＷＬは接続されていない。
第１実施形態に係るダミーメモリセルＤＭＣとの相違点は、ダミーメモリセルＤＭＣ１（ｎ＋１）〜ＤＭＣｍ（ｎ＋１）は、例えば図９に示すように、トランジスタＱ１５，Ｑ１６のゲートが基準電位に接続されている点である。
【００６０】
また、ワード線ドライバ１３とダミービット線ＤＢＬ，ｘＤＢＬは、例えば図７に示すように、ダミーメモリセルＤＭＣ０１〜ＤＭＣ０（ｎ＋１）に沿って平行に形成されたワードダミービット線ＷＤＢＬ，ｘＷＤＢＬにより接続されている。
【００６１】
図１０は、図７に示した半導体記憶装置１ａの動作を説明するためのタイミングチャートである。図７，１０を参照しながら、半導体記憶装置１ａの動作を第１実施形態と相違点を中心に説明する。
大きな相違点としては、本実施形態に係る半導体記憶装置１ａでは、メモリセル１１に接続されたワード線ＷＬと、ダミーメモリセル１２ａのダミーメモリセルＤＭＣ０１〜ＤＭＣ０（ｎ＋１）が接続されたダミー線ワード線ＤＷＬとに、別々にワード線ドライバ１３，１３ａが設けられているためにそれぞれが異なった動作を行う点である。
【００６２】
まず、ワード線ＷＬがロウレベルで不活性状態であり、ビット線ＢＬ，ｘＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬはプリチャージされているとする。
【００６３】
時間ｔ０において、図１０（ａ）に示すようにクロック信号ＣＫがハイレベルに設定されると、内部タイミング制御回路１８は、図１０（ｂ）に示すようにプリチャージ回路１５にロウレベルのプリチャージイネーブル信号ＰＲＥ（Ｓ１８３）を出力する（時間ｔ１）。
【００６４】
時間ｔ２において、内部タイミング制御回路１８が、コントロール信号ＷＥに基づいて信号Ｓ１８２をプリデコーダに出力する。プリデコーダ１６およびワード線ドライバ１３ａは、図１０（ｃ’）に示すようにアドレス信号Ａ［ｍ］および信号Ｓ１８２に基づいて所定のワード線ＷＬをハイレベルに設定してワード線ＷＬを活性化させる。
【００６５】
また、プリデコーダ１６およびワード線ドライバ１３は、図１０（ｃ）に示すようにアドレス信号Ａ［ｍ］および信号Ｓ１８２に基づいてダミーワード線ＤＷＬをハイレベルに設定してダミーワード線ＤＷＬを活性化させる。
詳細には、図４に示すように、アンドゲート１３１では、比較部１３５からハイレベルの信号Ｓ１３５およびプリデコーダ１６から所定のハイレベルの信号Ｓ１６が入力されると、ハイレベルの信号Ｓ１３１を出力し、インバータ１３２，１３３を介して、ダミーワード線ＤＷＬをハイレベルに設定する。
【００６６】
ダミ−ワード線ＤＷＬが活性化されると、図１０（ｄ）に示すようにダミーメモリセル１２に接続されたワードダミ−ビット線ＷＤＢＬ，ｘＷＤＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬがディスチャージされる。
また、ワード線ＷＬが活性化されると、図１０（ｅ）に示すようにメモリセル１１に接続されたビット線ＢＬ，ｘＢＬがディスチャージされる。
【００６７】
比較部１４では、図１０（ｄ）に示すように時間ｔ３において、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号としてロウレベルの信号Ｓ１４をタイミング線ＴＬを介して内部タイミング制御回路１８に出力する。内部タイミング制御回路１８ではその信号Ｓ１４が入力されると、図１０（ｆ）に示すようにセンスアンプ１９にセンスネーブル信号ＳＡＥとしてハイレベルのパルス信号Ｓ１８１を出力する（時間ｔ４）。
センスアンプ１９は、パルス信号Ｓ１８１に基づいて所定のメモリセルＭＣのデータが出力された所定のビット線ＢＬ，ｘＢＬ上のデータを読み出し、図１０（ｇ）に示すように信号Ｏ［ｎ］として出力する。
【００６８】
一方、時間ｔ３において、ワード線ドライバ１３の比較部１３５では、図１０（ｄ）に示すように、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号としてロウレベルの信号Ｓ１３５をアンドゲート１３１ａに出力する。
アンドゲート１３１ａでは、ロウレベルの信号Ｓ１３５が入力されるとロウレベルの信号Ｓ１３１を出力し、インバータ１３２，１３３により図１０（ｃ）に示すように、ダミ−ワード線ＤＷＬをロウレベルに設定してダミ−ワード線ＤＷＬを不活性化する（時間ｔ５）。
【００６９】
一方、比較部１４によりダミーメモリセルＤＭＣ０（ｎ＋１）〜ＤＭＣｍ（ｎ＋１）が接続されたダミ−ビット線ＤＢＬ，ｘＤＢＬの電位差が、閾値Ｖｔｈｃｏｍｐ以下であることを検出すると、タイミング信号として信号Ｓ１４をタイミング線ＴＬを介して内部タイミング制御回路１８に出力する。
内部タイミング制御回路１８では、信号Ｓ１４が入力されると信号Ｓ１８２をプリデコーダ１６に出力し、所定のワード線ドライバ１３ａに、ワード線ＷＬをロウレベルにオフ状態、つまり不活性化させる（時間ｔ５’）。
【００７０】
ワード線ドライバ１３のプリチャージ回路１３４では、時間ｔ５において、ワード線ＷＬがロウレベルの場合には、トランジスタＱ１〜３がオン状態になり、図１０（ｄ）に示すようにワードダミ−ビット線ＷＤＢＬ，ｘＷＤＢＬおよびダミービット線ＤＢＬ，ｘＤＢＬをプリチャージする（時間ｔ６）。
【００７１】
この際、ダミービット線ＤＢＬ，ｘＤＢＬでは、ディスチャージされている時間ｔ２〜ｔ６間では、ダミービット線ＤＢＬ，ｘＤＢＬの電位差が小さくなり続け、時間ｔ６においてダミービット線ＤＢＬ，ｘＤＢＬの電位差が０となる前に所定の電位へのプリチャージが行われ電源電圧Ｖｃｃとなる。
このため本実施形態では図１０（ｄ）に示すように、ダミービット線ＤＢＬ，ｘＤＢＬを電源電圧Ｖｃｃよりも小さい電位差Ｖｓｄをプリチャージする。
【００７２】
図１０（ｂ）に示すように、時間ｔ７において、内部タイミング制御回路１８は、ハイレベルのプリチャージイネーブルＰＲＥ信号Ｓ１８３をプリチャージ回路１５に出力すると、プリチャージ回路１５は時間ｔ８においてビット線ＢＬ，ｘＢＬのプリチャージを行い、時間ｔ９でビット線ＢＬの電位が電源電圧Ｖｃｃに設定される。
この際、時間ｔ８においてビット線ＢＬの電位が０となる前に所定の電位へのプリチャージが行われ電源電圧Ｖｃｃとなる。このため、本実施形態では図１０（ｅ）に示すように、ビット線ＢＬを電源電圧Ｖｃｃよりも小さい電位Ｖｓをプリチャージし、所定の電位にプリチャージする。
サイクル時間は、読み出し動作が始まる時間ｔ０から終了時間ｔ９である。
【００７３】
以上説明したように、本実施形態では、ダミーメモリセル１２用のワード線ドライバ１３と、メモリセル１１用のワード線ドライバ１３ａとを別々に設けたので、例えば既存のメモリセル１１の周囲にダミ−メモリセル１２およびワード線ドライバ１３を設けることで、メモリセル１１に変更を加えることなく実現可能である。
また、本実施形態に係る半導体記憶装置１ａでは、第１実施形態と比べて比較部が少なくすることができる。
また、ダミーワード線ＤＷＬ活性化時間を短くすることで、ダミーメモリセル１３が接続されたダミービット線ＤＢＬ，ｘＤＢＬのプリチャージおよびディスチャージによる消費電力を抑えることができる。
【００７４】
なお、本発明は本実施の形態に限られるものではなく、任意好適な種々の改変が可能である。
実施形態では、メモリセルとしてＳＲＡＭやＲＯＭ等を説明したが、この形態に限られるものではない。例えば、ダミ−メモリセルによるタイミング信号によりメモリ動作を制御する半導体記憶装置に適用できる。
【００７５】
また、実施形態ではダミーメモリセルＤＭＣをメモリセル１１に隣接して形成したが、ダミーメモリセルＤＭＣの形成位置は、この形態に限られるものではない。読み出し動作のためのタイミング信号を適切に出力することができ、ダミービット線ＤＢＬ，ｘＤＢＬのプリチャージ開始時間を制御できればよい。
【００７６】
【発明の効果】
本発明によれば、ダミーメモリセルによりタイミング信号を生成する半導体記憶装置において、読み出しのサイクル時間をダミーメモリセルに接続されたダミービット線のプリチャージ時間に依存することなく短縮できる半導体記憶装置、および半導体記憶装置の読み出し方法を提供することができる。
【００７７】
また、本発明によれば、ビット線のプリチャージおよびディスチャージによる消費電力を抑えることができる半導体記憶装置、および半導体記憶装置の読み出し方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１実施形態を示すブロック図である。
【図２】図１に示した半導体記憶装置のメモリセルの一具体例を示すブロック図である。
【図３】図１に示したダミーメモリセルの一具体例を示すブロック図である。
【図４】図１に示した半導体記憶装置のワード線ドライバの機能ブロック図である。
【図５】図１に示した半導体記憶装置のパルス生成部の動作を説明するための図である。
【図６】図１に示した半導体記憶装置の動作を説明するためのタイミングチャートである。
【図７】本発明に係る半導体記憶装置の第２実施形態を示すブロック図である。
【図８】図７に示した半導体記憶装置１ａのワード線ドライバ１３ａの機能ブロック図である。
【図９】図７に示した半導体記憶装置１ａのダミーメモリセルの一部を拡大した機能ブロック図である。
【図１０】図７に示した半導体記憶装置１ａの動作を説明するためのタイミングチャートである。
【図１１】一般的なダミーメモリセルが設けられた半導体記憶装置の機能ブロック図である。
【図１２】図１１に示した一般的な半導体記憶装置のタイミングチャートである。
【符号の説明】
１，１ａ…半導体記憶装置、１１…メモリセル、１２…ダミーメモリセル、１３，１３ａ…ワード線ドライバ、１４…比較部、１５…プリチャージ回路、１６…プリデコーダ、１７…パルス生成部、１８…内部タイミング制御回路、１９…センスアンプ、１３１…アンドゲート、１３２，１３３…インバータ、１３４…プリチャージ回路、１３５…比較部、Ａ［ｍ］…入力アドレス信号、ＢＬｎ，ｘＢＬｎ…ビット線、ＣＫ…クロック信号、ＤＢＬ，ｘＤＢＬ…ダミービット線、ＤＭＣ…ダミーメモリセル、ＤＷＬ…ダミーワード線、ＭＣ…メモリセル、ＰＣ…プリチャージ回路、Ｑ１〜Ｑ３，Ｑ１１〜１６…トランジスタ、ＴＬ…タイミング線、Ｖｃｃ…電源電圧、ＷＤＢＬ，ｘＷＤＢＬ…ワードダミービット線、ＤＷＬ…ダミーワード線、ＷＬ…ワード線。
Claims (8)
- ワード線および一対の第１のビット線に接続された第１のメモリセルと、
ワード線および一対の第２のビット線に接続された第２のメモリセルと、
少なくとも、前記ワード線を共通のタイミングで活性化させるワード線ドライバとを有し、
前記第１のメモリセルからデータの読み出しを行う場合には、前記第２のメモリセルに接続された前記第２のビット線のレベルに応じて、前記データの読み出しのタイミングを決定する半導体記憶装置であって、
前記ワード線ドライバは、前記一対の第２のビット線の電位差が予め設定された値になると、少なくとも前記第２のメモリセルに接続された前記ワード線を不活性化させて前記第２のメモリセルに接続された前記第２のビット線の所定の電位へのプリチャージを行う
半導体記憶装置。 - 前記ワード線ドライバは、前記一対の第２のビット線に接続され、前記一対の第２のビット線の電位を比較する比較部と、
前記比較部による比較の結果、前記一対の第２のビット線の電位差が予め設定された値になると、少なくとも前記第２のメモリセルに接続された前記ワード線を不活性化するワード線制御部と、
前記ワード線制御部により前記第２のメモリセルに接続されたワード線が不活性化した場合、前記第２のメモリセルに接続された一対の第２のビット線の所定の電位へのプリチャージを行うプリチャージ回路とを含む請求項１に記載の半導体記憶装置。 - 前記ワード線には、前記第１のメモリセル、前記第２のメモリセル、および前記ワード線ドライバが共通に接続され、
前記ワード線ドライバは、前記ワード線を共通のタイミングで活性化させ、前記一対の第２のビット線の電位差が予め設定された値になると、前記第１および第２のメモリセルに接続された前記ワード線を不活性化させて前記第２のメモリセルに接続された前記第２のビット線の所定の電位へのプリチャージを行う請求項１に記載の半導体記憶装置。 - ワード線および一対の第１のビット線に接続されている第１のメモリセルと、
前記第１のビット線に接続されているセンスアンプと、
前記第１のビット線を所定の電位へのプリチャージを行う第１のプリチャージ回路と、
前記ワード線および一対の第２のビット線に接続されている第２のメモリセルと、
前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第１の比較部と、
前記ワード線および前記一対の第２のビット線に接続され、少なくとも前記ワード線の電位に基づいて前記第２のビット線の所定の電位へのプリチャージを行うワード線ドライバと、
前記第１のビット線および前記第２のビット線がプリチャージした状態で前記ワード線ドライバに前記ワード線を活性化させて前記第１のビット線および前記第２のビット線をディスチャージさせ、前記一対の第２のビット線の電位差が前記予め設定された値になると前記第１の比較部から出力されるタイミング信号に基づいて前記センスアンプに前記第１のビット線の電位差を検出させた後、前記第１のプリチャージ回路に前記第１のビット線を所定の電位へのプリチャージを行わせる制御回路とを有し、
前記ワード線ドライバは、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第２の比較部と、
少なくとも前記第２の比較部が生成したタイミング信号に基づいて前記第２のメモリセルに接続された前記ワード線を不活性化するワード線制御部と、
前記ワード線が不活性化した場合に前記第２のメモリセルに接続された一対の前記第２のビット線の所定の電位へのプリチャージを行う第２のプリチャージ回路とを含む半導体記憶装置。 - 第１のワード線および一対の第１のビット線に接続されている第１のメモリセルと、
前記第１のビット線に接続されているセンスアンプと、
前記第１のビット線を所定の電位へのプリチャージを行う第１のプリチャージ回路と、
前記第１のワード線に接続され、前記第１のワード線の活性化および不活性化を行う第１のワード線ドライバと、
第２のワード線および一対の第２のビット線に接続されている第２のメモリセルと、
前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第１の比較部と、
前記第２のワード線および前記一対の第２のビット線に接続され、少なくとも前記第２のワード線の電位に基づいて前記第２のビット線の所定の電位へのプリチャージを行う第２のワード線ドライバと、
前記第１のビット線および前記第２のビット線がプリチャージした状態で前記第１および第２のワード線ドライバに前記第１および第２のワード線を活性化させて前記第１のビット線および前記第２のビット線をディスチャージさせ、前記一対の第２のビット線の電位差が前記予め設定された値になると前記第１の比較部から出力されるタイミング信号に基づいて前記センスアンプに前記第１のビット線の電位差を検出させた後、前記第１のプリチャージ回路に前記第１のビット線を所定の電位へのプリチャージを行わせる制御回路とを有し、
前記第２のワード線ドライバは、前記一対の第２のビット線の電位を比較し、電位差が予め設定された値になるとタイミング信号を生成する第２の比較部と、
少なくとも前記第２の比較部が生成したタイミング信号に基づいて前記第２のメモリセルに接続された前記第２のワード線を不活性化するワード線制御部と、
前記第２のワード線が不活性化した場合に前記第２のメモリセルに接続された一対の前記第２のビット線の所定の電位へのプリチャージを行う第２のプリチャージ回路とを含む半導体記憶装置。 - ワード線および一対の第１のビット線に接続された第１のメモリセルと、ワード線および一対の第２のビット線に接続された第２のメモリセルと、少なくとも、前記ワード線を共通のタイミングで活性化させるワード線ドライバとを有する半導体記憶装置の読み出し方法であって、
前記第１のメモリセルからデータの読み出しを行う場合には、前記第２のメモリセルに接続された前記第２のビット線のレベルに応じて、前記データの読み出しのタイミングを決定し、
前記一対の第２のビット線の電位差が予め設定された値になると、前記ワード線ドライバが、少なくとも前記第２のメモリセルに接続された前記ワード線を不活性化させて前記第２のメモリセルに接続された前記第２のビット線の所定の電位へのプリチャージを行う半導体記憶装置の読み出し方法。 - 前記一対の第２のビット線に接続された前記ワード線ドライバ内の比較部が、前記一対の第２のビット線の電位を比較し、前記比較部による比較の結果、前記一対の第２のビット線の電位差が予め設定された値になると、前記第２のメモリセルに接続された前記ワード線ドライバ内のワード線制御部が前記ワード線を不活性化し、
前記ワード線制御部により前記第２のメモリセルに接続されたワード線が不活性化した場合、前記ワード線ドライバ内のプリチャージ回路が前記第２のメモリセルに接続された一対の第２のビット線の所定の電位へのプリチャージを行う請求項６に記載の半導体記憶装置の読み出し方法。 - 前記ワード線には、前記第１のメモリセル、前記第２のメモリセル、および前記ワード線ドライバが共通に接続され、
前記ワード線ドライバが、前記ワード線を共通のタイミングで活性化させ、前記一対の第２のビット線の電位差が予め設定された値になると、前記第１および第２のメモリセルに接続された前記ワード線を不活性化させて前記第２のメモリセルに接続された前記第２のビット線の所定の電位へのプリチャージを行う請求項６に記載の半導体記憶装置の読み出し方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003192396A JP2005025896A (ja) | 2003-07-04 | 2003-07-04 | 半導体記憶装置、および半導体記憶装置の読み出し方法 |
| TW093120085A TWI248615B (en) | 2003-07-04 | 2004-07-02 | Semiconductor memory device and method for reading from semiconductor memory device |
| US10/561,965 US7376028B2 (en) | 2003-07-04 | 2004-07-05 | Semiconductor memory device and method for reading semiconductor memory device |
| CN200480025383A CN100585736C (zh) | 2003-07-04 | 2004-07-05 | 半导体存储装置和读取半导体存储装置的方法 |
| KR1020057025481A KR101054801B1 (ko) | 2003-07-04 | 2004-07-05 | 반도체기억장치 및 반도체기억장치의 독출방법 |
| PCT/JP2004/009885 WO2005004165A1 (ja) | 2003-07-04 | 2004-07-05 | 半導体記憶装置、および半導体記憶装置の読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003192396A JP2005025896A (ja) | 2003-07-04 | 2003-07-04 | 半導体記憶装置、および半導体記憶装置の読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005025896A true JP2005025896A (ja) | 2005-01-27 |
Family
ID=33562401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003192396A Pending JP2005025896A (ja) | 2003-07-04 | 2003-07-04 | 半導体記憶装置、および半導体記憶装置の読み出し方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7376028B2 (ja) |
| JP (1) | JP2005025896A (ja) |
| KR (1) | KR101054801B1 (ja) |
| CN (1) | CN100585736C (ja) |
| TW (1) | TWI248615B (ja) |
| WO (1) | WO2005004165A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344303A (ja) * | 2005-06-09 | 2006-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100946752B1 (ko) | 2006-08-17 | 2010-03-11 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 메모리 및 시스템 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101617371B (zh) | 2007-02-16 | 2014-03-26 | 莫塞德技术公司 | 具有多个外部电源的非易失性半导体存储器 |
| US8885392B1 (en) * | 2009-02-27 | 2014-11-11 | Altera Corporation | RAM/ROM memory circuit |
| US9030884B2 (en) * | 2011-04-06 | 2015-05-12 | Micron Technology, Inc. | Method and apparatus for pre-charging data lines in a memory cell array |
| US8934308B2 (en) | 2011-10-14 | 2015-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tracking bit cell |
| JP2017174484A (ja) * | 2016-03-25 | 2017-09-28 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2838425B2 (ja) * | 1990-01-08 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH06349280A (ja) | 1993-06-11 | 1994-12-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH09128958A (ja) * | 1995-11-01 | 1997-05-16 | Sony Corp | 半導体メモリ装置 |
| JP4039532B2 (ja) * | 1997-10-02 | 2008-01-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5999482A (en) | 1997-10-24 | 1999-12-07 | Artisan Components, Inc. | High speed memory self-timing circuitry and methods for implementing the same |
| US6212117B1 (en) | 2000-06-07 | 2001-04-03 | Hitachi Ltd. | Duplicate bitline self-time technique for reliable memory operation |
| US7242609B2 (en) * | 2005-09-01 | 2007-07-10 | Sony Computer Entertainment Inc. | Methods and apparatus for low power SRAM |
-
2003
- 2003-07-04 JP JP2003192396A patent/JP2005025896A/ja active Pending
-
2004
- 2004-07-02 TW TW093120085A patent/TWI248615B/zh not_active IP Right Cessation
- 2004-07-05 US US10/561,965 patent/US7376028B2/en not_active Expired - Fee Related
- 2004-07-05 KR KR1020057025481A patent/KR101054801B1/ko not_active IP Right Cessation
- 2004-07-05 WO PCT/JP2004/009885 patent/WO2005004165A1/ja active Application Filing
- 2004-07-05 CN CN200480025383A patent/CN100585736C/zh not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006344303A (ja) * | 2005-06-09 | 2006-12-21 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| KR100946752B1 (ko) | 2006-08-17 | 2010-03-11 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 메모리 및 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070109895A1 (en) | 2007-05-17 |
| KR101054801B1 (ko) | 2011-08-05 |
| US7376028B2 (en) | 2008-05-20 |
| CN1846277A (zh) | 2006-10-11 |
| WO2005004165A1 (ja) | 2005-01-13 |
| KR20060028707A (ko) | 2006-03-31 |
| WO2005004165B1 (ja) | 2005-03-17 |
| TW200525544A (en) | 2005-08-01 |
| CN100585736C (zh) | 2010-01-27 |
| TWI248615B (en) | 2006-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100381968B1 (ko) | 고속동작용디램 | |
| US7298660B2 (en) | Bit line sense amplifier control circuit | |
| US7560976B2 (en) | Method of operating a semiconductor device and the semiconductor device | |
| US7379378B2 (en) | Over driving control signal generator in semiconductor memory device | |
| KR970001699B1 (ko) | 자동프리차아지기능을 가진 동기식 반도체메모리장치 | |
| JP3894273B2 (ja) | 同期式メモリ装置 | |
| KR100557590B1 (ko) | 반도체 메모리 장치의 오토 리프레시 제어회로 | |
| JP2004039204A (ja) | ワードライン駆動回路 | |
| US7170805B2 (en) | Memory devices having bit line precharge circuits with off current precharge control and associated bit line precharge methods | |
| KR100297717B1 (ko) | 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리 | |
| JP2005025896A (ja) | 半導体記憶装置、および半導体記憶装置の読み出し方法 | |
| US6930952B2 (en) | Method of reading memory device in page mode and row decoder control circuit using the same | |
| KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
| US6580656B2 (en) | Semiconductor memory device having memory cell block activation control circuit and method for controlling activation of memory cell blocks thereof | |
| US20050128833A1 (en) | Semiconductor memory device having access time control circuit | |
| KR0142405B1 (ko) | 최소 라스 액티브구간을 보장하는 자동 프리차아지기능을 가진 동기식 반도체메모리장치 | |
| KR0172431B1 (ko) | 저전력 소비용 반도체 메모리장치 | |
| KR20010104901A (ko) | 데이터 출력 시간을 단축할 수 있는 동기형 집적 회로메모리 장치 | |
| KR100560943B1 (ko) | 센스 앰프의 구동 회로 | |
| KR100520173B1 (ko) | 어드레스 홀드 타임 제어 회로 | |
| KR20240038619A (ko) | 메모리 장치 및 그 프리차지 방법 | |
| JP2023088805A (ja) | 半導体装置 | |
| KR100554132B1 (ko) | 출력 버퍼 회로 | |
| KR930006633B1 (ko) | 데이타 출력장치 | |
| KR19980069481A (ko) | 고속 메모리 장치용 섹션 워드라인 구동 펄스생성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081216 |