WO2005004165A1 - 半導体記憶装置、および半導体記憶装置の読み出し方法 - Google Patents

半導体記憶装置、および半導体記憶装置の読み出し方法 Download PDF

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WO2005004165A1
WO2005004165A1 PCT/JP2004/009885 JP2004009885W WO2005004165A1 WO 2005004165 A1 WO2005004165 A1 WO 2005004165A1 JP 2004009885 W JP2004009885 W JP 2004009885W WO 2005004165 A1 WO2005004165 A1 WO 2005004165A1
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Shunsaku Tokito
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Sony Corporation
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    • G—PHYSICS
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Definitions

  • the present invention relates to a semiconductor memory device for reading data from a memory cell based on a timing signal from a dummy memory cell, for example, and a method for reading a semiconductor memory device.
  • SRAMs Static Random Access Memory
  • ROMs Read Only Memory
  • FIG. 11 is a functional block diagram of a semiconductor memory device provided with a general dummy memory cell.
  • FIGS. 12A to 12G are timing charts of the semiconductor memory device shown in FIG. With reference to FIGS. 11 and 12A to G, a read operation of a semiconductor memory device such as an SRAM or ROM provided with a general dummy memory cell DMC will be briefly described.
  • the signal S 182 b is output to the predecoder 16 by the internal timing control circuit 18 b.
  • a predetermined read line WL is activated by the predecoder 16 and the word line driver 13 as shown in FIG. 12C, as shown in FIG. 12E, the bit lines BL and XBL ( XBL indicates the inversion of BL), and the dummy bit lines DBL and xDBL connected to the dummy memory cell DMC are discharged as shown in FIG. 12D.
  • the comparing unit 14 compares the potentials of the dummy bit lines DBL and xDBL as shown in FIG. 12D, and for example, when the potential difference is equal to or less than a predetermined threshold Vthcomp,
  • the signal S14 is output to the internal timing control circuit 18b via the timing line TL as a switching signal.
  • the timing line TL connects one row of the memory cell 11 from the comparing unit 14 to the internal timing control circuit 18 via the sense amplifier 19 and the like. Is formed to be longer than one side length.
  • the internal timing control circuit 18 b outputs a pulse signal S 18 1 b based on the signal S 14 input via the timing line TL as shown in FIG. 12F, as shown in FIG.
  • the sense amplifier 19 After causing the sense amplifier 19 to read data from a predetermined memory cell MC via the bit lines BL and xBL, it outputs a signal S182b to output a predecoder as shown in FIG. Inactivate the word line WL to 16 and the word line driver 13 b, output the signal S 183 b, and set the predetermined bit to the precharge circuit 15 b as shown in FIGS. 12D and E.
  • the lines BL and xBL and the dummy bit lines DBL and xDBL are precharged to a predetermined potential.
  • the dummy bit line DB L connected to the dummy memory cell DMC, xDB L is precharged, so the start time of precharging is slow, and therefore the cycle time is long.
  • the inactivation of the word / line WL of the memory cell MC is slow, Since the bit lines BL and xBL of the cell MC repeatedly precharge and discharge from the power supply voltage Vcc to the reference potential GND in each cycle, there is a problem that extra power is consumed.
  • Japanese Patent Application Laid-Open Publication No. 2001-152212 discloses that, in order to reduce the memory cycle time, a word line folded back so as to have a termination at a position close to the word line driver has a core cell.
  • a memory circuit to which a dummy memory cell for approximating an RC delay is connected is disclosed.
  • Japanese Patent Application Publication No. 2001-521262 discloses a memory system in which an overlapping column and a padding column are formed adjacent to a memory cell.
  • a dummy memory cell is connected to a folded lead line having an end at a position close to a lead line driver, and is connected to the dummy memory cell.
  • the standard delay time is set by the RC delay time associated with the above, and the read processing is performed based on the standard delay time.However, by controlling the precharge of the dummy bit line connected to the dummy memory cell, etc. No, the cycle time has not been improved by precharging.
  • the on-state of the sense amplifier is controlled based on a timing signal (also referred to as a self-measurement control signal) based on an overlapping column and a padding column.
  • the signal is input from the overlapping column and the padding column to the predecoder via a long-distance signal line. Since the length of this signal line is large, the wiring resistance generated in the signal line is large, and the stray capacitance generated between the wiring and the interlayer film is large, so that the CR time constant generated by this is large. As a result, the signal transmission characteristics, especially the rise and fall of the pulse waveform, are delayed, which affects signal transmission. That is, there is a problem that a delay occurs due to the distance of the signal line and a cycle time is long.
  • An object of the present invention is to provide a semiconductor memory device that generates a timing signal by using a dummy memory cell, wherein a read cycle time can be reduced without depending on a precharge time of a dummy bit line connected to the dummy memory cell.
  • a storage device and a method for reading a semiconductor storage device are provided.
  • Another object of the present invention is to provide precharging and discharging of bit lines.
  • An object of the present invention is to provide a semiconductor memory device capable of suppressing power consumption due to the above, and a method for reading the semiconductor memory device.
  • a first data holding circuit identified by driving a control line and a first data supply line and a first data holding circuit identified by driving a control line and a second data supply line, (1) Detects the output level of the second data holding circuit and the second data holding circuit provided adjacent to the data holding circuit, and generates a timing signal according to the result of comparison between the detection result and the threshold value And a drive circuit that drives the first control line according to a timing signal of the comparator when reading data from the first data holding circuit.
  • a first data holding circuit specified by driving a first control line and a first data supply line and a first data holding circuit specified by driving a second control line and a second data supply line -The output level of the second data holding circuit and the second data holding circuit provided at a position adjacent to the first data holding circuit are detected, and a timing signal is generated according to the result of comparison between the detection result and the threshold value.
  • a second comparator circuit for detecting the ⁇ ⁇ and comparing the detection result with a threshold value and generating a second timing signal according to the result; and a second comparator for reading data from the first data holding circuit. 2nd according to the timing signal of And a second driving circuit for driving the control line.
  • a third aspect of the present invention is directed to a first memory cell connected to a memory cell line and a pair of first bit lines, and a second memory cell connected to a word line and a pair of second bit lines.
  • a read line that activates the read line at a common timing; and when reading data from the first memory cell, the read line is connected to the second memory cell.
  • a semiconductor memory device that determines the data read timing according to the level of the second bit line, wherein the word line driver has a potential difference between the pair of second bit lines set in advance. To the value Then, at least the word line connected to the second memory cell is inactivated, and the second bit line connected to the second memory cell is precharged to a predetermined potential.
  • the data when data is read from the first memory cell, the data is read according to the level of the second bit line connected to the second memory cell. Determine the read timing.
  • the word line driver when the potential difference between the pair of second bit lines reaches a preset value, at least the word line connected to the second memory cell is deactivated and connected to the second memory cell. Then, the second bit line is precharged to a predetermined potential.
  • a first memory cell connected to a connected line and a pair of first bit lines; a sense amplifier connected to the first bit line; A first precharge circuit for precharging the first bit line to a predetermined potential; a second memory cell connected to the word line and the pair of second bit lines; A first comparing unit that compares the potentials of the second bit lines and generates a timing signal when the potential difference reaches a preset value, and is connected to the read line and the pair of second bit lines; A lead line driver for precharging the second bit line to a predetermined potential based on at least the potential of the word line; and a state in which the first bit line and the second bit line are precharged.
  • the first bit line is activated to discharge the first bit line and the second bit line, and when the potential difference between the pair of second bit lines reaches the preset value, After causing the sense amplifier to detect the potential difference of the first bit line based on the timing signal output from the first comparison unit, the first precharge circuit connects the first bit line to a predetermined voltage.
  • a control circuit for precharging to a potential wherein the word line driver compares the potentials of the pair of second bit lines and generates a timing signal when the potential difference reaches a preset value.
  • a second comparison unit a word line control unit that inactivates the read line connected to the second memory cell based on at least a timing signal generated by the second comparison unit; and a read line.
  • a second precharge circuit for precharging the pair of second bit lines connected to the second memory cell to a predetermined potential when the memory cell is inactivated.
  • a first memory cell connected to a first word line and a pair of first bit lines, and a sense amplifier connected to the first bit line.
  • a first precharge circuit for precharging the first bit line to a predetermined potential; and a first precharge circuit connected to the first word line, for activating and deactivating the first word line. Comparing the potentials of the first word line driver, the second memory cell connected to the second word line and the pair of second bit lines, and the pair of second bit lines.
  • a first comparison unit that generates a timing signal when the potential difference reaches a preset value; and a second word line and the pair of second bit lines, which are connected to at least the second word.
  • the second bit line is pre-charged to a predetermined potential based on the potential of the line.
  • the first bit line and the second bit line are discharged.
  • the first precharge circuit sets the first bit line to a predetermined potential.
  • a control circuit for performing precharging wherein the second word line driver compares the potentials of the pair of second bit lines and generates a timing signal when a potential difference reaches a preset value.
  • Second comparison part At least based on a timing signal generated by the second comparison unit, a second line control unit for inactivating the second line connected to the second memory cell; The second lead has been deactivated
  • a second precharge circuit for precharging the pair of second bit lines connected to the second memory cell to a predetermined potential.
  • a first memory cell connected to a read line and a pair of first bit lines, and a second memory cell connected to the read line and a pair of second bit lines are provided.
  • at least a read line driver for activating the word line at a common timing the method comprising: reading data from the first memory cell; The data read timing is determined according to the level of the second bit line connected to the second memory cell, and the potential difference between the pair of second bit lines becomes a preset value.
  • the word line driver inactivates at least the read line connected to the second memory cell and sets a predetermined value of the second bit line connected to the second memory cell. Performing a pre-charge to the potential.
  • FIG. 1 is a block diagram showing a first embodiment of the semiconductor memory device according to the present invention.
  • FIG. 2 is a cell circuit diagram showing a specific example of a memory cell of the semiconductor memory device shown in FIG.
  • FIG. 3 is a cell circuit diagram showing a specific example of the dummy memory cell shown in FIG.
  • FIG. 4 is a functional circuit diagram of a lead line driver of the semiconductor memory device shown in FIG. 5A and 5B are waveform diagrams for explaining the operation of the pulse generator of the semiconductor memory device shown in FIG.
  • 6A to 6G are timing charts for explaining the operation of the semiconductor memory device shown in FIG.
  • FIG. 7 is a block diagram showing a second embodiment of the semiconductor memory device according to the present invention.
  • FIG. 8 is a functional circuit diagram of the word line driver of the semiconductor memory device shown in FIG.
  • FIG. 9 is an enlarged view of a part of the dummy memory cell of the semiconductor memory device shown in FIG. It is a circuit diagram.
  • FIGS. 1OA to 1G are timing charts for explaining the operation of the semiconductor memory device shown in FIG.
  • FIG. 11 is a functional block diagram of a semiconductor memory device provided with a general dummy memory cell.
  • FIGS. 12A to 12G are timing charts of the general semiconductor memory device shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram showing a first embodiment of the semiconductor memory device according to this effort.
  • the semiconductor storage device 1 according to the present embodiment has a dummy memory cell, and when data is read from the memory cell, the level (also referred to as a potential) of a dummy bit line connected to the dummy memory cell The data read timing is determined according to the timing.
  • the timing of reading data from the memory cell is controlled based on a timing signal output when the potential difference of the dummy bit line connected to the dummy memory cell at the time of discharge becomes a predetermined threshold value, and It controls the line activation time and the timing start time of the precharge to the predetermined potential of the dummy bit line to which the dummy cell is connected.
  • a semiconductor memory device 1 includes a memory cell 11, a dummy memory cell 12, a word line driver 13, a comparator 14, a precharge circuit 15, a predecoder. It has a pulse generator 17, an internal timing control circuit 18, and a sense amplifier 19.
  • each component is formed on the same IC (integrated circuit) chip.
  • the memory cell 11 corresponds to the first memory cell according to the present invention
  • the dummy memory cell 12 corresponds to the second memory cell according to the present invention
  • the read line driver 13 corresponds to the word line driver according to the present invention. I do.
  • a plurality of memory cells MC 1 l to MCmn such as SRAM cells and ROM cells, are formed in a matrix shape in the memory cell 11, and memory cells MC ln,..., MCmn belonging to the same column are connected to a pair of bit lines BL. n, xBLn, and these bit lines BLn, xBLn are connected to the sense amplifier 19 via the precharge circuit 15.
  • a pair of bit lines BL and an inverted bit line xBL correspond to a first bit line according to the present invention.
  • dummy memory cells (DMC 1, DMC 2, ⁇ ⁇ -DMCm) are provided for each row in addition to the normal memory cells 11, and as a result, one column of dummy memory cells (DMC 1 to DMCm) 12 are configured.
  • FIG. 2 is a cell circuit diagram showing a specific example of a memory cell of the semiconductor memory device shown in FIG.
  • the memory cell MC includes P-channel MOS (metal oxide semiconductor) transistors Q11 and Q12, and N-channel MOS transistors Q13 to Q16.
  • MOS metal oxide semiconductor
  • Word line WL is connected to the gates of transistors Q15 and Q16.
  • a pair of complementary bit lines BL and xBL are connected to the drains of transistors Q15 and Q16.
  • the transistors Q 11 and Q 13 are connected to the supply line of the power supply voltage V c c and the reference potential G N
  • the transistors Q12 and Q14 are connected in series to the supply line of the power supply voltage Vcc and the reference potential GND.
  • the gates of transistors Q11 and Q13 are connected to the source of transistor Q16.
  • the gates of the transistors Q12 and Q14 are connected to the source of the transistor Q15.
  • the same number of dummy memory cells DMC1 to DMCm as the number of columns of the memory cell 12 are formed adjacent to the memory cell 12.
  • Each of the dummy memory cells 12 is connected to a pair of dummy bit lines DB L and xDBL.
  • the dummy bit lines DBL and xDBL are connected to the comparison unit 14.
  • FIG. 3 is a cell circuit diagram showing a specific example of the dummy memory cell shown in FIG.
  • the dummy memory cell 12 has substantially the same configuration as the memory cell MC, for example, as shown in FIG. The difference is that the bit lines BL and XBL shown in FIG. 2 are changed to dummy bit lines DB L and xDB L, the gate of the transistor Q 11 is connected to the reference potential, and the gate of the transistor Q 12 is This is the point connected to the supply line of the voltage Vcc.
  • the memory cells 11 and the dummy memory cells 12 in each row are connected to a common word line WL 1,..., WLm, and are driven by a word line driver 13.
  • the word line driver 13 and the dummy bit lines DBL and xDBL are connected by the memory dummy bit lines WDBL and xWDB L formed in parallel along the memory line WL via the memory cell 11 as shown in FIG. 1, for example. Have been.
  • the dummy bit lines DBL, xDBL correspond to a second bit line according to the present invention.
  • FIG. 4 is a functional circuit diagram of the word line driver of the semiconductor memory device shown in FIG. 1.
  • the word line driver 13 is connected to the word line WL connected to the dummy memory cell 12 based on a timing signal from the dummy memory cell 12. And the precharge time of the dummy memory cell 12 is controlled based on the timing signal and the potential of the read line WL connected to the dummy memory cell 12. More specifically, when the potential difference between the pair of dummy bit lines DBL and xDBL reaches a preset threshold, the word line driver 13 inactivates at least the read line WL connected to the dummy memory cell 12. Then, the dummy one-bit lines DBL and x DBL connected to the dummy memory cells 12 and 12 are precharged.
  • the lead line dryno 13 has, for example, as shown in FIG. 4 in detail, an AND gate 131, inverters 132, 133, a precharge circuit 1334, and a comparison section 135. .
  • Andgut 1311 corresponds to a lead line control unit according to the present invention
  • precharge circuit 1334 corresponds to a precharge circuit according to the present invention
  • comparison unit 1335 corresponds to a comparison unit according to the present invention. Equivalent to.
  • the AND gate 1331 activates and deactivates the word line WL connected to the dummy memory cell 12 based on the signal S16 output from the predecoder 16 and the result of the comparison by the comparator 135. Control
  • the AND gate 13 1 is connected to at least the dummy memory cell 12 when the potential difference between the pair of dummy bit lines DBL and x DBL becomes equal to or less than the preset threshold Vthcomp as a result of the comparison by the comparing unit 135.
  • the AND gate 13 1 outputs a signal S 16 output from the predecoder 16 and a signal S 135 output from the comparator 13 5. It generates the signal S131, and outputs the signal S131 to the inverter132.
  • the inverter 1332 logically inverts the signal S131 output from the AND gate 1331 and outputs the inverted signal S132 to the inverter 1333.
  • Inverter 1 3 3 logically inverts signal S 1 3 2 output from inverter 1 3 2
  • the precharge circuit 1 34 is based on the activation and inactivation of the read line WL connected to the dummy memory cell 1 2 by the AND gate 13 1! Precharges a pair of dummy bit lines DBL and xDBL connected to the channel 12 to a predetermined potential.
  • the precharge circuit 134 precharges the pair of dummy bit lines DB L and xDB L connected to the dummy memory cell 12 to a predetermined potential when the read line WL is inactivated.
  • the precharge circuit 134 precharges and discharges the dummy bit lines DBL and xDBL to a predetermined potential based on the signal S133 output from the inverter 133.
  • the precharge circuit 134 includes, for example, P-channel MOS (Metal oxide semiconductor) transistors Q1 to Q3 as shown in detail in FIG.
  • the gates of the transistors Q1 to Q3 are connected to the word line WL.
  • the sources of the transistors Ql and 2 are connected to the supply line for the power supply voltage Vcc.
  • the drain of the transistor Q1 is connected to the dummy bit line xDBL, and the drain of the transistor Q2 is connected to the dummy bit line DBL.
  • the drain and source of transistor Q3 are connected to dummy bit line bits DB L and X DB L.
  • the comparing unit 135 compares the potentials of the pair of dummy bit lines DBL and xDBL connected to the dummy memory cell 12. More specifically, the comparing unit 135 generates a signal S135 based on the potential difference between the dummy single bit lines DBL and xDBL, that is, the word dummy bit lines WDBL and xWDBL, and outputs the signal S135 to the AND gate 131.
  • the comparing unit 135 outputs a low-level signal S 135 when the potential difference between the dummy bit lines DBL and xDB L is equal to or less than a preset threshold Vthcomp, and when the potential difference is larger than the threshold Vthcomp, Outputs high-level signal S135.
  • the comparator 14 shown in FIG. 1 is connected to an internal timing control circuit via a timing line TL.
  • the timing line TL is composed of the components shown in FIG.
  • the length from the comparison unit 14 to the internal timing control circuit 18 via the sense amplifier 19 and the like is longer than one side of one row of the memory cell 11.
  • the comparing unit 14 compares the potentials of the pair of dummy bit lines DB L and xDB L in the same manner as the comparing unit 135 shown in FIG. It is generated and output to the internal timing control circuit 18.
  • precharge circuits PCl to PCn are formed for the bit lines BL and xBL, respectively, and based on a signal S183 from the internal timing control circuit 18, the precharge circuits PCl to PCn are set to predetermined potentials on the bit lines BL and xBL. Precharge.
  • the predecoder 16 decodes the input address signals A [0] to A [m] and converts the signal S16 at a predetermined timing based on the timing signal S182 output from the internal timing control circuit 18 to a lead line dry line 13 Output to
  • FIGS. 5A and 5B are waveform diagrams for explaining the operation of the pulse generator of the semiconductor memory device shown in FIG.
  • the external clock signal CK also referred to as EXCK
  • EXCK external clock signal
  • the internal clock signal CK also referred to as INTCK
  • the signal S17 is used as a predecoder. 16 and the internal timing control circuit 18.
  • the repetition period Tc of the external clock signal CK and the internal clock signal CK are the same, and the duty ratios are different.
  • the predecoder 16 and the internal timing control circuit 18 perform predetermined operations based on the internal clock signal CK.
  • the internal timing control circuit 18 includes an input terminal for the control signal WE, a precharge circuit 15, a predecoder 16, a pulse generator 17, and a sense amplifier 19. It is connected to the.
  • the internal timing control circuit 18 decodes the control signal WE input through an input terminal from, for example, a CPU (not shown), and outputs a signal S to the sense amplifier 19 to amplify the data on the bit lines BL and XBL. Outputs 181 (Sense amplifier enable signal: SAE).
  • the internal timing control circuit 18 decodes the control signal WE, and causes the predecoder 16 and the word line driver 13 to decode the address signals A [0] to [m] to activate the read line wL. And a signal S182 for inactivation.
  • the internal timing control circuit 18 outputs a signal S183 which causes the precharge circuit 15 to precharge the bit lines BL and XBL.
  • the sense amplifier 19 spreads the data of the minute amplitude voltage on the bit lines BL and XBL based on, for example, the internal timing signal S 181 from the IJ control circuit 18 as described above. Is output from the output terminal as a data signal O [n].
  • the data signal I [n] is input from the data input terminal and is input to the bit lines BL and xBL.
  • FIGS. 1 to 6A to 6G are timing charts for explaining the operation of the semiconductor memory device shown in FIG.
  • the operation of the semiconductor memory device 1, particularly the operation of the word line driver 13, will be mainly described with reference to FIGS. 1 to 6A to 6G.
  • the word line WL is inactive at the low level and the bit lines BL and XBL and the dummy bit lines DBL and xDBL are precharged.
  • the internal timing control circuit 18 causes the precharge circuit 15 to charge the low-level precharge circuit 15 as shown in FIG. 6B.
  • Output enable signal PRE (SI 83) (time t Do At time t2, the signal S182 is output to the predecoder based on the internal timing control circuit 18 signal WE.
  • the predecoder 16 and the read line driver 13 set a predetermined read line WL to a high level based on the address signal A [m] and the signal S 18 2 as shown in FIG. Is activated.
  • a high-level signal S135 from the comparison unit 135 and a predetermined high-level signal S16 from the predecoder 16 are input. Then, a high-level signal S1331 is output, and through the inverters 132, 133, the read and line WL are set to the high level to activate the read line WL.
  • the dummy bit lines DB L and xDB L connected to the dummy memory cell 12 are discharged as shown in FIG. 6D, and the memory cell 1 is discharged as shown in FIG. 6E.
  • the bit lines BL and xBL connected to 1 are discharged.
  • the comparator 14 detects that the potential difference between the dummy bit lines DBL and xDBL is equal to or less than the threshold value Vthcomp, and as a timing signal, the signal S 14 Is output to the internal timing control circuit 18 via the timing line TL.
  • the internal timing control circuit 18 receives the signal S 14, it outputs a high-level pulse signal S 18 1 to the sense amplifier 19 as a sense enable signal S ⁇ as shown in FIG. 6F ( Time t 4).
  • the sense amplifier 19 reads the data on the predetermined bit lines BL and XBL to which the data of the predetermined memory cell MC has been output based on the pulse signal S181, and as shown in FIG. n].
  • the comparison unit 135 of the word line driver 13 detects that the potential difference between the dummy bit lines DBL and xDB L is equal to or smaller than the threshold value Vthcomp, as shown in FIG. Low-level signal S 1 3 5 Output to the gate 131.
  • the AND gate 131 when the input level signal S135 is input, the input level signal S131 is output, and the lead line WL is set to the low level by the inverters 132 and 133 as shown in FIG. 6C. To deactivate the lead line WL (time t5).
  • the transistors Q1 to Q3 are turned on, and as shown in FIG. Precharge DBL and xDBL (time t6).
  • the potential of the dummy bit line DBL keeps decreasing during the discharge time t2 to t6, and the potential of the dummy bit line DBL at time t6.
  • precharging to a predetermined potential is performed and the power supply voltage becomes Vcc.
  • the dummy bit line DBL is precharged with a voltage Vsd smaller than the power supply voltage Vcc.
  • the internal timing control circuit 18 outputs the high-level precharge enable PRE signal S183 to the precharge circuit 15 as shown in FIG.
  • the lines BL and xBL are precharged, and at time t9, the potential of the bit line BL is set to the power supply voltage Vcc.
  • bit lines BL and XBL are precharged to a potential difference Vs smaller than the power supply voltage Vcc and to a predetermined potential.
  • the cycle time T cy is from the time t 0 when the read operation starts to the end time t 9.
  • the memory cell 11 connected to the word line WL and the pair of bit lines BL and XBL, and the memory cell 11 connected to the word line WL and the pair of dummy bit lines DBL and xDBL A dummy memory cell 12 and at least a read line dry line 13 for activating the read line WL at a common timing are provided.
  • the dummy line is connected to the dummy memory 12.
  • the data read timing is determined in accordance with the levels of the dummy bit lines DBL and xDBL, and the word line driver 13 sets the potential difference between the pair of dummy bit lines DBL and XDBL to a predetermined threshold value Vthcomp. In this case, at least the read line WL connected to the dummy memory cell 12 is inactivated, and the precharge of the dummy bit lines DB L and xDB L connected to the dummy memory cell 12 to a predetermined potential is performed.
  • the precharge start time of the dummy bit lines DBL and xDBL is earlier than the precharge start time of the bit lines BL and xBL, and the read cycle time Tcy is reduced by the precharge of the dummy bit lines DBL and xDBL of the dummy memory cell 13. It can be shortened without depending on the charging time.
  • bit lines BL and xBL connected to the memory cell 11 are precharged to a predetermined potential after data is read out by the sense amplifier 19 via the internal timing control circuit 18 .
  • the dummy bit lines DBL and xDBL connected to the dummy memory cell 12 are read by the comparison unit 135 in the word line driver 13 so that the read line of the sense amplifier 19 becomes inactive when the read line WL becomes a high level and is inactivated. Since the dummy bit lines DBL and xDBL are precharged to a predetermined potential without waiting, the cycle time Tcy can be reduced.
  • the word line driver 13 includes a comparison unit 135 that compares the potentials of a pair of dummy bit lines DBL and xDBL connected to the dummy memory cell 12 and a comparison unit 135 based on the comparison result.
  • AND gate 131 for controlling activation and inactivation of word line WL connected to dummy memory cell 13, and AND gate 13
  • bit lines BL and xBL connected to the memory cell 11 and the dummy bit lines DB L and xDB L connected to the dummy memory cell 13 can be precharged and discharged. Power consumption can be reduced.
  • FIG. 7 is a block diagram showing a second embodiment of the semiconductor memory device according to the present invention.
  • the semiconductor memory device 1a according to the present embodiment has substantially the same configuration as the semiconductor memory device 1 according to the first embodiment. Yes, the same components are denoted by the same reference numerals, description thereof will be omitted, and only differences will be described.
  • the difference between the first embodiment and the second embodiment is that a word line driver 13 for the dummy memory cell 12 and a word line driver 13a for the memory cell 1 are separately provided.
  • the word line driver 13 for the dummy memory cell 12a of the semiconductor memory device 1a shown in FIG. 7 is almost the same as the word line driver 13 shown in FIG. 4, and the word line WL is replaced with the dummy word line DWL. Just do it.
  • FIG. 8 is a functional circuit diagram of the word line driver 13a of the semiconductor memory device 1a shown in FIG.
  • the lead line driver 13a has an AND gate 131a and inverters 132 and 133, for example, as shown in FIG.
  • the difference between the word line driver 13a and the word line driver 13 according to the first embodiment is that the word line driver 13a does not include a precharge circuit and a comparison unit.
  • the AND gate 13 la activates and deactivates the connection line WL based on only the signal S16 from the predecoder 16.
  • the dummy memory cell 12 a is provided with one row and one column adjacent to the memory cell 11.
  • one memory cell DMC 01 to DMC 0 (n + 1) is provided in one row, and one dummy memory cell DMC 1 (n + 1) —DMCm (n + 1) is provided. I have.
  • the dummy memory cells DMC01 to DMC0 (n + 1) are connected by a common dummy word line DWL and are driven by a word line driver 13.
  • FIG. 9 is an enlarged functional circuit diagram of a part of the dummy memory cell of the semiconductor memory device 1a shown in FIG.
  • the dummy word line WL and the word line WL are not connected, and the pair of dummy bit lines DB L and x DBL are connected in common, WL is not connected.
  • the difference from the dummy memory cell DMC according to the first embodiment is that the dummy memory cells DMC 1 (n + 1) to DMCm (n + 1) have the gates of the transistors Q15 and Q16 as shown in FIG. This is the point connected to the reference potential GND.
  • the word line driver 13 and the dummy bit lines DBL and xDBL are, for example, as shown in FIG. 7, the dummy dummy bit lines formed in parallel along the dummy memory cells DMC01 to DMC0 (n + 1). They are connected by WDB L and xWDB L.
  • FIGS. 1OA to 1G are timing charts for explaining the operation of the semiconductor memory device 1a shown in FIG. The operation of the semiconductor memory device 1a will be described with reference to FIGS. 7 and 1OA to G, focusing on differences from the first embodiment.
  • the word line WL connected to the memory cell 11 is connected to the dummy memory cells DMC01 to DMC0 (n + 1) of the dummy memory cell 12a.
  • the word line drivers 13 and 13a are provided separately for the dummy line word line DWL and the dummy line word line DWL.
  • the word line WL is inactive at a low level and the bit lines BL and XBL and the dummy bit lines DB L and xDB L are precharged.
  • the internal timing control circuit 18 sends the low-level precharge enable signal to the precharge circuit 15 as shown in FIG. PRE (SI 83) is output (time t1).
  • the internal timing control circuit 18 outputs a signal S182 to the predecoder 16 based on the control signal WE.
  • the predecoder 16 and the word line driver 13a set a predetermined read line WL to a high level based on the address signal A [m] and the input signal S182 to activate the read line WL as shown in FIG. 10C '.
  • the predecoder 16 and the word line driver 13 set the dummy word line DWL to a high level based on the address signal A [m] and the signal S182 as shown in FIG. 10C to activate the dummy word line DWL.
  • the dummy word line DWL is set to the high level via the inverters 1 32 and 133 (time t 2).
  • the word dummy bit lines WDBL, xWDBL and the dummy bit lines DBL, xDBL connected to the dummy memory cell 12 are discharged as shown in FIG. 10D.
  • bit lines BL and XBL connected to the memory cell 11 are discharged as shown in FIG. 10E.
  • the comparing unit 14 When detecting that the potential difference between the dummy bit lines DBL and xDBL is equal to or less than the threshold value Vthcomp at time t3 as shown in FIG.10D, the comparing unit 14 transmits the low-level signal S14 as a timing signal to the timing line TL. Through the timing Output to the power control circuit 18. When the signal S14 is input to the internal timing control circuit 18, the sense enable signal is sent to the sense amplifier 19 as shown in FIG. 10F.
  • a high-level pulse signal S181 is output as SAE (time t4).
  • the sense amplifier 19 reads out the data on the predetermined bit lines BL and xBL to which the data of the predetermined memory cell MC has been output based on the pulse signal S181.
  • a low-level signal S135 is output as a timing signal to the AND gate 131a.
  • the dummy lead line DWL is set to low level by the inverters 132 and 133 as shown in FIG. 10C. To deactivate the dummy lead line DWL (time t5).
  • the comparison unit 14 sets the dummy memory cells DMC 0 (n + 1) to DMCm (n
  • the signal S14 when it is detected that the potential difference between the dummy bit lines DBL and XDBL is equal to or smaller than the threshold value Vthcomp, the signal S14 is used as a timing signal.
  • the internal timing control circuit 18 When the signal S14 is input, the internal timing control circuit 18 outputs a signal S182 to the predecoder 16, and causes a predetermined word line driver 13a to turn off the word line WL to a low level, that is, inactivate the word line WL. (Time t5 ').
  • precharge circuit 134 of the word line driver 13 at time t5, when the read line WL is at a low level, the transistors Q1 to Q3 are turned on, and as shown in FIG. Precharge WDB L, xWDB L and dummy bit lines DBL, xDBL (time t6).
  • the dummy bit lines DBL and xDBL Between t2 and t6, the potential difference between the dummy bit lines DBL and xDBL continues to decrease, and is precharged to a predetermined potential before the potential difference between the dummy bit lines DBL and xDBL becomes 0 at time t6. And the power supply voltage becomes Vcc.
  • the dummy bit lines DBL and xDBL are precharged with a potential difference Vsd smaller than the power supply voltage Vcc.
  • the internal timing control circuit 18 outputs the high-level precharge enable PRE signal S183 to the precharge circuit 15, and the precharge circuit 15
  • the lines BL and xBL are precharged, and at time t9, the potential of the bit line BL is set to the power supply voltage Vcc.
  • bit line BL is precharged to a potential Vs smaller than the power supply voltage Vcc, and is precharged to a predetermined potential.
  • the cycle time is from the time t0 when the read operation starts to the time t9 when the read operation ends.
  • the word line driver 13 for the dummy memory cell 12a and the word line driver 13a for the memory cell 11 are separately provided. By providing the dummy memory cell 12a and the lead line 'driver 13 around the periphery of the memory cell 11, the memory cell 11 can be realized without any change.
  • the number of comparison units can be reduced as compared with the first embodiment.
  • the dummy memory cell by shortening the dummy word line DWL activation time, the dummy memory cell
  • the power consumption due to the precharge and discharge of the dummy bit lines DBL and xDBL to which 13 is connected can be suppressed.
  • SRAM, ROM, and the like have been described as memory cells, but the present invention is not limited to this embodiment.
  • the present invention is applicable to a semiconductor memory device that controls a memory operation by a timing signal from a dummy memory cell.
  • the dummy memory cell DMC is formed adjacent to the memory cell 11, but the formation position of the dummy memory cell DMC is not limited to this embodiment. It suffices if a timing signal for a read operation can be appropriately output and the precharge start time of the dummy bit lines DBL and xDBL can be controlled.
  • a semiconductor device that can reduce a read cycle time without depending on a precharge time of a dummy bit line connected to the dummy memory cell.
  • a storage device and a method for reading a semiconductor storage device can be provided.
  • the semiconductor device and the method for reading the semiconductor device according to the present invention can be applied to semiconductor memory devices such as SRAM, ROM, and DRAM because the read timing can be improved.

Abstract

ダミーメモリセルを有する半導体記憶装置およびその読み出し方法であって、ワード線ＷＬおよび一対のビット線ＢＬ，ｘＢＬに接続されたメモリセル１１と、ワード線および一対のダミービット線ＤＢＬ，ｘＤＢＬに接続されたダミーメモリセル１２と、ワード線を共通のタイミングで活性化させるワード線ドライバ１３とを設け、メモリセルからデータの読み出しを行う場合には、ダミーメモリに接続されたダミービット線のレベルに応じてデータの読み出しのタイミングを決定し、ワード線ドライバが一対のダミービット線の電位差が閾値になるとワード線を不活性化させてダミービット線のプリチャージを行う。

Description

半導体記憶装置、 および半導体記憶装置の読み出し方法
技 術 分 野
本発明は、 例えばダミーメモリセルによるタイミング信号に基づいてメモリセ ルのデータを読み出す半導体記憶装置、 および半導体記憶装置の読み出し方法に 明
関するものである。
背 景 技 書術
ダミーメモリセルを有し、 ダミーメモリセルによるタイミング信号に基づいて メモリセノレのデータを読み出す S R AM (Static Random Access Memory ) や ROM (Read only memory) 等の半導体メモリが知られている。
図 11は一般的なダミーメモリセルが設けられた半導体記憶装置の機能プロッ ク図である。 図 12 A〜Gは図 1 1に示した半導体記憶装置のタイミングチヤ一 トである。 図 1 1, 12 A〜Gを参照しながら、 一般的なダミーメモリセル DM Cが設けられた例えば S RAMや ROM等の半導体記憶装置の読み出し動作を簡 単に説明する。
内部タイミング制御回路 18 bにより信号 S 182 bがプリデコーダ 16に出 力される。 プリデコーダ 16およびワード線ドライバ 1 3 により、 図 12Cに 示すように所定のヮード線 WLが活性ィ匕されると、 図 12 Eに示すようにメモリ セル MCに接続されたビット線 B L， X B L (X B Lは B Lの反転を示す）、およ ぴ図 12Dに示すようにダミーメモリセル DMCに接続されたダミービット線 D B L, xDB Lがデイスチャージされる。
比較部 14は、 図 12Dに示すようにダミービット線 DBL, xDBLの電位 を比較し、 例えば電位差が予め設定された閾値 Vthcomp 以下の場合にタイミン グ信号として信号 S 14をタイミング線 TLを介して内部タイミング制御回路 1 8 bに出力する。
このタイミング線 T Lは、 例えば図 1 1に示すように各構成要素が配置されて いる場合、 比較部 14からセンスアンプ 1 9等を介して内部タイミング制御回路 1 8 まで、 メモリセル 1 1の一行の一辺長よりも長く形成されている。
内部タイミング制御回路 1 8 bは、 図 1 2 Fに示すようにタイミング線 T Lを 介して入力された信号 S 14に基づいてパルス信号 S 1 8 1 bを出力し、 図 1 2 Gに示すようにセンスアンプ 1 9にビット線 B L, xB Lを介して所定のメモリ セル MCのデータの読み出しを行わせた後、 信号 S 1 8 2 bを出力して図 1 2 C に示すようにプリデコーダ 1 6およびワード線ドライバ 1 3 bにワード線 WLを 不活个生化させ、 信号 S 1 8 3 bを出力して図 1 2D, Eに示すようにプリチヤ一 ジ回路 1 5 bに所定のビット線 B L， x B Lおよびダミービット線 DB L， xD B Lを所定の電位にプリチャージさせる。
し力 し、 上述した読み出し方法では、 内部タイミング制御回路 1 8 bがタイミ ング信号 S 1 4をタイミング線 TLを介して受信した後に、 ダミーメモリセル D MCに接続されたダミービット線 DB L， xDB Lをプリチャージするのでプリ チヤ一ジの開始時間が遅く、 そのためサイクル時間が長いという問題点があった また、 メモリセル MCのワード/線 WLを不活性化するのが遅いために、 メモリ セル MCのビット線 B L， xB Lが毎サイクルにおいて電源電圧 Vc cから基準 電位 G NDまでプリチャージおよびディスチャージを繰り返すために、 余分な電 力を消費してしまうという問題点があった。
ところで、 例えば特表 200 1— 5 2 1 26 2号公報には、 メモリのサイクル 時間を短縮するために、 ワード線ドライバに近接した位置において終端を有する ように折り返されたワード線に、 コアセルの RC遅延を近似するためのダミーメ モリセルが接続されたメモリ回路が開示されている。 また、 例えば特表 2001— 521262号公報には、 メモリセルに隣接して 、 重複列およびパディング列が形成されたメモリシステムが開示されている。 例えば特表 2001— 521262号公報に示すメモリ回路では、 ダミーメモ リセルが、 ヮード線ドライバに近接した位置において終端を有するように折り返 されたヮード線に接続され、 ダミーメモリセルに接続されたヮード線に伴う R C 遅延時間により標準の遅延時間を設定しており、 その標準の遅延時間に基づいて 読み出し処理を行っているが、 ダミーメモリセルに接続されたダミービット線の プリチャージ等を制御しておらず、 プリチャージによるサイクル時間の改善は行 つていない。
例えば特開 2001— 351385号 報に示すメモリシステムでは、 重複列 およびパディング列によるタイミング信号 （自己計測制御信号とも言う） に基づ いてセンス増幅器のオン状態を制御しているが、 その自己計測制御信号は重複列 およびパディング列からプリデコーダに長距離の信号線を介して入力される。 こ の信号線が長いため、 信号線で生じる配線抵抗が大きくなるとともに、 配線と層 間膜との間に生じる浮遊容量も大きいため、 これによつて生じる CRの時定数が 大きくなる。 その結果信号の伝達特性特にパルス波形の立上り立下りが遅くなり 、 信号伝送に影響を及ぼすことになる。 すなわち、 その信号線の距離に起因して 遅延が起こりサイクル時間が長いという問題点がある。
発 明 の 開 示
本発明の目的は、 ダミーメモリセルによりタイミング信号を生成する半導体記 憶装置において、 読み出しのサイクル時間を、 ダミーメモリセルに接続されたダ ミービット線のプリチヤ一ジ時間に依存することなく短縮できる半導体記憶装置 、 および半導体記憶装置の読み出し方法を提供することにある。
また、 本発明の他の目的は、 ビット線のプリチャージおよびデイスチャージに よる消費電力を抑えることができる半導体記憶装置、 および半導体記憶装置の読 み出し方法を提供することにある。
本発明の第 1の観点は、 制御ラインと第 1のデータ供給ラインを駆動して特定 される第 1データ保持回路と、 制御ラインと第 2のデータ供給ラインを駆動して 特定され、 前記第 1データ保持回路の隣接した位置に設けられた第 2データ保持 回路と、 第 2データ保持回路の出力レベルを検出し、 この検出結果と閾ィ直との比 較結果に応じてタイミング信号を発生する比較回路と、 第 1データ保持回路から データを読み出す際、 比較器のタイミング信号に応じて第 1の制御ラインを駆動 する駆動回路とを含む。
本発明の第 2の観点は、 第 1制御ラインと第 1のデータ供給ラインを駆動して 特定される第 1データ保持回路と、 第 2制御ラインと第 2のデータ供給ラインを 駆動して特定-され、 第 1データ保持回路の隣接した位置に設けられた第 2データ 保持回路と、 第 2データ保持回路の出力レベルを検出し、 この検出結果と閾値と の比較結果に応じてタイミング信号を発生する第 1比較回路と、 第 1データ保持 回路からデータを読み出す際、 第 1比較器のタイミング信号に応じて第 1の制御 ラインを駆動する第 1駆動回路と、 第 2制御ラインのレべ ^ ^を検出し、 この検出 結果と閾値との比較し結果に応じて第 2のタイミング信号を発生する第 2の比較 回路と、 第 1データ保持回路からデータを読み出す際、 第 2の比較器のタイミン グ信号に応じて第 2の制御ラインを駆動する第 2駆動回路とを含む。
本発明の第 3の観点は、 ヮ一ド線および一対の第 1のビット線に接続された第 1のメモリセルと、 ワード線および一対の第 2のビット線に接続された第 2のメ モリセノレと、 少なくとも、 前記ヮード線を共通のタイミングで活性化させるヮー ド線ドライバとを有し、 前記第 1のメモリセルからデータの読み出しを行う場合 には、 前記第 2のメモリセルに接続された前記第 2のビット線のレベルに応じて 、 前記データの読み出しのタイミングを決定する半導体記憶装置であって、 前記 ワード線ドライバは、 前記一対の第 2のビット線の電位差が予め設定された値に なると、 少なくとも前記第 2のメモリセルに接続された前記ワード線を不活性化 させて前記第 2のメモリセルに接続された前記第 2のビット線の所定の電位への プリチャージを行う。
本発明の第 4の観点によれば、 第 1のメモリセルからデータの読み出しを行う 場合には、 第 2のメモリセルに接続された第 2のビット線のレベルに応じて、 デ ータの読み出しのタイミングを決定する。
ヮード線ドライバでは、 一対の第 2のビット線の電位差が予め設定された値に なると、 少なくとも第 2のメモリセルに接続された前記ワード線を不活性化させ て第 2のメモリセルに接続された第 2のビット線の所定の電位へのプリチャージ を行う。
さらに、 本発明の第 5の観点は、 ヮ一ド線および一対の第 1のビット線に接続 されている第 1のメモリセルと、 前記第 1のビット線に接続されているセンスァ ンプと、 前記第 1のビット線を所定の電位へのプリチャージを行う第 1のプリチ ヤージ回路と、 前記ワード線および一対の第 2のビット線に接続されている第 2 のメモリセルと、 前記一対の第 2のビット線の電位を比較し、 電位差が予め設定 された値になるとタイミング信号を生成する第 1の比較部と、 前記ヮード線およ び前記一対の第 2のビット線に接続され、 少なくとも前記ワード線の電位に基づ いて前記第 2のビット線の所定の電位へのプリチャージを行うヮード線ドライバ と、 前記第 1のビット線および前記第 2のビット線がプリチャージした状態で前 記ヮード線ドライバに前記ヮ一ド線を活性化させて前記第 1のビット線および前 記第 2のビット線をデイスチャージさせ、 前記一対の第 2のビット線の電位差が 前記予め設定された値になると前記第 1の比較部から出力されるタイミング信号 に基づいて前記センスアンプに前記第 1のビット線の電位差を検出させた後、 前 記第 1のプリチャージ回路に前記第 1のビット線を所定の電位へのプリチャージ を行わせる制御回路とを有し、 前記ワード線ドライバは、 前記一対の第 2のビッ ト線の電位を比較し、 電位差が予め設定された値になるとタイミング信号を生成 する第 2の比較部と、 少なくとも前記第 2の比較部が生成したタイミング信号に 基づいて前記第 2のメモリセルに接続された前記ヮード線を不活性化するワード 線制御部と、 前記ヮード線が不活性化した場合に前記第 2のメモリセルに接続さ れた一対の前記第 2のビット線の所定の電位へのプリチャージを行う第 2のプリ チャージ回路とを含む。
さらに、 本発明の第 6の観点は、 第 1のワード線および一対の第 1のビット線 に接続されている第 1のメモリセルと、 前記第 1のビット線に接続されているセ ンスアンプと、 前記第 1のビット線を所定の電位へのプリチャージを行う第 1の プリチャージ回路と、 前記第 1のワード線に接続され、 前記第 1のワード線の活 性化および不活性化を行う第 1のワード線ドライバと、 第 2のヮード線および一 対の第 2のビット線に接続されている第 2のメモリセルと、 前記一対の第 2のビ ット線の電位を比較し、 電位差が予め設定された値になるとタイミング信号を生 成する第 1の比較部と、 前記第 2のヮード線およぴ前記一対の第 2のビット線に 接続され、 少なくとも前記第 2のワード線の電位に基づいて前記第 2のビット線 の所定の電位へのプリチャージを行う第 2のワード線ドライバと、 前記第 1のビ ット線および前記第 2のビット線がプリチャージした状態で前記第 1および第 2 のワード線ドライバに前記第 1および第 2のヮード線を活性ィ匕させて前記第 1の ビット線および前記第 2のビット線をデイスチャージさせ、 前記一対の第 2のビ ット線の電位差が前記予め設定された値になると前記第 1の比較部から出力され るタイミング信号に基づいて前記センスアンプに前記第 1のビット線の電位差を 検出させた後、 前記第 1のプリチャージ回路に前記第 1のビット線を所定の電位 へのプリチヤ一ジを行わせる制御回路とを有し、 前記第 2のワード線ドライバは 、 前記一対の第 2のビット線の電位を比較し、 電位差が予め設定された値になる とタイミング信号を生成する第 2の比較部と、 少なくとも前記第 2の比較部が生 成したタイミング信号に基づいて前記第 2のメモリセルに接続された前記第 2の ヮ一ド線を不活性化するヮ一ド線制御部と、 前記第 2のヮード線が不活性化した 場合に前記第 2のメモリセルに接続された一対の前記第 2のビット線の所定の電 位へのプリチャージを行う第 2のプリチャージ回路とを含む。
さらに、 本発明の第 7の観点は、 ヮード線および一対の第 1のビット線に接続 された第 1のメモリセノレと、 ヮード線および一対の第 2のビット線に接続された 第 2のメモリセルと、 少なくとも、 前記ワード線を共通のタイミングで活性化さ せるヮード線ドライバとを有する半導体記憶装置の読み出し方法であって、 前記 第 1のメモリセルからデータの読み出しを行う場合には、 前記第 2のメモリセル に接続された前記第 2のビット線のレ ルに応じて、 前記データの読み出しのタ イミングを決定し、 前記一対の第 2のビット線の電位差が予め設定された値にな ると、 前記ワード線ドライバが、 少なくとも前記第 2のメモリセルに接続された 前記ヮード線を不活性ィ匕させて前記第 2のメモリセルに接続された前記第 2のビ ット線の所定の電位へのプリチャージを行う。 図面の簡単な説明
図 1は、 本発明に係る半導体記憶装置の第 1実施形態を示すブロック図である。 図 2は、 図 1に示した半導体記憶装置のメモリセルの一具体例を示すセル回路図 である。
図 3は、 図 1に示したダミーメモリセルの一具体例を示すセル回路図である。 図 4は、 図 1に示した半導体記憶装置のヮード線ドライバの機能回路図である。 図 5 A, Bは、 図 1に示した半導体記憶装置のパルス生成部の動作を説明するた めの波形図である。
図 6 A〜Gは、 図 1に示した半導体記憶装置の動作を説明するためのタイミング チヤ一トである。
図 7は、 本発明に係る半導体記憶装置の第 2実施形態を示すプロック図である。 図 8は、 図 7に示した半導体記憶装置のワード線ドライバの機能回路図である。 図 9は、 図 7に示した半導体記憶装置のダミーメモリセルの一部を拡大した機能 回路図である。
図 1 O A〜Gは、 図 7に示した半導体記憶装置の動作を説明するためのタイミン グチャートである。
図 1 1は、 一般的なダミーメモリセルが設けられた半導体記憶装置の機能プロッ ク図である。
図 1 2 A~ Gは、 図 1 1に示した一般的な半導体記憶装置のタイミングチヤ一ト である。 発明を実施するための最良の形態
添付図面を参照して本発明の好適実施形態について説明していく。
図 1は、 本努明に係る半導体記憶装置の第 1実施形態を示すプロック図である。 本実施形態に係る半導体記憶装置 1は、 ダミーメモリセルを有し、 メモリセルか らデータの読み出しを行う場合には、 ダミーメモリセルに接続されたダミ一ビッ ト線のレベル （電位とも言う） に応じてデータの読み出しのタイミングを決定す る。
詳細には、 デイスチャージ時にダミーメモリセルに接続されたダミービット線 の電位差が予め設定された閾値になると出力されるタイミング信号に基づいて、 メモリセルからのデータの読み出しタイミングを制御し、 かつワード線の活性化 時間およびダミ一セルが接続されたダミ一ビット線の所定の電位へのプリチヤー ジのタイミング開始時間を制御する。
本実施形態に係る半導体記憶装置 1は、 例えば図 1に示すように、 メモリセル 1 1、 ダミーメモリセル 1 2、 ワード線ドライバ 1 3、 比較部 1 4、 プリチヤ一 ジ回路 1 5、 プリデコーダ 1 6、 パルス生成部 1 7、 内部タイミング制御回路 1 8、 およびセンスアンプ 1 9を有する。
本実施形態では例えば各構成要素が同一の I C (integrated circuit) チップ上 に形成されている。 メモリセル 1 1は本発明に係る第 1のメモリセルに相当し、 ダミーメモリセル 12は本発明に係る第 2のメモリセルに相当し、 ヮード線ドライバ 13は本発明 に係るワード線ドライバに相当する。
メモリセル 1 1には、 例えば SRAMセルや ROMセル等の複数のメモリセル MC 1 l~MCmnがマトリクス形状に形成され、 同一列に属すメモリセル MC l n， …， MCmnがー対のビット線 B L n, xBLnに接続され、 これらビッ ト線 BLn, xBLnはプリチャージ回路 15を介して、 センスアンプ 1 9に接 続されている。 一対のビット線 BL， および反転ビット線 xBL (xBU BL の反転ビットを示す） は本発明に係る第 1のビット線に相当する。
本実施形態では、 通常のメモリセル 1 1に加えて各行毎にダミーメモリセル （ DMC 1 , DMC 2, ■ ■ - DMCm) が設けられ、 その結果 1列のダミーメモリ セル （DMC l〜DMCm) 12が構成される。
図 2は、 図 1に示した半導体記憶装置のメモリセルの一具体例を示すセル回路図 である。
本実施形態では例えば図 2に示すようにメモリセル 1 1が S RAMセルの場合 を説明する。
例えば、 メモリセル MCは、 図 2に示すように、 Pチャネル MO S (Metal oxide semiconductor ) トランジスタ Q 1 1， Q 1 2、 Nチヤネノレ MO Sトランジスタ Q 13〜Q16により構成される。
ワード線 WLは、 トランジスタ Q 15, Q 16のゲートに接続されている。 相補的な一対のビット線 B L, xBLは、 トランジスタ Q 1 5, Q 16のドレイ ンに接続されている。
トランジスタ Q 1 1 , Q 13は電源電圧 V c cの供給ラインぉよび基準電位 G N
Dに直列に接続され、 トランジスタ Q12, Q14は電源電圧 Vc cの供給ライ ンおよぴ基準電位 G N Dに直列に接続されている。
トランジスタ Q1 1， Q 13のゲートはトランジスタ Q 16のソースに接続され 、 トランジスタ Q 12， 14のゲートはトランジスタ Q 15のソースに接続され ている。
ダミーメモリセル 12は、 例えば図 1に示すように、 メモリセル 12に隣接し て、 メモリセル 12の 1列の数と同じ数のダミーメモリセル DMC l〜DMCm が形成されている。
ダミーメモリセル 12それぞれには、 一対のダミービット線 DB L, xDBL が接続されている。 ダミービット線 DBL， xDB Lは比較部 14に接続されて いる。
図 3は、 図 1に示したダミーメモリセルの一具体例を示すセル回路図である。 ダミーメモリセル 1 2は、 例えば図 3に示すように、 メモリセル MCとほぼ同じ 構成である。 相違点は図 2に示すビット線 B L, X B Lがダミービット線 DB L ， xDB Lに変更されている点と、 トランジスタ Q 1 1のゲートが基準電位に接 続され、 トランジスタ Q 12のゲートが電源電圧 Vc cの供給ラインに接続され ている点である。
各行のメモリセル 1 1およびダミーメモリセル 12は、 共通のワード線 WL 1 , ···, WLmに接続され、 ワード線ドライバ 13により駆動される。
ワード線ドライバ 1 3とダミービット線 DBL， xDBLは、 例えば図 1に示す ように、 メモリセル 1 1を介してヮード線 W Lに沿って平行に形成されたヮード ダミービット線 WDBL， xWDB Lにより接続されている。 ダミービット線 D BL, xDBLは本発明に係る第 2のビット線に相当する。
図 4は、 図 1に示した半導体記憶装置のヮード線ドライバの機能回路図である ワード線ドライバ 13は、 ダミーメモリセル 12によるタイミング信号に基づい て、 ダミーメモリセル 12に接続されたワード線 WLの活性化時間を制御し、 か っタイミング信号およびダミーメモリセル 12に接続されたヮード線 W Lの電位 に基づいてダミーメモリセル 12のプリチヤ一ジ時間を制御する。 詳細には、 ワード線ドライバ 1 3は、 一対のダミービット線 D B L， x D B L の電位差が予め設定された閾値になると、 少なくともダミーメモリセル 1 2に接 続されたヮード線 W Lを不活性化させてダミーメモリセル 1 2に接続されたダミ 一ビット線 D B L， x D B Lのプリチャージを行う。
ヮード線ドライノ 1 3は、 例.えば詳細には図 4に示すように、 アンドゲート 1 3 1、 インバータ 1 3 2， 1 3 3、 プリチャージ回路 1 3 4、 および比較部 1 3 5を有する。
アンドグート 1 3 1は本発明に係るヮード線制御部に相当し、 プリチャージ回 路 1 3 4は本発明に係るプリチャージ回路に相当し、 比較部 1 3 5は本発明に係 る比較部に相当する。
アンドゲート 1 3 1は、 プリデコーダ 1 6が出力した信号 S 1 6および比較部 1 3 5による比較の結果に基づいて、 ダミーメモリセル 1 2に接続されたワード 線 W Lの活性化および不活性化を制御する。
例えば、 アンドゲート 1 3 1は、 比較部 1 3 5による比較の結果、 一対のダミー ビット線 D B L , x D B Lの電位差が予め設定された閾値 Vthcomp 以下になる と、 少なくともダミーメモリセル 1 2に接続されたワード線 W Lを不活性化する 詳細にはアンドゲート 1 3 1は、 プリデコーダ 1 6が出力した信号 S 1 6、 お よび比較部 1 3 5が出力した信号 S 1 3 5に基づいて信号 S 1 3 1を生成し、 信 号 S 1 3 1をインバータ 1 3 2に出力する。
ィンバータ 1 3 2は、 アンドゲート 1 3 1が出力した信号 S 1 3 1を論理反転 し、 信号 S 1 3 2としてィンバータ 1 3 3に出力する。
インバータ 1 3 3は、 インバータ 1 3 2が出力した信号 S 1 3 2を論理反転し
、 信号 S 1 3 3としてワード線 WLに出力する。
プリチャージ回路 1 3 4は、 アンドゲート 1 3 1によるダミーメモリセル 1 2 に接続されたヮード線 W Lの活性化および不活性化に基づ!/、て、 ダミーメモリセ ル 12に接続された一対のダミービット線 DBL， xDB Lの所定の電位へのプ リチャージを行う。
例えばプリチャージ回路 134は、 ヮード線 W Lが不活性化した場合、 ダミ一 メモリセル 12に接続された一対のダミービット線 DB L, xDB Lの所定の電 位へのプリチャージを行う。
詳細には、 プリチャージ回路 1 34は、 インバータ 1 33から出力された信号 S 133に基づいて、 ダミービット線 DBL， xDB Lを所定の電位へのプリチ ャ一ジぉよびデイスチャージを行う。
プリチャージ回路 1 34は、 例えば詳細には図 4に示すように、 Pチヤネノレ M OS (Metal oxide semiconductor ) トランジスタ Q 1〜 Q 3を有する。
トランジスタ Q 1〜Q 3のゲートはワード線 WLに接続されている。 トランジス タ Q l， 2のソースは電源電圧 Vc cの供給ラインに接続されている。 トランジ スタ Q 1のドレインはダミービット線 xDB Lに接続され、 トランジスタ Q 2の ドレインはダミービット線 DB Lに接続されている。
トランジスタ Q 3のドレインおよびソースは、 ダミービット線ビット DB L， X DB Lに接続されている。
比較部 135は、 ダミーメモリセル 12に接続された一対のダミ一ビット線 D B L , xDBLの電位を比較する。 詳細には、 比較部 1 35はダミ一ビット線 D BL， xDB L、 つまりワードダミービット線 WDB L, xWDBLの電位差に 基づいて信号 S 135を生成し、 アンドゲート 1 31に出力する。
比較部 135は、 例えば詳細には、 ダミービット線 D B L， xDB Lの電位差 が予め設定された閾値 Vthcomp 以下の場合には、 ロウレベルの信号 S 1 35を 出力し、 閾値 Vthcomp よりも大きい場合にはハイレベルの信号 S 1 35を出力 する。
図 1に示す比較部 14は、 タイミング線 T Lを介して内部タイミング制御回路
18に接続されている。 本実施形態ではタイミング線 T Lは、 各構成要素が図 1 に示すように形成される場合、 比較部 14からセンスアンプ 19等を介して内部 タイミング制御回路 18まで、 メモリセル 1 1の一行の一辺長よりも長く形成さ れている。
比較部 14は、 図 4に示す比較部 135と同様に、 一対のダミービット線 DB L, xDB Lの電位を比較し、 電位差が予め設定された閾値 Vthcomp 以下にな るとタイミング信号 S 14を生成し、 内部タイミング制御回路 18に出力する。 プリチャージ回路 1 5には、 ビット線 BL, xBLそれぞれにプリチャージ回路 PC l〜PCnが形成され、 内部タイミング制御回路 18からの信号 S 183に 基づいてビット線 BL， xB Lの所定の電位へのプリチャージを行う。
プリデコーダ 16は、 入力アドレス信号 A [0] 〜A [m] をデコードし、 内 部タイミング制御回路 18が出力したタイミング信号 S 182に基づいて所定の タイミングで信号 S 16をヮード線ドライノ 1 3に出力する。
図 5 A, Bは、 図 1に示した半導体記憶装置のパルス生成部の動作を説明する ための波形図である。
パルス生成部 17は、 例えば図 5 Aに示すように、 入力端子からハイレベルの 期間 TH1およぴロウレベルの期間 TL 1の外部クロック信号 CK (EXCKと も言う） が入力されると、 例えば図 5 Bに示すように、 期間 TH1よりも長いハ ィレベルの期間 T H 2、 および期間 TL 1よりも短いロウレベルの期間 T H 2の 内部クロック信号 CK (I NTCKとも言う） を、 信号 S 17としてプリデコー ダ 16および内部タイミング制御回路 18等に出力する。
外部クロック信号 CKおよび内部クロック信号 CKの繰り返し周期 T cは同じ であり、 デューティー比が異なる。
プリデコーダ 16および内部タイミング制御回路 18等は、 内部クロック信号 C Kに基づいて所定の動作を行う。
内部タイミング制御回路 18は、 コント口ール信号 WEの入力端子、 プリチヤ ージ回路 15、 プリデコーダ 16、 パルス生成部 17、 およびセンスアンプ 19 に接続されている。
内部タイミング制御回路 18は、 例えば不図示の CPU等から入力端子を介し て入力されたコント口一ノレ信号 WEをデコードし、 センスアンプ 1 9にビット線 B L, X B L上のデータを増幅させる信号 S 181 (センスアンプイネーブノレ信 号： SAE) を出力する。
また、 内部タイミング制御回路 18は、 コント口一ノレ信号 WEをデコードし、 プリデコーダ 16およびワード線ドライバ 1 3にアドレス信号 A [0] 〜 [m] をデコードさせてヮード線 w Lを活性化および不活性化させる信号 S 182を出 力する。
また、 内部タイミング制御回路 18は、 プリチャージ回路 15にビット線 B L ， X B Lのプリチャージを行わせる信号 S 183を出力する。
センスアンプ 19は、 上述したように例えば内部タイミング帘 IJ御回路 18からの 信号 S 181に基づいてビット線 B L， X B L上の微小な振幅電圧のデータを增 幅し、 所定のメモリセル 12のデータをデータ信号 O [n] として出力端子から 出力する。
データ入力時には、 データ信号 I [n] がデータ入力端子から入力され、 ビッ ト線 BL, xBLに入力される。
図 6 A〜Gは、 図 1に示した半導体記憶装置の動作を説明するためのタイミン グチャートである。 図 1から図 6 A~ 6 Gを参照しながら半導体記憶装置 1の動 作、 特にワード線ドライバ 13の動作を中心に説明する。
まず、 ヮード線 W Lがロウレベルで不活性状態であり、 ビット線 BL， X B L およびダミービット線 DBL, xDBLはプリチャージされているとする。 時間 t 0において、 図 6 Aに示すようにク口ック信号 CKがハイレベルに設定さ れると、 内部タイミング制御回路 18は、 図 6 Bに示すようにプリチャージ回路 15にロウレベルのプリチャージィネーブル信号 PRE (S I 83) を出力する (時間 t Do 時間 t 2において、 内部タイミング制御回路 1 8力 コント口一ノレ信号 WEに 基づいて信号 S 1 8 2をプリデコーダに出力する。 プリデコーダ 1 6およびヮー ド線ドライバ 1 3は、 図 6 Cに示すようにアドレス信号 A [m] および信号 S 1 8 2に基づいて所定のヮード線 WLをハイレベルに設定してヮード線 WLを活性 ィ匕させる。
詳細には、 図 4に示すように、 アンドゲート 1 3 1では、 比較部 1 3 5からハ ィレベルの信号 S 1 3 5およびプリデコーダ 1 6から所定のハイレベルの信号 S 1 6が入力されると、 ハイレベルの信号 S 1 3 1を出力し、 インバータ 1 3 2, 1 3 3を介して、 ヮード,線 WLをハイレベルに設定してヮード線 WLを活性化す る。
ヮード線 WLが活性化されると、 図 6 Dに示すようにダミーメモリセル 1 2に 接続されたダミービット線 DB L， xDB Lがデイスチャージされ、 図 6 Eに示 すようにメモリセル 1 1に接続されたビット線 B L， x B Lがデイスチャージさ れる。
比較部 1 4では、 図 6 Dに示すように時間 t 3において、 ダミービット線 D B L， xDB Lの電位差が閾値 Vthcomp 以下であることを検出すると、 タイミン グ信号として口ウレべ の信号 S 1 4をタイミング線 T Lを介して内部タイミン グ制御回路 1 8に出力する。 内部タイミング制御回路 1 8ではその信号 S 1 4が 入力されると、 図 6 Fに示すようにセンスアンプ 1 9にセンスイネ一ブル信号 S ΑΕとしてハイレベルのパルス信号 S 1 8 1を出力する （時間 t 4)。
センスアンプ 1 9は、 パルス信号 S 1 8 1に基づいて所定のメモリセノレ MCのデ ータが出力された所定のビット線 B L, X B L上のデータを読み出し、 図 6 Gに 示すように信号 O [n] として出力する。
一方、 時間 t 3において、 ワード線ドライバ 1 3の比較部 1 3 5では、 図 6 D に示すように、 ダミービット線 D B L， xDB Lの電位差が閾値 Vthcomp 以下 であることを検出すると、 タイミング信号としてロウレベルの信号 S 1 3 5をァ ンドゲート 131に出力する。
アンドゲート 131では、 口ゥレベルの信号 S 1 35が入力されると口ウレべ ルの信号 S 131を出力し、 インバータ 1 32， 133により図 6 Cに示すよう に、 ヮード線 W Lをロウレベルに設定してヮード線 W Lを不活性化する （時間 t 5)。
ワード線ドライバ 1 3のプリチャージ回路 134では、 時間 t 5において、 ヮ ード線 WLがロウレベルの場合には、 トランジスタ Q 1〜3がオン状態になり、 図 6 Dに示すようにダミービット線 DBL， xDB Lをプリチャージする （時間 t 6)。
この際、 ダミービット線 DB L， xDBLでは、 デイスチャージされている時 間 t 2 ~ t 6間では、 ダミービット線 D B Lの電位が小さくなり続け、 時間 t 6 においてダミービット線 DB Lの電位が 0となる前に所定の電位へのプリチヤ一 ジが行われ電源電圧 Vc cとなる。
このため本実施形態では図 6 Dに示すように、 ダミービット線 DBLを電源電 圧 Vc cよりも小さい電圧 V s dをプリチャージする。
時間 t 7において、 図 6 Bに示すように内部タイミング制御回路 18は、 ハイレ ベルのプリチャージィネーブル PRE信号 S 183をプリチャージ回路 15に出 力すると、 プリチャージ回路 15は時間 t 8においてビット線 BL, xBLのプ 'リチャージを行い、 時間 t 9でビット線 B Lの電位が電源電圧 V c cに設定され る。
この際、 時間 t 8においてビット線 B L, xB Lの電位差が 0となる前に所定 の電位へのプリチャージが行われ電源電圧 Vc cとなる。 このため、 本実施形態 では図 6 Eに示すように、 ビット線 BL， X B Lを電源電圧 V c cよりも小さい 電位差 V sをプリチャージし、 所定の電位にプリチャージする。
サイクル時間 T c yは、 読み出し動作が始まる時間 t 0から終了時間 t 9である 以上説明したように、 本実施形態では、 ワード線 WLおよび一対のビット線 B L, X B Lに接続されたメモリセル 1 1と、 ワード線 WLおよび一対のダミービ ット線 DBL, xDB Lに接続されたダミーメモリセル 12と、 少なくとも、 ヮ 一ド線 WLを共通のタイミングで活性化させるヮード線ドライノ 13とを設け、 メモリセル 1 1からデータの読み出しを行う場合には、 ダミーメモリ 1 2に接続 されたダミービット線 DB L， xDB Lのレベルに応じて、 データの読み出しの タイミングを決定し、 ワード線ドライバ 1 3がー対のダミービット線 DBL, X DBLの電位差が予め設定された閾値 Vthcomp になると、 少なくともダミーメ モリセル 12に接続されたヮード線 W Lを不活性化させてダミーメモリセル 12 に接続されたダミービット線 DB L, xDB Lの所定の電位へのプリチャージを 行うので、 ダミービット線 D B L, xDBLのプリチヤージ開始時間がビット線 BL, xBLのプリチャージ開始時間より早くなり、 読み出しのサイクル時間 T c yをダミーメモリセル 13のダミービット線 DB L, xDB Lのプリチャージ 時間に依存することなく短縮でき 。
詳細には、 メモリセル 1 1に接続されたビット線 B L， xBLは、 内部タイミ ング制御回路 18を介してセンスアンプ 19によりデータの読み出しが行われた 後に所定の電位へのプリチャージが行われる。 一方、 ダミーメモリセル 12に接 続されたダミービット線 DBL, xDBLは、 ワード線ドライバ 13内の比較部 135により、 ヮード線 WLが口ゥレベルになり不活性化することで、 センスァ ンプ 19の読み出しを待たずにダミービット線 DB L, xDBLの所定の電位へ のプリチャージを行うので、 サイクル時間 T c yを短縮することができる。 詳細には、 ワード線ドライバ 1 3には、 ダミーメモリセル 12に接続された一対 のダミービット線 DBL, xDB Lの電位を比較する比較部 135と、 比較部 1 35による比較の結果に基づいてダミーメモリセル 13に接続されたワード線 W Lの活性化およぴ不活性化を制御するアンドゲート 1 31と、 アンドゲート 13
• 1によりダミーメモリセル 12に接続されたヮード線 W Lが不活性化した場合、 ダミーメモリセル 12に接続された一対のダミービット線 DB L， xDB Lの所 定の電位へのプリチャージを行うプリチャージ回路 134とを設けたので、 サイ クル時間 Tc yを短縮することができる。
また、 ワード線 WL活性化時間を短くすることで、 メモリセル 1 1に接続され たビット線 BL， xBLならびにダミーメモリセル 13が接続されたダミービッ ト線 DB L, xDB Lのプリチャージおよびディスチャージによる消費電力を抑 えることができる。
図 7は、 本発明に係る半導体記憶装置の第 2実施形態を示すプロック図である 本実施形態に係る半導体記憶装置 1 aは、 第 1実施形態に係る半導体記憶装置 1とほぼ同様な構成であり、 同じ構成要素は同じ符号を付して説明を省略し、 相 違点のみ説明する。
第 1実施形態と第 2実施形態の相違点は、 ダミーメモリセル 12用のワード線 ドライバ 13と、 メモリセ Λ^Ι 1用のワード線ドライバ 1 3 aとを別々に設けた 点である。
図 7に示した半導体記憶装置 1 aのダミーメモリセル 12 a用のワード線ドラ ィバ 13は、 図 4に示すヮード線ドライバ 13とほぼ同様であり、 ヮード線 WL をダミーワード線 DWLに読み替えればよい。
図 8は図 7に示した半導体記憶装置 1 aのワード線ドライバ 13 aの機能回路 図である。
ヮード線ドライバ 13 aは、 例えば図 8に示すように、 アンドゲート 131 a 、 およびインバータ 132， 133を有する。
ワード線ドライバ 13 aと第 1実施形態に係るワード線ドライバ 13との相違点 は、 プリチャージ回路おょぴ比較部がない点である。
また、 アンドゲート 1 3 l aは、 プリデコーダ 16からの信号 S 16のみに基 づいて、 ヮ一ド線 W Lの活性化およぴ不活性化を行う。 半導体記憶装置 1 aでは、 ダミーメモリセル 12 aが、 メモリセル 1 1に隣接 して 1行おょぴ 1列が設けられている。 詳細には例えば図 7に示すように、 ダミ 一メモリセル DMC 01〜DMC 0 (n+ 1) が 1行、 およびダミーメモリセル DMC 1 (n+ 1) —DMCm (n+ 1) が 1列設けられている。
ダミーメモリセル DMC 01〜DMC 0 (n+ 1) は、 共通のダミーワード線 D WLにより接続され、 ワード線ドライバ 1 3により駆動される。
図 9は、 図 7に示した半導体記憶装置 1 aのダミーメモリセルの一部を拡大し た機能回路図である。
ダミーメモリセル DMC 1 (n+ 1) 〜DMCm (n+ 1) は、 例えばダミー ワード線 WLやワード線 WLが接続されずに、 一対のダミービット線 DB L， x D B Lが共通に接続され、 ヮード線 W Lは接続されていない。
第 1実施形態に係るダミーメモリセル DMCとの相違点は、 ダミーメモリセル DMC 1 (n+ 1) 〜DMCm (n+ 1) は、 例えば図 9に示すように、 トラン ジスタ Q15， Q 16のゲートが基準電位 GNDに接続されている点である。 また、 ワード線ドライバ 13とダミービット線 DB L, xDBLは、 例えば図 7に示すように、 ダミーメモリセル DMC 01〜DMC 0 (n+ 1) に沿って平 行に形成されたヮードダミービット線 WDB L， xWDB Lにより接続されてい る。
図 1 OA~Gは、 図 7に示した半導体記憶装置 1 aの動作を説明するためのタ イミングチャートである。 図 7， 1 OA〜Gを参照しながら、 半導体記憶装置 1 aの動作を第 1実施形態と相違点を中心に説明する。
大きな相違点としては、 本実施形態に係る半導体記憶装置 1 aでは、 メモリセ ノレ 1 1に接続されたワード線 WLと、 ダミーメモリセル 12 aのダミーメモリセ ル DMC01〜DMC0 (n+ 1) が接続されたダミー線ワード線 DWLとに、 別々にワード線ドライバ 13, 13 aが設けられているためにそれぞれが異なつ た動作を行う点である。 まず、 ヮード線 W Lがロウレベルで不活性状態であり、 ビット線 B L， X B L およびダミービット線 DB L， xDB Lはプリチャージされているとする。 時間 t Oにおいて、 図 1 OAに示すようにクロック信号 CKがハイレベルに設定 されると、 内部タイミング制御回路 18は、 図 1 OBに示すようにプリチャージ 回路 15にロウレベルのプリチャージィネーブル信号 PRE (S I 83) を出力 する （時間 t 1)。
時間 t 2において、 内部タイミング制御回路 18力 コント口ール信号 WEに 基づいて信号 S 182をプリデコーダ 16に出力する。 プリデコーダ 16および ワード線ドライバ 13 aは、 図 10C 'に示すようにアドレス信号 A [m] およ ぴ信号 S 182に基づいて所定のヮード線 WLをハイレベルに設定してヮード線 WLを活性化させる。
また、 プリデコーダ 16およびワード線ドライバ 13は、 図 10Cに示すよう にアドレス信号 A [m] および信号 S 182に基づいてダミーワード線 DWLを ハイレベルに設定してダミーヮード線 DWLを活性化させる。
詳細には、 図 4に示すように、 アンドゲート 131では、 比較部 1 35からハイ レベルの信号 S 1 35およびプリデコーダ 16から所定のハイレベルの信号 S 1 6が入力されると、 ハイレベルの信号 S 131を出力し、 ィンバータ 1 32, 1 33を介して、 ダミーワード線 DWLをハイレベルに設定する （時間 t 2)。 ダミーワード線 DWLが活性化されると、 図 10Dに示すようにダミーメモリセ ル 12に接続されたワードダミービット線 WDB L， xWDBLおよびダミービ ット線 DBL, xDB Lがデイスチャージされる。
また、 ワード線 WLが活性化されると、 図 10 Eに示すようにメモリセル 1 1 に接続されたビット線 B L, X B Lがデイスチャージされる。
比較部 14では、 図 10 Dに示すように時間 t 3において、 ダミービット線 D B L, xDBLの電位差が閾値 Vthcomp 以下であることを検出すると、 タイミン グ信号としてロウレベルの信号 S 14をタイミング線 TLを介して内部タイミン グ制御回路 18に出力する。 内部タイミング制御回路 18ではその信号 S 14が 入力されると、 図 10 Fに示すようにセンスアンプ 19にセンスィネーブル信号
S AEとしてハイレベルのパルス信号 S 181を出力する （時間 t 4)。
センスアンプ 19は、 パルス信号 S 181に基づいて所定のメモリセル MCの データが出力された所定のビット線 BL， xB L上のデータを読み出し、 図 10
Gに示すように信号 O [n] として出力する。
一方、 時間 t 3において、 ワード線ドライバ 1 3の比較部 135では、 図 10
Dに示すように、 ダミービット線 D B L， xDB Lの電位差が閾値 Vthcomp 以 下であることを検出すると、 タイミング信号としてロウレベルの信号 S 135を アンドゲート 131 aに出力する。
アンドゲート 1 31 aでは、 ロウレベルの信号 S 1 35が入力されると口ウレ ベルの信号 S 131を出力し、 インバータ 132， 133により図 10 Cに示す ように、 ダミーヮード線 D W Lをロウレベルに設定してダミーヮード線 D W Lを 不活性化する （時間 t 5)。
一方、 比較部 14によりダミ メモリセル DMC 0 (n+ 1) 〜DMCm (n
+ 1 ) が接続されたダミ一ビット線 D B L， X D B Lの電位差が、 閾値 Vthcomp 以下であることを検出すると、 タイミング信号として信号 S 14をタイミング線
TLを介して内部タイミング制御回路 18に出力する。
内部タイミング制御回路 18では、 信号 S 14が入力されると信号 S 182を プリデコーダ 16に出力し、 所定のワード線ドライバ 1 3 aに、 ワード線 WLを ロウレベルにオフ状態、 つまり不活性化させる （時間 t 5 ')。
ワード線ドライバ 13のプリチャージ回路 1 34では、 時間 t 5において、 ヮ 一ド線 WLがロウレベルの場合には、 トランジスタ Q 1〜 3がオン状態になり、 図 10Dに示すようにヮードダミ一ビット線 WDB L， xWDB Lおよびダミー ビット線 DBL， xDBLをプリチャージする （時間 t 6)。
この際、 ダミービット線 DBL， xDBLでは、 デイスチャージされている時 間 t 2〜 t 6間では、 ダミービット線 D B L， xDB Lの電位差が小さくなり続 け、 時間 t 6においてダミービット線 D B L , xDB Lの電位差が 0となる前に 所定の電位へのプリチャージが行われ電源電圧 Vc cとなる。
このため本実施形態では図 1 ODに示すように、 ダミービット線 DBL, xD BLを電源電圧 Vc cよりも小さい電位差 Vs dをプリチャージする。
図 10 Bに示すように、 時間 t 7において、 内部タイミング制御回路 18は、 ハ ィレベルのプリチャージィネーブル PRE信号 S 183をプリチャージ回路 15 に出力すると、 プリチャージ回路 15は時間 t 8においてビット線 BL， xBL のプリチャージを行い、 時間 t 9でビット線 B Lの電位が電源電圧 V c cに設定 される。
この際、 時間 t 8においてビット線 B Lの電位が 0となる前に所定の電位への プリチャージが行われ電源電圧 Vc cとなる。 このため、 本実施形態では図 10 Eに示すように、 ビット線 B Lを電源電圧 V c cよりも小さい電位 V sをプリチ ヤージし、 所定の電位にプリチャージする。
サイクル時間は、 読み出し動作が始まる時間 t 0から終了時間 t 9である。 以上説明したように、 本実施形態では、 ダミーメモリセル 1 2 a用のワード線 ドライバ 13と、 メモリセル 1 1用のヮード線ドライバ 1 3 aとを別々に設けた ので、 例えば既存のメモリセル 1 1の周囲にダミーメモリセル 12 aおよびヮー ド線'ドライバ 1 3を設けることで、 メモリセル 1 1に変更を加えることなく実現 可能である。
また、 本実施形態に係る半導体記憶装置 1 aでは、 第 1実施形態と比べて比較 部が少なくすることができる。
また、 ダミーワード線 DWL活性化時間を短くすることで、 ダミーメモリセル
13が接続されたダミービット線 DB L， xDB Lのプリチャージおよびディス チャージによる消費電力を抑えることができる。
なお、 本発明は本実施の形態に限られるものではなく、 任意好適な種々の改変 が可能である。
実施形態では、 メモリセルとして S R AMや R OM等を説明したが、 この形態 に限られるものではない。 例えば、 ダミーメモリセルによるタイミング信号によ りメモリ動作を制御する半導体記憶装置に適用できる。
また、 実施形態ではダミーメモリセル DMCをメモリセル 1 1に隣接して形成 したが、 ダミーメモリセル DMCの形成位置は、 この形態に限られるものではな い。 読み出し動作のためのタイミング信号を適切に出力することができ、 ダミー ビット線 D B L , x D B Lのプリチャージ開始時間を制御できればよい。
本発明によれば、 ダミーメモリセルによりタイミング信号を生成する半導体記 憶装置において、 読み出しのサイクル時間をダミーメモリセルに接続されたダミ 一ビット線のプリチヤ一ジ時間に依存することなく短縮できる半導体記憶装置、 および半導体記憶装置の読み出し方法を提供することができる。
また、 本発明によれば、 ビット線のプリチャージおよびディスチャージによる 消費電力を抑えることができる半導体記憶装置、 および半導体記憶装置の読み出 し方法を提供することができる。 産業上の利用可能性
以上のように、 本発明にかかる半導体装置、 および半導体装置の読み出し方法 は、 読み出しタイミングを向上できることから、 S R AM、 R OM, D R AMな どの半導体記憶装置に適応可能である。

Claims

請 求 の 範 囲
1 . 制御ラインと第 1のデータ供給ラインを駆動して特定される第 1データ保持 回路と、
前記制御ラインと第 2のデータ供給ラインを駆動して特定され、 前記第 1デー タ保持回路の隣接した位置に設けられた第 2データ保持回路と、
前記第 2データ保持回路の出力レベルを検出し、 該検出結果と閾値との比較結 果に応じてタイミング信号を発生する比較回路と、
前記第 1データ保持回路からデータを読み出す際、 前記比較器のタイミング信 号に応じて前記第 1の制御ラインを駆動する駆動回路と
を備えた半導記憶装置。
2 . 前記制御ラインをワードラインとし、 前記第 1と第 2のデータ供給ラインを ビットラインとする
請求項 1に記載の半導体記憶装置。
3 . 前記比較回路のタイミング信号に応じて、 前記駆動回路により制御ラインを 不活性化させ、 前記第 2データ保持回路のバイアスを所定レベルに設定するプリ チャージする制御回路を有する
請求項 1に記載の半導体記憶装置。
4. 前記第 2データ保持回路を前記第 1データ保持回路ごとに設けた
請求項 1に記載の半導体記憶装置。
5 . 第 1制御ラインと第 1のデータ供給ラインを駆動して特定される第 1データ 保持回路と、
第 2制御ラインと第 2のデータ供給ラインを駆動して特定され、 前記第 1デー タ保持回路の隣接した位置に設けられた第 2データ保持回路と、
前記第 2データ保持回路の出力レベルを検出し、 該検出結果と閾値との比較結 果に応じてタイミング信号を発生する第 1比較回路と、 前記第 1データ保持回路からデータを読み出す際、 前記比較器のタイミング信 号に応じて前記第 1の制御ラインを駆動する第 1駆動回路と、
前記第 2制御ラインのレベルを検出し、 該検出結果と閾値との比較し結果に応 じて第 2のタイミング信号を発生する第 2の比較回路と、
前記第 1データ保持回路からデータを読み出す際、 前記第 2の比較器のタイミ ング信号に応じて前記第 2の制御ラインを駆動する第 2駆動回路と
を備えた半導記憶装置。
6 . 前記第 1と第 2の制御ラインをワードラインとし、 前記第 1と第 2のデータ 供給ラインをビットラインとする
請求項 5に記載の半導体記憶装置。
7 . 前記前記第 1比較回路のタイミング信号に応じて、 前記駆動回路により制御 ラインを不活性化させ、 前記第 2データ保持回路のバイアスを所定レベルに設定 するプリチャージする制御回路を有する
請求項 5に記載の半導体記憶装置。
8 . 前記第 2データ保持回路を前記第 1データ保持回路の行方向と列方向に設け た
請求項 5に記載の半導体記憶装置
9 . ワード線おょぴ一対の第 1のビット線に接続された第 1のメモリセルと、 ヮ一ド線および一対の第 2のビット線に接続された第 2のメモリセルと、 少なくとも、 前記ヮード線を共通のタイミングで活性化させるヮード線ドライ バと、
を有し、
前記第 1のメモリセルからデータの読み出しを行う場合には、 前記第 2のメモ リセルに接続された前記第 2のビット線のレベルに応じて、 前記データの読み出 しのタイミングを決定する半導体記憶装置であって、
前記ワード線ドライバは、 前記一対の第 2のビット線の電位差が予め設定され た値になると、 少なくとも前記第 2のメモリセルに接続された前記ワード線を不 活性化させて前記第 2のメモリセルに接続された前記第 2のビット線の所定の電 位へのプリチャージを行う
半導体記憶装置。
1 0 . 前記ワード線ドライバは、 前記一対の第 2のビット線に接続され、 前記一 対の第 2のビット線の電位を比較する比較部と、 前記比較部による比較の結果、 前記一対の第 2のビット線の電位差が予め設定された値になると、 少なくとも前 記第 2のメモリセルに接続された前記ヮード線を不活性化するヮード線制御部と 、 前記ヮード線制御部により前記第 2のメモリセルに接続されたヮード線が不活 性化した場合、 前記第 2のメモリセルに接続された一対の第 2のビット線の所定 の電位へのプリチャージを行うプリチャージ回路とを含む
請求項 9に記載の半導体記憶装置。
1 1 . 前記ワード線に、 前記第 1のメモリセル、 前記第 2のメモリセル、 および 前記ヮ一ド線ドライバが共通に接続され、
前記ワード線ドライバは、 前記ワード線を共通のタイミングで活性化させ、 前 記一対の第 2のビット線の電位差が予め設定された値になると、 前記第 1および 第 2のメモリセルに接続された前記ヮード線を不活性化させて前記第 2のメモリ セルに接続された前記第 2のビット線の所定の電位へのプリチャージを行う 請求項 9に記載の半導体記憶装置。
1 2 . ワード線および一対の第 1のビット線に接続されている第 1のメモリセル と、 前記第 1のビット線に接続されているセンスアンプと、
前記第 1のビット線を所定の電位へのプリチャージを行う第 1のプリチャージ 回路と、
前記ヮ一ド線および一対の第 2のビット線に接続されている第 2のメモリセル と、
前記一対の第 2のビット線の電位を比較し、 電位差が予め設定された値になる とタイミング信号を生成する第 1の比較部と、
前記ワード線および前記一対の第 2のビット線に接続され、 少なくとも前記ヮ 一ド線の電位に基づいて前記第 2のビット線の所定の電位へのプリチャージを行 うワード線ドライバと、
前記第 1のビット線および前記第 2のビット線がプリチャージした状態で前記 ヮード線ドライバに前記ヮード線を活性化させて前記第 1のビット線および前記 第 2のビット線をデイスチャージさせ、 前記一対の第 2のビット線の電位差が前 記予め設定された値になると前記第 1の比較部から出力されるタイミング信号に 基づいて前記センスアンプに前記第 1のビット線の電位差を検出させた後、 前記 第 1のプリチャージ回路に前記第 1のビット線を所定の電位へのプリチャージを 行わせる制御回路と
を有し、 '
前記ヮード線ドライバは、
前記一対の第 2のビット線の電位を比較し、 電位差が予め設定された値になる とタイミング信号を生成する第 2の比較部と、
少なくとも前記第 2の比較部が生成したタイミング信号に基づいて前記第 2の メモリセルに接続された前記ヮード線を不活性化するヮード線制御部と、 前記ヮード線が不活性化した場合に前記第 2のメモリセルに接続された一対の 前記第 2のビット線の所定の電位へのプリチャージを行う第 2のプリチャージ回 路と
を含む半導体記憶装置。
1 3 . 第 1のワード線および一対の第 1のビット線に接続されている第 1のメモ リセノレと、
前記第 1のビット線に接続されているセンスアンプと、
前記第 1のビット線を所定の電位へのプリチャージを行う第 1のプリチャージ 回路と、 前記第 1のヮード線に接続され、 前記第 1のヮード線の活性化およぴ不 活性化を行う第 1のワード線ドライバと、
第 2のヮード線および一対の第 2のビット線に接続されている第 2のメモリセ ルと、
前記一対の第 2のビット線の電位を比較し、 電位差が予め設定された値になる とタイミング信号を生成する第 1の比較部と、
前記第 2のワード線および前記一対の第 2のビット線に接続され、 少なくとも 前記第 2のヮード線の電位に基づいて前記第 2のビット線の所定の電位へのプリ チャージを行う第 2のワード線ドライバと、
前記第 1のビット線および前記第 2のビット線がプリチャージした状態で前記 第 1および第 2のヮード線ドライバに前記第 1および第 2のヮード線を活性化さ せて前記第 1のビット線および前記第 2のビット線をデイスチャージさせ、 前記 一対の第 2のビット線の電位差が前記予め設定された値になると前記第 1の比較 部から出力されるタイミング信号に基づいて前記センスァンプに前記第 1のビッ ト線の電位差を検出させた後、 前記第 1のプリチャージ回路に前記第 1のビット 線を所定の電位へのプリチャージを行わせる制御回路と
を有し、
前記第 2のワード線ドライバは、
前記一対の第 2のビット線の電位を比較し、 電位差が予め設定された値になる とタイミング信号を生成する第 2の比較部と、
少なくとも前記第 2の比較部が生成したタイミング信号に基づいて前記第 2の メモリセルに接続された前記第 2のヮード線を不活性化するヮード線制御部と、 前記第 2のヮード線が不活性化した場合に前記第 2のメモリセルに接続された 一対の前記第 2のビット線の所定の電位へのプリチャージを行う第 2のプリチヤ ージ回路と .
を含む半導体記憶装置。
1 4 . ワード線おょぴ一対の第 1のビット線に接続された第 1のメモリセルと、 ヮ一ド線および一対の第 2のビット線に接続された第 2のメモリセノレと、 少なく とも、 前記ヮード線を共通のタィミングで活性化させるワード線ドライバとを有 する半導体記憶装置の読み出し方法であって、
前記第 1のメモリセルからデータの読み出しを行う場合には、 前記第 2のメモ リセルに接続された前記第 2のビット線のレベルに応じて、 前記データの読み出 しのタイミングを決定し、
前記一対の第 2のビット線の電位差が予め設定された値になると、 前記ワード 線ドライバが、 少なくとも前記第 2のメモリセルに接続された前記ワード線を不 活性化させて前記第 2のメモリセルに接続された前記第 2のビット線の所定の電 位へのプリチャージを行う
半導体記憶装置の読み出し方法。
1 5 . 前記一対の第 2のビット線に接続きれた前記ワード線ドライバ内の比較部 1 前記一対の第 2のビット線の電位を比較し、 前記比較部による比較の結果、 前記一対の第 2のビット線の電位差が予め設定された値になると、 前記第 2のメ モリセルに接続された前記ヮード線ドライバ内のヮード線制御部が前記ヮード線 を不活性ィ匕し、 前記ヮード線制御部により前記第 2のメモリセルに接続されたヮ 一ド線が不活性化した場合、 前記ヮード線ドライバ内のプリチャージ回路が前記 第 2のメモリセルに接続された一対の第 2のビット線の所定の電位へのプリチヤ ージを行う
請求項 1 4に記載の半導体記憶装置の読み出し方法。
1 6 . 前記ワード線には、 前記第 1のメモリセル、 前記第2のメモリセル、 およ び前記ワード線ドライバが共通に接続され、 前記ワード線ドライバが、 前記ヮー ド線を共通のタイミングで活性化させ、 前記一対の第 2のビット線の電位差が予 め設定された値になると、 前記第 1および第 2のメモリセルに接続された前記ヮ 一ド線を不活性化させて前記第 2のメモリセルに接続された前記第 2のビット線 の所定の電位へのプリチャージを行う 請求項 1 4に記載の半導体記憶装置の読み出し方法。
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