JPH06349280A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH06349280A JPH06349280A JP5140495A JP14049593A JPH06349280A JP H06349280 A JPH06349280 A JP H06349280A JP 5140495 A JP5140495 A JP 5140495A JP 14049593 A JP14049593 A JP 14049593A JP H06349280 A JPH06349280 A JP H06349280A
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- JP
- Japan
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- bit line
- control circuit
- line
- word line
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Abstract
(57)【要約】
【目的】 読み出し動作時のビット線の電位振幅をセン
スアンプの増幅動作にに最低限必要なレベルに抑え、低
消費電力化を可能とする。 【構成】 アクセスすべきメモリアレイの行アドレス情
報を解読する行デコーダ４と、ビット線１と電気的に等
価な構成を持つダミービット線１３と、ダミービット線
１３に接続されダミービット線の電位変化を検知し検知
信号を出力するタイミング制御回路１７と、行デコーダ
４とタイミング制御回路１７からの信号によりワード線
３の制御を行なうワード線制御回路１８を備え、タイミ
ング制御回路１８によりダミービット線の電位変化がセ
ンスアンプ９の増幅動作に必要な電圧だけ降下したこと
を検知し、検知信号によりワード線制御回路１８を制御
して、ワード線の活性期間を制御し、メモリセル５をビ
ット線１から切断する。
スアンプの増幅動作にに最低限必要なレベルに抑え、低
消費電力化を可能とする。 【構成】 アクセスすべきメモリアレイの行アドレス情
報を解読する行デコーダ４と、ビット線１と電気的に等
価な構成を持つダミービット線１３と、ダミービット線
１３に接続されダミービット線の電位変化を検知し検知
信号を出力するタイミング制御回路１７と、行デコーダ
４とタイミング制御回路１７からの信号によりワード線
３の制御を行なうワード線制御回路１８を備え、タイミ
ング制御回路１８によりダミービット線の電位変化がセ
ンスアンプ９の増幅動作に必要な電圧だけ降下したこと
を検知し、検知信号によりワード線制御回路１８を制御
して、ワード線の活性期間を制御し、メモリセル５をビ
ット線１から切断する。
Description
【０００１】
【産業上の利用分野】本発明は低消費電力化を実現する
半導体記憶装置に関するものである。
半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置としては、例えば
特開昭６０-６１９８６号公報に示すようなものがあ
る。図４にこの従来の半導体記憶装置の概略構成図を示
す。以下図４を参照しながら説明する。
特開昭６０-６１９８６号公報に示すようなものがあ
る。図４にこの従来の半導体記憶装置の概略構成図を示
す。以下図４を参照しながら説明する。
【０００３】図４において、１はメモリセル５のデータ
を伝達するためのビット線、２はビット線１を充電する
ためのプリチャージ回路、３はメモリセル５を選択する
ためのワード線、４はワード線制御信号を出力する行デ
コーダ、６はビット線１にスイッチングトランジスタを
介して接続にされた入出力線、７はビット線１と入出力
線６を接続するスイッチングトランジスタ、８はスイッ
チングトランジスタ７を制御する列デコーダ、９はメモ
リセル５からのデータを増幅するセンスアンプ、１０は
外部にデータを取り出すための出力バッファ、１１はセ
ンスアンプ９の出力を検出する出力検出回路、１２はワ
ード線１をワード線制御回路４と出力検出回路１１の出
力により制御するアンド回路である。
を伝達するためのビット線、２はビット線１を充電する
ためのプリチャージ回路、３はメモリセル５を選択する
ためのワード線、４はワード線制御信号を出力する行デ
コーダ、６はビット線１にスイッチングトランジスタを
介して接続にされた入出力線、７はビット線１と入出力
線６を接続するスイッチングトランジスタ、８はスイッ
チングトランジスタ７を制御する列デコーダ、９はメモ
リセル５からのデータを増幅するセンスアンプ、１０は
外部にデータを取り出すための出力バッファ、１１はセ
ンスアンプ９の出力を検出する出力検出回路、１２はワ
ード線１をワード線制御回路４と出力検出回路１１の出
力により制御するアンド回路である。
【０００４】次に、図５のタイミング図を参照しながら
上記構成の半導体記憶装置の動作について説明する。図
５の時刻ｔ0で選択された行のワード線３を、行デコー
ダ４によりアンド回路１２を通して活性化する。これに
よりメモリセル５の記憶内容に応じて、予めプリチャー
ジ回路２により充電された一対のビット線１のうち片方
のビット線１が放電される。この時、入出力線６は列デ
コーダ８とスイッチングトランジスタ７を介してどれか
一対のビット線１に接続されており、同様に一対の入出
力線６のうち片方がＬレベルに変化する。入出力線６の
片方がセンスアンプ９の増幅動作を始める電圧レベルＶ
thまで下がった図５の時刻ｔ1で、センスアンプ９を活
性化し入出力線６上のデータを増幅し、出力バッファ１
０により外部に読み出す。センスアンプ９に接続された
出力検出回路１１により、センスアンプ９の出力が時刻
ｔ2で確定したことを検知し検知信号をアンド回路１２
に出力する。アンド回路１２は図５の時刻ｔ3でワード
線３を非活性化し、時刻ｔ4でメモリセル５はビット線
１から切り離される。これによりメモリセル５からのデ
ータを読み出した後はメモリセル５を切り離して、ビッ
ト線１の不必要な放電をやめさせ電圧振幅を小さくして
消費電力の低減を図っている。
上記構成の半導体記憶装置の動作について説明する。図
５の時刻ｔ0で選択された行のワード線３を、行デコー
ダ４によりアンド回路１２を通して活性化する。これに
よりメモリセル５の記憶内容に応じて、予めプリチャー
ジ回路２により充電された一対のビット線１のうち片方
のビット線１が放電される。この時、入出力線６は列デ
コーダ８とスイッチングトランジスタ７を介してどれか
一対のビット線１に接続されており、同様に一対の入出
力線６のうち片方がＬレベルに変化する。入出力線６の
片方がセンスアンプ９の増幅動作を始める電圧レベルＶ
thまで下がった図５の時刻ｔ1で、センスアンプ９を活
性化し入出力線６上のデータを増幅し、出力バッファ１
０により外部に読み出す。センスアンプ９に接続された
出力検出回路１１により、センスアンプ９の出力が時刻
ｔ2で確定したことを検知し検知信号をアンド回路１２
に出力する。アンド回路１２は図５の時刻ｔ3でワード
線３を非活性化し、時刻ｔ4でメモリセル５はビット線
１から切り離される。これによりメモリセル５からのデ
ータを読み出した後はメモリセル５を切り離して、ビッ
ト線１の不必要な放電をやめさせ電圧振幅を小さくして
消費電力の低減を図っている。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、ビット線１の電位変化をセンスアンプ９
により増幅を開始する図５の時刻ｔ1から、アンド回路
１２からワード線制御信号が出力されるまでの時刻ｔ3
までの期間ｔ3-ｔ１はワード線３の活性化が行われる。
このため、このｔ3-ｔ１の期間中はビット線１および入
出力線６にプリチャージされていた電荷はビット線１対
のうちの一方では失われていき、ビット線１を充電する
ための電流が大きくなり、消費電力が大きくなるという
問題点を有していた。
うな構成では、ビット線１の電位変化をセンスアンプ９
により増幅を開始する図５の時刻ｔ1から、アンド回路
１２からワード線制御信号が出力されるまでの時刻ｔ3
までの期間ｔ3-ｔ１はワード線３の活性化が行われる。
このため、このｔ3-ｔ１の期間中はビット線１および入
出力線６にプリチャージされていた電荷はビット線１対
のうちの一方では失われていき、ビット線１を充電する
ための電流が大きくなり、消費電力が大きくなるという
問題点を有していた。
【０００６】本発明は上記問題点に鑑み、低消費電力化
を可能とする半導体記憶装置を提供するものである。
を可能とする半導体記憶装置を提供するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体記憶装置は、ビット線とワード線の
交差位置にメモリセルを配列したメモリセルアレイと、
前記ビット線の電位を予めプリチャージするプリチャー
ジ回路と、メモリセルから前記ビット線上に読みだされ
たデータを増幅し出力するセンスアンプと、ワード線を
タイミング制御回路及び行デコーダからの信号により制
御しダイナミックな回路で構成されたワード線制御回路
と、前記ワード線制御回路をダミービット線電位の変化
の検出より制御するタイミング制御回路と、前記ビット
線に接続された負荷と同等の負荷容量を接続したダミー
ビット線とを備えた構成である。
めに本発明の半導体記憶装置は、ビット線とワード線の
交差位置にメモリセルを配列したメモリセルアレイと、
前記ビット線の電位を予めプリチャージするプリチャー
ジ回路と、メモリセルから前記ビット線上に読みだされ
たデータを増幅し出力するセンスアンプと、ワード線を
タイミング制御回路及び行デコーダからの信号により制
御しダイナミックな回路で構成されたワード線制御回路
と、前記ワード線制御回路をダミービット線電位の変化
の検出より制御するタイミング制御回路と、前記ビット
線に接続された負荷と同等の負荷容量を接続したダミー
ビット線とを備えた構成である。
【０００８】
【作用】本発明は上記した構成によって、ワード線を活
性化してメモリセル中のデータをビット線上に読みだ
す。ビット線にセンスアンプの増幅動作に必要な電位差
が生じた事を、ダミービット線を接続したタイミング制
御回路より検知し、検知信号をワード線制御回路に出力
する。ワード線制御回路はワード線を非活性化すること
により、メモリセルをビット線より切り離し、ビット線
電荷の放電を阻止する。これによりビット線電位の変化
をセンスアンプで増幅しセンスアンプの出力検出後ワー
ド線の非活性化を行う従来例に比べて、高速にワード線
を非活性化しビット線電荷の余計な放電を抑え、充電す
る時の電流を小さく出来るため低消費電力化が図られる
こととなる。
性化してメモリセル中のデータをビット線上に読みだ
す。ビット線にセンスアンプの増幅動作に必要な電位差
が生じた事を、ダミービット線を接続したタイミング制
御回路より検知し、検知信号をワード線制御回路に出力
する。ワード線制御回路はワード線を非活性化すること
により、メモリセルをビット線より切り離し、ビット線
電荷の放電を阻止する。これによりビット線電位の変化
をセンスアンプで増幅しセンスアンプの出力検出後ワー
ド線の非活性化を行う従来例に比べて、高速にワード線
を非活性化しビット線電荷の余計な放電を抑え、充電す
る時の電流を小さく出来るため低消費電力化が図られる
こととなる。
【０００９】
【実施例】以下本発明の一実施例の半導体記憶装置につ
いて、図面を参照しながら説明する。図１は本発明の実
施例における半導体記憶装置を示すものである。
いて、図面を参照しながら説明する。図１は本発明の実
施例における半導体記憶装置を示すものである。
【００１０】図４の従来例と同様に、１はビット線、２
はビット線１の電位を予めプリチャージし、ビット線１
の電位をイコライズするプリチャージ回路、３はワード
線、４は行デコーダ、５はメモリセル、６は入出力線、
７はスイッチングランジスタ、８は列デコーダ、９はセ
ンスアンプ、１０は出力バッファである。１３はビット
線１と同等の電位変化を発生させるために設けられたダ
ミービット線、１４はダミービット線１３の電位を予め
プリチャージし、ダミービット線１３の電位をイコライ
ズするプリチャージ回路、１５はダミービット線１３を
ビット線１と同じ構成にするために接続されたビット線
１に接続されている負荷と同等の負荷容量、１６はダミ
ービット線１４の電荷をワード線３の信号により制御す
るためのダミーセル、１７はダミービット線１４の電位
降下がセンスアンプ９の増幅動作に必要な電位差になっ
たことを検知し検知信号を出力するタイミング制御回
路、１８はワード線３をタイミング制御回路１７と行デ
コーダ４からの出力信号により制御しかつダイナミック
な回路で構成されたワード線制御回路である。また、ワ
ード線制御回路１８の回路構成を図２に示す。φ1はタ
イミング制御回路１７からの出力信号を反転した信号を
入力する端子、φ2はタイミング制御回路１７からの出
力信号を入力する端子、φ3は行デコーダ４からの出力
信号を入力する端子、２０はφ3端子からの信号を入力
するＰチャネルＭＯＳ型トランジスタ（以下ＰＭＯＳト
ランジスタ）、２１はφ3端子からの信号を入力するＮ
チャネルＭＯＳ型トランジスタ（以下ＮＭＯＳトランジ
スタ）、２２はφ2端子からの信号を入力するＰＭＯＳ
トランジスタ、２３はＰＭＯＳトランジスタ２０、２２
とＮＭＯＳトランジスタ２１のドレインを入力側に接続
したインバータ回路、φ4はインバータ回路２３からの
出力信号を出力する端子である。
はビット線１の電位を予めプリチャージし、ビット線１
の電位をイコライズするプリチャージ回路、３はワード
線、４は行デコーダ、５はメモリセル、６は入出力線、
７はスイッチングランジスタ、８は列デコーダ、９はセ
ンスアンプ、１０は出力バッファである。１３はビット
線１と同等の電位変化を発生させるために設けられたダ
ミービット線、１４はダミービット線１３の電位を予め
プリチャージし、ダミービット線１３の電位をイコライ
ズするプリチャージ回路、１５はダミービット線１３を
ビット線１と同じ構成にするために接続されたビット線
１に接続されている負荷と同等の負荷容量、１６はダミ
ービット線１４の電荷をワード線３の信号により制御す
るためのダミーセル、１７はダミービット線１４の電位
降下がセンスアンプ９の増幅動作に必要な電位差になっ
たことを検知し検知信号を出力するタイミング制御回
路、１８はワード線３をタイミング制御回路１７と行デ
コーダ４からの出力信号により制御しかつダイナミック
な回路で構成されたワード線制御回路である。また、ワ
ード線制御回路１８の回路構成を図２に示す。φ1はタ
イミング制御回路１７からの出力信号を反転した信号を
入力する端子、φ2はタイミング制御回路１７からの出
力信号を入力する端子、φ3は行デコーダ４からの出力
信号を入力する端子、２０はφ3端子からの信号を入力
するＰチャネルＭＯＳ型トランジスタ（以下ＰＭＯＳト
ランジスタ）、２１はφ3端子からの信号を入力するＮ
チャネルＭＯＳ型トランジスタ（以下ＮＭＯＳトランジ
スタ）、２２はφ2端子からの信号を入力するＰＭＯＳ
トランジスタ、２３はＰＭＯＳトランジスタ２０、２２
とＮＭＯＳトランジスタ２１のドレインを入力側に接続
したインバータ回路、φ4はインバータ回路２３からの
出力信号を出力する端子である。
【００１１】以上のように構成された半導体記憶装置に
ついて、以下図３のタイミング図を用いてその動作を説
明する。
ついて、以下図３のタイミング図を用いてその動作を説
明する。
【００１２】まず、図３の時刻ｔ0で選択されたワード
線３を、行デコーダ４によりワード線制御回路１８を通
して活性化する。この時ワード線制御回路１８のφ3端
子は行レコーダ４によりＨレベルに固定され、φ1、φ2
端子はタイミング制御回路１７によりそれぞれＬ、Ｈに
固定されるため、ＰＭＯＳトランジスタ２０、２２はオ
フし、ＮＭＯＳトランジスタ２１はオンする。インバー
タ回路２３の入力はＬになり、出力端子φ4はＨに変化
する。ワード線３の電位がメモリセルを活性化する電位
になると、メモリセル５の記憶内容に応じて、予めプリ
チャージ回路２により充電されたビット線１のうち片方
の電荷は放電される。同様にダミーセル１６（予めＬと
されている）の出力もＬに固定されるため、プリチャー
ジ回路１４により予め充電されていたダミービット線１
３の電荷は放電される。ダミービット線１３にはビット
線１と同等の負荷容量１５を接続しているため、ダミー
ビット線１３とビット線１の出力波形は同形になる。な
お、負荷容量１５の代わりにビット線１に接続している
ものと同形の回路を接続しても同様の効果が得られる。
線３を、行デコーダ４によりワード線制御回路１８を通
して活性化する。この時ワード線制御回路１８のφ3端
子は行レコーダ４によりＨレベルに固定され、φ1、φ2
端子はタイミング制御回路１７によりそれぞれＬ、Ｈに
固定されるため、ＰＭＯＳトランジスタ２０、２２はオ
フし、ＮＭＯＳトランジスタ２１はオンする。インバー
タ回路２３の入力はＬになり、出力端子φ4はＨに変化
する。ワード線３の電位がメモリセルを活性化する電位
になると、メモリセル５の記憶内容に応じて、予めプリ
チャージ回路２により充電されたビット線１のうち片方
の電荷は放電される。同様にダミーセル１６（予めＬと
されている）の出力もＬに固定されるため、プリチャー
ジ回路１４により予め充電されていたダミービット線１
３の電荷は放電される。ダミービット線１３にはビット
線１と同等の負荷容量１５を接続しているため、ダミー
ビット線１３とビット線１の出力波形は同形になる。な
お、負荷容量１５の代わりにビット線１に接続している
ものと同形の回路を接続しても同様の効果が得られる。
【００１３】ビット線１の片方が放電を開始する時、入
出力線６は列デコーダ８とスイッチングトランジスタ７
を介してビット線１と接続されているため、入出力線６
はＬレベルに変化する。入出力線６があるレベルまで下
がり、図３の時刻ｔ1で入出力線６の電位差が所定の電
位差まで開いたときセンスアンプ９は増幅動作に必要な
入出力線６の電位降下を検知して、入出力線上６のデー
タを急激に増幅し、出力バッファ１０により外部に読み
出す。入出力線６と同様に図３の時刻ｔ1でダミービッ
ト線１３は、センスアンプ９がセンス動作に必要な電位
差の電位降下が起こる。図３の時刻ｔ1でダミービット
線１３に接続されたタイミング制御回路１７は、このセ
ンスアンプの増幅動作に必要な電位差を検知して、検知
信号をワード線制御回路１８に出力する。タイミング制
御回路１７は、入力信号が所定の電位レベル以下になる
と、出力信号を発生する。このタイミング制御回路１７
は、例えば、論理しきい値電圧をＶｄｄ／２（Ｖｄｄは
電源電位）よりも上に設定したインバータ回路などで構
成できる。この論理しきい値電圧をＶｔａとすれば、図
３の時刻ｔ2でタイミング制御回路１７の電位がＶtａ以
下になり、ワード線制御回路１８のＰＭＯＳトランジス
タ２２がオンし、インバータ回路２３の入力がＬになる
と出力端子φ4はＬに変化する。これにより図３の時刻
ｔ2でワード線制御回路はワード線３を非活性化し、図
３の時刻ｔ3でメモリセル５はビット線１より切り離さ
れる。
出力線６は列デコーダ８とスイッチングトランジスタ７
を介してビット線１と接続されているため、入出力線６
はＬレベルに変化する。入出力線６があるレベルまで下
がり、図３の時刻ｔ1で入出力線６の電位差が所定の電
位差まで開いたときセンスアンプ９は増幅動作に必要な
入出力線６の電位降下を検知して、入出力線上６のデー
タを急激に増幅し、出力バッファ１０により外部に読み
出す。入出力線６と同様に図３の時刻ｔ1でダミービッ
ト線１３は、センスアンプ９がセンス動作に必要な電位
差の電位降下が起こる。図３の時刻ｔ1でダミービット
線１３に接続されたタイミング制御回路１７は、このセ
ンスアンプの増幅動作に必要な電位差を検知して、検知
信号をワード線制御回路１８に出力する。タイミング制
御回路１７は、入力信号が所定の電位レベル以下になる
と、出力信号を発生する。このタイミング制御回路１７
は、例えば、論理しきい値電圧をＶｄｄ／２（Ｖｄｄは
電源電位）よりも上に設定したインバータ回路などで構
成できる。この論理しきい値電圧をＶｔａとすれば、図
３の時刻ｔ2でタイミング制御回路１７の電位がＶtａ以
下になり、ワード線制御回路１８のＰＭＯＳトランジス
タ２２がオンし、インバータ回路２３の入力がＬになる
と出力端子φ4はＬに変化する。これにより図３の時刻
ｔ2でワード線制御回路はワード線３を非活性化し、図
３の時刻ｔ3でメモリセル５はビット線１より切り離さ
れる。
【００１４】以上のように本実施例によれば、ダミービ
ット線１３の電位変化からタイミング制御回路１７がセ
ンスアンプ９の増幅動作に必要な電位差を検知してワー
ド線制御回路１８に検知信号を出力する。このためセン
スアンプ９の出力がセンスアンプ９に接続された出力検
知回路（図４の１１）の論理しきい値電圧になった時検
知信号をアンド回路（図４の１２）に出力する従来例に
比べて、ワード線制御回路１８への出力タイミングが図
３に示すように時間Ｔ1分短縮される。また、ワード線
３を制御しているワード線制御回路１８を、図２に示す
ダイナミック回路にすることにより、この回路にかかる
負荷容量は従来例（図４のアンド回路１２をＣＭＯＳで
構成した場合）のＰＭＯＳトランジスタのゲート容量１
段、ＮＭＯＳトランジスタのゲート容量１段に比べて、
ＰＭＯＳトランジスタのゲート容量１段、ＮＭＯＳトラ
ンジスタのソース/ドレイン接合容量１段となり、ＮＭ
ＯＳトランジスタのソース/ドレイン接合容量は、ゲー
ト容量と比較して約５分の１程度と小さいため、かなり
の負荷低減となる。このためタイミング制御回路１７に
接続される信号線の負荷容量は従来例に比べて小さくな
り、データパスの短縮（Ｔ2−Ｔ1）が可能となる。図３
に示すようにワード線３を活性化するのに全体で時間Ｔ
2短縮され、メモリセル５はＴ2期間早くビット線１より
切り離されることにより、ビット線１の電荷の余計な放
電を抑えることができる。
ット線１３の電位変化からタイミング制御回路１７がセ
ンスアンプ９の増幅動作に必要な電位差を検知してワー
ド線制御回路１８に検知信号を出力する。このためセン
スアンプ９の出力がセンスアンプ９に接続された出力検
知回路（図４の１１）の論理しきい値電圧になった時検
知信号をアンド回路（図４の１２）に出力する従来例に
比べて、ワード線制御回路１８への出力タイミングが図
３に示すように時間Ｔ1分短縮される。また、ワード線
３を制御しているワード線制御回路１８を、図２に示す
ダイナミック回路にすることにより、この回路にかかる
負荷容量は従来例（図４のアンド回路１２をＣＭＯＳで
構成した場合）のＰＭＯＳトランジスタのゲート容量１
段、ＮＭＯＳトランジスタのゲート容量１段に比べて、
ＰＭＯＳトランジスタのゲート容量１段、ＮＭＯＳトラ
ンジスタのソース/ドレイン接合容量１段となり、ＮＭ
ＯＳトランジスタのソース/ドレイン接合容量は、ゲー
ト容量と比較して約５分の１程度と小さいため、かなり
の負荷低減となる。このためタイミング制御回路１７に
接続される信号線の負荷容量は従来例に比べて小さくな
り、データパスの短縮（Ｔ2−Ｔ1）が可能となる。図３
に示すようにワード線３を活性化するのに全体で時間Ｔ
2短縮され、メモリセル５はＴ2期間早くビット線１より
切り離されることにより、ビット線１の電荷の余計な放
電を抑えることができる。
【００１５】
【発明の効果】以上のように本発明は、選択されたワー
ド線と選択されたビット線とに接続されたメモリセルを
読み出す際に、ワード線を活性化しメモリセル中のデー
タをビット線上に読みだした後、ビット線出力部がセン
スアンプの増幅動作に必要な電位差になるタイミングを
ビット線と同等の構成を持つダミービット線の電位降下
からタイミング制御回路により検知し、検知信号を高速
にワード線制御回路に出力することによりワード線の非
活性化のタイミングを早め、メモリセルを早期にワード
線から切り離すことが出来る。これによりビット線電荷
の余分な放電を抑え、充電する時に流れる電流を小さく
出来るため、低消費電力化を図ることができる。
ド線と選択されたビット線とに接続されたメモリセルを
読み出す際に、ワード線を活性化しメモリセル中のデー
タをビット線上に読みだした後、ビット線出力部がセン
スアンプの増幅動作に必要な電位差になるタイミングを
ビット線と同等の構成を持つダミービット線の電位降下
からタイミング制御回路により検知し、検知信号を高速
にワード線制御回路に出力することによりワード線の非
活性化のタイミングを早め、メモリセルを早期にワード
線から切り離すことが出来る。これによりビット線電荷
の余分な放電を抑え、充電する時に流れる電流を小さく
出来るため、低消費電力化を図ることができる。
【図１】本発明の実施例における回路構成図
【図２】同実施例におけるワード線制御回路図
【図３】同実施例における動作説明のためのタイミング
図
図
【図４】従来の半導体記憶装置の回路構成図
【図５】図４の従来例における動作説明のためのタイミ
ング図
ング図
１３ ダミービット線 １５ 負荷容量 １６ ダミーセル １７ タイミング制御回路 １８ ワード線制御回路 ２０、２２ ＰＭＯＳトランジスタ ２１ ＮＭＯＳトランジスタ ２３ インバータ
Claims (1)
- 【請求項１】複数のビット線と複数のワード線の交差位
置にメモリセルを配置したメモリセルアレイと、前記ビ
ット線の電位を予め設定したプリチャージレベルにまで
プリチャージするプリチャージ回路と、前記ビット線と
前記出力線上に読みだされたデータを増幅するセンスア
ンプと、アクセスすべき行アドレス情報を解読する行デ
コーダと、前記ビット線と電気的に等価な構成を持つダ
ミービット線と、前記ダミービット線に接続され前記ダ
ミービット線の電位変化を検知し検知信号を出力するタ
イミング制御回路と、前記行デコーダと前記タイミング
制御回路に接続され前記行デコーダからの信号と前記タ
イミング制御回路から信号によりワード線の制御を行う
ワード線制御回路とを備えたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140495A JPH06349280A (ja) | 1993-06-11 | 1993-06-11 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5140495A JPH06349280A (ja) | 1993-06-11 | 1993-06-11 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06349280A true JPH06349280A (ja) | 1994-12-22 |
Family
ID=15269960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5140495A Pending JPH06349280A (ja) | 1993-06-11 | 1993-06-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06349280A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08190792A (ja) * | 1995-01-04 | 1996-07-23 | Nec Corp | スタティックｒａｍ |
| JP2001250383A (ja) * | 2000-03-07 | 2001-09-14 | Stmicroelectronics Inc | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 |
| US6556472B2 (en) | 2001-06-12 | 2003-04-29 | Fujitsu Limited | Static RAM with optimized timing of driving control signal for sense amplifier |
| JP2003303493A (ja) * | 2002-04-09 | 2003-10-24 | Fujitsu Ltd | 半導体記憶装置の制御方法、および半導体記憶装置 |
| WO2005004165A1 (ja) * | 2003-07-04 | 2005-01-13 | Sony Corporation | 半導体記憶装置、および半導体記憶装置の読み出し方法 |
-
1993
- 1993-06-11 JP JP5140495A patent/JPH06349280A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08190792A (ja) * | 1995-01-04 | 1996-07-23 | Nec Corp | スタティックｒａｍ |
| JP2001250383A (ja) * | 2000-03-07 | 2001-09-14 | Stmicroelectronics Inc | ダイナミックランダムアクセスメモリ用ビット線検知回路及び方法 |
| US6556472B2 (en) | 2001-06-12 | 2003-04-29 | Fujitsu Limited | Static RAM with optimized timing of driving control signal for sense amplifier |
| JP2003303493A (ja) * | 2002-04-09 | 2003-10-24 | Fujitsu Ltd | 半導体記憶装置の制御方法、および半導体記憶装置 |
| WO2005004165A1 (ja) * | 2003-07-04 | 2005-01-13 | Sony Corporation | 半導体記憶装置、および半導体記憶装置の読み出し方法 |
| US7376028B2 (en) | 2003-07-04 | 2008-05-20 | Sony Corporation | Semiconductor memory device and method for reading semiconductor memory device |
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