JPH0319639B2 - - Google Patents

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JPH0319639B2
JPH0319639B2 JP57177098A JP17709882A JPH0319639B2 JP H0319639 B2 JPH0319639 B2 JP H0319639B2 JP 57177098 A JP57177098 A JP 57177098A JP 17709882 A JP17709882 A JP 17709882A JP H0319639 B2 JPH0319639 B2 JP H0319639B2
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mos transistors
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • G—PHYSICS
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はMOSトランジスタを用いてメモリ
セルを構成するようにした半導体記憶装置に関
し、特にデータの読み出し及び検出方法を改良し
た半導体記憶装置に関する。
〔発明の技術的背景〕
第１図は、MOSトランジスタを用いてメモリ
セルを構成するようにした従来の半導体メモリの
回路構成図である。ここではメモリセルは１個の
みが示されている。そして、メモリセル１は、負
荷抵抗２，３及び駆動用のMOSトランジスタ４，
５それぞれからなる２組のインバータと、トラン
スフアゲート用の一対のMOSトランジスタ６，
７とから構成されている。
このようなメモリセルを有するメモリにおい
て、まずワードライン８が選択駆動されると、メ
モリセル１内の一対のMOSトランジスタ６，７
が導通する。一方、一対のビツトライン９，１０
はプリチヤージ用のMOSトランジスタ１１，１
２それぞれにより予め電源電圧VDDまでプリチヤ
ージされている。したがつて、ワードライン駆動
時、メモリセル１内の２個のMOSトランジスタ
４，５のうちいずれか導通しているものを介して
電流が流れる。たとえば、MOSトランジスタ４
がオンしているとすれば、上記電流は、電源VDD
〜MOSトランジスタ１１〜ビツトライン９〜
MOSトランジスタ６〜MOSトランジスタ４〜ア
ース電位VSSからなる経路で流れる。この結果、
ビツトライン９，１０間に電位差が発生する。こ
の電位差はセンスアンプ１３で検出され、さらに
この検出信号は列デコード信号CDによつてスイ
ツチ制御されるトランスフアゲート用の一対の
MOSトランジスタ１４，１５を介してメインア
ンプ１６に供給され、ここから上記メモリセル１
で予め記憶されていたデータDAが出力される。
なお、第１図における一対の容量１７，１８
は、ビツトライン９，１０それぞれに存在する寄
生容量である。
〔背景技術の問題点〕
このような構成でなるメモリでは、Ｎビツトの
記憶容量を持つ場合に√の数だけ行が設けられ
る。すなわち、１本のワードライン８に対して√
Ｎ個のメモリセル１が接続される。このため、第
１図において発生したような電流パルスは、非選
択な行であつても、同じワードライン８に接続さ
れているすべてのメモリセル１に対して発生す
る。しかもこれらの電流はアドレスが切り変わる
まで連続して流れ続ける。すなわち、このときの
アドレスデータADRと消費電流Ｉとの関係は第
２図に示すように、アドレスデータが与えられて
いる期間では電流Ｉは常に流れる。なお、アドレ
スの切り変わり時にはわずかに増加する。このよ
うに従来のメモリでは常に大きな電流が流れるた
めに消費電力が極めて大きくなるという欠点があ
る。
そこで上記のような電流を抑制するためには、
プリチヤージ用のMOSトランジスタ１１，１２
のコンダクタンスを減少させる方法が考えられ
る。しかしながら、このような方法によれば、ビ
ツトライン９，１０の電位がアース電位近くまで
低下してしまう。この結果、アドレスの切り変わ
り時に２本のワードラインが前記容量１７，１８
の影響で、共に高レベルとなるいわゆるマルチア
クセス状態が発生すると、メモリセル１のデータ
破壊が引き起こされる。さらに、MOSトランジ
スタ１１，１２のコンダクタンスを減少させる
と、ビツトライン９，１０における充電時間が増
加し、動作速度が低下してしまう危険性が生じ
る。
〔発明の目的〕
この発明は上記のような事情を考慮してなされ
たものであり、その目的は高速動作が可能でかつ
マルチアクセス状態の発生が回避でき、しかも消
費電力を大幅に削減することができる半導体記憶
装置を提供することにある。
〔発明の概要〕
この発明の一実施例によれば、複数のメモリセ
ルと、ワードラインと、アドレスデータが切り変
わる毎にこのアドレスデータに対応したワードラ
インを所定期間駆動するゲート回路と、メモリセ
ルから読み出されるデータを検出するセンスアン
プと、このセンスアンプの検出データをラツチす
るラツチ回路と、上記センスアンプとラツチ回路
との間に設けられ、上記ワードラインが駆動され
ている期間だけ導通するMOSスイツチとを備え、
メモリセルに発生する電流パスの期間をアドレス
の切り変わり時の初期にのみ短縮することによつ
て消費電力の低減化を図つた半導体記憶装置が提
供されている。
〔発明の実施例〕
以下、図面を参照してこの発明の一実施例を説
明する。第３図はこの発明に係る半導体記憶装置
の一実施例を示すブロツク構成図である。
第３図において、ワードライン２１が駆動され
ることによつてメモリセル２２から一対のビツト
ライン２３，２４にデータが電位差の形で読み出
される。上記ビツトライン２３，２４におけるデ
ータはセンスアンプ２５で検出され、さらにこの
センスアンプ２５の検出データは一対のMOSト
ランジスタ２６，２７を介してラツチ回路２８に
供給される。そしてラツチ回路２８の出力はメイ
ンアンプ２９に供給されてここからデータが出力
される。
上記ワードライン２１は、アドレスデータが切
り変わりこのデータがこのワードライン２１に対
応した時に所定期間だけ駆動されるようになつて
いるとともに、この期間だけ上記一対のMOSス
イツチ２６，２７が導通制御されるようになつて
いる。なお、ワードライン２１の駆動期間は、一
対のビツトライン２３，２４間の電位差がセンス
アンプ２５でデータを検出できる程度に十分に大
きな値となるような期間に設定される。
すなわち、上記構成でなる半導体記憶装置で
は、アドレスデータが変化する毎に、センスアン
プ２５でデータ検出に要する期間よりは長くかつ
このアドレスデータのサイクルタイムよりも十分
に短かい期間だけワードライン２１を駆動してメ
モリセル２２からデータを読み出し、このデータ
をセンスアンプ２５で検出し、ワードライン２１
が駆動されメモリセル２２からデータが読み出さ
れている期間にMOSスイツチ２６，２７を導通
させて、この期間のデータをラツチ回路２８でラ
ツチさせるようにしたものである。
したがつて、選択時に１本のワードライン２１
に接続されているすべてのメモリセル２２に電流
パスは発生するが、従来のようにアドレスデータ
が次に変化するまで連続して発生するものではな
く、ラツチ回路２８でデータがラツチされるまで
の極くわずかな期間で発生するのみである。この
結果、全体的に消費電流を減少させることがで
き、従来にくらべて大幅に消費電力の削減を図る
ことができる。
第４図は行アドレスデコーダ等の周辺制御回路
を含めた上記第３図回路の具体的な構成図であ
る。
図において、３１は複数ビツトのアドレスデー
タが供給される行アドレスデコーダである。この
行アドレスデコーダ３１は、入力データが特定の
状態の時に高レベルの信号を出力する。またアド
レスデータはトランジエントデイテクタ回路３２
にも供給される。この回路３２はアドレスデータ
の切り変わりを検出して所定パルス幅のパルス信
号を発生する。そしてここで発生するパルス信号
は、上記行アドレスデコーダ３１の出力とともに
ANDゲート３３に供給される。さらに上記トラ
ンジエントデイテクタ回路３２からのパルス信号
は、前記一対のMOSスイツチ２６，２７に相当
するＮチヤネルMOSトランジスタ２６′，２７′
それぞれのゲートに供給される。そして、上記
ANDゲート３３の出力はワードライン２１に供
給される。
メモリセル２２は従来と同様に、負荷抵抗４
１，４２及び駆動用のＮチヤネルMOSトランジ
スタ４３，４４それぞれからなる２組のインバー
タと、トランスフアゲート用の一対のＮチヤネル
MOSトランジスタ４５，４６とから構成されて
いて、MOSトランジスタ４５，４６の両ゲート
はワードライン２１に、それぞれの一端は一対の
各ビツトライン２３，２４にそれぞれ接続されて
いる。そして、上記一対のビツトライン２３，２
４は、ゲートがアース電位VSS印加点に接続され
ていて常に導通状態にあるプリチヤージ用の一対
の各ＰチヤネルMOSトランジスタ４７，４８を
介して電源電圧VDD印加点に接続されている。
一対のビツトライン２３，２４の信号はレベル
シフト回路４９，５０それぞれを介してセンスア
ンプ２５に供給されている。
センスアンプ２５は、エミツターが互いに結合
されている駆動用の一対のNPN形バイポーラト
ランジスタ５１，５２、負荷となる一対のＰチヤ
ネルMOSトランジスタ５３，５４及びバイポー
ラトランジスタ５１，５２とMOSトランジスタ
５３，５４それぞれとの間に直列挿入される列選
択用の一対のＮチヤネルMOSトランジスタ５５，
５６を備えている。そして、上記レベルシフト回
路４９，５０の出力信号が上記一対のバイポーラ
トランジスタ５１，５２のベースに供給される。
すなわち、このセンスアンプ２５は入力部がバイ
ポーラトランジスタで構成された差動増幅回路で
あり、上記一対のビツトライン２３，２４におけ
る電位差を増幅してデータを得るようになつてい
る。
上記センスアンプ２５における検出データはレ
ベルシフト回路５７，５８それぞれ、及び前記一
対のＮチヤネルMOSトランジスタ２６′，２７′
それぞれ直列に介してラツチ回路２８に供給され
ている。
ラツチ回路２８は、ＰチヤネルMOSトランジ
スタ５９，６０それぞれ及びＮチヤネルMOSト
ランジスタ６１，６２それぞれからなるCMOS
インバータ６３，６４の、それぞれの入出力端間
を交互に接続したフリツプフロツプで構成されて
いる。そして、上記両CMOSインバータ６３，
６４の入力端にはMOSトランジスタ２６′，２
７′それぞれを介して上記センスアンプ２５から
のデータが供給されている。すなわち、このラツ
チ回路２８は一対のMOSトランジスタ２６′，２
７′が導通している時にのみ上記センスアンプ２
５からの検出データを取り込みこれをラツチす
る。
上記ラツチ回路２８の記憶データはメインアン
プ２９に供給される。
メインアンプ２９は、駆動用の一対のＮチヤネ
ルMOSトランジスタ６５，６６と負荷となるカ
レントミラー接続された一対のＰチヤネルMOS
トランジスタ６７，６８とを備え、上記ラツチ回
路２８の記憶データは一対の各MOSトランジス
タ６５，６６のゲートに供給されている。そし
て、データはMOSトランジスタ６６と６８の直
列接続点から出力されるようになつている。
第５図は前記トランジエントデイテクタ回路３
２の具体的構成の一例を示す回路図である。図に
おいて、複数のビツトの各アドレスデータAo〜
Aiはそれぞれ微分回路７１ｏ〜７１ｉを介して
ORゲート７２に並列的に供給される。そして、
このORゲート７２から前記パルス信号が出力さ
れるようになつている。さらに、各微分回路７１
は図示するように、アドレスデータを所定時間遅
延する遅延回路７３と、この遅延出力及び上記ア
ドレスデータが共に供給されるExclusive ORゲ
ート７４とから構成されている。このような構成
でなるトランジエントデイテクタ回路では、アド
レスデータが切り換わる際にいずれか１つのデー
タのレベルが反転することを利用してパルス信号
を得るようにしている。そして、このパルス信号
のパルス幅は、遅延回路７３における遅延時間の
調整によつて変えることができる。
このような構成でなる記憶装置において、アド
レスデータが切り変わり、切り変わり後のデータ
が１本のワードライン２１に対応した時に行アド
レスデコーダ３１の出力が高レベルとなる。一
方、上記アドレスデータの切り変わり時にトラン
ジエントデイテクタ回路３２は所定パルス幅のパ
ルス信号を発生する。したがつて、この後、
ANDゲート３３によつてワードライン２１は前
記したようにアドレスデータのサイクルタイムよ
りも十分に短かい期間だけ駆動される。ワードラ
イン２１が駆動されると、従来と同様にその記憶
データに応じてメモリセル２２内のMOSトラン
ジスタ４３，４４のうち導通している方のものを
介して電流パスが生じ、この電流パスの発生によ
つて一対のビツトライン２３，２４間に電位差が
生じ始める。
次にこの電位差はセンスアンプ２５で検出され
るわけであるが、このセンスアンプ２５の入力部
がバイポーラトランジスタで構成されているため
に、MOSトランジスタを用いた場合よりも小さ
な電位差でデータを検出することができる。たと
えば、従来では電源電圧VDDを５ボルトに設定し
た場合、ビツトライン間の電位差が2.5ボルト程
度の大きさにならないと検出することができない
が、バイポーラトランジスタを用いた場合にはた
とえば0.5ボルト程度で検出することができる。
一方、上記メモリセル２２からデータが読み出
されている期間では一対のMOSトランジスタ２
６′，２７′はそれぞれ導通している。このため、
上記センスアンプ２５で検出されたデータはラツ
チ回路２８に送られる。そしてメモリセル２２か
らのデータ読み出しが終了すると、上記MOSト
ランジスタ２６′，２７′は非導通となり、予め記
憶したデータはラツチ回路２８で安定にラツチさ
れる。そして、このラツチデータはセンスアンプ
２９によつてさらに増幅されて出力される。
第６図ａないしｄは上記記憶装置に関係する各
信号の波形を示す波形図であり、第６図ａはアド
レスデータを、同図ｂはトランジエントデイテク
タ回路３２の出力信号を、同図ｃは１本のビツト
ラインの電位を、同図ｄは消費電力をそれぞれ示
す。図示するように、アドレスデータが切り変わ
る毎にトランジエントデイテクタ回路３２からは
所定のパルス幅のパルス信号が出力される。そし
て、このパルス信号が高レベルに立ち上ると、第
６図ｃに実線で示すようにビツトラインの電位は
VDDから低下していくが、上記パルス信号が再び
低レベルに反転するとまたVDDに向つて上昇して
いく。また、第６図ｃ中の破線は従来回路におけ
るビツトラインの電位変化を示すものであり、一
度アドレスデータが切り変わると順次低下してい
きある電位に落ちつく。上記ビツトラインにおけ
る電位低下はビツトラインに電流が流れた結果生
じるため、この記憶装置における消費電力の変化
はビツトラインにおける電位変化とほぼ同様にな
る。
すなわち、第６図ｄ中の実線で示すようにこの
実施例の記憶装置における消費電力の、データ読
み出し時における増加は低くおさえられる。一
方、これに対して第６図ｄ中の破線で示すよう
に、従来回路における消費電力は、アドレスデー
タ切り変わり後、時間の経過に伴なつて増加し、
その後はある大きな値で飽和する。
このように上記実施例によれば、アドレスデー
タが切り変わる毎にこのアドレスデータのサイク
ルタイムよりも十分に短かい期間だけワードライ
ンを駆動するようにしたので、消費電力を大幅に
削減することができる。ちなみに、プリチヤージ
用及びメモリセル内の駆動用それぞれのMOSト
ランジスタのデイメンシヨンが従来と等しいと仮
定すれば、ワードラインが駆動されている時の消
費電流は従来の約1/5程度に減少させることがで
きる。なお、上記実施例回路において、一対のビ
ツトライン間の電位差が0.5ボルトとなつた時点
でワードラインの駆動を停止するようにしてい
る。また、これを電力で換算すれば従来の約1/10
０に減少する。また、ワードラインが駆動され、
メモリセルからデータが読み出されている期間に
センスアンプの検出データをラツチ回路で記憶、
保持するようにしているので、データが出力され
なかつたり、誤まつたデータが出力されたりする
という不都合は生じない。
さらに上記実施例によれば、消費電流を抑制す
るためにプリチヤージ用のMOSトランジスタ４
７，４８のコンダクタンスを減少させる必要がな
いので、ビツトライン２３，２４の電位がアース
電位付近まで低下することはなく、この結果、ビ
ツトライン２３，２４の充電時間が短縮でき、高
速動作が実現できる。また、ワードライン２１の
駆動期間が短縮化されるので、ワードライン２１
のマルチアクセス状態の発生を回避することがで
きる。
ところで、上記第４図に示す実施例回路では、
センスアンプ２５を各ビツトライン毎に設けるよ
うにしているが、このようにするとセルの大きさ
で規制される面積的な制約がある。
第７図はこの発明の他の実施例の構成を示すも
のであり、前記第４図のものと異なるところは、
複数のビツトラインに対して共通のセンスアンプ
２５′を設けるようにしたところにある。また、
このセンスアンプ２５′自体も、入力部をダーリ
ントン構造のNPNバイポーラトランジスタ８１，
８２を用いて入力インピーダンスを高くしている
と共に、レベルシフトの機能も持たせ、さらにト
ランジスタ８１，８２の負荷として抵抗８３，８
４を用いることによつてコンダクタンスを高、低
両レベル出力信号に対して一定にして性能を高め
ている。
第８図は従来のものと本願発明のものとの動作
速度を比較するための波形図である。第８図ａは
アドレスデータの変化を示し、第８図ｂは第１図
に示す従来回路におけるビツトラインの信号変化
を、第８図ｃは第４図あるいは第７図に示すこの
発明回路におけるビツトラインの信号変化をそれ
ぞれ示す。なお、比較がし易いように、ビツトラ
インは同一振幅を持ち、同一時間で遷移すると仮
定する。図示するように、同一性能のセンスアン
プでビツトライン間の電位差Δvを感知できると
すると、アドレスの切り変わりからデータ検出ま
での時間はΔtだけ本願発明のものの方が短かく
することができる。これは従来では、低レベルの
ビツトラインをプリチヤージする必要があるのに
対し、本願発明のものでは前のアドレスデータの
終端ではワードラインが既に閉じており、ビツト
ラインは両方とも高レベルにプリチヤージされて
いるためである。従つて、ビツトラインのレベル
下降の速度が同一と仮定しても、本願発明のもの
の方が高速動作が可能である。
また、上記実施例では、動作の安定化を図るた
めにレベルシフト回路４９，５０，５７，５８を
設けているが、これは必ずしも設ける必要はな
い。
〔発明の効果〕
以上説明したように、この発明によれば、高速
動作が可能でかつマルチアクセス状態の発生が回
避でき、しかも消費電力を大幅に削減することが
できる半導体記憶装置を提供することができ、特
にサイクルタイムが長くなる程、電力削減の効果
は大きい。
【図面の簡単な説明】
第１図は従来の半導体メモリの回路構成図、第
２図はこのメモリを説明するための波形図、第３
図はこの発明の一実施例のブロツク構成図、第４
図は第３図の具体的な構成図、第５図は第４図の
一部分の具体的な回路図、第６図ａないしｄは上
記実施例を説明するための波形図、第７図はこの
発明の他の実施例の構成図、第８図ａないしｃは
この発明を説明するための波形図である。 ２１……ワードライン、２２……メモリセル、
２３，２４……ビツトライン、２５……センスア
ンプ、２６，２７……MOSスイツチ、２８……
ラツチ回路、２９……メインアンプ、３１……行
アドレスデコーダ、３２……トランジエントデイ
テクタ回路、３３……ANDゲート。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のメモリセルと、 これらメモリセルを選択するためのワードライ
    ンと、 アドレスデータが切り変わる毎にこのアドレス
    データに対応したワードラインを、アドレスデー
    タの切り変わり直後から所定期間駆動するワード
    ライン選択駆動手段と、 駆動用素子がバイポーラ型トランジスタ、負荷
    用素子がMOSトランジスタからそれぞれなり、
    選択されたメモリセルから読み出されるデータを
    検出するデータ検出手段と、 上記ワードライン選択駆動手段によりワードラ
    インが駆動されている期間に、上記データ検出手
    段の検出データをラツチするMOS型トランジス
    タで構成されたデータラツチ手段と、 上記データラツチ手段でラツチされたデータを
    増幅するMOS型トランジスタで構成されたメイ
    ンアンプとを具備し、 上記ワードラインの駆動期間が上記データ検出
    手段によるデータ検出に要する期間よりは長く、
    アドレスデータのサイクルタイムよりは十分に短
    くなるように上記ワードライン選択駆動手段を構
    成したことを特徴とする半導体記憶装置。
JP57177098A 1982-10-08 1982-10-08 半導体記憶装置 Granted JPS5968889A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP57177098A JPS5968889A (ja) 1982-10-08 1982-10-08 半導体記憶装置
US06/502,264 US4616342A (en) 1982-10-08 1983-06-08 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57177098A JPS5968889A (ja) 1982-10-08 1982-10-08 半導体記憶装置

Publications (2)

Publication Number Publication Date
JPS5968889A JPS5968889A (ja) 1984-04-18
JPH0319639B2 true JPH0319639B2 (ja) 1991-03-15

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