JPS6246489A - ダイナミツク型差動増幅器 - Google Patents
ダイナミツク型差動増幅器Info
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- JPS6246489A JPS6246489A JP60185235A JP18523585A JPS6246489A JP S6246489 A JPS6246489 A JP S6246489A JP 60185235 A JP60185235 A JP 60185235A JP 18523585 A JP18523585 A JP 18523585A JP S6246489 A JPS6246489 A JP S6246489A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、ダイナミ、り型差動増幅器に係わり、特に
、半導体記憶装置からの情報読み出し時に、記憶セルの
接続されたビット線の電圧を参照電圧と比較し、その記
憶セルに記憶されている二 □値情報を判別するも
のにおいて、この差動増幅器を活性化するための第１の
活性指令信号よりも僅 ：かに遅れた位相の第２
の活性指令信号に応答して７″（［Ｌ、 ＋ｖＭ’Ｊｈ
＊Ｉ１１［！ｖ“ｔｙ＞＊、１−ｃｏ＄ｍ′ ・。
、半導体記憶装置からの情報読み出し時に、記憶セルの
接続されたビット線の電圧を参照電圧と比較し、その記
憶セルに記憶されている二 □値情報を判別するも
のにおいて、この差動増幅器を活性化するための第１の
活性指令信号よりも僅 ：かに遅れた位相の第２
の活性指令信号に応答して７″（［Ｌ、 ＋ｖＭ’Ｊｈ
＊Ｉ１１［！ｖ“ｔｙ＞＊、１−ｃｏ＄ｍ′ ・。
−ド間の電圧差に応じた状態をラッチする検知信号ラッ
チ回路を付設するようにした改良に関する □〈
従来技術〉 第１図は、半導体記憶装置と一体的に集積回路化された
従来の差動増幅器３１の構成を示す回路図であり、差動
増幅器３１は基準電圧源Ｖｄｄ（５マ）との間に挿入さ
れた各一対のＰチャンネル電界効果形トランジスタ（以
下、Ｐ形ＦｉＥ丁という）３２．３５で構成されるプリ
チャージ用トランジスタと、検知ノードＢ、Ｃの電圧に
応じて帰還作用を奏するＰ形ＦＥＴ ３４．３３とを有
しており、これらＰ形ＦＥＴ ３２及び３５のゲートは
指令信号発生回路３Ｂのプリチャージ指令信号φｐ用出
力端子に接続されるが、それ以外のＦＡＴ３４．３３の
各ゲートは第１、第２の検知ノードＢ、Ｃに交叉接続さ
れている。これらの、検知ノードＢ、Ｃと第１の共通ノ
ードＡとの間には、差動増幅器用Ｎ形ＦＥ↑３７．３８
が介在しており、 ＦＥＴ ３７．３８の各ゲートはそ
れぞれビット線８、とダミービット線９とに接続されて
いる。ビット線８とダミービット線９にそれぞれプリチ
ャージ用Ｐ形ＦＥ↑３９．４０が接続されており、 Ｆ
ＡＴ ３９．４０のゲートはいずれも指令信号発生回路
３６のプリチャージ指令信号Ｉ用出力端子に接続されて
いる、第１の共通接地電位Ｖｓｓとの間には、ディスチ
ャージ用Ｎ形ＦＥ７４１が設けられており、該ＦＥＴ
４１のゲートは指令信号発生回路３Ｂの活性指令信号φ
Ａ用小出力端子接続されている。
チ回路を付設するようにした改良に関する □〈
従来技術〉 第１図は、半導体記憶装置と一体的に集積回路化された
従来の差動増幅器３１の構成を示す回路図であり、差動
増幅器３１は基準電圧源Ｖｄｄ（５マ）との間に挿入さ
れた各一対のＰチャンネル電界効果形トランジスタ（以
下、Ｐ形ＦｉＥ丁という）３２．３５で構成されるプリ
チャージ用トランジスタと、検知ノードＢ、Ｃの電圧に
応じて帰還作用を奏するＰ形ＦＥＴ ３４．３３とを有
しており、これらＰ形ＦＥＴ ３２及び３５のゲートは
指令信号発生回路３Ｂのプリチャージ指令信号φｐ用出
力端子に接続されるが、それ以外のＦＡＴ３４．３３の
各ゲートは第１、第２の検知ノードＢ、Ｃに交叉接続さ
れている。これらの、検知ノードＢ、Ｃと第１の共通ノ
ードＡとの間には、差動増幅器用Ｎ形ＦＥ↑３７．３８
が介在しており、 ＦＥＴ ３７．３８の各ゲートはそ
れぞれビット線８、とダミービット線９とに接続されて
いる。ビット線８とダミービット線９にそれぞれプリチ
ャージ用Ｐ形ＦＥ↑３９．４０が接続されており、 Ｆ
ＡＴ ３９．４０のゲートはいずれも指令信号発生回路
３６のプリチャージ指令信号Ｉ用出力端子に接続されて
いる、第１の共通接地電位Ｖｓｓとの間には、ディスチ
ャージ用Ｎ形ＦＥ７４１が設けられており、該ＦＥＴ
４１のゲートは指令信号発生回路３Ｂの活性指令信号φ
Ａ用小出力端子接続されている。
ビット線８には、複数の記憶セル１０．１１が接続され
、一方、ダミービット線９には、ダミーセル１２が接続
されている。各記憶セルの構成を、記憶セル１０％１１
を例にとって説明すれば、以下のとおりである。
、一方、ダミービット線９には、ダミーセル１２が接続
されている。各記憶セルの構成を、記憶セル１０％１１
を例にとって説明すれば、以下のとおりである。
記憶セル１０は情報「０」記憶用のＮ形ＦＥＴ １３で
構成されており、該Ｎ形ＦＥＴ １３はゲート電圧印加
時にチ、ヤンネルが形成されるように、例えば酸化膜厚
を薄くしである。これに対して、記憶セル１１は情報ｒ
ｌＪ記憶用のＮ形ＦＥ丁１４で構成されており、該ＦＡ
Ｔ１４はゲート電圧の印加時にもチャンネルが形成され
ないように、例えば酸化膜厚を厚くしである。
構成されており、該Ｎ形ＦＥＴ １３はゲート電圧印加
時にチ、ヤンネルが形成されるように、例えば酸化膜厚
を薄くしである。これに対して、記憶セル１１は情報ｒ
ｌＪ記憶用のＮ形ＦＥ丁１４で構成されており、該ＦＡ
Ｔ１４はゲート電圧の印加時にもチャンネルが形成され
ないように、例えば酸化膜厚を厚くしである。
上述のＦＥＴ １３．１４のゲートは、ワー臼１５．１
６にそれぞれ接続されており、ワード線１５．１Ｂは図
示しいない他のワード線、およびダミーワード線１７と
共に、アドレスデコーダ１８の複数の出力端子
□にそれぞれ接続されている。アドレスデコーダ１８□ は外部から印加されるアドレス信号ＳＡＤを解読し、い
ずれか−木のワード線１５． ［１・・・と共に、ダミ
ーワード線１７を常に選択する。一方、ダミーセル
□１２、は参照電圧発生用のＮ形ＦＥＴ １９で構
成されており、該ＦＥＴ １９のチャンネル寸法は、そ
のチャンネルコンダクタンスが情報「Ｏ」記憶用ＦＥＴ
１３のそれの約１７２ となるように定められている
。
６にそれぞれ接続されており、ワード線１５．１Ｂは図
示しいない他のワード線、およびダミーワード線１７と
共に、アドレスデコーダ１８の複数の出力端子
□にそれぞれ接続されている。アドレスデコーダ１８□ は外部から印加されるアドレス信号ＳＡＤを解読し、い
ずれか−木のワード線１５． ［１・・・と共に、ダミ
ーワード線１７を常に選択する。一方、ダミーセル
□１２、は参照電圧発生用のＮ形ＦＥＴ １９で構
成されており、該ＦＥＴ １９のチャンネル寸法は、そ
のチャンネルコンダクタンスが情報「Ｏ」記憶用ＦＥＴ
１３のそれの約１７２ となるように定められている
。
そして、検知ノードＢ、Ｃは一対のデータ線２０、２１
を介して出力回路２２に接続されており、この出力回路
２２は第１、第２の検知ノードＢ、Ｃの電圧を比較して
、その結果を出力信号Ｓ ｏｕｔとして出力する。
を介して出力回路２２に接続されており、この出力回路
２２は第１、第２の検知ノードＢ、Ｃの電圧を比較して
、その結果を出力信号Ｓ ｏｕｔとして出力する。
次に、上記構成の作用を第２図のタイムチャートを参照
しつつ説明すれば以下の通りである。
しつつ説明すれば以下の通りである。
まず、情報ｒＱＪが記憶されている記憶セル１０に外部
装置（例えば、マイクロプロセッサ）がアクセスする際
には、半導体記憶装置は、その外部装置からのアクセス
要求に応答して、読み出しを開始する。すなわち、指令
信号発生回路３８がプリチャージ指令信号Ｉを低レベル
に移行させ、ＦＥＴ ３２．３５．３９．４０をオン状
態にする。その結果。
装置（例えば、マイクロプロセッサ）がアクセスする際
には、半導体記憶装置は、その外部装置からのアクセス
要求に応答して、読み出しを開始する。すなわち、指令
信号発生回路３８がプリチャージ指令信号Ｉを低レベル
に移行させ、ＦＥＴ ３２．３５．３９．４０をオン状
態にする。その結果。
第１、第２の検知ノードＢ、Ｃとビット線８．さらには
ダミービット線９も略々基準電圧Ｖｄｄまでプリチャー
ジされる。このとき、第１の共通ノードＡは、前回の読
み出しサイクル時に略々接地電位Ｖｓｓまでディスチャ
ージされているが、共通ノードＢ、Ｃ、ビー／ ）線８
、ダミービット線９の電圧上昇に伴ってＦＥＴ ３７．
３８が徐々にオンに転じ。
ダミービット線９も略々基準電圧Ｖｄｄまでプリチャー
ジされる。このとき、第１の共通ノードＡは、前回の読
み出しサイクル時に略々接地電位Ｖｓｓまでディスチャ
ージされているが、共通ノードＢ、Ｃ、ビー／ ）線８
、ダミービット線９の電圧上昇に伴ってＦＥＴ ３７．
３８が徐々にオンに転じ。
、共通ノードＡも略基準電位Ｖｄｄにプリチャージされ
る（第２図ｔ１、Ａ、Ｂ、Ｃ１８，９）、ビット線８、
ダミービット線９、それに各７−ドＡ、Ｂ、Ｃのプリチ
ャージが終了すると、プリチャージ指令信号φｐは再び
高レベルに移行し、ビット線８、ダミービット９、およ
び各ノードＡ、Ｂ、Ｃはフローティングハイとなる（第
２図ｔ２、φｐ）、ここで、すでに、マイクロプロセッ
サから印加されているアドレス信号ＳＡＤがアドレデス
コーダ１８により解読されて、ワード線１５とダミーワ
ード線１７とに選択信号ｓｗ、ｓｗΩが供給されるので
、ワード線１５とダミーワード線１７の電圧は高レベル
に移行し、ＦＥＴ １３．１９はオンになる（第２図ｔ
３、 ｓｗ 、 ｓｗｏ） 。
る（第２図ｔ１、Ａ、Ｂ、Ｃ１８，９）、ビット線８、
ダミービット線９、それに各７−ドＡ、Ｂ、Ｃのプリチ
ャージが終了すると、プリチャージ指令信号φｐは再び
高レベルに移行し、ビット線８、ダミービット９、およ
び各ノードＡ、Ｂ、Ｃはフローティングハイとなる（第
２図ｔ２、φｐ）、ここで、すでに、マイクロプロセッ
サから印加されているアドレス信号ＳＡＤがアドレデス
コーダ１８により解読されて、ワード線１５とダミーワ
ード線１７とに選択信号ｓｗ、ｓｗΩが供給されるので
、ワード線１５とダミーワード線１７の電圧は高レベル
に移行し、ＦＥＴ １３．１９はオンになる（第２図ｔ
３、 ｓｗ 、 ｓｗｏ） 。
すると、ビット線８がオン状態のＦＥＴ １３を通じて
接地され、その電荷が排出され始めるが、ＦＥＴ１９の
チャンネルコンダクタンスがＦＥＴ １３のそれの略々
１／２に選定されているので、ダミービット線９の電圧
降下速度はビット線８の電圧降下速度の約１／２になる
。ここで、活性指令信号φＡが高レベルに移行すると（
第２図ｔ４、φＡ ） 、ＦＥＴ ４１はオンになり、
これにより、第１の共通ノードＡは接地電位に向って徐
々に下降し始め、共通ノードＡとビット線８およびダミ
ービット線９との電圧差がＦＥＴ ３７．３８のスレシ
ョルド電圧以上になった時点でＦＥＴ ３７．３８も次
々にオンとなる。ところが、ビット！！８とダミービッ
ト線９との電圧差を反映して、ＦＥＴ ３７．３８のチ
ャンネルコンダクタンスが定まるので、第２の検知ノー
ドＣに蓄積された電荷は第１の検知ノードＢに蓄積され
た電荷よりも早く排出され、それ故に、検知ノードＣの
電圧は検知ノードＢのそれよりも早く降下する。その結
果、検知ノードＣにそのゲートが接続されているＦＥＴ
３３のゲート電圧はＦＥＴ３４のそれよりも早くスレ
ショルド電圧を超えるので、その時点で第１の検知ノー
ドＢは、基準電圧Ｖｄｄに吊り上げられて、その電圧が
上昇を開始する（第２図ｔ５、Ｂ）、したがって、第１
．第２の検知ノードＢ、Ｃの電圧差はこの時点からその
拡大が加速され始め、この拡大された電圧差に基づいて
、出力回路２２が情報ｒＱＪを表わす出力信号５ｏｕｔ
を出力する。
接地され、その電荷が排出され始めるが、ＦＥＴ１９の
チャンネルコンダクタンスがＦＥＴ １３のそれの略々
１／２に選定されているので、ダミービット線９の電圧
降下速度はビット線８の電圧降下速度の約１／２になる
。ここで、活性指令信号φＡが高レベルに移行すると（
第２図ｔ４、φＡ ） 、ＦＥＴ ４１はオンになり、
これにより、第１の共通ノードＡは接地電位に向って徐
々に下降し始め、共通ノードＡとビット線８およびダミ
ービット線９との電圧差がＦＥＴ ３７．３８のスレシ
ョルド電圧以上になった時点でＦＥＴ ３７．３８も次
々にオンとなる。ところが、ビット！！８とダミービッ
ト線９との電圧差を反映して、ＦＥＴ ３７．３８のチ
ャンネルコンダクタンスが定まるので、第２の検知ノー
ドＣに蓄積された電荷は第１の検知ノードＢに蓄積され
た電荷よりも早く排出され、それ故に、検知ノードＣの
電圧は検知ノードＢのそれよりも早く降下する。その結
果、検知ノードＣにそのゲートが接続されているＦＥＴ
３３のゲート電圧はＦＥＴ３４のそれよりも早くスレ
ショルド電圧を超えるので、その時点で第１の検知ノー
ドＢは、基準電圧Ｖｄｄに吊り上げられて、その電圧が
上昇を開始する（第２図ｔ５、Ｂ）、したがって、第１
．第２の検知ノードＢ、Ｃの電圧差はこの時点からその
拡大が加速され始め、この拡大された電圧差に基づいて
、出力回路２２が情報ｒＱＪを表わす出力信号５ｏｕｔ
を出力する。
一方、アドレス信号ＳＡＤにより、ワード線１６が選択
される場合には、ビット線８の電圧はＶｄｄにとどまる
ので、ＦＥＴ ３７のチャンネルコンダクタンスがＦＥ
Ｔ ３Ｂのそれよりも大きくなる。その結果、第１の検
知ノードＢの電圧が第２の検知ノードＣの電圧よりも速
く降下するので、出力回路２２はこれを検知して情報「
１」を表わす出力信号Ｓ ｏｕｔを出力する。
される場合には、ビット線８の電圧はＶｄｄにとどまる
ので、ＦＥＴ ３７のチャンネルコンダクタンスがＦＥ
Ｔ ３Ｂのそれよりも大きくなる。その結果、第１の検
知ノードＢの電圧が第２の検知ノードＣの電圧よりも速
く降下するので、出力回路２２はこれを検知して情報「
１」を表わす出力信号Ｓ ｏｕｔを出力する。
〈従来技術の問題点〉
上記従来装置では、第１、第２の探知ノードＢ、Ｃに対
して、ビット線８、ダミービット線９を直接的に接続す
ることを避けたので、そのことに由来して、ビット線８
とダミービット線９間での浮遊容量の差異等が引き起す
誤判定の問題点が解消されてはいるものの、第１．第２
の検知ノードＢ、Ｃが直接的に出力回路２２に接続され
る構成であるので、出力回路２２から出力信号Ｓ ｏｕ
ｔが所定の継続期間だけ、外部に提供されている間、該
検知゛ノードＢ、Ｃの電圧差を、記憶セルから読み出さ
れた情報が正しく反映されたものに留め置くことが必要
であり、そのためには、その間中、継続して、差動増幅
器３１を活性化させておかなければならないので、その
間が該差動増幅器での電力消費の対象となり、ここでの
、省エネルギーの観点での電力損失や信頼性の観点での
発熱が問題となっていた。
して、ビット線８、ダミービット線９を直接的に接続す
ることを避けたので、そのことに由来して、ビット線８
とダミービット線９間での浮遊容量の差異等が引き起す
誤判定の問題点が解消されてはいるものの、第１．第２
の検知ノードＢ、Ｃが直接的に出力回路２２に接続され
る構成であるので、出力回路２２から出力信号Ｓ ｏｕ
ｔが所定の継続期間だけ、外部に提供されている間、該
検知゛ノードＢ、Ｃの電圧差を、記憶セルから読み出さ
れた情報が正しく反映されたものに留め置くことが必要
であり、そのためには、その間中、継続して、差動増幅
器３１を活性化させておかなければならないので、その
間が該差動増幅器での電力消費の対象となり、ここでの
、省エネルギーの観点での電力損失や信頼性の観点での
発熱が問題となっていた。
く問題点を解消するための手段〉
この発明の目的は、上記従来技術に基づく回路構成上の
制約による電力損失や発熱の問題点に鑑み、差動増幅器
の両検知ノードと出力回路との間に、検知信号ラッチ回
路を付設して、該検知ノード間の電圧差に対応する状態
を、ここにラッチすることにより、上記問題点を解消し
、差動増幅器が活性化されるべき期間を出力回路から出
力信号が出力される期間に対して独立のものとし、もっ
１′ て、差動増幅器が活性化される期間の短縮を可能
ｉとし、その分だけ、電力損失の逓減と発熱の減少
□が図れる優れたダイナミック型差動線輻器を提供
１せんとするものである。
制約による電力損失や発熱の問題点に鑑み、差動増幅器
の両検知ノードと出力回路との間に、検知信号ラッチ回
路を付設して、該検知ノード間の電圧差に対応する状態
を、ここにラッチすることにより、上記問題点を解消し
、差動増幅器が活性化されるべき期間を出力回路から出
力信号が出力される期間に対して独立のものとし、もっ
１′ て、差動増幅器が活性化される期間の短縮を可能
ｉとし、その分だけ、電力損失の逓減と発熱の減少
□が図れる優れたダイナミック型差動線輻器を提供
１せんとするものである。
く作用＞
１故に、上記目的に沿うこの発明の構成は、第３図に
示されるように、差動増幅器３１の第１．第２の検知ノ
ードＢ、Ｃと出力回路２２との間に付設された検知信号
ラッチ回路５１中の第１、第２の出力 □ノード
Ｅ、Ｆが、それらと基準電圧源間のトランジスタ５２．
５５を介して、検知動作に先がけて基準電圧（第３の正
電圧）までプリチャージされた後、差動増幅器３１が活
性化されて、その第１、第２ ′の検知ノードＢ
、Ｃ間の電圧差がビット線８の電 圧を反映して
特定された直後に供給される第二の １活性指令
信号φＡｌｌに応答して、トランジスタＢ１がオン状態
に移行し、第二の共通ノードＤが接地さ ゛れて
、該ラッチ回路５１が活性化され、その際、第
；１の出力ノードＥと共通ノードＤとの間に直列接
□続された二つのトランジスタ５７．５９のうち、
トランジスタ５７が第１の検知ノードＢの電圧に応じた
コンダクタンスで作動し、一方、第２の出力ノードＦと
共通ノードＤとの間に直列接続された二つのトランジス
タ５８．６０のうち、トランジスタ５Ｂが第２の検知ノ
ードＣの電圧に応じたコンダクタスで作動し、第１の検
知ノードＢの電圧が第２の検知ノードＣのそれよりも高
いときには、トランジスタ５７．５９がオン状態に落着
いて、第１の出力ノードＥが実質的に接地電位に保たれ
、その結果、トランジスタ５４がオン状態に、トランジ
スタ６０がオフ状態に追いやられて、第２の出力ノード
Ｆを基準電圧Ｖｄｄに保ち、トランジスタ５３をオフ状
態に追い込むような帰還作用が奏され、これに対して、
第１の検知ノードＢの電圧が第２の検知ノードＣのそれ
よりも低いときには、トランジスタ５８、８０がオン状
態に落着いて、第２の出力ノードＦが実質的に接地電位
に保たれ、その結果、トランジスタ５３がオン状態に、
トランジスタ５８がオフ状態に追いやられて、第１の出
力ノードＥを基準電圧Ｖｄｄに保ち、トランジスタ５４
をオフ状態に追い込むような帰環作用が泰され、これに
より、第２の活性化信号φＡＤに応答して、該ラッチ回
路５１が、その時点での両検知ノードＢ、Ｃの電圧差に
対応した状態をラッチして、その出力ノードＥ、 Ｆ
の電圧がその状態を表わすものに固定された後は、即座
に、作動増幅器３１を非活性化するように作用するもの
である。
１故に、上記目的に沿うこの発明の構成は、第３図に
示されるように、差動増幅器３１の第１．第２の検知ノ
ードＢ、Ｃと出力回路２２との間に付設された検知信号
ラッチ回路５１中の第１、第２の出力 □ノード
Ｅ、Ｆが、それらと基準電圧源間のトランジスタ５２．
５５を介して、検知動作に先がけて基準電圧（第３の正
電圧）までプリチャージされた後、差動増幅器３１が活
性化されて、その第１、第２ ′の検知ノードＢ
、Ｃ間の電圧差がビット線８の電 圧を反映して
特定された直後に供給される第二の １活性指令
信号φＡｌｌに応答して、トランジスタＢ１がオン状態
に移行し、第二の共通ノードＤが接地さ ゛れて
、該ラッチ回路５１が活性化され、その際、第
；１の出力ノードＥと共通ノードＤとの間に直列接
□続された二つのトランジスタ５７．５９のうち、
トランジスタ５７が第１の検知ノードＢの電圧に応じた
コンダクタンスで作動し、一方、第２の出力ノードＦと
共通ノードＤとの間に直列接続された二つのトランジス
タ５８．６０のうち、トランジスタ５Ｂが第２の検知ノ
ードＣの電圧に応じたコンダクタスで作動し、第１の検
知ノードＢの電圧が第２の検知ノードＣのそれよりも高
いときには、トランジスタ５７．５９がオン状態に落着
いて、第１の出力ノードＥが実質的に接地電位に保たれ
、その結果、トランジスタ５４がオン状態に、トランジ
スタ６０がオフ状態に追いやられて、第２の出力ノード
Ｆを基準電圧Ｖｄｄに保ち、トランジスタ５３をオフ状
態に追い込むような帰還作用が奏され、これに対して、
第１の検知ノードＢの電圧が第２の検知ノードＣのそれ
よりも低いときには、トランジスタ５８、８０がオン状
態に落着いて、第２の出力ノードＦが実質的に接地電位
に保たれ、その結果、トランジスタ５３がオン状態に、
トランジスタ５８がオフ状態に追いやられて、第１の出
力ノードＥを基準電圧Ｖｄｄに保ち、トランジスタ５４
をオフ状態に追い込むような帰環作用が泰され、これに
より、第２の活性化信号φＡＤに応答して、該ラッチ回
路５１が、その時点での両検知ノードＢ、Ｃの電圧差に
対応した状態をラッチして、その出力ノードＥ、 Ｆ
の電圧がその状態を表わすものに固定された後は、即座
に、作動増幅器３１を非活性化するように作用するもの
である。
〈実施例〉
第３図はこの発明の一実施例の構成を示す回路図であり
、検知信号ラッチ回路５１は、第１の出力ノードＥと第
２の共通ノードＤとの間に、直列接続された二つのＮチ
ャンネルの電界動形トランジスタ（以下Ｎ形ＦＥＴとい
う） ５７．５９と、第２の出力ノードＦと第２の共通
ノードＤとの間に、直列接続された二つのＮ形ＦＥ７５
８． Ｈと、第２の共通ノードＤと接地との間に挿入さ
れたＮ形ＦＥ７６１と、第１の出力ノードＥと基準電圧
Ｖｄｄ源間に並列接続された二つのＰチャンネルの電界
耐果形トランジスタ（以下Ｐ形ＦＥＴという）５２．５
３と、第２の出力ノードＦと基準電圧Ｖｄｄ源間に並列
接続された二つのＰ＃ＦＥＴ５４．５５とを含んでおり
、その第１の出力ノードＥがＦＥＴ ５４． ＦＥＴ
６０の各ゲートに接続され、一方、その第２の出力ノー
ドＦがＦＥＴ ５３、ＦＥＴ ５９の各ゲートに接続さ
れて成るものである。
、検知信号ラッチ回路５１は、第１の出力ノードＥと第
２の共通ノードＤとの間に、直列接続された二つのＮチ
ャンネルの電界動形トランジスタ（以下Ｎ形ＦＥＴとい
う） ５７．５９と、第２の出力ノードＦと第２の共通
ノードＤとの間に、直列接続された二つのＮ形ＦＥ７５
８． Ｈと、第２の共通ノードＤと接地との間に挿入さ
れたＮ形ＦＥ７６１と、第１の出力ノードＥと基準電圧
Ｖｄｄ源間に並列接続された二つのＰチャンネルの電界
耐果形トランジスタ（以下Ｐ形ＦＥＴという）５２．５
３と、第２の出力ノードＦと基準電圧Ｖｄｄ源間に並列
接続された二つのＰ＃ＦＥＴ５４．５５とを含んでおり
、その第１の出力ノードＥがＦＥＴ ５４． ＦＥＴ
６０の各ゲートに接続され、一方、その第２の出力ノー
ドＦがＦＥＴ ５３、ＦＥＴ ５９の各ゲートに接続さ
れて成るものである。
そして、かかる検知信号ラッチ回路５１中の、第１、第
２の出力ノードＥ、Ｆは、それぞれ、出力回路２２の入
力端子に接続され、 ＦＥＴ ５７．５８の各ゲートは
、それぞれ、１対のデータ線２０．２１を通じて第１、
第２の検知ノードＢ、Ｃに接続され、 ＦＥＴ ５２．
５５の各ゲートは、それぞれ、指令信号発生回路３６の
プリチャージ指令信号φｐ用出力端子に延び、さらに、
ＦＥＴ ６１のゲートは該指令信号発生回路の第２の活
性積信号φＡＤ用端子に延びている。そして、他の構成
要素は、第１図において同一の符号で示される構成要素
と、それぞれ、同一である。
２の出力ノードＥ、Ｆは、それぞれ、出力回路２２の入
力端子に接続され、 ＦＥＴ ５７．５８の各ゲートは
、それぞれ、１対のデータ線２０．２１を通じて第１、
第２の検知ノードＢ、Ｃに接続され、 ＦＥＴ ５２．
５５の各ゲートは、それぞれ、指令信号発生回路３６の
プリチャージ指令信号φｐ用出力端子に延び、さらに、
ＦＥＴ ６１のゲートは該指令信号発生回路の第２の活
性積信号φＡＤ用端子に延びている。そして、他の構成
要素は、第１図において同一の符号で示される構成要素
と、それぞれ、同一である。
次に、上記実施例の構成の作用を第４図のタイムチャー
トをも参照しつつ説明すれば、以下の通りである。
トをも参照しつつ説明すれば、以下の通りである。
先ず、検知動作に先がけて、プリチャージ指令信号φｐ
に応答して、ＦＥＴ ３９．４０がオン状態に移行して
、ビット線８、タミービット線９をプリチャージする際
に、同時に、プリチャージ信号指令信号φｐをそのゲー
トに受けて（第４図ｔ１〜ｔ２、φｐ）、検知信号ラッ
チ回路５１中のＦＥＴ５２．５５がオン状態に移行し、
第１、第２の出力ノードＥ、Ｆを基準電圧Ｖｄｄまでプ
リチャージする。
に応答して、ＦＥＴ ３９．４０がオン状態に移行して
、ビット線８、タミービット線９をプリチャージする際
に、同時に、プリチャージ信号指令信号φｐをそのゲー
トに受けて（第４図ｔ１〜ｔ２、φｐ）、検知信号ラッ
チ回路５１中のＦＥＴ５２．５５がオン状態に移行し、
第１、第２の出力ノードＥ、Ｆを基準電圧Ｖｄｄまでプ
リチャージする。
次いで、差動増幅器３１が、第１の活性指令信号φＡ
（第４図ｔ４．ΦＡ）に応答して、第１図に示された従
来装置でのそれと同様に作動して、例えば、ビット線８
の電圧を反映する第１の検知ノードＢの電圧降下が、ダ
ミービット線９の電圧を反映する第２の検知ノードＣの
それよりも浅く、第１の検知ノードＢの電圧が第２の検
知ノードＣのそれよりも高い値に留まる場合（第４図ｔ
４〜ｔ５、Ｂ、Ｃ）に、再探知ノードＢ、Ｃ間の電圧差
が検知可能に拡大した時点に合わせて、指令信号発生回
路３６から第２の活性指令信号φＡＤが、ＦＥＴ １３
１のゲートに供給されて（第４図ｔ５、φＡＤ） 、該
ＦＥＴがオン状態に移行し、検知信号ラッチ回路５１が
活性化されると、より高い電圧を第１の検知ノードＢか
らそのゲートに供給されているＦＥＴ ５７の方が、よ
り低い電圧を第２の検知ノードＣからそのゲートに供給
されているＦＥＴ ８０に比べて、より大きなコンダク
タンスを持つようになるので、該ラッチ回路５１の活性
化に伴う第２の共通ノードＤの接地への降下（第４図ｔ
５〜ｔ６、Ｄ）と相まって、第１の出力ノードＥの電荷
が、第２の出力ノードＦのそれに比べて、より速やかに
排出され、該ノードＥの電圧が即座に接地まで降下する
（第４図ｔ５〜七〇、Ｅ）、このとき、かかる第１の出
力ノードＥでの速やかな電圧降下をそのゲートに受けて
、ＦＥＴ ８０のコンダクタンスが逆に減少傾向をたど
り、第２の出力ノードＦの電圧降下を阻止して、これを
反発上昇させるように作用する（第４図ｔ５〜ｔ８、Ｆ
）、そして、この傾向が続行して、やがて、第１の出力
ノードＥの電圧がＦＥＴ ５４のスレショルド電圧を確
保する値まで降下すると、該ＦＥＴ ５４がオン状態に
転じて、該出力ノードＦを基準電圧Ｖｄｄに吊上げるよ
うに作用するので、これに応じて、ＦＥＴ ５９のオン
状態への追い込みと、 ＦＥＴ ５３のオフ状態への追
い込みを確保するような帰環作用が泰されて、第４の出
力ノードＦの基準電圧Ｖｄｄへの固定に相反して、第１
の出力ノードＥの接地への固定が確保される（第４図ｔ
５〜ｔ８、Ｅ）、かくして、ビット線８の電圧、換言す
れば、選択された記憶セル１Ｏ１１１、の記憶内容を反
映した状態が第４図のｔ６時点までに、この検知信号ラ
ッチ４回路５１にラッチされ、その状態に対応して、該
ラッチ回路の第１の出力ノードＥからは、接地電圧が、
そして、第２の出力ノードからは、基準電圧Ｖｄｄが、
それぞれ、出力回路２２に供給され、これに応じて、該
出力回路２２からは、その状態を表わす出力信号５ｏｕ
ｔが外部に送り出される。 そして、この検知信号ラッ
チ回路５１に、ビット線８の電圧を反映する状態が−Ｈ
ラッチされた後は、その状態は、ＦＥＴ ６１に供給さ
れている第２の活性指令信号φＡＤが低レベルに移行す
るまで、ここに保持されているので、以降、差動増幅器
３１の検知ノードＢ、Ｃめ電圧は、それが変動したとし
ても、該ラッチ回路にラッチされた状態を支配すること
がない、故に、第４図の１８時点以降、差動増幅器３１
を活性化しておく必要がなくなるので、この時点で、Ｆ
ＥＴ ４１に供給されている第１の活性指令信号φＡが
一レベルに移行して（第４図ｔ８、φＡ）。
（第４図ｔ４．ΦＡ）に応答して、第１図に示された従
来装置でのそれと同様に作動して、例えば、ビット線８
の電圧を反映する第１の検知ノードＢの電圧降下が、ダ
ミービット線９の電圧を反映する第２の検知ノードＣの
それよりも浅く、第１の検知ノードＢの電圧が第２の検
知ノードＣのそれよりも高い値に留まる場合（第４図ｔ
４〜ｔ５、Ｂ、Ｃ）に、再探知ノードＢ、Ｃ間の電圧差
が検知可能に拡大した時点に合わせて、指令信号発生回
路３６から第２の活性指令信号φＡＤが、ＦＥＴ １３
１のゲートに供給されて（第４図ｔ５、φＡＤ） 、該
ＦＥＴがオン状態に移行し、検知信号ラッチ回路５１が
活性化されると、より高い電圧を第１の検知ノードＢか
らそのゲートに供給されているＦＥＴ ５７の方が、よ
り低い電圧を第２の検知ノードＣからそのゲートに供給
されているＦＥＴ ８０に比べて、より大きなコンダク
タンスを持つようになるので、該ラッチ回路５１の活性
化に伴う第２の共通ノードＤの接地への降下（第４図ｔ
５〜ｔ６、Ｄ）と相まって、第１の出力ノードＥの電荷
が、第２の出力ノードＦのそれに比べて、より速やかに
排出され、該ノードＥの電圧が即座に接地まで降下する
（第４図ｔ５〜七〇、Ｅ）、このとき、かかる第１の出
力ノードＥでの速やかな電圧降下をそのゲートに受けて
、ＦＥＴ ８０のコンダクタンスが逆に減少傾向をたど
り、第２の出力ノードＦの電圧降下を阻止して、これを
反発上昇させるように作用する（第４図ｔ５〜ｔ８、Ｆ
）、そして、この傾向が続行して、やがて、第１の出力
ノードＥの電圧がＦＥＴ ５４のスレショルド電圧を確
保する値まで降下すると、該ＦＥＴ ５４がオン状態に
転じて、該出力ノードＦを基準電圧Ｖｄｄに吊上げるよ
うに作用するので、これに応じて、ＦＥＴ ５９のオン
状態への追い込みと、 ＦＥＴ ５３のオフ状態への追
い込みを確保するような帰環作用が泰されて、第４の出
力ノードＦの基準電圧Ｖｄｄへの固定に相反して、第１
の出力ノードＥの接地への固定が確保される（第４図ｔ
５〜ｔ８、Ｅ）、かくして、ビット線８の電圧、換言す
れば、選択された記憶セル１Ｏ１１１、の記憶内容を反
映した状態が第４図のｔ６時点までに、この検知信号ラ
ッチ４回路５１にラッチされ、その状態に対応して、該
ラッチ回路の第１の出力ノードＥからは、接地電圧が、
そして、第２の出力ノードからは、基準電圧Ｖｄｄが、
それぞれ、出力回路２２に供給され、これに応じて、該
出力回路２２からは、その状態を表わす出力信号５ｏｕ
ｔが外部に送り出される。 そして、この検知信号ラッ
チ回路５１に、ビット線８の電圧を反映する状態が−Ｈ
ラッチされた後は、その状態は、ＦＥＴ ６１に供給さ
れている第２の活性指令信号φＡＤが低レベルに移行す
るまで、ここに保持されているので、以降、差動増幅器
３１の検知ノードＢ、Ｃめ電圧は、それが変動したとし
ても、該ラッチ回路にラッチされた状態を支配すること
がない、故に、第４図の１８時点以降、差動増幅器３１
を活性化しておく必要がなくなるので、この時点で、Ｆ
ＥＴ ４１に供給されている第１の活性指令信号φＡが
一レベルに移行して（第４図ｔ８、φＡ）。
該差動増幅器３１が非活性状態となり、ここでの電力消
費や発熱もその時点で終了する。
費や発熱もその時点で終了する。
く拡張〉
上記実施例の検知信号ラッチ回路５１では、第１の出力
ノードＥがＰ形ＦＥＴ ５２．５３を介して、第２の出
力ノードＦがＰ形ＦＥ丁５４．５５を介して、それぞれ
、正極性の電源Ｖｄｄに接続され、一方、第２の共通ノ
ードＤの方は、Ｎ形ＦＩＴ ６１を介して、接地に接続
されているが、かかる検知信号ラッチ回路５１と全く同
一の機能を有するラッチ回路を、第５図に示すように、
すべてのＦＥＴに関して、Ｐ形のものをＮ形に、Ｎ形の
ものＰ形に置きかえて、かつ、電源を天地逆転させ、第
１の出力ノードＥを、Ｎ形ＦＥＴ ５２．５３経由で、
第２の出力ノードＦを、Ｎ形ＦＥ丁５４．５５経由で、
それぞれ、接地に接続し、一方、第２の共通ノードＤの
方を、Ｐ形ＦＥＴ ６１経由で正極性の基準電圧Ｖｄｄ
に接続する構成とすることは随意である。
ノードＥがＰ形ＦＥＴ ５２．５３を介して、第２の出
力ノードＦがＰ形ＦＥ丁５４．５５を介して、それぞれ
、正極性の電源Ｖｄｄに接続され、一方、第２の共通ノ
ードＤの方は、Ｎ形ＦＩＴ ６１を介して、接地に接続
されているが、かかる検知信号ラッチ回路５１と全く同
一の機能を有するラッチ回路を、第５図に示すように、
すべてのＦＥＴに関して、Ｐ形のものをＮ形に、Ｎ形の
ものＰ形に置きかえて、かつ、電源を天地逆転させ、第
１の出力ノードＥを、Ｎ形ＦＥＴ ５２．５３経由で、
第２の出力ノードＦを、Ｎ形ＦＥ丁５４．５５経由で、
それぞれ、接地に接続し、一方、第２の共通ノードＤの
方を、Ｐ形ＦＥＴ ６１経由で正極性の基準電圧Ｖｄｄ
に接続する構成とすることは随意である。
さらに、第６図及び第７図に示すように、差動増幅器３
１のプリチャージ用のＦＥＴ ３２．３５及びビット線
８、ダミービット線９のプリチャージ用のＦＥＴ ３９
−、４０の各ゲートに供給される第１のプリチャージ指
令信号φＰ１を検知信号ラッチ回路５１のプリチャージ
用のＦＥＴ ５２．５５の各ゲートに供給される第２の
プリチャージ指令信号φＰ２から分離独立させて、指令
信号発生回路３６°にて、第４図中のφＰと同時点でレ
ベル偏移する第２のプリチャージ指令信号φＰ２ （第
７図Ｔｌｌ 、 ｔ１２ 、φＰ２）のほかに、該指令
信号φＰ２と同時点で高レベルに移行しく第７図ｔ１２
、τ）、第１の活性指令信号φＡの低レベルへの移行（
第７図ｔ１８、φＡ）直後の時点で低レベルに移行（第
７図ｔ１７ 、 ＄Ｐ１）するプリチャージ指令信号１
訂を用意する構成としてもよい。
１のプリチャージ用のＦＥＴ ３２．３５及びビット線
８、ダミービット線９のプリチャージ用のＦＥＴ ３９
−、４０の各ゲートに供給される第１のプリチャージ指
令信号φＰ１を検知信号ラッチ回路５１のプリチャージ
用のＦＥＴ ５２．５５の各ゲートに供給される第２の
プリチャージ指令信号φＰ２から分離独立させて、指令
信号発生回路３６°にて、第４図中のφＰと同時点でレ
ベル偏移する第２のプリチャージ指令信号φＰ２ （第
７図Ｔｌｌ 、 ｔ１２ 、φＰ２）のほかに、該指令
信号φＰ２と同時点で高レベルに移行しく第７図ｔ１２
、τ）、第１の活性指令信号φＡの低レベルへの移行（
第７図ｔ１８、φＡ）直後の時点で低レベルに移行（第
７図ｔ１７ 、 ＄Ｐ１）するプリチャージ指令信号１
訂を用意する構成としてもよい。
このように構成すれば、検知信号ラッチ回路５１でのラ
ッチ動作完了時点まで早められた差動増幅器３１の非活
性化時点（第７図ｔｌＢ ）直後の時点（第７図ｔ１７
）から、該作動増幅器やビット線８、ダミービット線９
のプリチャージを開始することができるので、サイクル
タイムを専有する実質的なプリチャージ期間の短縮が図
れるという実益があり、このことは、とりわけ、メモリ
ーサイズの大規模化故の、ビット線の浮遊容量の増大に
対処するのに有効である。
ッチ動作完了時点まで早められた差動増幅器３１の非活
性化時点（第７図ｔｌＢ ）直後の時点（第７図ｔ１７
）から、該作動増幅器やビット線８、ダミービット線９
のプリチャージを開始することができるので、サイクル
タイムを専有する実質的なプリチャージ期間の短縮が図
れるという実益があり、このことは、とりわけ、メモリ
ーサイズの大規模化故の、ビット線の浮遊容量の増大に
対処するのに有効である。
く効果〉
以上のように、この発明によれば、差動増幅器３１の両
検知ノードＢ、Ｃと出力回路２２との間に、検知信号ラ
ッチ回路５１を挿入して、該差動増幅器が第１の活性指
令信号φＡに大対応答して活性化され、その直後１両検
知ノードＢ、Ｃ間の電圧差がビット線８の電圧を反映す
るものとなった時点で発せられる第２の活性指令信号φ
ＡＤに応答して、該ラッチ回路が該検知ノードの電圧差
をラッチするように構成したことにより、検知信号ラッ
チ回路５１でのラッチ動作の完了後には、その検知ノー
ドＢ、Ｃが該ラッチ回路の状態を支配し得なくなるので
、従来装置での、Ｗ４２図中ｔ４時点で差動増幅器３１
を活性化し、その検知ノードＢ、Ｃ間の電圧差に対応し
た状態を表わす出力信号５ｏｕｔが出力回路２２から外
部回路に向けて、その外部回路の要求に応じた継続期間
だけ、出力されている間中、該差動増幅器を活性化した
ままにしておかなければまらないという制約から解放さ
れ、しかてし、第１の活性指令信号φＡが発せられる第
４図ｔ４時点から、第２の活性指令信号φＡ１１が発せ
られる第４図ｔ５時点直後の第４図ｔ８時点までの間に
限って、該差動増幅器３１を活性化すれば足り、これに
より、該差動増幅器の活性化されている期間の大幅な短
縮が図られ、その結果、ここでの電力損失や発熱がすこ
ぶる逓減されるという優れた効果が奏される。
検知ノードＢ、Ｃと出力回路２２との間に、検知信号ラ
ッチ回路５１を挿入して、該差動増幅器が第１の活性指
令信号φＡに大対応答して活性化され、その直後１両検
知ノードＢ、Ｃ間の電圧差がビット線８の電圧を反映す
るものとなった時点で発せられる第２の活性指令信号φ
ＡＤに応答して、該ラッチ回路が該検知ノードの電圧差
をラッチするように構成したことにより、検知信号ラッ
チ回路５１でのラッチ動作の完了後には、その検知ノー
ドＢ、Ｃが該ラッチ回路の状態を支配し得なくなるので
、従来装置での、Ｗ４２図中ｔ４時点で差動増幅器３１
を活性化し、その検知ノードＢ、Ｃ間の電圧差に対応し
た状態を表わす出力信号５ｏｕｔが出力回路２２から外
部回路に向けて、その外部回路の要求に応じた継続期間
だけ、出力されている間中、該差動増幅器を活性化した
ままにしておかなければまらないという制約から解放さ
れ、しかてし、第１の活性指令信号φＡが発せられる第
４図ｔ４時点から、第２の活性指令信号φＡ１１が発せ
られる第４図ｔ５時点直後の第４図ｔ８時点までの間に
限って、該差動増幅器３１を活性化すれば足り、これに
より、該差動増幅器の活性化されている期間の大幅な短
縮が図られ、その結果、ここでの電力損失や発熱がすこ
ぶる逓減されるという優れた効果が奏される。
【図面の簡単な説明】
第１図〜第２図は従来技術の関するものであり、第１図
はその構成を示す回路図、第２図はその要部波形を示す
タイムチャートでる。第３図〜第７図はこの発明の実施
例に関するものであり、第３図はその構成を示す回路図
、第４図はその要部波形を示すタイムチャート、第５図
は構成の変形を示す回路図、第６図は構成の他の変形を
示す回路図、第７図は第６図の構成の要部波形を示すタ
イムチャートである。
はその構成を示す回路図、第２図はその要部波形を示す
タイムチャートでる。第３図〜第７図はこの発明の実施
例に関するものであり、第３図はその構成を示す回路図
、第４図はその要部波形を示すタイムチャート、第５図
は構成の変形を示す回路図、第６図は構成の他の変形を
示す回路図、第７図は第６図の構成の要部波形を示すタ
イムチャートである。
Claims (1)
- （１）１対の第１、第２の検知ノードＢ、Ｃと、第１の
共通ノードＡと、ビット線８と、第１、第２の検知ノー
ドＢ、Ｃおよびビット線８を第１の正電圧にプリチャー
ジするプリチャージ用トランジスタ３２、３５、３９、
４０と、プリチャージ用トランジスタ３２、３５の各々
に対して並列接続され、かつ、そのゲートが各々検知ノ
ードＢ、Ｃに交互接続された帰還用トランジスタ３２、
３４と、ビット線８に接続され、それに記憶されている
２値情報に基づいて、該ビット線を第１の正電圧に保持
するかあるいは、第２の正電圧に移行させる記憶セル１
０、１１と、第１の正電圧と第２の正電圧との中間電圧
を参照電圧として発生させる参照電圧源４２と、第１、
第２の検知ノードＢ、Ｃと第１の共通ノードＡとの間に
電流通路を形成してビット線８の電圧と中間電圧との電
圧差に応じて、第１、第２の検知ノードＢ、Ｃの電圧を
定める一対の作動増幅用トランジスタ３７、３８と、第
１の活性指令信号φＡに応答して、第１の共通ノードＡ
を接地し、差動増幅用トランジスタ３７、３８を活性化
させるディスチャージ用トランジスタ４１とを備え、前
記ビット線８と参照電圧源４２とを一対の差動増幅用ト
ランジスタ３７、３８の各ゲートにそれぞれ接続して成
るダイナミック型差動幅器において、一対の第１、第２
の出力ノードＥ、Ｆと、第２の共通ノードＤと、第１、
第２の出力ノードＥ、Ｆ、を第３の正電圧にプリチャー
ジするプリチャージ用トランジスタ５２、５５と、プリ
チャージ用トランジスタ５２に対して並列接続された帰
還用トランジスタ５３と、プリチャージ用トランジスタ
５５に対して並列接続された帰還用トランジスタ５４と
、第１の出力ノードＥと第２の共通ノードＤとの間に、
その間の電流通路を形成可能に直列接続された第１、第
２のトランジスタ５７、５９のうち、第１のトランジス
タ５７のゲートを第１の検知ノードＢに接続し、第２の
トランジスタ５９と帰還用トランジスタ５３の各ゲート
を共通に第２の出力ノードＦに接続し、さらに、第２の
出力ノードＦと第２の共通ノードＤとの間に、その間の
電流通路を形成可能に直列接続された第３、第４のトラ
ンジスタ５８、６０のうち、第３のトランジスタ５８の
ゲートを第２の検知ノードＣに接続し、第４のトランジ
スタ６０と帰還用トランジスタ５４の各ゲートを共通に
第１の出力ノードＥに接続し、第２の共通ノードＤと接
地間に、その間の電流通路を形成可能に挿入されたディ
スチャージ用トランジスタ６１のゲートを前記第１の活
性指令信号φＡより遅れた位相の第２の活性指令信号φ
Ａｄ端子に接続して成る検知信号ラッチ回路が付設され
ていることを特徴とするダイナミック型差動増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185235A JPS6246489A (ja) | 1985-08-23 | 1985-08-23 | ダイナミツク型差動増幅器 |
| US06/896,989 US4751681A (en) | 1985-08-23 | 1986-08-15 | Dynamic differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185235A JPS6246489A (ja) | 1985-08-23 | 1985-08-23 | ダイナミツク型差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246489A true JPS6246489A (ja) | 1987-02-28 |
Family
ID=16167244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185235A Pending JPS6246489A (ja) | 1985-08-23 | 1985-08-23 | ダイナミツク型差動増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4751681A (ja) |
| JP (1) | JPS6246489A (ja) |
Cited By (7)
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|---|---|---|---|---|
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| US4971485A (en) * | 1989-01-26 | 1990-11-20 | Sumitomo Electric Industries, Ltd. | Cemented carbide drill |
| US5137398A (en) * | 1990-04-27 | 1992-08-11 | Sumitomo Electric Industries, Ltd. | Drill bit having a diamond-coated sintered body |
| US5154549A (en) * | 1990-02-05 | 1992-10-13 | Sumitomo Electric Industries, Ltd. | Throw-away tipped drill bit |
| US5154550A (en) * | 1990-02-20 | 1992-10-13 | Sumitomo Electric Industries, Ltd. | Throw-away tipped drill bit |
| US5228812A (en) * | 1989-12-25 | 1993-07-20 | Sumitomo Electric Industries, Ltd. | Throw-away tipped drill |
Families Citing this family (23)
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|---|---|---|---|---|
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| KR920013458A (ko) * | 1990-12-12 | 1992-07-29 | 김광호 | 차동감지 증폭회로 |
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