JP3186626B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は半導体記憶装置に
係わり、特に絶縁ゲート電界効果トランジスタ（以下、
ＭＯＳＦＥＴ、と称す）を主要な構成要素とし、３値以
上の情報を記憶するメモリセルを有する多値記憶装置に
関する。
【０００２】
【従来の技術】図１２に従来技術の多値の情報を記憶す
る半導体記憶装置のブロック図を示す。このような従来
技術は例えば特開昭６２−２５７６９９号公報に開示さ
れている。
【０００３】図１２において、機能ブロック１０には、
メモリセルアレイ，アドレスデコーダ，およびセンスア
ンプを含み、電源端子Ｖcc1 、参照電位Ｖｃが入力され
る入力端子Ｖcc2 を有し、データ出力端子Ｄで、第１の
ラッチ回路２２，第２のラッチ回路２４および第３のラ
ッチ回路２６のそれぞれの端子Ｄに接続されている。Ａ
1 〜Ａnはアドレス入力端子で、それぞれアドレスライ
ンＡ1 〜Ａnに接続されている。
【０００４】制御回路４０で、参照電位Ｖｃの印加電
圧，ラッチ回路２２，２４，２６の動作タイミング，お
よびデコーダ３０の出力タイミングを制御する。
【０００５】クロック信号ＣＫ１，ＣＫ２，ＣＫ３を送
る端子は、それぞれラッチ回路２２，２４，２６の入力
端子ＣＫに接続されている。端子Ｓｔは、制御回路４０
を活性化させるか否かを制御する端子で、チップイネー
ブル信号（ＣＥＢ（バー）：反転ＣＥ）および、アウト
プットイネーブル信号（ＯＥＢ（バー）：反転ＯＥ）が
共に“Ｌ”レベルになった時出力が“Ｈ”レベルとなる
ＮＯＲ回路５０の出力が接続されている。
【０００６】機能ブロック１０には、３値以上の情報を
記憶するメモリセルがマトリクス配置されたメモリセル
アレイを有している。ここでは以下、４値を記憶してい
る例について述べる。４値を記憶する例として、 （１）メモリセルのしきい値を４種類設定する。
【０００７】（２）メモリセルのゲート長（Ｌ）又はゲ
ート幅（Ｗ）を４種類設定し、４種類の電流値を設定す
る。
【０００８】ことが挙げられるが、ここでは（１）を行
った場合について説明する。
【０００９】上記公開公報では、フローティングゲート
に注入する電子の量でメモリセルのしきい値を変化させ
ているが、メモリセルのゲート直下に注入するイオン注
入量で制御できることは良く知られている。
【００１０】ここでは、設定されているしきい値のう
ち、一番低いものをＶT0（０．５Ｖ）、次に、高いもの
をＶT1（１．３Ｖ）、その次に高いものをＶT2（２．０
Ｖ）、一番高いものをＶT3（４．０Ｖ）とする。
【００１１】機能ブロック１０内のセンスアンプは、ア
ドレスにより選択されたメモリセルに設定されているし
きい値がＶT0からＶT3のどれに相当するかを判別するも
のである。
【００１２】図１４は、センスアンプの内部節点の電位
と参照電位の関係を示したもので、ＶT0のしきい値をも
つメモリセルが選択された時のセンスアンプの内部節点
の電位を基準電位として画いたものである。
【００１３】（１）ＶT0のしきい値をもつメモリセルが
選択された時、センスアンプの内部節点の電位は基準電
位となり、この値の参照電位（Ｖ3b）よりも低いことが
検出され、データ（ＫＬ）＝（００）と判別される。
【００１４】（２）ＶT1のしきい値をもつメモリセルが
選択された時、センスアンプの内部節点の電位はＶ3 と
なり、この値は参照電位（Ｖ3b）よりも高く参照電位
（Ｖ2b）よりも低いことが検出され、データ（ＫＬ）＝
（１０）と判別される。
【００１５】（３）ＶT2のしきい値をもつメモリセルが
選択された時、センスアンプの内部節点の電位はＶ2 と
なり、この値は参照電位（Ｖ2b）よりも高く参照電位
（Ｖ1b）よりも低いことが検出され、データ（ＫＬ）＝
（０１）と判別される。
【００１６】（４）ＶT3のしきい値をもつメモリセルが
選択された時、センスアンプの内部節点の電位はＶ1 と
なり、この値は参照電位（Ｖ1b）よりも高いことが検出
され、データ（ＫＬ）＝（１１）と判別される。
【００１７】図１５は、機能ブロック１０の一部回路の
詳細図を示したものである。
【００１８】Ｘ1 ，・・・，Ｘnはアドレスデコード回
路（図示省略）の出力でメモリセル（Ｍ11，・・・，Ｍ
n1 ，・・・，Ｍ1 m，・・・Ｍnm）のＸアドレスを指定
するものである。Ｙ1 ，・・・，Ｙmはアドレスデコー
ド回路（図示省略）の出力で、メモリセルのＹアドレス
を指定するものである。１０１はメモリセルアレイに相
当する。
【００１９】各メモリセルには、前述のＶT0〜ＶT3のし
きい値のうちのどれかが設定されている。
【００２０】１０３はＹセレクタで、メモリセルのディ
ジット線（ｄ1 ，・・・，ｄm）を選択するものでＮチ
ャネル型エンハンスメント型ＭＯＳＦＥＴ（以下、ＮＥ
−ＭＯＳＦＥＴ、と記す。）ＱY1，・・・，ＱYmから構
成されている。
【００２１】Ｐチャネル型エンハンスメント型ＭＯＳＦ
ＥＴ（以下、ＰＥ−ＭＯＳＦＥＴ、と記す。）Ｑ
S111と、ＮＥ−ＭＯＳＦＥＴＱS112と、フィードバック
インバータＩS111からなる部分は、センスアンプ１０２
のバイアス部を構成するものであり、選択されたメモリ
セルのしきい値に応じて変化するセル電流を検出するも
のである。
【００２２】内部節点ＶSA3 の電位は、選択されたメモ
リセルに流れる電流とＱS111の電流駆動能力の比により
決定される。
【００２３】つまり、選択されたメモリセルのしきい値
がＶT0ならば、セル電流がたくさん流れ、ＶSA3 の電位
は低下し、図１４に示す基準電位で平衡することとな
る。
【００２４】一方、選択されたメモリセルのしきい値が
ＶT3ならば、選択されたメモリセルのゲートに電源電圧
（３Ｖ）が印加されてもセル電流は流れない為、ＶSA3
の電位は、図１４に示すＶ1 の値で平衡することとな
る。
【００２５】選択されたメモリセルのしきい値がＶT1，
ＶT2の時は、セル電流の値により、ＶSA3 の値が決定さ
れ、それぞれＶ3 ，Ｖ2の値で平衡することとなる。
【００２６】ＰＥ−ＭＯＳＦＥＴＱS121とＱS122及びＮ
Ｅ−ＭＯＳＦＥＴＱS123，ＱS124，ＱS125から構成され
るものは、センスアンプ１０２の差動段部を構成するも
のであり、内部節点ＶSA3 の値と参照電位Ｖｃの値の差
を比較し、増幅するものである。
【００２７】例えばＶSA3 の電位が参照電位Ｖｃよりも
高い場合は、節点ｆＡの電位は“Ｌ”レベルとなり、こ
の結果、インバータＩS112の出力Ｄには“Ｈ”レベルが
出力される。
【００２８】一方、ＶSA3 の電位が参照電位Ｖｃよりも
低い場合は、節点ｆＡの電位は“Ｈ”レベルとなり、こ
の結果、インバータＩS112の出力Ｄには“Ｌ”レベルが
出力される。
【００２９】図１６は、制御回路４０の動作タイミング
チャート及び例として、選択されたメモリセルのしきい
値がＶT1の場合のセンスアンプ内部節点ＶSA3 の電位変
化及びラッチ回路２２，２４，２６の各出力Ａ，Ｂ，Ｃ
の電位変化を示したものである。
【００３０】次に、図１２から図１６を用いて、従来技
術の多値の情報を記憶する半導体記憶装置の動作につい
て説明する。
【００３１】図に示すように、ＮＯＲ回路５０から制御
回路４０の端子Ｓｔに“Ｈ”レベル信号の入力がある
と、制御回路４０の動作が開始され、端子Ｖｃの出力を
３段階に順次上昇させるとともに、各段階毎にクロック
タイミングをＣＫ３，ＣＫ２，ＣＫ１の順序で出力し、
これら一連の動作実行後にデコーダ３０のゲート端子Ｇ
に出力要求信号ＯＥを出力する。
【００３２】各クロックのパルス幅Ｔは、各段階での読
み出しデータが機能ブロック１０のデータ出力端子Ｄに
出力される充分な時間に設定されている。
【００３３】次に、選択されたメモリセルのしきい値が
ＶT1であった時のセンスアンプ及びラッチ回路、デコー
ダ回路の動作について説明する。
【００３４】（１）時間ｔ1 〜ｔ2 ：この期間、アドレ
スが設定され、選択されたメモリセルが決定される。そ
して、選択されたメモリセルに設定されたしきい値（こ
の場合はＶT1）に応じたセル電流が流れ、センスアンプ
がこのセル電流を検出して、内部節点ＶSA3 の値は、Ｖ
3 で平衡することとなる。
【００３５】（２）時間ｔ2 〜ｔ3：この期間、クロッ
ク信号ＣＫ３が“Ｈ”レベルとなり、ラッチ回路２６が
活性化される。又、参照電位Ｖｃの値は第１の参照電位
Ｖ3bで平衡する。
【００３６】この時、ＶSA3 ＞Ｖ3bとなるので、センス
アンプの出力Ｄの電位は“Ｈ”レベルとなる。今、ラッ
チ回路２６が活性化されているので、センスアンプの出
力Ｄの電位はラッチ回路２６の出力に伝達され、この結
果、デコーダ３０の入力Ｃの値は、図１６に示すように
“Ｈ”レベルとなる（尚、説明を簡単にするために、デ
コーダ回路の入力Ａ，Ｂ，Ｃはともに初期の段階は
“Ｈ”レベルに設定されているとする。） （３）時間ｔ3 〜ｔ4：この期間、クロック信号ＣＫ２
が“Ｈ”レベルとなりラッチ回路２４が活性化される。
又、参照電位Ｖｃの値は、Ｖ3bから上昇し、第２の参照
電位Ｖ2bで平衡する。この時、ＶSA3 ＜Ｖ2bとなるの
で、センスアンプの出力Ｄの電位は“Ｌ”レベルとな
る。
【００３７】今、ラッチ回路２４が活性化されているの
で、センスアンプ出力Ｄの電位はラッチ回路２４の出力
に伝達され、この結果、デコーダ３０の入力Ｂの値は、
図１６に示すように“Ｈ”レベルが“Ｌ”レベルへと変
化する。
【００３８】（４）時間ｔ4 〜ｔ5：この期間、クロッ
ク信号ＣＫ１が“Ｈ”レベルとなり、ラッチ回路２２が
活性化される。又、参照電位Ｖｃの値は、Ｖ2bから上昇
し、第３の参照電位Ｖ1bで平衡する。この時、ＶSA3 ＜
Ｖ1bとなるので、センスアンプの出力Ｄの電位は“Ｌ”
レベルとなる。
【００３９】今、ラッチ回路２が活性化されているの
で、センスアンプ出力Ｄの電位はラッチ回路２２の出力
に伝達され、この結果、デコーダ３０の入力Ａの値は図
１６に示すように“Ｈ”レベルから“Ｌ”レベルへと変
化する。
【００４０】（５）時間ｔ5 〜：信号ＯＥが“Ｌ”レベ
ルから“Ｈ”レベルに変化し、デコーダ３０がアウトプ
ットイネールブル状態となる。この時、時間ｔ5 までの
間に、各データ入力（ＡＢＣ）は（００１）の状態に設
定されているので、図１３の論理値表に示されているよ
うに、選択されたメモリセルは、ＶT1のしきい値が設定
されていると検出される。
【００４１】図１２は、デコーダ３０の出力として１ビ
ットの出力を有しており、入力端子Ｅのデータにより、
ＶT1のメモリセルを示す（ＫＬ）＝（１０）のデータを
まず信号Ｅを“０”にし、出力端子０（オー）に“０”
のデータを出力し、次に信号Ｅを“１”にし、出力端子
０（オー）に“１”のデータを出力する、時分割で出力
する例を示したものであるが、デコーダ３０の構成を２
ビットの出力を出すようにすることも可能であり、この
時（ＫＬ）＝（１０）のデータがそれぞれ対応する出力
（バー０1（反転０1） ，バー０2（反転０2））に出力
されるようにすることも可能である。
【００４２】図１７は、図１６と同様に、制御回路４０
の動作タイミングチャートおよび、例として、選択され
たメモリセルのしきい値がＶT1の場合のセンスアンプ内
部節点ＶSA3 の電位変化及びラッチ回路２２，２４，２
６の各出力Ａ，Ｂ，Ｃの電位変化を示したもので、時間
ｔ4 〜ｔ5 の期間、電源（ｃｃ）が、ノイズにより変動
した場合を示したものである。
【００４３】一般に半導体記憶装置において、各種回路
がスイッチングする際、電源にノイズが発生し、電位が
変動することは良く知られている。
【００４４】図１５及び図１７から図１９を用いて、こ
の場合の動作について説明する。時間ｔ4 までは、図１
６と同一の波形となるので説明を省略する。
【００４５】（１）時間ｔ4 〜ｔ5：時間ｔ4 〜ｔ5 の
期間、図１７に示すように電源にノイズが発生し、電位
が変動する。
【００４６】まず、時間ｔ41の期間のように、電源の電
位が０Ｖから上昇すると、図１５のセンスアンプ１０２
内のフィードバックインバータＩS111の電源が上昇する
ことになる。この時、節点ＳＣには、Ｙセレクタ１０３
が多数接続されており、節点ＳＣに付加されている容量
は大きく（例えば５ｐＦ）節点ＳＣの電位は安定とな
る。従って、ＩS111は電源の電位変動を増幅することに
なり、ＩS111の出力である節点ＳＢの電位は大きく上昇
し、その結果、ＱS112が導通し、図１７のＶSA3の波形
に示すように、節点ＳＡ3 の電位は大きく低下すること
になる。
【００４７】又、逆に、時間ｔ42の期間のように、電源
の電位が０Ｖから低下すると、図１５のセンスアンプ内
のフィードバックインバータＩS111の電源が低下するこ
とになる。
【００４８】この時、上述した理由により、ＩS111は、
電源の電位変動を増幅することになり、ＩS111の出力で
ある接点ＳＢの電位は大きく低下し、その結果、ＱS112
が非導通になり、図１７のＶSA3 の波形に今度は節点Ｓ
Ａ３の電位は大きく上昇し、その後、電源の電位変動が
おさまると、平衡値にもどる。
【００４９】ＶSA3 の値がいったん低下すると、節点Ｓ
Ａ３は、ＱS111により充電されるわけであるが、ＱS11
の電流駆動能力は、セル電流の値を加味して設計される
ため、一般には小さく、このため、節点ＳＡ３の充電ス
ピードは遅くなる。
【００５０】図１８は参照電位発生回路の例を示したも
のである。８１は第１の参照電位（Ｖ3b）を発生する回
路で、Ｖ3bの値は、第（１）式で表わされるようにＮＥ
−ＭＯＳＦＥＴＱR12 のしきい値により決定される。
尚、説明を簡単にするために、ＮＥ−ＭＯＳＦＥＴのし
きい値はすべて同一でＶTNとする。
【００５１】Ｖ3b＝ＶTN・・・第（１）式 ここで、Ｖ3bの値が図１９に示すように電源電圧依存性
をもたないようにするために、ＱR12 の電流駆動能力
は、ＱR11 の電流駆動能力に比べ充分大きく設計されて
いる。
【００５２】又、８２は第２の参照電位（Ｖ2b）を発生
する回路で、Ｖ2bの値は第（２）式で表わされるよう
に、ＮＥ−ＭＯＳＦＥＴＱR22 ，ＱR23 のしきい値によ
り決定される。
【００５３】Ｖ2b＝２・ＶTN・・・第（２）式 ここで、Ｖ2bの値が図１９に示すように電源電圧依存性
をもたないようにするため、ＱR22 ，ＱR23 の電流駆動
能力は、ＱR21 の電流駆動能力に比べ充分大きく設計さ
れている。
【００５４】又、８３は第３の参照電位（Ｖ1b）を発生
する回路で、Ｖ1bの値は第（３）式で表わされるよう
に、ＮＥ−ＭＯＳＦＥＴＱR32 ，ＱR33 及びＱR34 のし
きい値により決定される。
【００５５】Ｖ1b＝３・ＶTN・・・第（３）式 ここで、Ｖ1bの値が図１９に示すように電源電圧依存性
をもたないようにするため、ＱR32 ，ＱR33 ，及びＱ
R34 の電流駆動能力はＱR31 の電流駆動能力に比べ充分
大きく設計されている。
【００５６】以上のように、参照電位発生回路は設計さ
れている為、図１７に示すように、電源電圧がノイズに
より変動しても、参照電位の変動はほとんどない。
【００５７】従って、本来ｔ4 〜ｔ5 の期間、ＶSA3 の
値がＶｃの値よりも小さくあるべきところが、電源ノイ
ズが発生すると、ＶSA3 の値がＶｃよりも高くなり、こ
の結果、ラッチ回路２２の出力Ａの電圧が“Ｌ”レベル
→“Ｈ”レベルに変化し、誤動作してしまう。
【００５８】（２）時間ｔ5 〜：時間ｔ5 までの間に、
各データ入力（ＡＢＣ）＝（１０１）の状態に設定され
ることになる。この場合、図１３の論理値表をみて明ら
かなように、この状態は、論理値には割り振られていな
い。従って、選択されたメモリセルにＶT1の値が設定さ
れていることを正しく判別できない。
【００５９】以上述べた例は、選択されたメモリセルの
しきい値がＶT1で、時間ｔ4〜ｔ5の期間に電源にノイズ
が発生した場合を示したが、選択されたメモリセルのし
きい値がＶT0で、時間ｔ3 〜ｔ4 あるいは時間ｔ4 〜ｔ
5 の期間に電源にノイズが発生した場合も、節点ＳＡ３
の電位が図１７のＶSA3 で示す波形のように変動し、誤
動作することになり、しきい値がＶT0に設定されたメモ
リセルが選択された場合、正常に読み出しを行うことが
できない。
【００６０】この欠点を除去するために、例えば、各ク
ロックの“Ｈ”レベルのパルス幅（Ｔ）を長く設定する
ことが考えられるが、この時、信号ＯＥが“Ｌ”レベル
→“Ｈ”レベルになる時間を遅くする必要が生じ、この
結果、読み出しスピードが遅くなる。
【００６１】
【発明が解決しようとする課題】以上説明したように、
従来技術の第１の問題点は、電源ノイズに弱いことであ
る。
【００６２】その理由は、電源ノイズが発生すると、セ
ンスアンプの内部節点の電位ＶSA3の電位変動が大き
く、参照電位Ｖｃよりも高くなり、誤読み出しを行うか
らである。
【００６３】第２の問題点は、上述の問題点を除去しよ
うとすると、読み出しスピードが遅くなることである。
【００６４】その理由は、各クロックのパルス幅（Ｔ）
を長く設定する必要があるからである。
【００６５】したがって本発明の目的は、従来技術の欠
点を除去し、電源ノイズに対して強く、しかも、読み出
しスピードの劣化を起こすことのない、半導体記憶装
置、特に電源ノイズにより誤動作が起こりやすい多値
（３値以上）の情報を記憶する半導体記憶装置を提供す
ることである。
【００６６】
【課題を解決するための手段】本発明の特徴は、メモリ
セル部と、Ｘデコーダ回路と、Ｙデコーダ／Ｙスイッチ
回路と、センス部と、タイミング信号発生器とを具備す
る半導体記憶装置において、前記センス部には、互いに
時分割で動作する第１乃至第３の差動増幅回路と、それ
ぞれの前記差動増幅回路に結合する第１乃至第３のラッ
チ回路とを有し、前記第１のラッチ回路の出力レベル、
例えば“Ｌ”レベルにより前記第２のラッチ回路が固定
され、前記第２のラッチ回路の出力レベル、例えば
“Ｌ”レベルにより前記第３のラッチ回路が固定される
ようにした半導体記憶装置にある。ここで、前記第２の
差動増幅器は前記第１のラッチ回路の出力により活性化
され、前記第３の差動増幅器は前記第２のラッチ回路の
出力により活性化されることができる。また、前記メモ
リセル部内の複数のメモリセルは、それぞれしきい値電
圧が第１，第２，第３，第４のしきい値のいずれかひと
つに設定されており、前記メモリセル内に延在する複数
のワード線の電圧において、第１のワード線電圧は、前
記第１のしきい値電圧と前記第２のしきい値電圧との間
の電圧であり、第２のワード線電圧は、前記第２のしき
い値電圧と前記第３のしきい値電圧の間の電圧であり、
第３のワード線電圧は、前記第３のしきい値電圧と前記
第４のしきい値電圧の間の電圧であることができる。
【００６７】本発明の他の特徴は、複数のワード線と、
複数のディジット線と、前記ワード線と前記ディジット
線の交点にそれぞれ設けられた複数のメモリセルと、Ｘ
アドレス信号に基づき選択されたワード線を決定し、ク
ロック信号φ1 ，φ2 およびφ3 に同期し、前記選択さ
れたワード線の電圧を第１のワード線電圧（Ｖw1 ），
第２のワード線電圧（Ｖw2 ），及び第３のワード線電
圧（Ｖw3 ）に時分割で駆動するＸデコーダ回路と、Ｙ
アドレス信号に基づき選択されたディジット線を決定す
るＹデコーダ／Ｙスイッチ回路と、前記Ｙデコーダ／Ｙ
スイッチ回路を介して前記選択されたディジット線が入
力され、前記クロック信号φ1 ，φ2 およびφ3 により
動作が制御され、アウトプットイネーブル信号（ＯＥ）
により、選択されたメモリセルの記憶情報を出力端（Ｄ
out1、Ｄout2）に出力するタイミングが制御されるセン
ス部と、前記クロック信号φ1 ，φ2 およびφ3 を発生
するタイミング信号発生器とを有する半導体記憶装置に
おいて、前記センス部は、前記選択されたメモリセルに
流れる電流により出力電圧が変化するバイアス部と、前
記クロックφ1 により活性化され、前記バイアス部の出
力（ＶSA1 ）とリファレンス電圧（ＶREF1）を比較し、
この電圧差を増幅する第１の差動増幅回路と、前記クロ
ックφ2 により活性化され、前記バイアス部の出力（Ｖ
SA1 ）とリファレンス電圧（ＶREF1）を比較し、この電
圧差を増幅する第２の差動増幅回路と、前記クロックφ
3 により活性化され、前記バイアス部の出力（ＶSA1 ）
とリファレンス電圧（ＶREF1）を比較し、この電圧差を
増幅する第３の差動増幅回路と、前記第１の差動増幅器
の出力が入力され、前記クロック信号φ1 に同期してデ
ータがとり込まれ、ラッチされる構成の第１のラッチ回
路と、前記第２の差動増幅器の出力が入力され、前記ク
ロック信号φ2 に同期してデータがとり込まれ、ラッチ
される構成をもち、前記第１のラッチ回路の出力レベル
により出力が固定されるように制御される第２のラッチ
回路と、前記第３の差動増幅器の出力が入力され、前記
クロック信号φ3 に同期してデータがとり込まれラッチ
される構成をもち、前記第２のラッチ回路の出力レベル
により出力が固定されるように制御される第３のラッチ
回路と、前記第１，第２，及び第３のラッチ回路の出力
が入力され、２ビットの情報にデコードを行い、この結
果を前記アウトプットイネーブル信号（ＯＥ）に基づい
て、前記出力端（Ｄout1 Ｄout2）に出力するデコーダ
回路とを有して構成される半導体記憶装置にある。ここ
で前記第２のラッチ回路は、前記第１のラッチ回路の出
力が“Ｌ”レベルのとき、出力が“Ｌ”レベルに固定さ
れるように制御され、前記第３のラッチ回路は、前記第
２のラッチ回路の出力が“Ｌ”レベルのとき、出力が
“Ｌ”レベルに固定されるように制御されるように構成
されることができる。あるいは、前記第２のラッチ回路
は、前記第１のラッチ回路の出力が“Ｈ”レベルのと
き、出力が“Ｈ”レベルに固定されるように制御され、
前記第３のラッチ回路は、前記第２のラッチ回路の出力
が“Ｈ”レベルのとき、出力が“Ｈ”レベルに固定され
るように制御されるように構成されることができる。さ
らに、前記第２の差動増幅器は前記第１のラッチ回路の
出力により活性化され、前記第３の差動増幅器は前記第
２のラッチ回路の出力により活性化されることができ
る。また、前記複数のメモリセルは、それぞれしきい値
電圧が第１，第２，第３，第４のしきい値のいずれかひ
とつに設定されており、前記第１のワード線電圧は前記
第１のしきい値電圧と前記第２のしきい値電圧との間の
電圧であり、前記第２のワード線電圧は前記第２のしき
い値電圧と前記第３のしきい値電圧の間の電圧であり、
前記第３のワード線電圧は前記第３のしきい値電圧と前
記第４のしきい値電圧の間の電圧であることができる。
【００６８】このような本発明によれば、第２のラッチ
回路には第１のラッチ回路の出力が、第３のラッチ回路
には第２のラッチ回路の出力が入力されている。
【００６９】従って、選択されたメモリセルが第１のし
きい値（ＶT0）の場合、第１のラッチ回路の出力が
“Ｌ”レベルとなるので、このデータにより第２のラッ
チ回路の出力が“Ｌ”レベルとなり、又、このデータに
より第３のラッチ回路の出力が“Ｌ”レベルとなる。
【００７０】これにより、第２の差動増幅器の出力デー
タ及び第３の差動増幅器の出力データが電源ノイズによ
り変化したとしても、これらのデータに関係なく正常動
作する。
【００７１】又、選択されたメモリセルが第１のしきい
値（ＶT1）の場合、第２のラッチ回路の出力が“Ｌ”レ
ベルとなるので、このデータにより第３のラッチ回路の
出力が“Ｌ”レベルとなる。従って第３の差動増幅器の
出力データが電源ノイズにより変化したとしてもこのデ
ータ変化に関係なく正常動作する。
【００７２】従って、第２の差動増幅器及び第３の差動
増幅器が活性化している期間、電源にノイズが発生し、
第２の差動増幅器及び第３の差動増幅器が誤動作したと
しても、本発明の半導体記憶装置は正常動作する。
【００７３】又、第２の差動増幅器の活性，非活性を第
１のラッチ回路の出力で、第３の差動増幅器の活性，非
活性を第２のラッチ回路の出力で制御することにより、
本発明の半導体記憶装置は、低消費電流化が可能とな
る。
【００７４】以上はラッチ回路の出力レベルが“Ｌ”レ
ベルの場合であるが、“Ｈ”レベルの場合も同様であ
る。
【００７５】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。図１は、多値の情報を記憶
する実施の形態の半導体装置のブロック図を示したもの
である。
【００７６】メモリセル部１は、従来技術の図１５のメ
モリセルアレイ１０１と同様に、ＶT0からＶT3のいずれ
かのしきい値が設定されたメモリセルがマトリクス状に
配置されて構成される。メモリセルのＸアドレスを決定
するＸデコーダ回路２の出力は、おのおの対応するワー
ド線に接続される。また、Ｙアドレスに呼応して、選択
されたディジット線を決定するＹデコーダ／Ｙスイッチ
回路３を有し、センス部６０はセンスアンプとラッチ回
路とデコーダにより構成され、アドレスにより選択され
たメモリセルの記憶情報（つまり、ＶT0，ＶT1，ＶT2，
ＶT3のいずれのしきい値をもったセルであるか）を検出
し、読み出すものである。また、タイミング信号発生器
７０で、センス部の各回路の動作タイミングを制御す
る。
【００７７】本発明の実施の形態の図２は、図１のセン
ス部６０の詳細図を示したものである。記号１，３で示
す箇所は、図１の記号１，３で示す箇所と同一であるの
で説明を省略する。
【００７８】ＰＥ−ＭＯＳＦＥＴＱS1とＮＥ−ＭＯＳＦ
ＥＴＱS2とフィードバックインバータＩS1とから構成さ
れる部分は、センスアンプのバイアス段を構成し、節点
ＳＣ及び選択されたディジット線をあらかじめ決められ
たバイアス電圧にバイアスするものである。
【００７９】内部節点ＳＡ１の電圧ＶSA1 の値は、ＱS1
の電流駆動能力と、選択されたメモリセルに流れる電流
の比で決定される。つまり、選択されたメモリセルのし
きい値がワード線の電圧よりも高ければ、メモリセルは
非導通になり、ＶSA1 の値は第（４）式で平衡すること
になる。
【００８０】ＶSA1 ＝Ｖｃｃ−｜ＶTP｜・・・第（４）
式：ここで、ＶTPはＰＥ−ＭＯＳＦＥＴのしきい値であ
る。
【００８１】一方、選択されたメモリセルのしきい値が
ワード線の電圧よりも低ければ、メモリセルは導通し、
ＶSA1 は第（５）式で平衡することになる。
【００８２】ＶSA1 ＝Ｖｃｃ−｜ＶTP｜−α・・・第
（５）式：ここで、αは、ＱS1の電流駆動能力と、メモ
リセルに流れる電流の比で決定される。及びＱS15から
構成される部分は第１の差動段ＤＩＦＦ1を構成し、Ｑ
S11 のゲート電極にはバイアス段の出力SA1 が接続さ
れ、ＱS12 のゲート電極にはリファレンス電圧ＶREF1が
接続され、ＱS15 のゲート電極には、活性化信号φ1 が
接続される。
【００８３】リファレンス電圧発生回路は、図示してい
ないが、６０のバイアス段にダミーセルを設けた構成で
実現できる。
【００８４】第１の差動段はＶSA1 とＶREF1の値を比較
し増幅するもので、ＶSA1 ＞ＶREF1の場合は、節点Ｂ1
の電圧は“Ｌ”レベルとなり、ＶSA1 ＜ＶREF1の場合
は、節点Ｂ1 の電圧は“Ｈ”レベルとなる。また、反転
増幅器ＩS11 により、第１の差動段の出力Ｂ1 の電位の
反転信号を出力節点Ｄ1 に出力する。
【００８５】ＰＥ−ＭＯＳＦＥＴＱS21 及びＱS22 と、
ＮＥ−ＭＯＳＦＥＴＱS23 、ＱS24及びＱS25 から構成
される部分は、第２の差動段を構成し、ＱS21 のゲート
電極には、バイアス段の出力ＶSA1 が接続され、ＱS22
のゲート電極には、リファレンス電圧ＶREF1が接続さ
れ、ＱS25 のゲート電極には活性化信号φ2 が接続され
る。
【００８６】第２の差動段ＤＩＦＦ2 は、ＶSA1 とＶ
REF1の値を比較し、増幅するもので、ＶSA1 ＞ＶREF1の
場合は節点Ｂ2 の電圧は“Ｌ”レベルとなり、ＶSA1 ＜
ＶREF1の場合は節点Ｂ2 の電圧は“Ｈ”レベルとなる。
【００８７】そして反転増幅器ＩS21 により、第２の差
動段の出力Ｂ2 の電位の反転信号を出力節点Ｄ2 に出力
する。
【００８８】同様にＰＥ−ＭＯＳＦＥＴＱS31 及びＱ
S32 と、ＮＥ−ＭＯＳＦＥＴＱS33 、ＱS34 及びＱS35
から構成される部分は、第３の差動段ＤＩＦＦ3 を構成
し、ＱS31 のゲート電極にはバイアス段の出力ＶSA1 が
接続され、ＱS32 のゲート電極にはリファレンス電圧Ｖ
REF1が接続され、ＱS35 のゲート電極には活性化信号φ
3 が接続される。
【００８９】第３の差動段はＶSA1 とＶREF1の値を比較
し増幅するもので、ＶSA1 ＞ＶREF1の場合は、節点Ｂ3
の電圧は“Ｌ”レベルとなり、ＶSA1 ＜ＶREF1の場合
は、節点Ｂ3 の電圧は“Ｈ”レベルとなる。そして反転
増幅器ＩS31 で、第３の差動段の出力Ｂ3 の電位の反転
信号を出力節点Ｄ3 に出力する。
【００９０】ラッチ回路６００は、第１のラッチ回路６
０１と第２のラッチ回路６０２と第３のラッチ回路６０
３とから構成される。
【００９１】第１のラッチ回路６０１には、反転増幅器
ＩS11 の出力Ｄ1 とφ1 が入力され、節点Ｅ1 にデータ
が出力される。
【００９２】又、第２のラッチ回路６０２には、反転増
幅器ＩS21の出力Ｄ2 とφ2 及び節点Ｅ1 における上記
出力レベルが入力され、節点Ｅ2 にデータが出力され
る。
【００９３】又、第３のラッチ回路６０３には、反転増
幅器ＩS31 の出力Ｄ3 とφ3 及び節点Ｅ2 における上記
出力レベルが入力され、節点Ｅ3 にデータが出力され
る。
【００９４】そしてデコーダ回路７００に、ラッチ回路
６０１，６０２及び６０３の各出力、Ｅ1 ，Ｅ2 及びＥ
3 のデータが入力され、対応する２ビットの出力がＤ
out1及びＤout2に出力される。
【００９５】図４はラッチ回路部６００の詳細図を示し
たものである。
【００９６】第１のラッチ回路６０１は、入力Ｄ1 と節
点Ｌ11との間に接続されゲート電極にφ1 が接続された
ＮＥ−ＭＯＳＦＥＴＱL11 と、ＱL11 とソース及びドレ
インが共通に接続され、ゲート電極にφ1 の反転信号φ
1Bが接続されたＰＥ−ＭＯＳＦＥＴＱL12 とから構成さ
れたトランスファゲート部Ｔ11と、電源と接地間に直列
接続して成るＰＥ−ＭＯＳＦＥＴＱL13 とＮＥ−ＭＯＳ
ＦＥＴＱL14 から構成され、入力が節点Ｌ11に接続され
たインバータＩL12 と、電源と接地間に直列接続して成
るＰＥ−ＭＯＳＦＥＴＱL15 とＮＥ−ＭＯＳＦＥＴＱ
L16 から構成され、入力が節点Ｌ12に接続されたインバ
ータＩL13 と、節点Ｌ11とＬ13との間に接続され、ゲー
ト電極に反転信号φ1Bが接続されたＮＥ−ＭＯＳＦＥＴ
ＱL17 と、ＱL17 とソース及びドレインが共通に接続さ
れ、ゲート電極にφ1 が接続されたＰＥ−ＭＯＳＦＥＴ
ＱL18 とから構成されたトランスファゲート部Ｔ12と、
φ1の反転信号φ1Bを出力するインバータＩＬ1，とから
構成され、出力節点Ｌ13が出力Ｅ1 に接続される。
【００９７】又、第２のラッチ回路６０２は、入力Ｄ2
と節点Ｌ21との間に接続され、ゲート電極にφ2 が接続
されたＮＥ−ＭＯＳＦＥＴＱL21 と、ＱL21 とソース及
びドレインが共通に接続され、ゲート電極にφ2 の反転
信号φ2Bが接続されたＰＥ−ＭＯＳＦＥＴＱL22 とから
構成されたトランスファゲート部Ｔ21と、電源と節点Ｌ
22との間に接続され、ゲート電極が節点Ｌ21に接続され
たＰＥ−ＭＯＳＦＥＴＱL23 と、ＱL23 とソース及びド
レインが共通に接続され、ゲート電極が第１のラッチ回
路６０１の出力節点Ｌ13に接続されたＰＥ−ＭＯＳＦＥ
ＴＱL24 と、節点Ｌ22とＬ24との間に接続され、ゲート
電極が節点Ｌ21に接続されたＮＥ−ＭＯＳＦＥＴＱL25
と、節点Ｌ２４と接地の間に接続され、ゲート電極が節
点Ｌ13に接続されたＮＥ−ＭＯＳＦＥＴＱL26 から構成
されたＮＡＮＤ回路ＮL22 と、電源と接地間に直列接続
して成るＰＥ−ＭＯＳＦＥＴＱL27 とＮＥ−ＭＯＳＦＥ
ＴＱL28 から構成され、入力が節点Ｌ22に接続されたイ
ンバータＩL23 と、節点Ｌ21とＬ23との間に接続され、
ゲート電極に反転信号φ2Bが接続されたＮＥ−ＭＯＳＦ
ＥＴＱL29 と、ＱL29 とソース及びドレインが共通に接
続され、ゲート電極にφ2 が接続されたＰＥ−ＭＯＳＦ
ＥＴＱL30 とから構成されたトランスファゲート部Ｔ22
と、φ2 の反転信号φ2Bを出力するインバータＩL2，と
から構成され、出力節点Ｌ23が出力Ｅ2 に接続される。
【００９８】さらにラッチ回路６０３は、入力Ｄ3 と節
点Ｌ31との間に接続され、ゲート電極にφ3 が接続され
たＮＥ−ＭＯＳＦＥＴＱL31 と、ＱL31 とソース及びド
レインが共通に接続され、ゲート電極にφ3 の反転信号
φ3Bが接続されたＰＥ−ＭＯＳＦＥＴＱL32 とから構成
されたトランスファゲート部Ｔ31と、電源と節点Ｌ32と
の間に接続され、ゲート電極が節点Ｌ31に接続されたＰ
Ｅ−ＭＯＳＦＥＴＱL33 と、ＱL33 とソース及びドレイ
ンが共通に接続され、ゲート電極が第２のラッチ回路６
０２の出力節点Ｌ23に接続されたＰＥ−ＭＯＳＦＥＴＱ
L34 と、節点Ｌ32とＬ34の間に接続され、ゲート電極が
節点Ｌ31に接続されたＰＥ−ＭＯＳＦＥＴＱL35 と、節
点Ｌ34と接地の間に接続され、ゲート電極が節点Ｌ23に
接続されたＮＥ−ＭＯＳＦＥＴＱL36 とから構成された
ＮＡＮＡＤ回路ＮL32 と、電源と接地間に直列接続して
成るＰＥ−ＭＯＳＦＥＴＱL37 とＮＥ−ＭＯＳＦＥＴＱ
L38 から構成され、入力が節点Ｌ32に接続されたインバ
ータＩL33 と、節点Ｌ31とＬ33との間に接続され、ゲー
ト電極にφ3Bが接続されたＮＥ−ＭＯＳＦＥＴＱL39
と、ＱL39 とソース及びドレインが共通に接続され、ゲ
ート電極にφ3 が接続されたＰＥ−ＭＯＳＦＥＴＱL40
とから構成されたトランスファゲート部Ｔ32と、φ3 の
反転信号φ3Bを出力するインバータＩL3、とから構成さ
れ、出力節点Ｌ33が出力Ｅ3 に接続される。
【００９９】図７はデコーダ７００の詳細図を示したも
のである。入力Ｅ1 ，Ｅ2 ，Ｅ3 はおのおのラッチ回路
６０１，６０２，６０３の出力Ｅ1 ，Ｅ2 ，Ｅ3 に対応
する。ＩD1，ＩD2，ＩD3は、インバータで、それぞれ入
力がＥ1 ，Ｅ2 ，Ｅ3 に接続される。
【０１００】ＮＡＮＡＤ1はＮＡＮＤ回路でＩD1の出力
とＩD2の出力が入力される。又、ＮＡＮＤ2も同様にＮ
ＡＮＡＤ回路でＥ2 とＩD3の出力が入力される。ＩD4，
ＩD5はインバータで、おのおのＮＡＮＤ1，ＮＡＮＤ2の
出力が入力される。
【０１０１】ＮＯＲ1はＮＯＲ回路で、ＩD4の出力とＩ
D5の出力が入力される。ＱD1は入力Ｅ2と出力Ｄout1の
間に接続され、ゲート電極が信号ＯＥに接続されたＮＥ
−ＭＯＳＦＥＴで、ＱD2はソースとドレインがＱD1と共
通に接続され、ゲート電極が信号ＯＥの反転信号が入力
されたＰＥ−ＭＯＳＦＥＴである。
【０１０２】ＩD11 はインバータ、ＱD3はＮＯＲ1の出
力と出力Ｄout2の間に接続され、ゲート電極が信号ＯＥ
に接続されたＮＥ−ＭＯＳＦＥＴで、ＱD4はソースとド
レインがＱD3と共通に接続され、ゲート電極が信号ＯＥ
の反転信号が入力されたＰＥ−ＭＯＳＦＥＴである。
【０１０３】本発明の実施の形態の動作について、図
１、図２、図４から図８を用いて説明する。
【０１０４】従来例の動作の説明と同様に、メモリセル
のしきい値として、ＶT0（０．５ｖ），ＶT1（１．３
ｖ），ＶT2（２．０ｖ），ＶT3（４．０ｖ）のいずれか
が設定されているとする。
【０１０５】本発明では選択されたワード線の電圧は時
分割で第１のワード線電圧（ＶW1）→第２のワード線電
圧（ＶW2）→第３のワード線電圧（ＶW3）と変化させ
る。
【０１０６】図５は、ＶW1，ＶW2，ＶW3の値と、ＶT0，
ＶT1，ＶT2，ＶT3の関係を示したものである。
【０１０７】ＶW1の値は、ＶT0の値とＶT1の値の間に設
定され、ＶT1の値よりも少し低い値に設定される（例え
ば１．２Ｖ）。又、ＶW2の値は、ＶT1の値とＶT2の値の
間に設定され、ＶT2の値よりも少し低い値に設定される
（例えば１．９Ｖ）。さらに、ＶW3の値は、ＶT2の値と
ＶT3の値に設定され、一般にはＶｃｃ（３．３Ｖ）が印
加される。
【０１０８】図８は、チップイネーブル信号（ＣＥ），
アウトプットイネーブル信号（ＯＥ），クロック信号φ
1 ，φ2 ，φ3 のタイミング波形，選択されたワード線
の電圧（ＶW ）のタイミング波形，及びセンスアンプの
内部節点ＳＡ1 の動作波形を示したものである。
【０１０９】（Ａ）は、しきい値がＶT0のメモリセルが
選択された場合のＶSA1 の波形、（Ｂ）は、しきい値が
ＶT1のメモリセルが選択された場合のＶSA1 の波形、
（Ｃ）は、しきい値がＶT2のメモリセルが選択された場
合のＶSA1 の波形、（Ｄ）は、しきい値がＶT3のメモリ
セルが選択された場合のＶSA1 の波形を示す。
【０１１０】〔１〕しきい値がＶT0のメモリセルが選択
された場合。
【０１１１】（１）時間ｔ1 〜ｔ2：この期間、アドレ
スが設定され、選択されたメモリセルが決定される。
【０１１２】（２）時間ｔ2 〜ｔ3：この期間、クロッ
ク信号φ1 が“Ｈ”レベルとなり、選択されたワード線
の電圧が、第１のワード線電圧（ＶW1）まで上昇する。
この時、ＶW1＞ＶT0のため、選択されたメモリセルに電
流が流れ、図２に示すセンスアンプの節点ＳＡ1 の電圧
が図８の（Ａ）に示すように低下する。この期間、第１
の差動段（ＤＩＦＦ1）が活性化され、ＶSA1 ＜ＶREF1
となるので、節点Ｂ1 は“Ｈ”レベル、節点Ｄ1 は
“Ｌ”レベルとなる。又、この時、第１のラッチ回路に
おいて、トランスファゲート部Ｔ11が導通し、ラッチ回
路にデータが入力され、出力Ｅ1 が“Ｌ”レベルとな
る。そして、クロックφ1 の立ち下がりのエッヂでＴ11
が非導通になり、今度はトランスファゲート部Ｔ12が導
通し、データがラッチされ、節点Ｅ1 が“Ｌ”レベルの
データを保持する。
【０１１３】（３）時間ｔ3 〜ｔ4：この期間、クロッ
ク信号φ2 が“Ｈ”レベルとなり、選択されたワード線
の電圧が、第２のワード線電圧（ＶW2）まで上昇する。
選択されたメモリセルにはさらに電流が流れ、図８の
（Ａ）に示すように、節点ＳＡ1 の電圧が時間ｔ2 〜ｔ
3 の期間に比べさらに低下する。
【０１１４】この期間、第２の差動段（ＤＩＦＦ2）が
活性化され、ＶSA1 ＜ＶREF1となるので、節点Ｂ2 は
“Ｈ”レベル、節点Ｄ2 は“Ｌ”レベルとなる。又、こ
の時、第２のラッチ回路６０２において、トランスファ
ゲート部Ｔ21が導通し、ラッチ回路にデータが入力され
る。この時、第１のラッチ回路６０１の出力Ｅ1 が第２
のラッチ回路に入力されており、時間ｔ2 〜ｔ3 の期間
に出力Ｅ1 が“Ｌ”レベルとなっているので、ＱL24 が
導通、ＱL26 が非導通になるので、節点Ｌ22が“Ｈ”レ
ベル、節点Ｌ23が“Ｌ”となり、出力Ｅ2 が“Ｌ”レベ
ルとなる。つまり、この場合はＤ2 に入力される電位に
関わらず、出力Ｅ2 が“Ｌ”レベルになる。
【０１１５】そしてクロックφ2 の立ち下がりのエッヂ
でＴ21が非導通になり、今度はトランスファゲート部Ｔ
22が導通し、データがラッチされ、節点Ｅ2 が“Ｌ”レ
ベルのデータを保持する。
【０１１６】（４）時間ｔ4 〜ｔ5：この期間、クロッ
クφ3 が“Ｈ”レベルとなり、選択されたワード線の電
圧が、第３のワード線電圧（ＶW3）まで上昇する。選択
されたメモリセルにはさらに電流が流れ、図８の（Ａ）
に示すように、節点ＳＡ1 の電圧が時間ｔ3 〜ｔ4 の期
間に比べさらに低下する。この時、第３の差動段（ＤＩ
ＦＦ3）が活性化されＶSA1 ＜ＶREF1となるので、節点
Ｂ3 は“Ｈ”レベル、節点Ｄ3 は“Ｌ”レベルとなる。
【０１１７】又、この時、第３のラッチ回路６０３にお
いて、トランスファゲート部Ｔ31が導通し、ラッチ回路
にデータが入力される。この時、第２のラッチ回路６０
２の出力Ｅ2 が第３のラッチ回路に入力されており、時
間ｔ3 〜ｔ4 の期間に出力Ｅ2 が“Ｌ”レベルとなって
いるので、ＱL34 が導通、ＱL36 が非導通になるので、
節点Ｌ32が“Ｈ”レベル、節点Ｌ33が“Ｌ”レベルとな
り、出力Ｅ3 が“Ｌ”レベルとなる。つまり、この場合
はＤ3 に入力される電位に関わらず、出力Ｅ3が“Ｌ”
レベルになる。
【０１１８】そしてクロックφ3 の立ち下がりのエッヂ
でＴ31が非導通になり、今度はトランスファゲート部Ｔ
32が導通し、データがラッチされ、節点Ｅ3 が“Ｌ”レ
ベルのデータを保持する。
【０１１９】（５）時間ｔ5 〜：アウトプットイネーブ
ル信号ＯＥが“Ｈ”レベルになると、図７のデコーダ回
路においてＱD1，ＱD2，ＱD3，ＱD4が活性化され、入力
Ｅ1 ，Ｅ2 ，Ｅ3 のデータがデコードされた結果が出力
Ｄout1，Ｄout2に出力される。この場合、（Ｅ1，Ｅ
2 ，Ｅ3 ）=（０００）となるので、図６の論理値表に
示すように（Ｄout1，Ｄout2）＝（００）が出力され
る。
【０１２０】〔２〕しきい値がＶT1のメモリセルが選択
された場合。
【０１２１】（１）時間ｔ1 〜ｔ2：この期間、アドレ
スが設定され、選択されたメモリセルが決定される。
【０１２２】（２）時間ｔ2 〜ｔ3：この期間、クロッ
ク信号φ1 が“Ｈ”レベルとなり、選択されたワード線
の電圧が第１のワード線電圧（ＶW1）まで上昇する。
【０１２３】この時、ＶW1＞ＶT1のため、選択されたメ
モリセルに電流が流れない。従って、図８の（Ｂ）に示
すように、節点ＳＡ1の電圧は第（４）式で表される電
圧と等しくなる。
【０１２４】この期間、第１の差動段（ＤＩＦＦ1）が
活性化され、ＶSA1＞ＶREF1となるので、節点Ｂ1が
“Ｌ”レベル、節点Ｄ1は“Ｈ”レベルとなる。又、こ
の時、第１のラッチ回路のおいて、トランスファゲート
部Ｔ11が導通し、ラッチ回路にデータが入力され、出力
Ｅ1が“Ｈ”レベルとなる。
【０１２５】そしてクロック信号φ1の立ち下がりのエ
ッヂでＴ11が非導通になり、今度はトランスファゲート
部Ｔ12が導通し、データがラッチされ、節点Ｅ1が
“Ｈ”レベルのデータを保持する。
【０１２６】（３）時間ｔ3 〜ｔ4：この期間、クロッ
ク信号φ2が“Ｈ”レベルとなり、選択されたワード線
の電圧が第２のワード線電圧（ＶW2）まで上昇する。
【０１２７】この時、ＶW2＞ＶT1のため、選択されたメ
モリセルに電流が流れ、センスアンプの節点ＳＡ1 の電
圧が図８の（Ｂ）に示すように低下する。この期間、第
２の差動段（ＤＩＦＦ2）が活性化され、ＶSA1 ＜Ｖ
REF1となるので、節点Ｂ2 は“Ｈ”レベル、節点Ｄ2 は
“Ｌ”レベルとなる。
【０１２８】又、この時、第２のラッチ回路６０２にお
いて、トランスファゲート部Ｔ21が導通し、ラッチ回路
にデータが入力される。この場合は、出力Ｅ1 が“Ｈ”
レベルとなっているので、ＮＡＮＤ回路ＮL22 のＱL24
が非導通、ＱL26 が導通し、ＮL22 が活性化される。従
って、節点Ｌ22が“Ｈ”レベル、節点Ｌ23が“Ｌ”レベ
ルとなり、出力Ｅ2 が“Ｌ”レベルとなる。
【０１２９】そしてクロックφ2 の立ち下がりのエッヂ
でＴ21が非導通になり、今度はトランスファゲート部Ｔ
22が導通し、データがラッチされ、節点Ｅ2 が“Ｌ”レ
ベルのデータを保持する。
【０１３０】（４）時間ｔ4 〜ｔ5：この期間、クロッ
クφ3 が“Ｈ”レベルとなり、選択されたワード線の電
圧が第３のワード線電圧（ＶW3）まで上昇する。選択さ
れたメモリセルにはさらに電流が流れ、図８の（Ｂ）に
示すように、節点ＳＡ1 の電圧が時間ｔ3 〜ｔ4 の期間
に比べさらに低下する。この期間、第３の差動段（ＤＩ
ＦＦ3）が活性化され、ＶSA1 ＜ＶREF1となるので、節
点Ｂ3 は“Ｈ”レベル、節点Ｄ3 は“Ｌ”レベルとな
る。
【０１３１】又、この時、第３のラッチ回路６０３にお
いて、トランスファゲート部Ｔ31が導通し、ラッチ回路
にデータが入力される。この時、第２のラッチ回路６０
２の出力Ｅ2 が第３のラッチ回路に入力されており、時
間ｔ3 〜ｔ4 の期間に出力Ｅ2 が“Ｌ”レベルになって
いるので、ＱL34 が導通、ＱL36 が非導通になるので、
節点Ｌ32が“Ｈ”レベル、節点Ｌ33が“Ｌ”レベルとな
り、出力Ｅ3 が“Ｌ”レベルとなる。
【０１３２】つまり、この場合はＤ3 に入力される電位
に関わらず、出力Ｅ3 が“Ｌ”レベルになる。
【０１３３】そしてクロックφ3 の立ち下がりのエッヂ
でＴ31が非導通になり、今度はトランスファゲート部Ｔ
32が導通し、データがラッチされ、節点Ｅ3 が“Ｌ”レ
ベルのデータを保持する。
【０１３４】（５）時間ｔ5 〜：アウトプットイネーブ
ル信号ＯＥが“Ｈ”レベルになると、図７のデコーダ回
路においてＱD1，ＱD2，ＱD3，ＱD4が活性化され、入力
Ｅ1 ，Ｅ2 ，Ｅ3 のデータがデコードされた結果が出力
Ｄout1，Ｄout2に出力される。
【０１３５】この場合、（Ｅ1 ，Ｅ2 ，Ｅ3 ）＝（１０
０）となるので、図６の論理値表に示すように、（Ｄ
out1 Ｄout2）＝（０１）が出力される。
【０１３６】〔３〕しきい値がＶT2のメモリセルが選択
された場合。
【０１３７】（１）時間ｔ1 〜ｔ2：この期間、アドレ
スが設定され、選択されたメモリセルが決定される。
【０１３８】（２）時間ｔ2 〜ｔ3：この期間、クロッ
ク信号φ1 が“Ｈ”レベルとなり、選択されたワード線
の電圧が第１のワード線電圧（ＶW1）まで上昇する。こ
の時、ＶW1＜ＶT2のため、選択されたメモリセルに電流
が流れない。従って、図８の（Ｃ）に示すように、節点
ＳＡ1 の電圧は第（４）式で表わされる電圧と等しくな
る。
【０１３９】この期間、第１の差動段（ＤＩＦＦ1）が
活性化され、ＶSA1 ＞ＶREF1となるので節点Ｂ1 が
“Ｌ”レベル、節点Ｄ1 が“Ｈ”レベルとなる。
【０１４０】又、この時、第１のラッチ回路において、
トランスファゲートＴ11が導通し、ラッチ回路にデータ
が入力され出力Ｅ1 が“Ｈ”レベルとなる。
【０１４１】そして、クロックφ1 の立ち下がりエッヂ
でＴ11が非導通になり、今度はトランスファゲート部Ｔ
12が導通し、データがラッチされ、節点Ｅ1 が“Ｈ”レ
ベルのデータを保持する。
【０１４２】（３）時間ｔ3 〜ｔ4：この期間、クロッ
ク信号φ2 が“Ｈ”レベルとなり、選択されたワード線
の電圧が、第２のワード線電圧（ＶW2）まで上昇する。
【０１４３】この時、ＶW2＜ＶT2のため時間ｔ2 〜ｔ3
の期間と同様に選択されたメモリセルに電流が流れな
い。従って、図８（Ｃ）に示すように、節点ＳＡ1 の電
圧は第（４）式で表わされる電圧と等しくなる。この期
間、第２差動段（ＤＩＦＦ2）が活性化され、ＶSA1 ＞
ＶREF1となるので、節点Ｂ2 は“Ｌ”レベル、節点Ｄ2
は“Ｈ”レベルとなる。又、この時、第２のラッチ回路
６０２において、トランスファゲート部Ｔ21が導通し、
ラッチ回路にデータが入力される。この場合は、出力Ｅ
1 が“Ｈ”レベルとなっているので、ＮＡＮＤ回路Ｎ
L22 のＱL24 が非導通、ＱL26 が導通し、ＮL22 が活性
化される。従って、節点Ｌ22が“Ｌ”レベル、節点Ｌ23
が“Ｈ”レベルとなり、出力Ｅ2 が“Ｈ”レベルとな
る。
【０１４４】そして、クロックφ2 の立ち下がりのエッ
ヂでＴ21が非導通になり、今度はトランスファゲート部
Ｔ22が導通し、データがラッチされ、出力Ｅ2 が“Ｈ”
レベルのデータを保持する。
【０１４５】（４）時間ｔ4 〜ｔ5：この期間、クロッ
クφ3 が“Ｈ”レベルとなり、選択されたワード線の電
圧が第３のワード線電圧（ＶW3）まで上昇する。この
時、ＶW3＞ＶT2のため、選択されたメモリセルに電流が
流れ、図８の（Ｃ）に示すように、センスアンプの節点
ＳＡ1 の電圧が低下する。この期間、第３の差動段（Ｄ
ＩＦＦ3）が活性化され、ＶSA1 ＜ＶREF1となるので、
節点Ｂ3 は“Ｈ”レベル、節点Ｄ3 は“Ｌ”レベルとな
る。又、この時、第３のラッチ回路６０３において、ト
ランスファゲート部Ｔ31が導通し、ラッチ回路にデータ
が入力される。この時、第２のラッチ回路６０２の出力
Ｅ2 が第３のラッチ回路に入力される。この場合は、出
力Ｅ2 が“Ｈ”レベルとなっているので、ＮＡＮＤ回路
ＮL32 が活性化される。従って、節点Ｌ32が“Ｈ”レベ
ル、節点Ｌ33が“Ｌ”レベルとなり、出力Ｅ3 が“Ｌ”
レベルとなる。
【０１４６】そして、クロックφ3 の立ち下がりのエッ
ヂでＴ31が非導通になり、今度はトランスファゲート部
Ｔ32が導通し、データがラッチされ、節点Ｅ3 が“Ｌ”
レベルのデータを保持する。
【０１４７】（５）時間ｔ5 〜：アウトプットイネーブ
ル信号ＯＥが“Ｈ”レベルになると、図７のデコーダ回
路において、ＱD1，ＱD2，ＱD3，ＱD4が活性化され、入
力Ｅ1 ，Ｅ2 ，Ｅ3 のデータがデコードされた結果が出
力Ｄout1，Ｄout2に出力される。
【０１４８】この場合、（Ｅ1 ，Ｅ2 ，Ｅ3 ）＝（１１
０）となるので、図６の論理値表に示すように、（Ｄ
out1 Ｄout2）＝（１０）が出力される。
【０１４９】〔４〕しきい値がＶT3のメモリセルが選択
された場合。
【０１５０】（１）時間ｔ1 〜ｔ2：この期間、アドレ
スが設定され、選択されたメモリセルが決定される。
【０１５１】（２）時間ｔ2 〜ｔ3 この期間、クロック信号φ1 が“Ｈ”レベルとなり、選
択されたワード線の電圧が第１のワード線電圧（ＶW1）
まで上昇する。
【０１５２】この時、ＶW1＜ＶT3のため、選択されたメ
モリセルに電流が流れない。従って図８の（Ｄ）に示す
ように、節点ＳＡ1 の電圧は第（４）式で表わされる電
圧と等しくなる。この期間、第１の差動段（ＤＩＦ
Ｆ1）が活性化され、ＶSA1 ＞ＶREF1となるので節点Ｂ1
が“Ｌ”レベル、節点Ｄ1 が“Ｈ”レベルとなる。
【０１５３】又、この時、第１のラッチ回路において、
トランスファゲートＴ11が導通し、ラッチ回路にデータ
が入力され出力Ｅ1 が“Ｈ”レベルとなる。そして、ク
ロックφ1の立ち下がりのエッヂでＴ11が非導通にな
り、今度はトランスファゲート部Ｔ12が導通し、データ
がラッチされ、節点Ｅ1 が“Ｈ”レベルのデータを保持
する。
【０１５４】（３）時間ｔ3 〜ｔ4：この期間、クロッ
ク信号φ2 が“Ｈ”レベルとなり、選択されたワード線
の電圧が、第２のワード線電圧（ＶW2）まで上昇する。
この時、ＶW2＜ＶT2のため、時間ｔ2 〜ｔ3 の期間と同
様に、選択されたメモリセルに電流が流れない。従っ
て、図８の（Ｄ）に示すように、節点ＳＡ1 の電圧は第
（４）式で表わされる電圧と等しくなる。この期間、第
２の差動段（ＤＩＦＦ2）が活性化され、ＶSA1＞ＶREF1
となるので、節点Ｂ2 は“Ｌ”レベル、節点Ｄ2 は
“Ｈ”レベルとなる。又、この時、第２のラッチ回路６
０２において、トランスファゲート部Ｔ21が導通し、ラ
ッチ回路にデータが入力される。この場合は、出力Ｅ1
が“Ｈ”レベルとなっているので、ＮＡＮＤ回路ＮL22
のＱL24 が非導通、ＱL26 が導通し、ＮL22 が活性化さ
れる。
【０１５５】従って、節点Ｌ22が“Ｌ”レベル、節点Ｌ
23が“Ｈ”レベルとなり、出力Ｅ2が“Ｈ”レベルとな
る。そしてクロックφ2 の立ち下がりのエッヂでＴ21が
非導通になり、今度はトランスファゲート部Ｔ22が導通
し、データがラッチされ、出力Ｅ2 が“Ｈ”レベルのデ
ータを保持する。
【０１５６】（４）時間ｔ4 〜ｔ5：この期間、クロッ
クφ3 が“Ｈ”レベルとなり、選択されたワード線の電
圧が第３のワード線電圧（ＶW3）まで上昇する。
【０１５７】この時、ＶW3＜ＶT3のため、選択されたメ
モリセルに電流が流れない。従って、図８（Ｄ）に示す
ように、時間ｔ3 〜ｔ4 と同様に節点ＳＡ1 の電圧は第
（４）式で表わされる電圧と等しくなる。この期間、第
３の差動段（ＤＩＦＦ3）が活性化され、ＶSA1 ＞Ｖ
REF1となるので、節点Ｂ3 は“Ｌ”レベル、節点Ｄ3 は
“Ｈ”レベルとなる。
【０１５８】又、この時、第３のラッチ回路６０３にお
いて、トランスファゲート部Ｔ31が導通し、ラッチ回路
にデータが入力される。この場合は、出力Ｅ2 が“Ｈ”
レベルとなっているので、ＮＡＮＤ回路ＮL32 のＱL34
が非導通、ＱL36 が導通し、ＮL32 が活性化される。従
って、節点Ｌ32が“Ｌ”レベル、節点Ｌ33が“Ｈ”レベ
ルとなり、出力Ｅ3 が“Ｈ”レベルとなる。
【０１５９】そして、クロックφ3 の立ち下がりのエッ
ヂでＴ31が非導通になり、今度はトランスファゲート部
Ｔ32が導通し、データがラッチされ、出力Ｅ3 が“Ｈ”
レベルのデータを保持する。
【０１６０】（５）時間ｔ5 〜：アウトプットイネーブ
ル信号ＯＥが“Ｈ”レベルになると、図７のデコーダ回
路において、ＱD1，ＱD2，ＱD3，ＱD4が活性化され、入
力Ｅ1 ，Ｅ2 ，Ｅ3 のデータがデコードされた結果が出
力Ｄout1，Ｄout2に出力される。
【０１６１】この場合、（Ｅ1 ，Ｅ2 ，Ｅ3 ）＝（１１
１）となるので、図６の論理値表に示すように（Ｄ
out1 Ｄout2）＝（１１）が出力される。
【０１６２】次に、従来例の場合と同様に、時間ｔ4 〜
ｔ5 の期間に電源（ｃｃ）がノイズにより変動した場合
のセンス部の動作について、選択されたメモリセルのし
きい値がＶT1の場合について説明する。
【０１６３】図９はこの場合のセンスアンプの出力節点
ＳＡ1 の電圧ＶSA1 及び出力Ｅ1 ，Ｅ2 ，Ｅ3 の動作波
形を示したものである。
【０１６４】時間ｔ3 までは前述した動作説明とまった
く同一であるので説明を省略する。
【０１６５】（１）時間ｔ3 〜ｔ4：前述したように、
この期間、ＶSA1 ＜ＶREF1となるので、出力Ｅ2 は
“Ｌ”レベルになる。これに伴い、図４に示す第３のラ
ッチ回路６０３のＱL34 が導通し、ＱL36 が非導通にな
るので、節点Ｌ32が“Ｈ”レベル，節点Ｌ33が“Ｌ”レ
ベルとなり、図９のＥ3 の波形に示すように、出力Ｅ3
が“Ｌ”レベルとなり、図９のＥ3 の波形に示すよう
に、出力Ｅ3 が“Ｌ”レベルになる。つまり、本来、第
３のラッチ回路のデータ入力は、時間ｔ4 〜ｔ5 の期間
に行われるべきものであるが、出力Ｅ2 が“Ｌ”レベル
となると、時間ｔ3 〜ｔ4 の期間に出力Ｅ2 のデータを
うけて出力Ｅ3 が“Ｌ”レベルに設定される。
【０１６６】（２）時間ｔ4 〜ｔ5：図９のｃｃの波形
に示すように、この期間、電源ｃｃがノイズにより変動
する。この変動により、従来例で述べたように、節点Ｓ
Ａ1 の電圧がＶSA1 の波形で示すように変動する。この
時、第３の差動増幅器ＤＩＦＦ3が活性化されているの
で、ＶSA1 ＜ＶREF1の期間は、節点Ｂ3 は“Ｈ”レベ
ル、節点Ｄ3 は図のＤ3の波形に示すように“Ｌ”レベ
ルとなるが、ＶSA1 ＞ＶREF1の期間は、節点Ｂ3は
“Ｌ”レベル、節点Ｄ3 は“Ｈ”レベルとなり、第３の
差動増幅器ＤＩＦＦ3は誤動作してしまう。しかし、第
３のラッチ回路６０３は、ＱL34 が導通、ＱL36 が非導
通になっているので、節点Ｌ32は常に“Ｈ”レベルとな
り、出力Ｅ3 は常に“Ｌ”レベルとなる。つまり、第３
のラッチ回路の出力Ｅ3 は、入力Ｄ3 の値がどのように
変化しようと、常に“Ｌ”レベルを出力することにな
る。
【０１６７】（３）時間ｔ5 〜：（Ｅ1 ，Ｅ2 ，Ｅ3 ）
＝（１００）となるので、図６の論理値表に示すように
（Ｄout1 Ｄout2）＝（０１）が出力される。
【０１６８】以上述べたように、本発明の第１の実施の
形態によれば、時間ｔ4 〜ｔ5 の期間、電源にノイズに
より変動したとしても、しきい値がＶT1のメモリセルが
選択された場合に正常な読み出しを行うことができる。
【０１６９】上述の例の他に、選択されたメモリセルが
ＶT0で、時間ｔ3 〜ｔ4 あるいは時間ｔ4 〜ｔ5 の期間
に電源にノイズが発生した場合においても、正常な読み
出しを行うことができる。なぜなら、時間ｔ2 〜ｔ3 の
期間に、出力Ｅ1 が“Ｌ”レベルになり、このデータに
より出力Ｅ2 が“Ｌ”レベル、出力Ｅ2 のデータにより
出力Ｅ3 のデータが“Ｌ”レベルなるので入力Ｄ2 ，Ｄ
3 のデータが電源ノイズにより変化しても、出力Ｅ2 ，
Ｅ3 は、常に“Ｌ”レベルを出力するからである。
【０１７０】次に第１の実施の形態の変形について説明
する。図３は、第１の実施の形態を変形させたセンス部
６１を示したものである。図２と異なる箇所は、第２の
差動段ＤＩＦＦ2のＮＥ−ＭＯＳＦＥＴＱS25 のゲート
電極がラッチ回路６０１の出力Ｅ1 で制御され、第３の
差動段ＤＩＦＦ3のＮＥ−ＭＯＳＦＥＴＱS35 のゲート
電極がラッチ回路６０２の出力Ｅ2 で制御されている点
である。
【０１７１】図６の論理値表によれば、しきい値がＶT0
のメモリセルが選択された場合、ラッチ回路６０１の出
力Ｅ1 が“Ｌ”レベルとなり、このデータに基づき、ラ
ッチ回路６０２の出力Ｅ2 が“Ｌ”レベル、ラッチ回路
６０３の出力Ｅ3 が“Ｌ”レベルとなる。従って、この
場合は、メモリセルからの読み出しデータをラッチ回路
６０２の入力Ｄ2 及び、ラッチ回路６０３の入力Ｄ3 に
入力する必要がなく、第２の差動アンプＤＩＦＦ2及び
第３の差動アンプＤＩＦＦ3を非活性にしてもさしつか
えない。この為、ＱS25 をラッチ回路６０１の出力Ｅ1
で制御し、ＱS35をラッチ回路６０２の出力Ｅ2 で制御
することが可能である。
【０１７２】又、しきい値がＶT1のメモリセルが選択さ
れた場合、ラッチ回路６０２の出力Ｅ2 が“Ｌ”レベル
となり、このデータに基づき、ラッチ回路６０３の出力
Ｅ3が“Ｌ”レベルとなる。従って、この場合もメモリ
セルからの読み出しデータをラッチ回路６０３の入力Ｄ
3 に入力する必要がなく、第３の差動アンプＤＩＦＦ3
を非活性にしてもさしつかえない。この為、ＱS35 をラ
ッチ回路６０２の出力Ｅ2 で制御することが可能であ
る。
【０１７３】以上述べたように、第１の実施の形態の変
形である図３によれば、しきい値がＶT0のメモリセルが
選択された場合は、差動アンプＤＩＦＦ2及びＤＩＦＦ3
を非活性にでき、しきい値がＶT1のメモリセルが選択さ
れた場合は、差動アンプＤＩＦＦ3を非活性にすること
ができる。
【０１７４】従って従来に比べ消費電流を削減できる。
【０１７５】次に本発明の第２の実施の形態について図
面を参照して説明する。第１の実施の形態の場合は、選
択されたメモリセルが導通する場合、各ラッチ回路の出
力Ｅ1 ，Ｅ2 ，Ｅ3 に“０”レベルが、選択されたメモ
リセルが非導通の場合、各ラッチ回路の出力Ｅ1 ，Ｅ
2 ，Ｅ3 に“１”レベルが出力される例を示したが、こ
の第２の実施の形態の場合は、選択されたメモリセルが
導通する場合、各ラッチ回路の出力Ｅ1 ，Ｅ2 ，Ｅ3 に
“１”レベルが、選択されたメモリセルが非導通の場
合、各ラッチ回路の出力Ｅ1 ，Ｅ2 ，Ｅ3 に“０”レベ
ルが出力される例を示す。
【０１７６】図１１は、第２の実施の形態の場合の、メ
モリセルのＶT に対するラッチ回路の出力Ｅ1 ，Ｅ2 ，
Ｅ3 及びデコーダの出力Ｄout1，Ｄout2の論理値を示し
た論理値表である。
【０１７７】図１０は、第２の実施の形態のラッチ回路
６１０を示したもので、第１の実施の形態の場合と同様
に第１のラッチ回路６１１、第２のラッチ回路６１２、
第３のラッチ回路６１３とから構成される。
【０１７８】第１のラッチ回路６１１は、第１の実施の
形態の第１のラッチ回路６０１と同一の構成であるので
説明を省略する。
【０１７９】第２のラッチ回路６１２において、ＭL52
はＮＯＲ回路で、電源ｃｃと節点Ｌ54の間に接続され、
ゲート電極が出力Ｅ1 に接続されたＰＥ−ＭＯＳＦＥＴ
ＱL53 と、節点Ｌ54と節点Ｌ52の間に接続され、ゲート
電極が節点Ｌ51に接続されたＰＥ−ＭＯＳＦＥＴＱL54
と、節点Ｌ52と接地の間に接続され、ゲート電極が、節
点Ｌ51に接続されたＮＥ−ＭＯＳＦＥＴＱL55 とＱL55
とソース，ドレインが共通に接続され、ゲート電極が出
力Ｅ1 に接続されたＮＥ−ＭＯＳＦＥＴＱL56とから構
成される。この第２のラッチ回路６１２においては、図
４の第２のラッチ回路６０２のＮL22がＭL52 に置き換
わったのを除いては、第２のラッチ回路６０２と同一の
構成であるので、その他の構成の説明は省略する。
【０１８０】第３のラッチ回路６１３において、ＭL62
はＮＯＲ回路で、電源ｃｃと節点Ｌ64の間に接続され、
ゲート電極が出力Ｅ2 に接続されたＰＥ−ＭＯＳＦＥＴ
ＱL63 と、節点Ｌ64と節点Ｌ62の間に接続され、ゲート
電極が節点Ｌ61に接続されたＰＥ−ＭＯＳＦＥＴＱL64
と、節点Ｌ62と接地の間に接続され、ゲート電極が節点
Ｌ61に接続されたＮＥ−ＭＯＳＦＥＴＱL65 とＱL65 と
ソース，ドレインが共通に接続され、ゲート電極が出力
Ｅ2 に接続されたＮＥ−ＭＯＳＦＥＴＱL66 とから構成
される。この第３のラッチ回路６１３においては、図４
の第３のラッチ回路６０３のＮL32 がＭL62 に置き換わ
ったのを除いては、第３のラッチ回路６０３と同一の構
成であるので、その他の構成の説明は省略する。
【０１８１】この本発明の第２の実施の形態によれば、
選択されたメモリセルのしきい値に対して、図１１のよ
うにラッチ回路の出力Ｅ1 ，Ｅ2 ，Ｅ3 の論理値が決定
されている。
【０１８２】従って、選択されたメモリセルのしきい値
がＶT0の場合、第１のラッチ回路６１１の出力Ｅ1 に
“Ｈ”レベルが出力されると、それに呼応して、第２の
ラッチ回路６１２の出力Ｅ2 に“Ｈ”レベルが、第３の
ラッチ回路６１３の出力Ｅ3 に“Ｈ”レベルが出力され
るように構成される必要がある。
【０１８３】又、選択されたメモリセルのしきい値がＶ
T1の場合、第２のラッチ回路６１２の出力Ｅ2 に“Ｈ”
レベルが出力されると、それに呼応して、第３のラッチ
回路６１３の出力Ｅ3 に“Ｈ”レベルが出力されるよう
に構成される必要がある。
【０１８４】図１０をもちいて、この場合の動作につい
て説明する。その他の動作は、第１の実施の形態で述べ
た動作から容易に類推できるので説明を省略する。
【０１８５】メモリセルが導通する場合、出力Ｅ1 に
“Ｈ”レベルが出力されるために、本実施の形態によれ
ば、例えば図３において、節点Ｂ1 と節点Ｄ1 の間にイ
ンバータが２段、又、節点Ｂ2 と節点Ｄ2 の間にインバ
ータが２段、又、節点Ｂ3 と節点Ｄ3 の間にインバータ
が２段接続されて構成される。
【０１８６】（１）しきい値がＶT0のメモリセルが選択
された場合：時間ｔ2 〜ｔ3 の期間に第１のラッチ回路
６１１の出力Ｅ1 が“Ｈ”レベルとなる。これに呼応し
て、第２のラッチ回路６１２において、ＱL53 が非導
通、ＱL56 が導通になり、節点Ｌ52が“Ｌ”レベル、節
点Ｌ53が“Ｈ”レベルになり、出力Ｅ2 が“Ｈ”レベル
となる。又、これに呼応して、第３のラッチ回路６１３
において、ＱL63が非導通、ＱL66が導通になり、節点Ｌ
62が“Ｌ”レベル、節点Ｌ63が“Ｈ”レベルになり、出
力Ｅ3が“Ｈ”レベルとなる。
【０１８７】従って、時間ｔ3 〜ｔ4 又は時間ｔ4 〜ｔ
5 の期間に電源がノイズにより変動し、第２のラッチ回
路６１２の入力Ｄ2 及び第３のラッチ回路６１３の入力
Ｄ3の電位が変動しようとも、（Ｅ1 ，Ｅ2 ，Ｅ3 ）＝
（１１１）となり、正常に読み出すことが可能となる。
【０１８８】（２）しきい値ＶT1のメモリセルが選択さ
れた場合：時間ｔ3 〜ｔ4 の期間に第２のラッチ回路６
１２の出力Ｅ2 が“Ｈ”レベルとなる。これに呼応し
て、第３のラッチ回路６１３において、ＱL63 が非導
通、ＱL66 が導通になり、節点Ｌ62が“Ｌ”レベル、節
点Ｌ63が“Ｈ”レベルになり、出力Ｅ3 が“Ｈ”レベル
となる。
【０１８９】従って、時間ｔ4 〜ｔ5 の期間に電源がノ
イズにより変動し、ラッチ回路６１３の入力Ｄ3 の電位
が変化しようとも、（Ｅ1 ，Ｅ2 ，Ｅ3 ）＝（０１１）
となり、正常に読み出すことが可能となる。
【０１９０】
【発明の効果】以上説明したように、本発明の第１の効
果は、電源ノイズに強いことであり、これにより、電源
ノイズに強い半導体記憶装置を提供できることである。
【０１９１】その理由は、第１のラッチ回路に、例えば
“０”レベル（“Ｌ”レベル）が出力されると、このデ
ータを基にして、第２のラッチ回路の出力を強制的に
“０”レベルに設定し、第２のラッチ回路に“０”レベ
ルが出力されると、このデータを基にして、第３のラッ
チ回路の出力を強制的に“０”レベルに設定することが
できるからである。
【０１９２】第２の効果は、消費電流を少なくすること
ができることである。
【０１９３】その理由は、しきい値がＶT0のメモリセル
が選択された場合、差動増幅器ＤＩＦＦ2及びＤＩＦＦ3
を非活性に、しきい値がＶT1のメモリセルが選択された
場合、差動増幅器ＤＩＦＦ3を非活性にすることができ
るからである。
【図面の簡単な説明】
【図１】多値の情報を記憶する本発明の実施の形態の半
導体記憶装置を示すブロック図である。
【図２】図１のセンス部を詳細に示す図である。
【図３】図２の一部を変更したセンス部を示す図であ
る。
【図４】第１の実施の形態のラッチ回路を詳細に示す図
である。
【図５】メモリセルのしきい値とワード線の電圧との関
係を示す図である。
【図６】第１の実施の形態において、選択されたメモリ
セルのしきい値に対する各出力の論理値を示す図であ
る。
【図７】図２及び図３のデコーダ回路を詳細に示す図で
ある。
【図８】実施の形態の動作を示すタイミング波形図であ
る。
【図９】実施の形態において、しきい値がＶT1のメモリ
セルが選択された場合、電源がノイズにより変動した場
合の動作を示すタイミング波形図である。
【図１０】第２の実施の形態のラッチ回路を詳細に示す
図である。
【図１１】第２の実施の形態において、選択されたメモ
リセルのしきい値に対する各出力の論理値を示す図であ
る。
【図１２】多値の情報を記憶する従来技術の半導体記憶
装置を示すブロック図である。
【図１３】従来技術におけるメモリセル電位に対する入
力端子の論理値を示す図である。
【図１４】従来技術におけるセンスアンプの内部節点の
電位と参照電位との関係を示す図である。
【図１５】従来技術の機能ブロックの回路の一部を詳細
に示す図である。
【図１６】従来技術における動作タイミング波形図。
【図１７】従来技術において、しきい値がＶT1のメモリ
セルが選択された場合、電源がノイズにより変動した場
合の動作を示すタイミング波形図である。
【図１８】参照電位発生回路の一例を示す図である。
【図１９】参照電位発生回路の出力の電源電圧依存性を
示す図である。
【符号の説明】
１ メモリセル部 ２ Ｘデコーダ ３ Ｙデコーダ／Ｙスイッチ １０ 機能ブロック ２２ 第１のラッチ回路 ２４ 第２のラッチ回路 ２６ 第３のラッチ回路 ３０ デコーダ ４０ 制御回路 ５０ ＮＯＲ回路 ６０ センス部 ６１ センス部 ７０ タイミング信号発生器 ８１ 第１の参照電位を発生する回路 ８２ 第２の参照電位を発生する回路 ８３ 第３の参照電位を発生する回路 １０１ メモリセルアレイ １０２ センスアンプ １０３ Ｙセレクタ ６００ ラッチ回路 ６０１ 第１のラッチ回路 ６０２ 第２のラッチ回路 ６０３ 第３のラッチ回路 ６１０ ラッチ回路 ６１１ 第１のラッチ回路 ６１２ 第２のラッチ回路 ６１３ 第３のラッチ回路 ７００ デコーダ回路

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセル部と、Ｘデコーダ回路と、Ｙ
    デコーダ／Ｙスイッチ回路と、センス部と、タイミング
    信号発生器とを具備する半導体記憶装置において、 前記センス部には、互いに時分割で動作する第１乃至第
    ３の差動増幅回路と、それぞれの前記差動増幅回路に結
    合する第１乃至第３のラッチ回路とを有し、前記第１の
    ラッチ回路の出力レベルにより前記第２のラッチ回路が
    固定され、前記第２のラッチ回路の出力レベルにより前
    記第３のラッチ回路が固定されるようにしたことを特徴
    とする半導体記憶装置。
  2. 【請求項２】 前記出力レベルは“Ｌ”レベルであるこ
    とを特徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記出力レベルは“Ｈ”レベルであるこ
    とを特徴とする請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記第２の差動増幅器は前記第１のラッ
    チ回路の出力により活性化され、前記第３の差動増幅器
    は前記第２のラッチ回路の出力により活性化されること
    を特徴とする請求項１記載の半導体記憶装置。
  5. 【請求項５】 前記メモリセル部内の複数のメモリセル
    は、それぞれしきい値電圧が第１，第２，第３，第４の
    しきい値のいずれかひとつに設定されており、前記メモ
    リセル内に延在する複数のワード線の電圧において、第
    １のワード線電圧は、前記第１のしきい値電圧と前記第
    ２のしきい値電圧との間の電圧であり、第２のワード線
    電圧は、前記第２のしきい値電圧と前記第３のしきい値
    電圧の間の電圧であり、第３のワード線電圧は、前記第
    ３のしきい値電圧と前記第４のしきい値電圧の間の電圧
    であることを特徴とする請求項１、２、３または４記載
    の半導体記憶装置。
  6. 【請求項６】 複数のワード線と、複数のディジット線
    と、前記ワード線と前記ディジット線の交点にそれぞれ
    設けられた複数のメモリセルと、Ｘアドレス信号に基づ
    き選択されたワード線を決定し、第１，第２及び第３の
    クロック信号に同期し、前記選択されたワード線の電圧
    を第１のワード線電圧，第２のワード線電圧及び第３の
    ワード線電圧に時分割で駆動するＸデコーダ回路と、Ｙ
    アドレス信号に基づき選択されたディジット線を決定す
    るＹデコーダ／Ｙスイッチ回路と、前記Ｙデコーダ／Ｙ
    スイッチ回路を介して前記選択されたディジット線が入
    力され、前記第１，第２及び第３のクロック信号により
    動作が制御され、アウトプットイネーブル信号により、
    選択されたメモリセルの記憶情報を出力端に出力するタ
    イミングが制御されるセンス部と、前記第１，第２及び
    第３のクロック信号を発生するタイミング信号発生器と
    を有する半導体記憶装置において、前記センス部は、前
    記選択されたメモリセルに流れる電流により出力電圧が
    変化するバイアス部と、前記第１のクロックにより活性
    化され、前記バイアス部の出力とリファレンス電圧とを
    比較し、この電圧差を増幅する第１の差動増幅回路と、
    前記第２のクロックにより活性化され、前記バイアス部
    の出力とリファレンス電圧とを比較し、この電圧差を増
    幅する第２の差動増幅回路と、前記第３のクロックによ
    り活性化され、前記バイアス部の出力とリファレンス電
    圧とを比較し、この電圧差を増幅する第３の差動増幅回
    路と、前記第１の差動増幅器の出力が入力され、前記第
    １のクロック信号に同期してデータがとり込まれ、ラッ
    チされる構成の第１のラッチ回路と、前記第２の差動増
    幅器の出力が入力され、前記第２のクロック信号に同期
    してデータがとり込まれ、ラッチされる構成をもち、前
    記第１のラッチ回路の出力レベルにより出力が固定され
    るように制御される第２のラッチ回路と、前記第３の差
    動増幅器の出力が入力され、前記第３のクロック信号に
    同期してデータがとり込まれラッチされる構成をもち、
    前記第２のラッチ回路の出力レベルにより出力が固定さ
    れるように制御される第３のラッチ回路と、前記第１，
    第２及び第３のラッチ回路の出力が入力され、２ビット
    の情報にデコードを行い、この結果を前記アウトプット
    イネーブル信号に基づいて、前記出力端に出力するデコ
    ーダ回路とを有することを特徴とする半導体記憶装置。
  7. 【請求項７】 前記第２の差動増幅器は前記第１のラッ
    チ回路の出力により活性化され、前記第３の差動増幅器
    は前記第２のラッチ回路の出力により活性化されること
    を特徴とする請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記第２のラッチ回路は、前記第１のラ
    ッチ回路の出力が“Ｌ”レベルのとき、出力が“Ｌ”レ
    ベルに固定されるように制御され、前記第３のラッチ回
    路は、前記第２のラッチ回路の出力が“Ｌ”レベルのと
    き、出力が“Ｌ”レベルに固定されるように制御される
    ように構成されることを特徴とする請求項６記載の半導
    体記憶装置。
  9. 【請求項９】 前記第２のラッチ回路は、前記第１のラ
    ッチ回路の出力が“Ｈ”レベルのとき、出力が“Ｈ”レ
    ベルに固定されるように制御され、前記第３のラッチ回
    路は、前記第２のラッチ回路の出力が“Ｈ”レベルのと
    き、出力が“Ｈ”レベルに固定されるように制御される
    ように構成されることを特徴とする請求項６記載の半導
    体記憶装置。
  10. 【請求項１０】 前記複数のメモリセルは、それぞれし
    きい値電圧が第１，第２，第３，第４のしきい値のいず
    れかひとつに設定されており、前記第１のワード線電圧
    は前記第１のしきい値電圧と前記第２のしきい値電圧と
    の間の電圧であり、前記第２のワード線電圧は前記第２
    のしきい値電圧と前記第３のしきい値電圧の間の電圧で
    あり、前記第３のワード線電圧は前記第３のしきい値電
    圧と前記第４のしきい値電圧の間の電圧であることを特
    徴とする請求項６、７、８または９記載の半導体記憶装
    置。
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