JP2697665B2

JP2697665B2 - 半導体記憶装置及び半導体記憶装置からのデータ読み出し方法

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Publication number: JP2697665B2
Application number: JP7576695A
Authority: JP
Inventors: 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 1998-01-14
Anticipated expiration: 2013-01-14
Also published as: US5668752A; TW305999B; KR100217272B1; JPH08273380A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置及び半
導体記憶装置からのデータ読み出し方法に関し、特に１
つのメモリセルに複数ビットの情報が格納された不揮発
性半導体記憶装置（以下、「多値メモリ」という）の読
み出し回路及び読み出し方法に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置（以下、「ＲＯ
Ｍ」という）の大容量化を実現するためのひとつの手段
として、１個のメモリセルに複数ビットの情報を格納す
る技術が知られている。この技術は例えば特開昭５３−
８１０２４号公報に示されている。本公報に記載された
技術は、４種類のマスクを用いてそれぞれ注入濃度の異
なるイオン注入を４回行い、これによって各メモリセル
のしきい値を１６段階に設定するというものである。こ
の技術によれば、ひとつのメモリセルに１６種類の情
報、すなわち４ビットの情報を格納することができるの
で、１ビットの情報しか格納できない通常のＲＯＭに比
べて１／４のセル数で、通常のＲＯＭと同一の記憶容量
を得ることができる。

【０００３】しかしながら、多値メモリの読み出しにお
いては、選択されたメモリセルがひとつのワード線電圧
（例えば、５Ｖ）によってオンするかオフするかを検出
するだけでなく、選択されたメモリセルが、複数段階の
しきい値のうちどのしきい値を有しているのか検出しな
ければならない。かかるしきい値の検出方法としては、
大きく分けて次の２種類の方法が知られている。まず第
１の方法は、選択されたワード線に次々と異なる電圧を
与え、どの電圧を与えた時にしきい値を越えたかを検出
するものであり（例えば、特開平５−４７１８８号公報
に記載のもの）、第２の方法は、選択されたワード線に
所定の一定電圧を与え、これに基づくメモリセルのドレ
イン電流を測定してしきい値を判断するものである。以
下、それぞれの方法について図面を参照して説明する。

【０００４】図１２は、上記第１の方法により読み出し
を行う多値メモリ４００を示す図であり、この多値メモ
リは、ひとつのメモリセルに４種類の情報、すなわち２
ビットの情報を格納するものである。図においては、複
数のメモリセルのうち、選択されたメモリセル２００の
みを示し、その他のメモリセルは省略してある。Ｘデコ
ーダ２０１は、外部から供給されるＸアドレスに基づい
て複数のワード線のうちのひとつを選択するデコーダで
あり、図では複数のワード線のうち選択されたワード線
Ｘのみを示す。また、Ｙデコーダ、Ｙスイッチ等も省略
してある。制御部２０２は、Ｘデコーダ２０１及びセン
ス部２０４を制御する回路であり、これらＸデコーダ２
０１及びセンス部２０４に制御信号２０３を供給する。

【０００５】次に、図１２に示す多値メモリ４００の動
作について説明する。まず、Ｘデコーダ２０１は、Ｘア
ドレスに基づき選択されたワード線Ｘを、図１３に示す
電圧Ｖ１に駆動する。その後、Ｘデコーダ２０１は、制
御信号２０３に応答してワード線Ｘの電圧を、図１３に
示す電圧Ｖ２、Ｖ３と変化させる（但し、Ｖ１＜Ｖ２＜
Ｖ３）。ここで、これら電圧Ｖ１、Ｖ２及びＶ３と、メ
モリセルの４種類のしきい値ＶＴ０、ＶＴ１、ＶＴ２及
びＶＴ３（但し、ＶＴ０＜ＶＴ１＜ＶＴ２＜ＶＴ３）と
の関係は、ＶＴ０＜Ｖ１＜ＶＴ１＜Ｖ２＜ＶＴ２＜Ｖ３
＜ＶＴ３となっている。したがって、ＶＴ０＝０．５
Ｖ、ＶＴ１＝３．０Ｖ、ＶＴ２＝４．５Ｖ、ＶＴ３＝
６．０Ｖであるとすると、例えばＶ１、Ｖ２及びＶ３
は、それぞれ２．０Ｖ、３．５Ｖ及び５．０Ｖに設定さ
れる。これにより、メモリセル２００のしきい値がＶＴ
０であれば、ワード線ＸがＶ１である段階でオンし、し
きい値がＶＴ１であればワード線ＸがＶ２となった段階
でオンし、ＶＴ２であればワード線ＸがＶ３となった段
階でオンし、ＶＴ３であれば全くオンしない。センス部
２０４は、制御信号２０３に基づいて、ワード線にどの
電圧が与えられた時点でメモリセル２００がオンしたか
を検出し、この検出結果に基づき２ビットの出力データ
ＤＯＵＴ１及びＤＯＵＴ２を出力する。以上のように、
図１２に示す多値メモリ４００は、選択されたワード線
の電圧を次々と変化させることによって、ひとつのメモ
リセルから２ビットのデータの読み出している。

【０００６】一方、図１４は、上記第２の方法により読
み出しを行う多値メモリ５００を示す図であり、この多
値メモリも、ひとつのメモリセルに４種類の情報、すな
わち２ビットの情報を格納する多値メモリである。図１
４においても、複数のメモリセルのうち、選択されたメ
モリセル２００のみを示し、その他のメモリセルは省略
してある。Ｘデコーダ２０５は、外部から供給されるＸ
アドレスに基づき、複数のワード線のうちのひとつを選
択し、これを電源電位ＶＣＣ（５Ｖ）に駆動するデコー
ダであり、図では複数のワード線のうち選択されたワー
ド線Ｘのみを示す。また、Ｙデコーダ、Ｙスイッチ等も
省略してある。２１０、２２０及び２３０はセンスアン
プであり、それぞれの詳細は図１５に示されている。

【０００７】ここで、メモリセルの４種類のしきい値を
それぞれＶＴ０、ＶＴ１、ＶＴ２及びＶＴ３（但し、Ｖ
Ｔ０＜ＶＴ１＜ＶＴ２＜ＶＴ３）とし、これら各しきい
値について説明すると、まず、しきい値がＶＴ３のメモ
リセルは、選択されても（すなわち、ワード線が５Ｖと
なっても）確実にオフさせるため、ＶＴ３＝６Ｖに設定
され、ＶＴ０のメモリセルは、しきい値が最も低い一
方、非選択の場合には（すなわちワード線が０Ｖの場合
には）確実にオフさせるため、ＶＴ０＝０．５Ｖに設定
される。また、ＶＴ１及びＶＴ２については次のように
設定される。まず、ＶＴ１のメモリセルは、選択された
場合に流れるセル電流（Ｉ１）が、ＶＴ０のメモリセル
に流れるセル電流（Ｉ０）よりも充分小さく、且つＶＴ
２のメモリセルに流れるセル電流（Ｉ２）よりも充分大
きくなければならず、ＶＴ２のメモリセルは、セル電流
Ｉ２が、セル電流Ｉ１よりも充分小さく、且つ常時オフ
状態であるＶＴ３のメモリセルと充分に区別できる程度
のセル電流を流す必要がある。そのため、ＶＴ１及びＶ
Ｔ２の設定においては、選択したメモリセルに流れる電
流量がＩ０であるのかＩ１であるのかＩ２であるのか、
あるいは流れていないのかを明確に区別する必要があ
り、そのための比較対象である定電流源として、Ｉ０と
Ｉ１の中間の電流を流す定電流源と、Ｉ１とＩ２の中間
の電流を流す定電流源と、Ｉ２よりも小さい電流を流す
定電流源とが必要となる。これら定電流源が、図１５に
示した定電流源ＩＲＥＦ１、ＩＲＥＦ２及びＩＲＥＦ３
である。すなわち、Ｉ０とＩ１の中間の電流を流す定電
流源がＩＲＥＦ１であり、Ｉ１とＩ２の中間の電流を流
す定電流源がＩＲＥＦ２であり、Ｉ２よりも小さい電流
を流す定電流源ＩＲＥＦ３である。さらに、これら定電
流源ＩＲＥＦ１、ＩＲＥＦ２及びＩＲＥＦ３の電流値
と、セル電流Ｉ０、Ｉ１及びＩ２との関係をより具体的
に説明すると、これらの電流値の関係は、ＩＲＥＦ３＜
Ｉ２＜ＩＲＥＦ２＜Ｉ１＜ＩＲＥＦ１＜Ｉ０であるが、
セル電流を正しく検出するためにはそれぞれ隣合う電流
値の比が少なくとも２倍程度必要である。すなわち、Ｉ
ＲＥＦ３の電流値を「１」とすると、Ｉ２は「２」、Ｉ
ＲＥＦ２は「４」、Ｉ１は「８」、ＩＲＥＦ１は「１
６」、Ｉ０は「３２」である必要がある。したがって、
各しきい値におけるセル電流の比Ｉ２：Ｉ１：Ｉ０は、
１：４：１６となる。これをもとに、ＶＴ１及びＶＴ２
の具体的な値を計算する。まず前述のとおり、ＶＴ０は
０．５Ｖであり、しきい値がＶＴ０のメモリセルは３極
管領域で動作するので（ＶＧ−ＶＴ０＞ＶＤであるか
ら）、セル電流Ｉ０は次のように表すことができる。

【０００８】

【０００９】ここで、メモリセルのドレイン電圧が、バ
イアス回路２６０により１Ｖにバイアスされているとす
ると、セル電流Ｉ０は次のように表される。

【００１０】

【００１１】一方上述のとおり、各しきい値におけるセ
ル電流の比Ｉ２：Ｉ１：Ｉ０は、１：４：１６であるか
ら、セル電流Ｉ１及びＩ２は次のように表される。

【００１２】

【００１３】また、しきい値がＶＴ１であるメモリセル
は３極管領域で動作し（ＶＧ−ＶＴ１＞ＶＤと考えられ
るので）、しきい値がＶＴ２であるメモリセルは５極管
領域で動作するので（ＶＧ−ＶＴ１＜ＶＤと考えられる
ので）、セル電流Ｉ１及びＩ２はそれぞれ次のように表
される。

【００１４】

【００１５】（６）（７）式より、ＶＴ１＝３．５Ｖ、
ＶＴ２＝４．３Ｖが導き出される。すなわち、この多値
メモリ５００では、４種類のしきい値ＶＴ０、ＶＴ１、
ＶＴ２及びＶＴ３を、それぞれ０．５Ｖ、３．５Ｖ、
４．３Ｖ及び６．０Ｖに設定すれば良いことが分かる。

【００１６】次に、図１４に示す多値メモリ５００の動
作について説明する。まずＸデコーダ２０５は、Ｘアド
レスに基づき選択されたワード線Ｘを５Ｖに駆動する。
これにより、メモリセル２００は、しきい値がＶＴ３で
ある場合を除いてオンし、ディジット線ＳＣには電流Ｉ
が流れる。この電流Ｉを流すＰチャンネルＭＯＳトラン
ジスタ２５０と、ＰチャンネルＭＯＳトランジスタ２５
１、２５２及び２５３とはそれぞれカレントミラー回路
を構成しているので、これらＰチャンネルＭＯＳトラン
ジスタ２５１、２５２及び２５３にも同じく電流Ｉが流
れる。これらＰチャンネルＭＯＳトランジスタ２５１、
２５２及び２５３のドレインには、それぞれ定電流源Ｉ
ＲＥＦ１、ＩＲＥＦ２及びＩＲＥＦ３が接続されている
ので、節点Ｃ２１０、Ｃ２２０及びＣ２３０の電位は、
それぞれ対応する定電流源が流そうとする電流量と電流
Ｉとの比により決まる。すなわち、メモリセル２００の
しきい値がＶＴ０であり流れる電流がＩ０であれば、節
点Ｃ２１０、Ｃ２２０及びＣ２３０の電位はいずれもハ
イレベルとなり、メモリセル２００のしきい値がＶＴ１
であり流れる電流がＩ１であれば、節点Ｃ２１０の電位
はローレベル、節点Ｃ２２０及びＣ２３０の電位はとも
にハイレベルとなり、メモリセル２００のしきい値がＶ
Ｔ２であり流れる電流がＩ２であれば、節点Ｃ２１０及
びＣ２２０の電位はローレベル、節点Ｃ２３０の電位は
ハイレベルとなり、メモリセル２００のしきい値がＶＴ
３でありメモリセルに電流が流れなければ節点Ｃ２１
０、Ｃ２２０及びＣ２３０の電位はいずれもローレベル
となる。これにより、これらセンスアンプ２１０、２２
０及び２３０からは、それぞれメモリセル２００のしき
い値に応じた出力２１１、２２１及び２３１が得られる
ことになる。これら出力２１１、２２１及び２３１は、
デコーダ２４０により２ビットの出力データＤＯＵＴ
１、ＤＯＵＴ２に変換され外部に出力される。以上のよ
うに、図１４に示す多値メモリ５００は、選択されたワ
ード線を所定の電位とし、これにより流れるセル電流と
３つの定電流源の電流値とを比較することによって、ひ
とつのメモリセルから２ビットのデータを読み出してい
る。

【００１７】

【発明が解決しようとする課題】上述の多値メモリ４０
０では、メモリセル２００がどの時点でオンしたかを検
出することにより読み出しを行っているので、センス部
２０４はメモリセルのオン／オフを判断するだけでよ
く、センス部の回路構成が比較的簡単になるという利点
がある反面、選択されたワード線に３種類の異なる電圧
を次々と与えなければならないため、Ｘデコーダ２０１
の回路構成が複雑になる。しかも、ワード線は負荷容量
が大きく、電位が確定するするのに比較的時間がかかる
にもかかわらず、ワード線の電位を３回も変化させてい
るので読み出しスピードが大きく損なわれるという欠点
がある。

【００１８】一方、上述の多値メモリ５００では、選択
されたワード線に供給する電圧を変化させる必要がない
ので、Ｘデコーダ２０１に特殊なデコーダを用いる必要
がないという利点がある反面、センスアンプ２１０、２
２０及び２３０は、メモリセル２００に流れるごく僅か
な電流の違いによりしきい値を判断しているので、製造
上の問題で、実際のしきい値が設定すべきしきい値から
ほんの僅かだけずれ、流れる電流量が変わってしまうと
正常な読み出しが不可能になるという欠点がある。

【００１９】特に、後者の欠点は、動作電圧（ＶＣＣ）
が低ければ低いほど顕著となる。すなわち、上述の多値
メモリ５００では動作電圧が５Ｖであったが、これが３
Ｖである場合には、メモリセルの４種類のしきい値ＶＴ
０、ＶＴ１、ＶＴ２及びＶＴ３は、それぞれ以下のよう
に設定する必要がある。まず、既述の理由からＶＴ０及
びＶＴ３は、それぞれ０．５Ｖ及び４Ｖに設定される。
これをもとに、ＶＴ１及びＶＴ２の具体的な値を計算す
ると、しきい値がＶＴ０であるメモリセルは３極管領域
で動作するので、（１）式よりＩ０は次のように表され
る。

【００２０】

【００２１】また、既述のとおり、各しきい値における
セル電流の比Ｉ２：Ｉ１：Ｉ０は、１：４：１６でなけ
ればならないから、セル電流Ｉ１及びＩ２は次のように
表される。

【００２２】

【００２３】一方、しきい値がＶＴ１であるメモリセ
ル、及びしきい値がＶＴ２であるメモリセルはともに５
極管領域で動作するので（ＶＧ−ＶＴ１＜ＶＤ，ＶＧ−
ＶＴ２＜ＶＤと考えられるので）、セル電流Ｉ１及びＩ
２はそれぞれ次のように表すことができる。

【００２４】

【００２５】（１１）（１２）式より、ＶＴ１＝２．０
Ｖ、ＶＴ２＝２．５Ｖが導き出される。

【００２６】このように、動作電圧が低い場合、各しき
い値の差は極めて小さいものとなり、特にＶＴ１とＶＴ
２との差は、上記のように動作電圧が３Ｖである場合、
僅か０．５Ｖしかない。ここで、しきい値をＶＴ２
（２．５Ｖ）に設定すべきメモリセルが、製造上の問題
により、しきい値が僅か０．２Ｖだけずれて２．３Ｖと
なってしまった場合を考えると、このメモリセルに流れ
る電流Ｉｘは次のようになる。

【００２７】

【００２８】しかしながら、すでに説明したように、定
電流源ＩＲＥＦ２の電流値とセル電流Ｉ２との比は１：
２であり、したがってＩＲＥＦ２の電流値は次のように
表される。

【００２９】

【００３０】（１３）（１４）式から、しきい値が僅か
０．２Ｖずれたメモリセルのセル電流Ｉｘは、ＩＲＥＦ
２の電流値と等しくなっており、この状態では正常な読
み出しは不可能であることが分かる。

【００３１】したがって、本発明の目的は、３種類の異
なる電圧を次々と発生するデコーダを必要とせず、且つ
僅かなしきい値のズレがあっても正常な読み出しを行う
ことができる半導体記憶装置を提供すること、及びその
ような読み出し方法を提供することである。

【００３２】

【課題を解決するための手段】本発明による半導体記憶
装置は、複数のワード線と、複数のディジット線と、ワ
ード線とディジット線の交点にそれぞれ設けられた複数
のメモリセルと、アドレス信号に基づき選択されたワー
ド線を第１及び第２の電圧のいずれか一方に駆動する駆
動手段と、アドレス信号に基づき選択されたディジット
線に流れるセル電流を検出する検出手段とを有し、検出
手段は選択されたワード線が第１の電圧に駆動されてい
るときにはセル電流と第１の定電流との比較を行い、第
２の電圧に駆動されているときにはセル電流と前記第１
の定電流とは異なる第２の定電流との比較を行う。

【００３３】また、本発明による半導体記憶装置からの
データ読み出し方法は、選択されたメモリセルトランジ
スタのゲートに第２のしきい値電圧と第３のしきい値電
圧との間の第１の電圧を与えて選択されたメモリセルト
ランジスタのオン／オフを判断するステップと、選択さ
れたメモリセルトランジスタのゲートに第３のしきい値
電圧と第４のしきい値電圧との間の第２の電圧を与えて
選択されたメモリセルトランジスタに流れるセル電流量
により、選択されたメモリセルトランジスタのしきい値
電圧が第１のしきい値電圧であるか否かを判断するステ
ップとを含む。

【００３４】

【作用】このように、本発明による半導体記憶装置は、
ワード線が第１の電圧に駆動されているときにはセル電
流と第１の定電流との比較を行い、第２の電圧に駆動さ
れているときにはセル電流と前記第１の定電流とは異な
る第２の定電流との比較を行っているので、ワード線を
第３の電圧に駆動することなく、第２の電圧に駆動した
ままでセル電流と第１の定電流との比較を行うことによ
りすべての比較ができる。したがってワード線を３種類
の電圧に駆動する必要がなくなり、またしきい値のずれ
に対しても充分なマージンが得られる。

【００３５】また、本発明による半導体記憶装置からの
データ読み出し方法では、しきい値のずれによるセル電
流の変化の影響が大きい領域ではメモリセルトランジス
タのオン／オフによってしきい値を判断し、セル電流の
変化の影響が小さい領域ではセル電流量の測定によって
しきい値を判断しているので、３種類のワード線電圧を
必要とせず、またしきい値のずれに対しても充分なマー
ジンが得られる。

【００３６】

【実施例】本発明の実施例につき、図面を用いて説明す
る。

【００３７】図１は、本発明の第１の実施例による多値
メモリ３００の全体を示す図であり、この多値メモリ３
００は、ひとつのメモリセルに４種類の情報、すなわち
２ビットの情報を格納するものである。図において、１
はメモリセル部であり、複数の多値メモリセルからな
る。２及び３は、それぞれＸデコーダ及びＹデコーダ／
Ｙスイッチであり、これらによって上記複数のメモリセ
ルのうちのひとつが選択され、センス部５に接続され
る。センス部５及びＸデコーダ２は、タイミング信号発
生器４からの種々のタイミング信号により制御されてい
る。次に、図２〜図４を用いて、図１に示した多値メモ
リ３００の回路構成を詳述する。

【００３８】図２は、図１に示したメモリセル部１及び
Ｙデコーダ／Ｙスイッチ３をより具体的に示した図であ
り、メモリセル部１は仮想接地式のＮＯＲ型ＲＯＭであ
る。仮想接地式のＮＯＲ型ＲＯＭは、通常のＲＯＭのよ
うにすべてのメモリセルのソースが接地されているもの
とは異なり、各メモリセルのソースがそれぞれ対応する
仮想接地線に接続されており、アドレス信号に応じて対
応する仮想接地線のみが接地電位に接続されるというも
のである。このような仮想接地式のＮＯＲ型ＲＯＭであ
るメモリセル部１は、ｎ個のメモリブロックＭＢ１〜Ｍ
Ｂｎに分割されており、ブロック選択信号Ｓ１〜Ｓｎに
よって、対応するひとつのメモリブロックがメインディ
ジット線ＭＤ１〜ＭＤｍ及び仮想接地線ＶＧ１〜ＶＧｍ
−１に接続されるようになっている。各ブロックは、２
（ｍ−１）個のメモリバンクにより構成されており、図
２において、Ｍｂ１−１と示されているのがひとつのメ
モリバンクである。各メモリバンクは、３２個のメモリ
セルから構成され、同一バンク内においては、各メモリ
セルは、同一の副ディジット線及び同一の副仮想接地線
に接続されている。図２において、Ｍと示されているの
がひとつのメモリセルであり、ＳＢ１と示されているの
がひとつの副ディジット線であり、ＳＶＧ１と示されて
いるのがひとつの副仮想接地線である。また、Ｘはワー
ド線、ＹはＹ選択線、Ｓはメモリブロック選択線、ＧＳ
は接地選択線であり、ワード線ＸはＸアドレスに基づい
てＸデコーダ２により選択され、Ｙ選択線ＹはＹアドレ
スに基づいてＹデコーダ３８により選択される。メモリ
ブロック選択線Ｓ及び接地選択線ＧＳは、それぞれＸア
ドレス及びＹアドレスに基づいて図示しないデコーダが
それぞれ選択する。ここで、メモリセルＭをアクセスす
る場合を例に説明すると、Ｘアドレスによりワード線Ｘ
１０１及びメモリブロック選択線Ｓ１が選択されるとと
もに、Ｙアドレスにより、Ｙ選択線Ｙ１及び接地選択線
ＧＳ１が選択される。これにより、メモリバンクＭｂ１
−１を構成する３２個のメモリセルが、出力点ＳＣと接
地（ＧＮＤ）間に接続され、このうち、選択されたワー
ド線Ｘ１０１に対応するメモリセルＭの情報が出力点Ｓ
Ｃに現れる。

【００３９】ここで、メモリセルの４種類のしきい値
を、それぞれＶＴ０、ＶＴ１、ＶＴ２及びＶＴ３（但
し、ＶＴ０＜ＶＴ１＜ＶＴ２＜ＶＴ３）とし、電源電位
（ＶＣＣ）が３Ｖである場合におけるこれらしきい値Ｖ
Ｔ０〜ＶＴ３の具体的な値を、従来技術において示した
それと同一であるとする。すなわち、各しきい値ＶＴ
０、ＶＴ１、ＶＴ２及びＶＴ３は、それぞれ０．５Ｖ、
２．０Ｖ、２．５Ｖ及び４．０Ｖであるとする。

【００４０】また、図３は図１に示したセンス部５の回
路図である。センス部５は、３つの差動増幅器２１、２
２及び２３を備えており、これら差動増幅器はそれぞ
れ、タイミング信号発生器４から供給されるタイミング
信号φ１、φ３及びφ４のローレベルに応答して活性化
される。これら差動増幅器のうち、差動増幅器２１及び
２３には基準電位ＶＲＥＦ１（２Ｖ）が与えられてお
り、差動増幅器２２には基準電位ＶＲＥＦ２（１．２５
Ｖ）が与えられている。また、これら差動増幅器２１、
２２及び２３の入力端Ｃ１、Ｃ２及びＣ３には、それぞ
れバイアス回路２４、２５及び２６が接続されている。
これらバイアス回路２４、２５及び２６は、それぞれタ
イミング信号φ１、φ３及びφ４のローレベルに応答し
て活性化される回路であり、それぞれ同一の回路構成で
あるが、後に詳述するように、これらバイアス回路を構
成するトランジスタの能力において、それぞれのバイア
ス回路間で差を有している。バイアス回路２４を例に、
これらバイアス回路の機能を簡単に説明すると、メモリ
セルがオフ状態にあり出力点ＳＣに電流が流れていない
場合には、入力端Ｃ１の電位をインバータ１１のしきい
値近傍である約１Ｖとし、メモリセルがオン状態にあり
出力点ＳＣに電流Ｉが流れている場合には、インバータ
３７の出力電位上昇により、入力端Ｃ１の電位を低下さ
せるというものである。一方、差動増幅器２１、２２及
び２３の出力端Ｄ１、Ｄ２及びＤ３から出力される信号
は、それぞれインバータ３１、３２及び３３を介してラ
ッチ回路４１、４２及び４３に入力され、それぞれタイ
ミング信号φ１、φ３及びφ４の立ち上がりに応答して
ラッチされる。これらラッチ回路４１、４２及び４３に
ラッチされた値Ｅ１、Ｅ２及びＥ３は、デコーダ回路６
によりデコードされ、出力データＤＯＵＴ１、ＤＯＵＴ
２として外部に出力される。

【００４１】また、図４はＸデコーダ２の回路図であ
る。Ｘデコーダ２は、図４に示すように、デコーダ７と
降圧回路８とを含んでおり、降圧回路８は、タイミング
信号発生器４から供給されるタイミング信号φ２がロー
レベルであるときには、その出力２７をＶＣＣとし、タ
イミング信号φ２がハイレベルであるときには、その出
力２７をＶＣＣより降圧された電圧ＶＤＯＷＮ（２．２
５Ｖ）とする回路である。かかる出力２７は、図のよう
にワード線ドライバに供給されているので、Ｘデコーダ
２は、入力されるＸアドレスに基づき選択するワード線
を、タイミング信号φ２のレベルに応じてＶＣＣ（３
Ｖ）あるいはＶＤＯＷＮ（２．２５Ｖ）に駆動する。

【００４２】次に、本実施例による多値メモリ３００の
動作について、タイミング図である図６を参照して説明
する。なお、図６において、（ａ）はしきい値がＶＴ０
（０．５Ｖ）であるメモリセルが選択された場合、
（ｂ）はしきい値がＶＴ１（２．０Ｖ）であるメモリセ
ルが選択された場合、（ｃ）はしきい値がＶＴ２（２．
５Ｖ）であるメモリセルが選択された場合、（ｄ）はし
きい値がＶＴ３（４．０Ｖ）であるメモリセルが選択さ
れた場合における入力端Ｃ１、Ｃ２及びＣ３の電位変化
をそれぞれ示している。

【００４３】まず、外部からアドレス信号が供給され、
そのアドレス値が確定すると、図６に示すようにタイミ
ング信号φ１〜φ４が全てハイレベルとなり、これによ
ってバイアス回路２４〜２６及び差動増幅器２１〜２３
が全て非活性状態になるとともに、選択されたワード線
ＸがＶＤＯＷＮ（２．２５Ｖ）に駆動される。したがっ
て、選択されたメモリセルのしきい値がＶＴ０若しくは
ＶＴ１であればメモリセルは導通状態となり、ＶＴ２若
しくはＶＴ３であれば非導通状態となる。

【００４４】次に、図６に示すとおり、タイミング信号
φ１が一定期間ローレベルに変化し、これによって、バ
イアス回路２４及び差動増幅器２１が活性化される（フ
ェーズ１）。上述のとおり、選択されたメモリセルのし
きい値がＶＴ０若しくはＶＴ１であればメモリセルは導
通状態となっているので、ＰチャンネルＭＯＳトランジ
スタ１４、１５及びＮチャンネルＭＯＳトランジスタ１
６を介してメモリセルに電流Ｉが流れ込み、入力端Ｃ１
の電位はＰチャンネルＭＯＳトランジスタ１５の電流供
給能力と、メモリセルの電流供給能力の比によって定ま
る電位となる。しかしながら、かかるＰチャンネルＭＯ
Ｓトランジスタ１５の電流供給能力は、メモリセルの電
流供給能力に比べて充分小さく設計してあり、したがっ
て図５に示すように、メモリセルに僅かな電流が流れる
だけで入力端Ｃ１の電位は急速に低下する。すなわち、
メモリセルに僅かでも電流が流れると、入力端Ｃ１の電
位は差動増幅器２１に供給されている基準電位ＶＲＥＦ
１よりも低くなる。したがって、選択されたメモリセル
のしきい値がＶＴ０若しくはＶＴ１である場合、差動増
幅器２１の出力端Ｄ１のレベルはハイレベルとなる。こ
れがインバータ３１によって反転され、タイミング信号
φ１の立ち上がりに同期してラッチ回路４１にラッチさ
れる。以上により、選択されたメモリセルのしきい値が
ＶＴ０若しくはＶＴ１である場合には、ラッチ回路４１
にはローレベルがラッチされることになる。一方、選択
されたメモリセルのしきい値がＶＴ２若しくはＶＴ３で
ある場合には、メモリセルは非導通状態であるので電流
Ｉは流れず、したがって入力端Ｃ１の電位は変化しな
い。すなわち、入力端Ｃ１は、ＶＣＣ−ＶＴＨ（ＶＴＨ
は、ＰチャンネルＭＯＳトランジスタ１４のしきい値電
圧）を保持する。このレベルＶＣＣ−ＶＴＨは、基準電
位ＶＲＥＦ１よりも高いので、差動増幅器２１の出力端
Ｄ１のレベルはローレベルとなり、これがインバータ３
１によって反転される。インバータ３１の出力は、タイ
ミング信号φ１の立ち上がりに同期して、ラッチ回路４
１にラッチされるので、選択されたメモリセルのしきい
値がＶＴ２若しくはＶＴ３である場合には、ラッチ回路
４１にはハイレベルがラッチされることになる。

【００４５】次に、タイミング信号φ２がハイレベルか
らローレベルに変化する。これに応答して降圧回路８
は、その出力２７をＶＣＣ（３Ｖ）とするので、選択さ
れているワード線ＸはＶＣＣ（３Ｖ）に駆動される。し
たがって、選択されたメモリセルのしきい値がＶＴ０、
ＶＴ１あるいはＶＴ２であればメモリセルは導通状態と
なり、ＶＴ３であれば非導通状態となる。

【００４６】続いて、タイミング信号φ３が一定期間ロ
ーレベルに変化し、これによってバイアス回路２５及び
差動増幅器２２が活性化される（フェーズ２）。上述の
とおり、選択されたメモリセルのしきい値がＶＴ０、Ｖ
Ｔ１あるいはＶＴ２であればメモリセルは導通状態とな
っているので、ＰチャンネルＭＯＳトランジスタ１７、
１８及びＮチャンネルＭＯＳトランジスタ１９を介して
メモリセルに電流Ｉが流れ込み、入力端Ｃ２の電位はＰ
チャンネルＭＯＳトランジスタ３６の電流供給能力と、
メモリセルの電流供給能力の比によって決定される。こ
こで、ＰチャンネルＭＯＳトランジスタ１８の電流供給
能力は、ＰチャンネルＭＯＳトランジスタ１５の電流供
給能力より大きく設計してあり、したがって図５に示す
ように、入力端Ｃ２の電位は、入力端Ｃ１のようにメモ
リセルに流れる僅かな電流によって急速に低下すること
なく、緩やかに低下する。図５において、Ｉ０は選択さ
れたメモリセルのしきい値がＶＴ０である場合にメモリ
セルに流れる電流量を示し、Ｉ１は選択されたメモリセ
ルのしきい値がＶＴ１である場合にメモリセルに流れる
電流量を示し、Ｉ２は選択されたメモリセルのしきい値
がＶＴ２である場合にメモリセルに流れる電流量を示し
ている。メモリセルのしきい値がＶＴ３である場合は、
上述のとおり電流は流れない。つまり、このフェーズに
おいては、選択されたメモリセルのしきい値がＶＴ０で
ある場合のみ、入力端Ｃ２の電位は差動増幅器２１に供
給されている基準電位ＶＲＥＦ２よりも低くなり、メモ
リセルのしきい値がそれ以外であれば、入力端Ｃ２の電
位は基準電位ＶＲＥＦ２よりも高くなることが分かる。
したがって、ラッチ回路４２には、選択されたメモリセ
ルのしきい値がＶＴ０である場合のみローレベルがラッ
チされ、それ以外の場合にはハイレベルがラッチされる
ことになる。

【００４７】最後に、タイミング信号φ４が一定期間ロ
ーレベルに変化し、これによってバイアス回路２６及び
差動増幅器２３が活性化される（フェーズ３）。このバ
イアス回路２６は、図５からも分かるとおり、フェーズ
１で活性化されたバイアス回路２４と同様の特性を有し
ている。したがって、メモリセルに僅かな電流が流れた
だけで入力端Ｃ３の電位を急速に低下させる。上述のと
おり、選択されているワード線ＸがＶＣＣに駆動されて
いる場合には、メモリセルのしきい値がＶＴ０、ＶＴ１
若しくはＶＴ２であれば導通し、ＶＴ３であれば非導通
となるので、選択されたメモリセルのしきい値がＶＴ３
である場合を除き、入力端Ｃ３の電位は基準電位ＶＲＥ
Ｆ１よりも低くなる。したがって、ラッチ回路４３に
は、選択されたメモリセルのしきい値がＶＴ３である場
合のみハイレベルがラッチされ、それ以外の場合にはロ
ーレベルがラッチされることになる。

【００４８】以上の動作により、各しきい値における各
入力端Ｃ１〜Ｃ３の電位変化は図６（ａ）〜（ｄ）のよ
うになり、ラッチ回路４１、４２、及び４３に格納され
るレベルは図７に示す状態となる。これらラッチ回路４
１、４２、及び４３からの出力Ｅ１、Ｅ２及びＥ３はデ
コーダ６により２ビットの情報にデコードされて外部に
出力される。

【００４９】このように、本実施例では、メモリセルに
格納されたデータの読み出し動作を３つのフェーズに分
け、フェーズ１で、メモリセルのしきい値がＶＴ０若し
くはＶＴ１であるか、ＶＴ２若しくはＶＴ３であるかを
メモリセルのオン／オフによって検出し、フェーズ２
で、メモリセルのしきい値がＶＴ０であるか否かを、メ
モリセルに流れる電流と定電流とを比較して検出し、フ
ェーズ３で、メモリセルのしきい値がＶＴ３であるか否
かをメモリセルのオン／オフによって検出している。す
なわち、本実施例では、製造上の問題等によりしきい値
が僅かにずれただけでセル電流が大きく変化し、セル電
流の差によって検出することが困難となるＶＴ１とＶＴ
２との区別においては、ワード線にＶＴ１とＶＴ２の中
間の電位を直接与えてこれを区別する一方、セル電流の
差によって検出することが容易であるＶＴ０とＶＴ１と
の区別においては、ワード線の電位をＶＴ２とＶＴ３と
の区別にそのまま用いることができる電位、すなわちＶ
Ｔ２とＶＴ３の中間の電位としている。

【００５０】したがって、製造上の問題等により、４種
類のしきい値電圧ＶＴ０、ＶＴ１、ＶＴ２及びＶＴ３に
ズレが生じても、ＶＴ１とＶＴ２との区別及びＶＴ２と
ＶＴ３との区別（フェーズ１及び３）に関しては、これ
らしきい値がワード線電圧（２．２５Ｖあるいは３Ｖ）
を越えてずれていない限りこれらを確実に区別でき、ま
たＶＴ０とＶＴ１の区別（フェーズ２）に関しては、も
ともとＶＴ０とＶＴ１とは比較的大きく離れており、こ
れらのしきい値が多少ずれてもセル電流の差は依然大き
いので電流量の検出により確実に区別できる。

【００５１】これにより、本実施例による多値メモリ
は、従来の多値メモリ４００とは異なりワード線電位の
変化は２回でよいので読み出し速度が向上し、且つ従来
の多値メモリ５００のように、僅かなしきい値のズレに
よって正常な読み出しが不可能になるということがなく
なる。

【００５２】なお、本実施例においては、フェーズ１、
フェーズ２、フェーズ３の順でしきい値の検出を行って
いるが、順番はこれに限定されず、例えばフェーズ１、
フェーズ３、フェーズ２の順で検出を行っても良い。さ
らに、本実施例においては、差動増幅器２１及び２３の
基準電位としてＶＲＥＦ１（２Ｖ）を用いているが、こ
れの代わりに、ＶＲＥＦ２（１．２５Ｖ）を用いてもよ
い。この場合には、必要となる基準電位が１種類とな
り、回路構成がさらに簡単になるという利点があるが、
差動増幅器２１及び２３の検出速度が若干低下するの
で、フェーズ１及びフェーズ３に要する時間が長くな
る。

【００５３】次に、本発明の第２の実施例について説明
する。

【００５４】図８は、本実施例による多値メモリに用い
られるセンス部５０を示す図である。本実施例による多
値メモリと、上記第１の実施例による多値メモリ３００
との違いは、センス部の構成が異なる点であり、その他
の構成は、多値メモリ３００と同一である。すなわち、
センス部５０では、図３に示したセンス部５のうち、フ
ェーズ１を実行する部分と、フェーズ３を実行する部分
とを共用することにより回路構成をさらに簡素化してい
る。すなわち、フェーズ１及びフェーズ３においてはＰ
チャンネルＭＯＳトランジスタ７１がオンするとともに
差動増幅器６１が活性化され、フェーズ２においてはＰ
チャンネルＭＯＳトランジスタ７２がオンするとともに
差動増幅器６２が活性化される。また、ＮチャンネルＭ
ＯＳトランジスタ７３及び７４の電流供給能力とメモリ
セルの電流供給能力との関係は、第１の実施例におけ
る、ＮチャンネルＭＯＳトランジスタ１５及び１８の電
流供給能力とメモリセルの電流供給能力との関係と同一
である。差動増幅器６１の出力端Ｄ１１から出力される
信号は、インバータ６３を介してラッチ回路５１及び５
３に共通に供給されているが、これらラッチ回路５１及
び５３は、それぞれタイミング信号φ１及びφ４を受け
るので、フェーズ１における検出結果はラッチ回路５１
に格納され、フェーズ３における検出結果はラッチ回路
５３に格納されることになる。

【００５５】このように、本実施例においては、フェー
ズ１を実行する部分とフェーズ３を実行する部分とを共
用し、これらを時分割で実行するようにしたので、より
簡単な回路構成によって正確な読み出しが実現される。
なお、本実施例においても、各フェーズの実行順は限定
されず、また差動増幅器６１の基準電位としてＶＲＥＦ
２（１．２５Ｖ）を用いてもよい。

【００５６】次に、本発明の第３の実施例について説明
する。

【００５７】本実施例は、上記第２の実施例で用いたセ
ンス部５０をさらに簡単にしたものであり、すなわち、
センス部５０における差動増幅器６１と６２とを共用す
るものである。図１６は、本実施例による多値メモリに
用いるセンス部７０を示す図であり、かかるセンス部７
０以外の構成は、第１の実施例による多値メモリ３００
と同一である。また、図１６においては、図８に示すセ
ンス部５０と同一の部分には同一の符号が付してある。

【００５８】図１６に示すように、センス部７０は差動
増幅器をひとつしか備えていない。この差動増幅器７５
は、フェーズ１、２及び３のすべてにおいて活性化さ
れ、差動増幅器７５の入力端Ｃ７６は、ＰチャンネルＭ
ＯＳトランジスタ７３及び７４のゲートに共通に接続さ
れている。また、基準電位としてはＶＲＥＦ２が供給さ
れている。したがって、この差動増幅器７５は、全ての
フェーズにおいて入力端Ｃ７６の電位とＶＲＥＦ２との
比較を行うことになるが、入力端Ｃ７６の電位は、フェ
ーズ１及び３においてはＰチャンネルＭＯＳトランジス
タ７３が決定し、フェーズ２においてはＰチャンネルＭ
ＯＳトランジスタ７４が決定するので、ひとつの差動増
幅器７５によって正常な読み出しを行うことができる。

【００５９】このように、本実施例においては、各フェ
ーズにおいて使用する差動増幅器を全て共通としたの
で、非常に簡単な回路構成によって正確な読み出しが実
現される。但し、入力端Ｃ７６は負荷容量が大きいの
で、第１、第２の実施例の場合に比べ、各フェーズにお
いて電位が確定するのに多少時間がかかる。

【００６０】次に、本発明の第４の実施例について説明
する。

【００６１】本実施例による多値メモリは、第１の実施
例による多値メモリ３００と異なり２つのフェーズしか
実行せず、選択されたメモリセルのしきい値がＶＴ０若
しくはＶＴ１であるのか、ＶＴ２若しくはＶＴ３である
のかをフェーズ１で判断し、かかる判断結果に基づいて
フェーズ２を実行するものである。すなわち、フェーズ
１においてしきい値がＶＴ０若しくはＶＴ１であると判
断されれば、フェーズ２においてＶＴ０であるのかＶＴ
１であるのかを判断し、逆にフェーズ１においてしきい
値がＶＴ２若しくはＶＴ３であると判断されれば、フェ
ーズ２においてＶＴ２であるのかＶＴ３であるのかを判
断するというものである。

【００６２】図９は、本実施例による多値メモリ６００
の全体を示す図であり、図１に示した多値メモリ３００
と異なる点は、タイミング信号発生回路が出力するタイ
ミング信号の数及びセンス部の構成である。その他の構
成は、多値メモリ３００と同一である。以下、センス部
６０を詳細に示した図１０を用いて、かかるセンス部６
０の構成及びその動作を説明する。

【００６３】図１０に示すように、センス部６０は図８
に示したセンス部５０と同様、差動増幅器を２つしか有
していない。また、ラッチ回路は２つであり、これらラ
ッチ回路９１及び９２にラッチされた値をデコードする
デコーダはなく、これらラッチ回路９１及び９２にラッ
チされた値はそのまま出力データＤＯＵＴ１、ＤＯＵＴ
２となり、外部に出力される。このうち、ラッチ回路９
１にラッチされた値ＤＯＵＴ１は、そのままタイミング
信号φ５となり、オアゲート５４、５６及びノアゲート
５７に入力される。

【００６４】次に、動作について説明する。まず、タイ
ミング信号φ１、φ２及びφ３は、それぞれ第１の実施
例におけるタイミング信号φ１、φ２及びφ３と同じ信
号であり、したがってこれらタイミング信号は、図６に
示したタイミングで変化する。まず、アドレス値が確定
した直後の段階では、これらタイミング信号φ１、φ２
及びφ３は全てハイレベルであるので、ＰチャンネルＭ
ＯＳトランジスタ８１及び８２はいずれもオフし、差動
増幅器１０１及び１０２はいずれも非活性状態となる。
このとき、選択されたワード線ＸがＶＤＯＷＮ（２．２
５Ｖ）に駆動されて、選択されたメモリセルのしきい値
がＶＴ０若しくはＶＴ１であればメモリセルは導通状態
となり、ＶＴ２若しくはＶＴ３であれば非導通状態とな
る点は、第１の実施例の場合と同じである。

【００６５】次に、図６に示すとおり、タイミング信号
φ１が一定期間ローレベルに変化するので、これによっ
て、ＰチャンネルＭＯＳトランジスタ８１はオンし、差
動増幅器１０１は活性化される（フェーズ１）。上述の
とおり、選択されたメモリセルのしきい値がＶＴ０若し
くはＶＴ１であればメモリセルは導通状態となっている
ので、タイミング信号φ１の立ち上がり、すなわちフェ
ーズ１の終了に応答してラッチ回路９１にローレベルが
ラッチされ、逆にＶＴ２若しくはＶＴ３であれば非導通
状態となっているので、フェーズ１の終了に応答してラ
ッチ回路９１にハイレベルがラッチされる。

【００６６】次に、タイミング信号φ２がハイレベルか
らローレベルに変化し、これに応答して選択されている
ワード線ＸはＶＣＣ（３Ｖ）に駆動される。したがっ
て、選択されたメモリセルのしきい値がＶＴ０、ＶＴ１
あるいはＶＴ２であればメモリセルは導通し、ＶＴ３で
あれば非導通となる。

【００６７】一方、ラッチ回路９１にラッチされた値は
制御信号φ５となり、オアゲート５４、５６及び５７に
入力されるので、仮にラッチ回路９１にローレベルがラ
ッチされているとすると、オアゲート５４の出力はタイ
ミング信号φ３のレベルにかかわらずハイレベルに固定
され、オアゲート５６及びノアゲート５７の出力は、そ
れぞれタイミング信号φ３と同相及び逆相となる。した
がって、この場合、続くフェーズ２によりタイミング信
号φ３が一定期間ローレベルに変化すると、Ｐチャンネ
ルＭＯＳトランジスタ８２はオンし、差動増幅器１０２
は活性化される。一方、ＰチャンネルＭＯＳトランジス
タ８１はアンドゲート５５からのハイレベル出力により
オフし、差動増幅器１０１は非活性状態となる。したが
って、選択されているメモリセルのしきい値がＶＴ０で
あれば、タイミング信号φ３の立ち上がり、すなわちフ
ェーズ２の終了に応答してラッチ回路９２にローレベル
がラッチされ、逆にＶＴ１であればハイレベルがラッチ
される。

【００６８】逆に、ラッチ回路９１にハイレベルがラッ
チされているとすれば、オアゲート５４の出力はタイミ
ング信号φ３の逆相となり、オアゲート５６及びノアゲ
ート５７の出力は、タイミング信号φ３のレベルにかか
わらず、それぞれハイレベル及びローレベルとなる。し
たがって、この場合、フェーズ２によりタイミング信号
φ３が一定期間ローレベルに変化すると、Ｐチャンネル
ＭＯＳトランジスタ８１はオンし、差動増幅器１０１は
活性化される一方、ＰチャンネルＭＯＳトランジスタ８
２はオアゲート５６からのハイレベル出力によりオフ
し、差動増幅器１０２はノアゲート５７からのローレベ
ル出力により非活性状態となる。したがって、選択され
ているメモリセルのしきい値がＶＴ２であれば、タイミ
ング信号φ３の立ち上がり、すなわちフェーズ２の終了
に応答してラッチ回路９１にローレベルがラッチされ、
逆にＶＴ３であればハイレベルがラッチされる。

【００６９】このように、本実施例においては、フェー
ズ１での判断結果、すなわち選択されたメモリセルのし
きい値がＶＴ０若しくはＶＴ１であるのか、ＶＴ２若し
くはＶＴ３であるのかによって、フェーズ２での動作を
変えているので、２つのフェーズによってメモリセルの
しきい値を判断することができ、したがってより高速に
読み出しが行われる。

【００７０】次に、本発明の第５の実施例について説明
する。

【００７１】本実施例による多値メモリも、第１の実施
例による多値メモリ３００と異なり２つのフェーズしか
実行しない。この点で、上記第４の実施例による多値メ
モリ６００と類似するが、本実施例による多値メモリ
は、上記第４の実施例のように、フェーズ１での判断結
果に基づきフェーズ２での動作を変えるのではなく、第
１の実施例におけるフェーズ２とフェーズ３とを同時に
実行することにより、高速読み出しを行うものである。

【００７２】図１１は、本実施例による多値メモリに用
いるセンス部１００を示す図であり、かかるセンス部１
００以外の構成は、上記第４の実施例による多値メモリ
６００と同一である。また、図１１に示すとおり、セン
ス部１００の回路構成は、第２の実施例において示した
センス部５０のそれとほとんど同じである。センス部１
００とセンス部５０とが異なる点は、センス部５０が３
つのタイミング信号φ１、φ３及びφ４によって制御さ
れているのに対し、センス部１００が２つのタイミング
信号φ１及びφ３のみによって制御されている点であ
る。すなわち、センス部５０においてタイミング信号φ
４が入力されている部分には、図のようにすべてタイミ
ング信号φ３が入力されている。

【００７３】したがって、フェーズ１の動作は第２の実
施例において示したセンス部５０の動作と同じである
が、フェーズ２においてタイミング信号φ３がローレベ
ルになると、センス部１００内の２つの差動増幅器１２
１及び１２２がともに活性状態となり、且つＰチャンネ
ルＭＯＳトランジスタ１１１及び１１２はともにオンす
る。これにより、フェーズ２においては、差動増幅器１
２１によるメモリセルのオン／オフ判断と、差動増幅器
１２２によるセル電流Ｉの測定とが同時に行われる。し
たがって、上記第４の実施例と同様、２つのフェーズに
よってメモリセルのしきい値を判断することができ、よ
り高速な読み出しを行うことができる。

【００７４】なお、本実施例におけるフェーズ２では、
セル電流Ｉが２つの電流経路、すなわちＰチャンネルＭ
ＯＳトランジスタ１１３を経由する経路と、Ｐチャンネ
ルＭＯＳトランジスタ１１４を経由する経路とがある。
そのため、選択されたメモリセルのしきい値がＶＴ０、
ＶＴ１若しくはＶＴ２であり、フェーズ２においてセル
電流Ｉが流れる場合、セル電流Ｉの多くは電流供給能力
の高いＰチャンネルＭＯＳトランジスタ１１４から供給
されることになり、したがって、フェーズ２においてメ
モリセルに電流が流れていても、入力端Ｃ３１の電位の
低下はごく僅かなものとなる。したがって、かかる僅か
な電位の低下を検出するには、必要に応じて差動増幅器
１２１に供給されている基準電位ＶＲＥＦ１をよりＶＣ
Ｃ−ＶＴＨに近づけるか、あるいはＰチャンネルＭＯＳ
トランジスタ１１４の電流供給能力を少し小さくし、こ
れに応じて差動増幅器１２２に供給されている基準電位
ＶＲＥＦ２を少し高くすることが考えられる。

【００７５】また、上記第１〜第５の実施例まで全て２
ビット出力である場合、すなわちひとつのメモリセルの
みをアクセスする場合を例に説明したが、複数個のメモ
リセル、例えば４個のメモリセルを同時にアクセスして
８ビットデータを出力させても良いし、ひとつのメモリ
セルからの２ビット出力のうち、いずれか一方を出力さ
せても良い。

【００７６】

【発明の効果】このように、本発明では、多値メモリの
読み出しにおいて、しきい値のずれによる電流変化の影
響が大きい領域（ＶＴ１とＶＴ２との間）のしきい値判
断についてはメモリセルのオン／オフによりこれを判断
し、電流変化の影響が小さい領域（ＶＴ０とＶＴ１との
間）のしきい値判断については、他の領域（ＶＴ２とＶ
Ｔ３との間）のオン／オフ判断にそのまま使用できる条
件下で電流検出し、しきい値を判断しているので、複雑
なＸデコーダを必要とせず、且つ電源電位が低い場合で
も正常な読み出しを行うことができる半導体記憶装置、
及びそのような読み出し方法が提供される。

【図面の簡単な説明】

【図１】本発明の第１の実施例による多値メモリ３００
の全体図である。

【図２】図１に示されたメモリセル部１及びＹデコーダ
／Ｙスイッチ３を詳細に示す図である。

【図３】図１に示されたセンス部５を詳細に示す図であ
る。

【図４】図１に示されたＸデコーダ２を詳細に示す図で
ある。

【図５】図３に示された入力端Ｃ１〜Ｃ３のセル電流Ｉ
に対する電位変化を示すグラフである。

【図６】図３に示されたセンス部５の動作を示すタイミ
ング図である。

【図７】図３に示されたセンス部５の出力データを示す
表である。

【図８】本発明の第２の実施例による多値メモリに用い
るセンス部５０を示す図である。

【図９】本発明の第４の実施例による多値メモリ６００
の全体図である。

【図１０】図９に示されたセンス部６０を詳細に示す図
である。

【図１１】本発明の第５の実施例による多値メモリに用
いるセンス部１００を示す図である。

【図１２】従来の多値メモリ４００の全体図である。

【図１３】図１２に示されたＸデコーダ２０１によるワ
ード線駆動電圧を示すグラフである。

【図１４】従来の多値メモリ５００の全体図である。

【図１５】図１４に示されたセンスアンプ２１０、２２
０及び２３０を詳細に示す図である。

【図１６】本発明の第３の実施例による多値メモリに用
いるセンス部７０を示す図である。

【符号の説明】

１……メモリセル部、２……Ｘデコーダ、３……Ｙ
デコーダ／Ｙスイッチ、４，４０……タイミング信号
発生器、５，５０，６０，７０，１００……センス
部、６，７……デコーダ、８……降圧回路、１
４，１５，１７，１８，７１〜７４，８１，８２，１１
１〜１１４……ＰチャンネルＭＯＳトランジスタ、２
１〜２３，６１，６２，７５，１０１，１０２，１２
１，１２２……差動増幅器、２４〜２６……バイアス
部、４１〜４３，５１〜５３，７７〜７９，９１，９
２，１３１〜１３３……ラッチ回路、 φ１〜φ４……
タイミング信号、 φ５……制御信号、Ｃ１〜Ｃ３，
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ
７６……入力端、ＳＣ……出力点、Ｍ……メモリセ
ル、Ｘ……ワード線

Claims

(57)【特許請求の範囲】

【請求項１】複数のワード線と、複数のディジット線
と、前記ワード線と前記ディジット線の交点にそれぞれ
設けられた複数のメモリセルと、アドレス信号に基づき
選択されたワード線を第１及び第２の電圧のいずれか一
方に駆動する駆動手段と、前記アドレス信号に基づき選
択されたディジット線に流れるセル電流を検出する検出
手段とを有し、前記複数のメモリセルは、それぞれしき
い値電圧が第１、第２、第３及び第４のしきい値電圧の
いずれかひとつに設定されており、前記第１の電圧は、
前記第２のしきい値電圧と前記第３のしきい値電圧との
間の電圧であり、前記第２の電圧は、前記第３のしきい
値電圧と前記第４のしきい値電圧との間の電圧であり、
前記検出手段は、前記選択されたワード線が前記第１の
電圧に駆動されているときには前記セル電流と第１の定
電流とを比較し、前記第２の電圧に駆動されているとき
には前記セル電流と前記第１の定電流とは異なる第２の
定電流とを比較するとともに、前記セル電流と前記第１
の定電流とを比較することを特徴とする半導体記憶装
置。
【請求項２】複数のワード線と、複数のディジット線
と、前記ワード線と前記ディジット線の交点にそれぞれ
設けられた複数のメモリセルと、アドレス信号に基づき
選択されたワード線を第１及び第２の電圧のいずれか一
方に駆動する駆動手段と、前記アドレス信号に基づき選
択されたディジット線に流れるセル電流を検出する検出
手段とを有し、前記複数のメモリセルは、それぞれしき
い値電圧が第１、第２、第３及び第４のしきい値電圧の
いずれかひとつに設定されており、前記第１の電圧は、
前記第２のしきい値電圧と前記第３のしきい値電圧との
間の電圧であり、前記第２の電圧は、前記第３のしきい
値電圧と前記第４のしきい値電圧との間の電圧であり、
前記検出手段は、前記選択されたワード線が前記第１の
電圧に駆動されているときには前記セル電流と第１の定
電流とを比較し、この比較の結果に基づき、前記第２の
電圧に駆動されているときに前記セル電流と前記第１の
定電流との比較及び前記第２の定電流との比較のいずれ
か一方を行うことを特徴とする半導体記憶装置。
【請求項３】前記第１のしきい値電圧は前記第２のし
きい値電圧よりも低く、前記第２のしきい値電圧は前記
第３のしきい値電圧よりも低く、前記第３のしきい値電
圧は前記第４のしきい値電圧よりも低く、前記第１の定
電流は前記第２の定電流よりも少ないことを特徴とする
請求項１または２記載の半導体記憶装置。
【請求項４】それぞれ第１のしきい値電圧、前記第１
のしきい値電圧よりも高い第２のしきい値電圧、前記第
２のしきい値電圧よりも高い第３のしきい値電圧及び前
記第３のしきい値電圧よりも高い第４のしきい値電圧の
いずれかひとつのしきい値電圧に設定された複数のメモ
リセルトランジスタと、アドレス信号に基づき少なくと
もひとつのメモリセルトランジスタを選択する選択手段
と、制御信号が第１の論理レベルである場合には前記選
択手段により選択されたメモリセルトランジスタのゲー
トに前記第２のしきい値電圧と前記第３のしきい値電圧
との間の第１の電圧を供給し、前記制御信号が第２の論
理レベルである場合には前記選択されたメモリセルトラ
ンジスタのゲートに前記第３のしきい値電圧と前記第４
のしきい値電圧との間の第２の電圧を供給する手段と、
前記制御信号が前記第１の論理レベルである期間に前記
選択されたメモリセルトランジスタのオン／オフを判断
する手段と、前記制御信号が前記第２の論理レベルであ
る期間に前記選択されたメモリセルトランジスタのオン
／オフを判断する手段と、前記制御信号が前記第２の論
理レベルである期間に前記選択されたメモリセルトラン
ジスタに流れる電流と定電流とを比較して、前記選択さ
れたメモリセルトランジスタのしきい値電圧が前記第１
のしきい値電圧か否かを判断する手段とを備える半導体
記憶装置。
【請求項５】それぞれ第１のしきい値電圧、前記第１
のしきい値電圧よりも高い第２のしきい値電圧、前記第
２のしきい値電圧よりも高い第３のしきい値電圧及び前
記第３のしきい値電圧よりも高い第４のしきい値電圧の
いずれかひとつのしきい値電圧に設定された複数のメモ
リセルトランジスタを有する半導体記憶装置からのデー
タ読み出し方法であって、選択されたメモリセルトラン
ジスタのゲートに前記第２のしきい値電圧と前記第３の
しきい値電圧との間の第１の電圧を与えて前記選択され
たメモリセルトランジスタのオン／オフを判断するステ
ップと、選択されたメモリセルトランジスタのゲートに
前記第３のしきい値電圧と前記第４のしきい値電圧との
間の第２の電圧を与えて前記選択されたメモリセルトラ
ンジスタに流れるセル電流量により、前記選択されたメ
モリセルトランジスタのしきい値電圧が前記第１のしき
い値電圧であるか否かを判断するステップと、選択され
たメモリセルトランジスタのゲートに前記第２の電圧を
与えて前記選択されたメモリセルトランジスタのオン／
オフを判断するステップとを含む半導体記憶装置からの
データ読み出し方法。