JP2845414B2 - 半導体読み出し専用メモリ - Google Patents
半導体読み出し専用メモリInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体読み出し専用メ
モリに関し、特に、メモリセルを構成するＭＯＳＦＥＴ
が並列に接続されている半導体読み出し専用メモリに関
する。
モリに関し、特に、メモリセルを構成するＭＯＳＦＥＴ
が並列に接続されている半導体読み出し専用メモリに関
する。
【０００２】
【従来の技術】図５は、従来の半導体読み出し専用メモ
リ（以下、「ＲＯＭ」と称する）の等価回路を示してい
る。このＲＯＭは、ワード線１と、ワード線１に交差し
て配線された複数のビット線２と、隣接するビット線２
の間に並列に接続したＭＯＳＦＥＴからなるメモリセル
３から構成される横型ＲＯＭである。各ビット線２の配
線材料としては、金属を用いた金属ビット線方式、ある
いは拡散を用いた拡散ビット線方式が知られている。
リ（以下、「ＲＯＭ」と称する）の等価回路を示してい
る。このＲＯＭは、ワード線１と、ワード線１に交差し
て配線された複数のビット線２と、隣接するビット線２
の間に並列に接続したＭＯＳＦＥＴからなるメモリセル
３から構成される横型ＲＯＭである。各ビット線２の配
線材料としては、金属を用いた金属ビット線方式、ある
いは拡散を用いた拡散ビット線方式が知られている。
【０００３】メモリセルを高密度に集積するため、図６
に示されるような接続方式、すなわち、ビット線を主ビ
ット線ＭＢ1、ＭＢ2、・・・と副ビット線ＳＢ1、Ｓ
Ｂ2、・・・からなる階層構造とする階層ビット線方式
が提案されている。
に示されるような接続方式、すなわち、ビット線を主ビ
ット線ＭＢ1、ＭＢ2、・・・と副ビット線ＳＢ1、Ｓ
Ｂ2、・・・からなる階層構造とする階層ビット線方式
が提案されている。
【０００４】図６に示されるような従来例では、各主ビ
ット線（例えば、ＭＢ1）が、奇数番目と偶数番目の２
本の副ビット線（例えば、ＳＢ1及びＳＢ2）の間に形成
されている。隣接する２本の副ビット線の間には、ＭＯ
ＳＦＥＴであるメモリセルＭijが、各副ビット線をソー
スあるいはドレインとして接続されており、各列のメモ
リセルＭijのゲートはワード線ＷＬjに接続されてい
る。各主ビット線ＭＢ1、ＭＢ2、・・・は、センスアン
プＳＡ1等あるいはＧＮＤのいずれかに接続されてい
る。また、ＧＮＤに接続されている主ビット線とＧＮＤ
の間にはトランジスタＱ２等が設けられている。奇数番
目の副ビット線ＳＢ2m-1（ｍは１以上の整数）のメモリ
セルＭi1側（図６において上側）の一端には、バンク選
択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2、・・・がそれぞ
れ接続されている。隣接する２個のＭＯＳＦＥＴ（例え
ば、ＢＳＯ1及びＢＳＯ2）はそれらの間に設けられた奇
数番目の主ビット線（例えばＭＢ1）にも接続されてお
り、それらのゲートは１個おきに２本のバンク選択線Ｂ
Ｏ1、ＢＯ2のどちらかに接続されている。
ット線（例えば、ＭＢ1）が、奇数番目と偶数番目の２
本の副ビット線（例えば、ＳＢ1及びＳＢ2）の間に形成
されている。隣接する２本の副ビット線の間には、ＭＯ
ＳＦＥＴであるメモリセルＭijが、各副ビット線をソー
スあるいはドレインとして接続されており、各列のメモ
リセルＭijのゲートはワード線ＷＬjに接続されてい
る。各主ビット線ＭＢ1、ＭＢ2、・・・は、センスアン
プＳＡ1等あるいはＧＮＤのいずれかに接続されてい
る。また、ＧＮＤに接続されている主ビット線とＧＮＤ
の間にはトランジスタＱ２等が設けられている。奇数番
目の副ビット線ＳＢ2m-1（ｍは１以上の整数）のメモリ
セルＭi1側（図６において上側）の一端には、バンク選
択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2、・・・がそれぞ
れ接続されている。隣接する２個のＭＯＳＦＥＴ（例え
ば、ＢＳＯ1及びＢＳＯ2）はそれらの間に設けられた奇
数番目の主ビット線（例えばＭＢ1）にも接続されてお
り、それらのゲートは１個おきに２本のバンク選択線Ｂ
Ｏ1、ＢＯ2のどちらかに接続されている。
【０００５】また、偶数番目の副ビット線ＳＢ2m（ｍは
１以上の整数）のメモリセルＭij側（図６において下
側）の一端にもバンク選択用ＭＯＳＦＥＴ ＢＳＥ1、Ｂ
ＳＥ２、・・・がそれぞれ接続されている。隣接する２
個のＭＯＳＦＥＴ（例えば、ＢＳＥ１及びＢＳＥ2）は
それらの間に設けられた偶数番目の主ビット線（例えば
ＭＢ2）にも接続されており、これらのＭＯＳＦＥＴの
ゲートは、１個おきに２本のバンク選択線ＢＥ1、ＢＥ2
のどちらかに接続されている。
１以上の整数）のメモリセルＭij側（図６において下
側）の一端にもバンク選択用ＭＯＳＦＥＴ ＢＳＥ1、Ｂ
ＳＥ２、・・・がそれぞれ接続されている。隣接する２
個のＭＯＳＦＥＴ（例えば、ＢＳＥ１及びＢＳＥ2）は
それらの間に設けられた偶数番目の主ビット線（例えば
ＭＢ2）にも接続されており、これらのＭＯＳＦＥＴの
ゲートは、１個おきに２本のバンク選択線ＢＥ1、ＢＥ2
のどちらかに接続されている。
【０００６】図７は、図６の回路を拡散ビット線方式で
実施した場合の半導体基板表面のパターン図を示してい
る。
実施した場合の半導体基板表面のパターン図を示してい
る。
【０００７】図６に示す階層ビット線方式のＲＯＭは図
５に示す一般的な横型ＲＯＭに対して、主ビット線の配
線ピッチを２倍にすることができる、ビット線における
寄生容量を減少することができる、という利点を有して
いる。さらに、拡散ビット線方式で実施した場合には、
拡散ビット線の配線抵抗を大幅に低減することができ、
読み出すメモリセルの位置に関わらず、読み出し電流に
対する抵抗値が一定となる、という利点を有している。
５に示す一般的な横型ＲＯＭに対して、主ビット線の配
線ピッチを２倍にすることができる、ビット線における
寄生容量を減少することができる、という利点を有して
いる。さらに、拡散ビット線方式で実施した場合には、
拡散ビット線の配線抵抗を大幅に低減することができ、
読み出すメモリセルの位置に関わらず、読み出し電流に
対する抵抗値が一定となる、という利点を有している。
【０００８】
【発明が解決しようとする課題】しかし、図６の階層ビ
ット線方式においては、バンク選択用ＭＯＳＦＥＴが、
ＭＯＳＦＥＴであるメモリセルに直列に接続されるため
に、情報を読み出すための放電電流がバンク選択用ＭＯ
ＳＦＥＴの駆動電流に大きく依存することとなる。この
ため、読み出し動作を高速化するには、バンク選択用Ｍ
ＯＳＦＥＴが形成される部分の面積を増加する必要が生
じ、結果的にチップサイズが増大することになるという
問題がある。
ット線方式においては、バンク選択用ＭＯＳＦＥＴが、
ＭＯＳＦＥＴであるメモリセルに直列に接続されるため
に、情報を読み出すための放電電流がバンク選択用ＭＯ
ＳＦＥＴの駆動電流に大きく依存することとなる。この
ため、読み出し動作を高速化するには、バンク選択用Ｍ
ＯＳＦＥＴが形成される部分の面積を増加する必要が生
じ、結果的にチップサイズが増大することになるという
問題がある。
【０００９】例えば、メモリセルＭ41から情報を読み出
す場合を考える。この場合には、バンク選択線ＢＯ1及
びＢＥ2をハイ、他のバンク選択線ＢＯ2及びＢＥ1をロ
ー、ワード線ＷＬ1をハイとする。また主ビット線ＭＢ2
に接続されたトランジスタＱ2の制御信号ＶＧ１をハイ
とし、主ビット線ＭＢ2をＧＮＤに接続する。
す場合を考える。この場合には、バンク選択線ＢＯ1及
びＢＥ2をハイ、他のバンク選択線ＢＯ2及びＢＥ1をロ
ー、ワード線ＷＬ1をハイとする。また主ビット線ＭＢ2
に接続されたトランジスタＱ2の制御信号ＶＧ１をハイ
とし、主ビット線ＭＢ2をＧＮＤに接続する。
【００１０】図４は、この従来例による放電電流の流れ
を模式的に示している。図４に示されるように、放電電
流は、主ビット線ＭＢ3→バンク選択用ＭＯＳＦＥＴ Ｂ
ＳＯ3→副ビット線ＳＢ5→メモリセルＭ41→副ビット線
ＳＢ4→バンク選択用ＭＯＳＦＥＴ ＢＳＥ2→主ビット
線ＭＢ2という経路で流れる。このため、放電電流は、
メモリセルＭ41と直列に接続されている２個のバンク選
択用ＭＯＳＦＥＴ ＢＳＯ3及びＢＳＥ2の駆動電流に大
きく依存する。バンク選択用ＭＯＳＦＥＴの駆動電流を
大きくすることにより、放電電流を大きくすることは可
能であるが、その部分の面積が増大し、結果的にチップ
サイズの増大につながる。
を模式的に示している。図４に示されるように、放電電
流は、主ビット線ＭＢ3→バンク選択用ＭＯＳＦＥＴ Ｂ
ＳＯ3→副ビット線ＳＢ5→メモリセルＭ41→副ビット線
ＳＢ4→バンク選択用ＭＯＳＦＥＴ ＢＳＥ2→主ビット
線ＭＢ2という経路で流れる。このため、放電電流は、
メモリセルＭ41と直列に接続されている２個のバンク選
択用ＭＯＳＦＥＴ ＢＳＯ3及びＢＳＥ2の駆動電流に大
きく依存する。バンク選択用ＭＯＳＦＥＴの駆動電流を
大きくすることにより、放電電流を大きくすることは可
能であるが、その部分の面積が増大し、結果的にチップ
サイズの増大につながる。
【００１１】本発明はこのような現状に鑑みてなされた
ものであり、その目的とするところは、上記欠点を解消
し、高密度であり、なおかつ高速読み出し可能なＲＯＭ
を提供することにある。
ものであり、その目的とするところは、上記欠点を解消
し、高密度であり、なおかつ高速読み出し可能なＲＯＭ
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体読み出し
専用メモリは、複数の平行に配線されたワード線を有す
る半導体読み出し専用メモリであって、該半導体読み出
し専用メモリは複数のユニットから形成される部分を有
し、該複数のユニットの各々は、該ワード線に交差して
配線された第１の主ビット線及び第２の主ビット線と、
該第１及び第２の主ビット線に平行に配線され、それぞ
れ第１の端及び第２の端を有している第１の副ビット
線、第２の副ビット線、第３の副ビット線及び第４の副
ビット線と、隣り合う２本の該副ビット線の間に並列に
接続された複数のメモリセルからなる４つのメモリセル
列と、該４つのメモリセル列から任意のメモリセル列を
選択するための複数のバンク選択用スイッチとを備えて
おり、該第１の主ビット線には該第１の副ビット線及び
該第３の副ビット線の第１の端が接続され、該第２の主
ビット線には、該第２の副ビット線及び該第４の副ビッ
ト線の第２の端が接続され、該第１の主ビット線と該第
１の副ビット線の間及び該第２の主ビット線と該第４の
副ビット線の間には、それぞれ、２個のバンク選択用ス
イッチが並列に設けられ、該第１の主ビット線と該第３
の副ビット線の間及び該第２の主ビット線と該第２の副
ビット線の間には、それぞれ、１個のバンク選択用スイ
ッチが設けられ、そのことにより上記目的が達成され
る。
専用メモリは、複数の平行に配線されたワード線を有す
る半導体読み出し専用メモリであって、該半導体読み出
し専用メモリは複数のユニットから形成される部分を有
し、該複数のユニットの各々は、該ワード線に交差して
配線された第１の主ビット線及び第２の主ビット線と、
該第１及び第２の主ビット線に平行に配線され、それぞ
れ第１の端及び第２の端を有している第１の副ビット
線、第２の副ビット線、第３の副ビット線及び第４の副
ビット線と、隣り合う２本の該副ビット線の間に並列に
接続された複数のメモリセルからなる４つのメモリセル
列と、該４つのメモリセル列から任意のメモリセル列を
選択するための複数のバンク選択用スイッチとを備えて
おり、該第１の主ビット線には該第１の副ビット線及び
該第３の副ビット線の第１の端が接続され、該第２の主
ビット線には、該第２の副ビット線及び該第４の副ビッ
ト線の第２の端が接続され、該第１の主ビット線と該第
１の副ビット線の間及び該第２の主ビット線と該第４の
副ビット線の間には、それぞれ、２個のバンク選択用ス
イッチが並列に設けられ、該第１の主ビット線と該第３
の副ビット線の間及び該第２の主ビット線と該第２の副
ビット線の間には、それぞれ、１個のバンク選択用スイ
ッチが設けられ、そのことにより上記目的が達成され
る。
【００１３】前記メモリセル及び前記バンク選択用スイ
ッチは、ＭＯＳＦＥＴであることが好ましい。
ッチは、ＭＯＳＦＥＴであることが好ましい。
【００１４】前記第１の主ビット線及び第２の主ビット
線は金属線により形成され、前記第１の副ビット線、第
２の副ビット線、第３の副ビット線及び第４の副ビット
線は拡散層で形成されていることが好ましい。
線は金属線により形成され、前記第１の副ビット線、第
２の副ビット線、第３の副ビット線及び第４の副ビット
線は拡散層で形成されていることが好ましい。
【００１５】
【実施例】以下に、本発明を実施例について説明する。
【００１６】図１は、本発明の一実施例であるＲＯＭの
回路の一部を示している。本実施例のＲＯＭは、階層ビ
ット線方式を採用している。本実施例は、１ユニット内
に２本の主ビット線（例えばＭＢ1及びＭＢ2）と４本の
副ビット線（例えばＳＢ1、ＳＢ2、ＳＢ3及びＳＢ4）を
含むような複数のユニットから構成されたメモリセル領
域を備えている。隣接する２本の副ビット線の間には、
ＭＯＳＦＥＴである複数個のメモリセルＭijが接続され
ている。各副ビット線は、半導体基板に形成された拡散
層からなる。ＭＯＳＦＥＴは、各副ビット線の一部をソ
ースあるいはドレインとして有している。各列のメモリ
セルＭijのゲートは、ワード線ＷＬjに接続されてい
る。各ユニット内の主ビット線（例えば、ＭＢ1及びＭ
Ｂ2）は、センスアンプ（例えばＳＡ1）等に、又はトラ
ンジスタ（例えば、Ｑ2）等を介してＧＮＤに接続され
ている。
回路の一部を示している。本実施例のＲＯＭは、階層ビ
ット線方式を採用している。本実施例は、１ユニット内
に２本の主ビット線（例えばＭＢ1及びＭＢ2）と４本の
副ビット線（例えばＳＢ1、ＳＢ2、ＳＢ3及びＳＢ4）を
含むような複数のユニットから構成されたメモリセル領
域を備えている。隣接する２本の副ビット線の間には、
ＭＯＳＦＥＴである複数個のメモリセルＭijが接続され
ている。各副ビット線は、半導体基板に形成された拡散
層からなる。ＭＯＳＦＥＴは、各副ビット線の一部をソ
ースあるいはドレインとして有している。各列のメモリ
セルＭijのゲートは、ワード線ＷＬjに接続されてい
る。各ユニット内の主ビット線（例えば、ＭＢ1及びＭ
Ｂ2）は、センスアンプ（例えばＳＡ1）等に、又はトラ
ンジスタ（例えば、Ｑ2）等を介してＧＮＤに接続され
ている。
【００１７】以下、２本の主ビット線ＭＢ1、ＭＢ2と、
４本の副ビット線ＳＢ1、ＳＢ2、ＳＢ3、ＳＢ4、及び４
列のメモリセル列Ｍ1n、Ｍ2n、Ｍ3n、Ｍ4nを含むような
ユニットを例にして説明する。副ビット線ＳＢ1のメモ
リセルＭ11側（図１において上側）の一端には、２個の
バンク選択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2が並列に
接続され、これらのＭＯＳＦＥＴのゲートはともにバン
ク選択線ＢＯ1に接続されている。副ビット線ＳＢ3のメ
モリセルＭ31側の一端には１個のバンク選択用ＭＯＳＦ
ＥＴ ＢＳＯ3が接続され、このＭＯＳＦＥＴのゲートは
バンク選択線ＢＯ2に接続されている。隣接するこれら
の３個のバンク選択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2
及びＢＳＯ3は、主ビット線ＭＢ1にも接続されている。
４本の副ビット線ＳＢ1、ＳＢ2、ＳＢ3、ＳＢ4、及び４
列のメモリセル列Ｍ1n、Ｍ2n、Ｍ3n、Ｍ4nを含むような
ユニットを例にして説明する。副ビット線ＳＢ1のメモ
リセルＭ11側（図１において上側）の一端には、２個の
バンク選択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2が並列に
接続され、これらのＭＯＳＦＥＴのゲートはともにバン
ク選択線ＢＯ1に接続されている。副ビット線ＳＢ3のメ
モリセルＭ31側の一端には１個のバンク選択用ＭＯＳＦ
ＥＴ ＢＳＯ3が接続され、このＭＯＳＦＥＴのゲートは
バンク選択線ＢＯ2に接続されている。隣接するこれら
の３個のバンク選択用ＭＯＳＦＥＴ ＢＳＯ1、ＢＳＯ2
及びＢＳＯ3は、主ビット線ＭＢ1にも接続されている。
【００１８】また、副ビット線ＳＢ2のメモリセルＭ2n
側（図１において下側）の一端には１個のバンク選択用
ＭＯＳＦＥＴ ＢＳＥ1が接続され、そのゲートはバンク
選択線ＢＥ1に接続されている。副ビット線ＳＢ4のメモ
リセルＭ4n側の一端には２個のバンク選択用ＭＯＳＦＥ
Ｔ ＢＳＥ2、ＢＳＥ3が並列に接続され、それらのゲー
トはそれぞれバンク選択線ＢＥ2と接続されている。こ
れらの３個のバンク選択用ＭＯＳＦＥＴは主ビット線Ｍ
Ｂ２にも接続されている。
側（図１において下側）の一端には１個のバンク選択用
ＭＯＳＦＥＴ ＢＳＥ1が接続され、そのゲートはバンク
選択線ＢＥ1に接続されている。副ビット線ＳＢ4のメモ
リセルＭ4n側の一端には２個のバンク選択用ＭＯＳＦＥ
Ｔ ＢＳＥ2、ＢＳＥ3が並列に接続され、それらのゲー
トはそれぞれバンク選択線ＢＥ2と接続されている。こ
れらの３個のバンク選択用ＭＯＳＦＥＴは主ビット線Ｍ
Ｂ２にも接続されている。
【００１９】図２は、図１の回路を拡散ビット線方式で
実施した場合の半導体基板表面のレイアウトパターンの
一例を示している。図７に示す従来の拡散ビット線方式
においては、すべてが同じ幅のバンク選択線ＢＯ1、Ｂ
Ｏ2、ＢＥ1及びＢＥ2が配線されているが、本実施例で
は、バンク選択線間の間隔は変えずにバンク選択線ＢＯ
1及びＢＥ2の幅を狭くし、他のバンク選択線ＢＯ2及び
ＢＥ1の幅を広くしている。
実施した場合の半導体基板表面のレイアウトパターンの
一例を示している。図７に示す従来の拡散ビット線方式
においては、すべてが同じ幅のバンク選択線ＢＯ1、Ｂ
Ｏ2、ＢＥ1及びＢＥ2が配線されているが、本実施例で
は、バンク選択線間の間隔は変えずにバンク選択線ＢＯ
1及びＢＥ2の幅を狭くし、他のバンク選択線ＢＯ2及び
ＢＥ1の幅を広くしている。
【００２０】また、幅を狭くしたバンク選択線ＢＯ1及
びＢＥ2に接続するバンク選択用ＭＯＳＦＥＴが形成さ
れる部位に、２個のＭＯＳＦＥＴを並列に形成してい
る。このような構成にすることにより、面積を変えない
で、バンク選択線ＢＯ2及びＢＥ1に接続されるバンク選
択用ＭＯＳＦＥＴのチャネル幅を広げること、あるいは
バンク選択線ＢＯ1及びＢＥ2に接続されるバンク選択用
ＭＯＳＦＥＴを２個並列に形成することが可能となる。
びＢＥ2に接続するバンク選択用ＭＯＳＦＥＴが形成さ
れる部位に、２個のＭＯＳＦＥＴを並列に形成してい
る。このような構成にすることにより、面積を変えない
で、バンク選択線ＢＯ2及びＢＥ1に接続されるバンク選
択用ＭＯＳＦＥＴのチャネル幅を広げること、あるいは
バンク選択線ＢＯ1及びＢＥ2に接続されるバンク選択用
ＭＯＳＦＥＴを２個並列に形成することが可能となる。
【００２１】このような構成のＲＯＭにおいて、メモリ
セルＭ11から情報を読み出す場合を考える。この場合に
は、バンク選択線ＢＯ1及びＢＥ1をハイ、他のバンク選
択線ＢＯ2及びＢＥ2をロー、ワード線ＷＬ1をハイとす
る。また、主ビット線ＭＢ2に接続されたトランジスタ
Ｑ2の制御信号ＶＧ１をハイとすることにより、主ビッ
ト線ＭＢ2をＧＮＤに接続する。
セルＭ11から情報を読み出す場合を考える。この場合に
は、バンク選択線ＢＯ1及びＢＥ1をハイ、他のバンク選
択線ＢＯ2及びＢＥ2をロー、ワード線ＷＬ1をハイとす
る。また、主ビット線ＭＢ2に接続されたトランジスタ
Ｑ2の制御信号ＶＧ１をハイとすることにより、主ビッ
ト線ＭＢ2をＧＮＤに接続する。
【００２２】図３は、本実施例のＲＯＭに於ける読み出
し時の電流の流れを模式的に示している。図３に示され
るように、メモリセルＭ11から情報を読み出す放電電流
は、主ビット線ＭＢ1→バンク選択用のＭＯＳＦＥＴ Ｂ
ＳＯ1及びＢＳＯ2→副ビット線ＳＢ1→メモリセルＭ11
→副ビット線ＳＢ2→バンク選択用ＭＯＳＦＥＴ ＢＳＥ
1→主ビット線ＭＢ2という経路を通って流れる。この経
路では、バンク選択線ＢＯ1に対しては、バンク選択用
ＭＯＳＦＥＴを２個並列に接続し、バンク選択線ＢＥ1
に対しては、従来例よりもチャネル幅を広くしたＭＯＳ
ＦＥＴを１個接続している。このため、従来の階層ビッ
ト線方式に比べて、放電電流を大きくすることができ
る。その結果、チップサイズを増大させることなく放電
電流を大きくすることができ、読み出し動作の高速化が
可能となる。
し時の電流の流れを模式的に示している。図３に示され
るように、メモリセルＭ11から情報を読み出す放電電流
は、主ビット線ＭＢ1→バンク選択用のＭＯＳＦＥＴ Ｂ
ＳＯ1及びＢＳＯ2→副ビット線ＳＢ1→メモリセルＭ11
→副ビット線ＳＢ2→バンク選択用ＭＯＳＦＥＴ ＢＳＥ
1→主ビット線ＭＢ2という経路を通って流れる。この経
路では、バンク選択線ＢＯ1に対しては、バンク選択用
ＭＯＳＦＥＴを２個並列に接続し、バンク選択線ＢＥ1
に対しては、従来例よりもチャネル幅を広くしたＭＯＳ
ＦＥＴを１個接続している。このため、従来の階層ビッ
ト線方式に比べて、放電電流を大きくすることができ
る。その結果、チップサイズを増大させることなく放電
電流を大きくすることができ、読み出し動作の高速化が
可能となる。
【００２３】なお、上記実施例ではマスクＲＯＭを例と
して挙げたが、本発明は、消去可能プログラマブルＲＯ
Ｍ（ＥＰＲＯＭ）、及び電気的消去可能プログラマブル
ＲＯＭ（Ｅ2ＰＲＯＭ）などにも適用して、本実施例の
効果との同様の効果を得ることができる。すなわち、本
発明は、複数のメモリセルがマトリクス状に配置されて
いるあらゆる半導体読み出し専用メモリに適用すること
が可能である。
して挙げたが、本発明は、消去可能プログラマブルＲＯ
Ｍ（ＥＰＲＯＭ）、及び電気的消去可能プログラマブル
ＲＯＭ（Ｅ2ＰＲＯＭ）などにも適用して、本実施例の
効果との同様の効果を得ることができる。すなわち、本
発明は、複数のメモリセルがマトリクス状に配置されて
いるあらゆる半導体読み出し専用メモリに適用すること
が可能である。
【００２４】
【発明の効果】以上に説明した通り、本発明によれば、
チップサイズを増大することなく、バンク選択用ＭＯＳ
ＦＥＴの駆動電流を大幅に向上することができる。これ
により大きな読み出し電流を得られるため、読み出し動
作の高速化を図ることができるとともに、広い動作マー
ジンを確保できるため、安定した読み出し動作が保証さ
れる。
チップサイズを増大することなく、バンク選択用ＭＯＳ
ＦＥＴの駆動電流を大幅に向上することができる。これ
により大きな読み出し電流を得られるため、読み出し動
作の高速化を図ることができるとともに、広い動作マー
ジンを確保できるため、安定した読み出し動作が保証さ
れる。
【図１】本発明の一実施例であるＲＯＭの一部を示す回
路図である。
路図である。
【図２】その実施例を拡散ビット線方式で実施した場合
の半導体基板表面のパターン図である。
の半導体基板表面のパターン図である。
【図３】その実施例に於いてメモリセルから情報を読み
出す際の放電電流の流れを模式的に示す回路図である。
出す際の放電電流の流れを模式的に示す回路図である。
【図４】従来方式においてメモリセルから情報を読み出
す際の放電電流の流れを模式的に示す回路図である。
す際の放電電流の流れを模式的に示す回路図である。
【図５】従来の横型ＲＯＭの回路図である。
【図６】従来の階層ビット線方式のＲＯＭの一部を示す
回路図である。
回路図である。
【図７】図６の従来のＲＯＭを拡散ビット線方式で実施
した場合の半導体基板表面のパターン図である。
した場合の半導体基板表面のパターン図である。
Ｍij メモリセル（ＭＯＳＦＥＴ） ＭＢi 主ビット線 ＳＢi 副ビット線 ＢＯ1 バンク選択線 ＢＥ1 バンク選択線
Claims (1)
- 【請求項１】複数の平行に配線されたワード線を有する
半導体読み出し専用メモリであって、 該半導体読み出し専用メモリは複数のユニットから形成
される部分を有し、該複数のユニットの各々は、 該ワード線に交差して配線された第１の主ビット線及び
第２の主ビット線と、 該第１及び第２の主ビット線に平行に配線され、それぞ
れ第１の端、第２の端を有している第１の副ビット線、
第２の副ビット線、第３の副ビット線及び第４の副ビッ
ト線と、 隣り合う２本の該副ビット線の間に並列に接続された複
数のメモリセルからなる４つのメモリセル列と、 該４つのメモリセル列から任意のメモリセル列を選択す
るための複数のバンク選択用スイッチと、を備えてお
り、 該第１の主ビット線には、該第１の副ビット線及び該第
３の副ビット線の該第１の端が接続され、該第２の主ビ
ット線には、該第２の副ビット線及び該第４の副ビット
線の該第２の端が接続されており、 該第１の主ビット線と該第１の副ビット線との間及び該
第２の主ビット線と該第４の副ビット線との間には、そ
れぞれ、２個のバンク選択用スイッチが並列に設けら
れ、 該第１の主ビット線と該第３の副ビット線との間及び該
第２の主ビット線と該第２の副ビット線との間には、そ
れぞれ、１個のバンク選択用スイッチが設けられた半導
体読み出し専用メモリ。
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