JP2624569B2 - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
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- JP2624569B2 JP2624569B2 JP2285594A JP28559490A JP2624569B2 JP 2624569 B2 JP2624569 B2 JP 2624569B2 JP 2285594 A JP2285594 A JP 2285594A JP 28559490 A JP28559490 A JP 28559490A JP 2624569 B2 JP2624569 B2 JP 2624569B2
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- banks
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Description
この発明は半導体記憶装置に関し、より詳しくは、読
み出し電流の増大により、高速かつ安定動作を可能とす
るようにした半導体記憶装置に関する。
み出し電流の増大により、高速かつ安定動作を可能とす
るようにした半導体記憶装置に関する。
従来、ROM（読み出し専用メモリ）のうち基本的なも
の（以下「一般方式のROM」という。）は第５図に示す
ような等価回路となっている。このROMは、MOSFETから
なるメモリセルＭを行列状に配置して、各メモリセルＭ
のゲートを行方向に延びるワード線WL2,WL2,…,WLMに接
続すると共に、ソースS,ドレインｄを列方向に延びるビ
ット線B1,B2,B3,…,Bi,Bi＋１に接続している。なお、
チップ面積を縮小できるように、隣接するメモリセルの
ソースS,ドレインｄを拡散層からなる１本のビット線に
接続している。例えば第５図中に矢印で示すメモリセル
Ｍを読み出す場合、ワード線WL1を高レベル，ビット線B
1を接地レベルとし、ビット線B2を図示しないセンスア
ンプに導通する。そして、メモリセルＭのオンまたはオ
フの状態に応じてデータ（１または０）を読み出すよう
にしている。しかしながら、このROMは、メモリセルア
レイ内でのメモリセルＭの位置によってビット線の拡散
抵抗が大きく異なるため、読み出し時に放電電流がばら
つき、全体として読み出し動作が遅くなる。また、列方
向に並ぶメモリセルの接合容量がすべてそのままビット
線の寄生容量となるため、大容量化が進んでビット線に
接続されるメモリセル数が増加するのに伴って、当然な
がら読み出し動作が遅くなってくる。 そこで、最近になって第６図に示すように、メモリセ
ルアレイを複数のバンクに区画してビット線の寄生容量
を低減させたROM（以下「バンク方式のROM」という）が
提案されている。このROMは、メモリセルアレイの各列
を列方向に区画して図中に破線で示すバンクBm,2i−1;B
m＋1,2i−1;…およびBm,2i;Bm＋1,2i;…を構成してい
る。行方向に並ぶ各バンクBm,2i−1;Bm,2i;…の間に拡
散層からなる副ビット線SBm,2i−2;SBm,2i−1;SBm,2i;
…を設けて、第５図に示した一般方式のROMのビット線
と同様に、各副ビット線をバンク内のメモリセルＭに接
続している。さらにこの副ビット線SBm,2i−2;SBm,2i−
1;SBm,2i;…をバンク選択用MOSFET（トランスファゲー
トトランジスタ）QOm,2i−2;QOm,2i−1;QOm,2i;…を介
して列方向に延びる主ビット線MBi−1,MBi,…に接続し
ている。主ビット線は低抵抗の金属層で構成し、１本の
主ビット線に副ビット線２本をまとめて接続している。
例えば奇バンクBm,2i−１に属する１番目のメモリセル
Ｍを選択する場合、主ビット線MBi−１を接地し、主ビ
ット線MBiをセンスアンプに導通する。さらに、バンクB
m,2i−１を選択することを表わすバンク選択信号BOmを
高レベルにしてバンク選択用MOSFET QOm,2i−2;QOm,2i
−１をオンさせて、副ビット線SBm,2i−2;SBm,2i−１を
それぞれ主ビット線MBi−1,MBiに導通する。そして、ワ
ード線WL1を高レベルにして上記メモリセルＭのデータ
を読み出す。このように、ビット線を副ビット線と主ビ
ット線との２層で構成して、拡散層（副ビット線）の経
路を列方向に分割して、ビット線の配線抵抗を低減して
いる。これにより、放電電流を大きくして読み出し動作
の高速化を図っている。また、各列のメモリセルＭの接
合容量を列方向に区分した状態で動作することにより、
ビット線の寄生容量を減少させて記憶容量を容易に増大
できるようにしている。
の（以下「一般方式のROM」という。）は第５図に示す
ような等価回路となっている。このROMは、MOSFETから
なるメモリセルＭを行列状に配置して、各メモリセルＭ
のゲートを行方向に延びるワード線WL2,WL2,…,WLMに接
続すると共に、ソースS,ドレインｄを列方向に延びるビ
ット線B1,B2,B3,…,Bi,Bi＋１に接続している。なお、
チップ面積を縮小できるように、隣接するメモリセルの
ソースS,ドレインｄを拡散層からなる１本のビット線に
接続している。例えば第５図中に矢印で示すメモリセル
Ｍを読み出す場合、ワード線WL1を高レベル，ビット線B
1を接地レベルとし、ビット線B2を図示しないセンスア
ンプに導通する。そして、メモリセルＭのオンまたはオ
フの状態に応じてデータ（１または０）を読み出すよう
にしている。しかしながら、このROMは、メモリセルア
レイ内でのメモリセルＭの位置によってビット線の拡散
抵抗が大きく異なるため、読み出し時に放電電流がばら
つき、全体として読み出し動作が遅くなる。また、列方
向に並ぶメモリセルの接合容量がすべてそのままビット
線の寄生容量となるため、大容量化が進んでビット線に
接続されるメモリセル数が増加するのに伴って、当然な
がら読み出し動作が遅くなってくる。 そこで、最近になって第６図に示すように、メモリセ
ルアレイを複数のバンクに区画してビット線の寄生容量
を低減させたROM（以下「バンク方式のROM」という）が
提案されている。このROMは、メモリセルアレイの各列
を列方向に区画して図中に破線で示すバンクBm,2i−1;B
m＋1,2i−1;…およびBm,2i;Bm＋1,2i;…を構成してい
る。行方向に並ぶ各バンクBm,2i−1;Bm,2i;…の間に拡
散層からなる副ビット線SBm,2i−2;SBm,2i−1;SBm,2i;
…を設けて、第５図に示した一般方式のROMのビット線
と同様に、各副ビット線をバンク内のメモリセルＭに接
続している。さらにこの副ビット線SBm,2i−2;SBm,2i−
1;SBm,2i;…をバンク選択用MOSFET（トランスファゲー
トトランジスタ）QOm,2i−2;QOm,2i−1;QOm,2i;…を介
して列方向に延びる主ビット線MBi−1,MBi,…に接続し
ている。主ビット線は低抵抗の金属層で構成し、１本の
主ビット線に副ビット線２本をまとめて接続している。
例えば奇バンクBm,2i−１に属する１番目のメモリセル
Ｍを選択する場合、主ビット線MBi−１を接地し、主ビ
ット線MBiをセンスアンプに導通する。さらに、バンクB
m,2i−１を選択することを表わすバンク選択信号BOmを
高レベルにしてバンク選択用MOSFET QOm,2i−2;QOm,2i
−１をオンさせて、副ビット線SBm,2i−2;SBm,2i−１を
それぞれ主ビット線MBi−1,MBiに導通する。そして、ワ
ード線WL1を高レベルにして上記メモリセルＭのデータ
を読み出す。このように、ビット線を副ビット線と主ビ
ット線との２層で構成して、拡散層（副ビット線）の経
路を列方向に分割して、ビット線の配線抵抗を低減して
いる。これにより、放電電流を大きくして読み出し動作
の高速化を図っている。また、各列のメモリセルＭの接
合容量を列方向に区分した状態で動作することにより、
ビット線の寄生容量を減少させて記憶容量を容易に増大
できるようにしている。
しかしながら、従来のバンク方式のROMでは、例えば
第４図に示すように、メモリセルＭに加えて２つのバン
ク選択用MOSFET QOm,2i−２およびQOm,2i−１を通し
て、すなわち３つのMOSFETを通して読み出しが行われ
る。このため、一般方式のROM（放電経路にメモリセルM
1つだけが存在する）に比べてトランジスタのオン抵抗
が大きくなり、ビット線の拡散抵抗（抵抗r1）を小さく
できるにもかかわらず全体としての抵抗が大きくなっ
て、読み出し時の放電電流がむしろ小さくなってしま
う。このため、読み出し動作の高速化を目的を十分に果
たせないという問題がある。 そこで、この発明の目的は、記憶容量を容易に増大で
きるようにバンク方式を採用した上、読み出し時にビッ
ト線を通る放電電流を大きくでき、高速かつ安定に動作
することができる読出し専用メモリを提供することにあ
る。
第４図に示すように、メモリセルＭに加えて２つのバン
ク選択用MOSFET QOm,2i−２およびQOm,2i−１を通し
て、すなわち３つのMOSFETを通して読み出しが行われ
る。このため、一般方式のROM（放電経路にメモリセルM
1つだけが存在する）に比べてトランジスタのオン抵抗
が大きくなり、ビット線の拡散抵抗（抵抗r1）を小さく
できるにもかかわらず全体としての抵抗が大きくなっ
て、読み出し時の放電電流がむしろ小さくなってしま
う。このため、読み出し動作の高速化を目的を十分に果
たせないという問題がある。 そこで、この発明の目的は、記憶容量を容易に増大で
きるようにバンク方式を採用した上、読み出し時にビッ
ト線を通る放電電流を大きくでき、高速かつ安定に動作
することができる読出し専用メモリを提供することにあ
る。
上記目的を達成するために、この発明の読出し専用メ
モリは、行列状のメモリセルアレイの各列を列方向に区
画して構成された複数のバンクと、行方向に並ぶ上記バ
ンク間にそれぞれ設けられ、両側のバンク内の各メモリ
トランジスタに接続された副ビット線と、上記メモリセ
ルアレイの２列ごとに列の間に設けられ、列方向に延び
る主ビット線とを備え、行方向に隣り合う２つのバンク
の組につながる３本の副ビット線のうち中央の副ビット
線の一端を第１の選択用トランジスタを介してこの組の
一方の側を通る主ビット線に接続する一方、上記中央の
副ビット線の他端を第２の選択用トランジスタを介して
この組の他方の側を通る主ビット線に接続すると共に、
上記３本の副ビット線のうち両側の副ビット線をそれぞ
れ上記バンクの組の両側の主ビット線に１本ずつ直接に
接続して、このメモリセルアレイの特定のメモリトラン
ジスタを選択する際に、上記特定のメモリトランジスタ
が上記バンクの組のうち上記一方の側のバンクに属する
とき上記第１の選択用トランジスタをオフ，第２の選択
用トランジスタをオンする一方、上記特定のメモリトラ
ンジスタが上記他方の側のバンクに属するとき上記第１
の選択用トランジスタをオン，第２の選択用トランジス
タをオフするようにしたことを特徴としている。
モリは、行列状のメモリセルアレイの各列を列方向に区
画して構成された複数のバンクと、行方向に並ぶ上記バ
ンク間にそれぞれ設けられ、両側のバンク内の各メモリ
トランジスタに接続された副ビット線と、上記メモリセ
ルアレイの２列ごとに列の間に設けられ、列方向に延び
る主ビット線とを備え、行方向に隣り合う２つのバンク
の組につながる３本の副ビット線のうち中央の副ビット
線の一端を第１の選択用トランジスタを介してこの組の
一方の側を通る主ビット線に接続する一方、上記中央の
副ビット線の他端を第２の選択用トランジスタを介して
この組の他方の側を通る主ビット線に接続すると共に、
上記３本の副ビット線のうち両側の副ビット線をそれぞ
れ上記バンクの組の両側の主ビット線に１本ずつ直接に
接続して、このメモリセルアレイの特定のメモリトラン
ジスタを選択する際に、上記特定のメモリトランジスタ
が上記バンクの組のうち上記一方の側のバンクに属する
とき上記第１の選択用トランジスタをオフ，第２の選択
用トランジスタをオンする一方、上記特定のメモリトラ
ンジスタが上記他方の側のバンクに属するとき上記第１
の選択用トランジスタをオン，第２の選択用トランジス
タをオフするようにしたことを特徴としている。
読み出されるメモリトランジスタが２つのバンクの組
のうち一方の側のバンクに属する場合、第１の選択用ト
ランジスタがオフ，第２の選択用トランジスタがオンさ
れる。これにより、このバンクの組の他方の側の主ビッ
オ線からオン状態の第２の選択用トランジスタ，中央の
副ビット線，上記メモリトランジスタ，上記一方の側の
副ビット線を順に通り、上記一方の側の主ビット線に至
る放電経路が形成される。逆に、読み出されるメモリト
ランジスタが上記バンクの組のうち上記他方の側のバン
クに属する場合は、第１の選択用トランジスタがオン，
第２の選択用トランジスタがオフされる。これにより、
上記他方の側の主ビット線から上記他方の側の副ビット
線，上記メモリトランジスタ，中央の副ビット線，オン
状態の第１の選択用トランジス，上記一方の側の副ビッ
ト線を順に通り、上記一方の側の主ビット線に至る放電
経路が形成される。いずれの場合も、放電経路に存在す
るトランジスタは、読み出されるメモリトランジスタと
第１または第２の選択用トランジスタとの２つだけとな
る。したがって、従来のバンク方式のROMに比して、読
み出し時の放電電流が大きくなって高速に読み出しが行
われる。また、読み出し時の放電電流が大きくなること
により、S/N比が大きくなる。したがって、広い動作マ
ージンで安定に動作する。 なお、バンク方式を採用しているので、既に述べたよ
うに、従来の一般方式のROMに比してビット線の寄生容
量が減少して、記憶容量を容易に増大できる。
のうち一方の側のバンクに属する場合、第１の選択用ト
ランジスタがオフ，第２の選択用トランジスタがオンさ
れる。これにより、このバンクの組の他方の側の主ビッ
オ線からオン状態の第２の選択用トランジスタ，中央の
副ビット線，上記メモリトランジスタ，上記一方の側の
副ビット線を順に通り、上記一方の側の主ビット線に至
る放電経路が形成される。逆に、読み出されるメモリト
ランジスタが上記バンクの組のうち上記他方の側のバン
クに属する場合は、第１の選択用トランジスタがオン，
第２の選択用トランジスタがオフされる。これにより、
上記他方の側の主ビット線から上記他方の側の副ビット
線，上記メモリトランジスタ，中央の副ビット線，オン
状態の第１の選択用トランジス，上記一方の側の副ビッ
ト線を順に通り、上記一方の側の主ビット線に至る放電
経路が形成される。いずれの場合も、放電経路に存在す
るトランジスタは、読み出されるメモリトランジスタと
第１または第２の選択用トランジスタとの２つだけとな
る。したがって、従来のバンク方式のROMに比して、読
み出し時の放電電流が大きくなって高速に読み出しが行
われる。また、読み出し時の放電電流が大きくなること
により、S/N比が大きくなる。したがって、広い動作マ
ージンで安定に動作する。 なお、バンク方式を採用しているので、既に述べたよ
うに、従来の一般方式のROMに比してビット線の寄生容
量が減少して、記憶容量を容易に増大できる。
以下、この発明の半導体記憶装置を実施例により詳細
に説明する。 第１図，第２図はそれぞれこの発明の一実施例のマス
クROMの等価回路，パターンレイアウトを示している。
第１図に示すように、このROMは、従来のバンク方式のR
OMと同様に記憶容量を容易に増大できるように、行列状
のメモリセルアレイの各列を列方向に区画して、破線で
示す行方向に並ぶバンクBm,2i−1;Bm,2i;Bm,2i＋1;…を
構成している。なお、記号Bm,iはこのバンクＢがｍ段
目,i列目に位置することを表わしており、行方向，列方
向には上記バンクの他に図示しない複数のバンクが並ん
でいる。奇バンクと偶バンク、例えばバンクBm,2i−１
とバンクBm,2iとでバンクの組を構成している。また、
行方向に並ぶ各バンクの間には、副ビット線SBm,2i−2;
SBm,2i−1;SBm,2i;SBm,2i＋1;…を設けて、各副ビット
線を両側のバンクＢ内の各メモリセル（MOSFETからな
り、ワード線WL1,…WLnによって選択される）Ｍに接続
している。さらに、上記メモリセルアレイの２列ごとに
列方向に延びる主ビット線MBi−1;MBi;…を設けてい
る。この主ビット線MBi−1;MBiは、図においてそれぞれ
行方向に並ぶバンクBm,2i−1;Bm,2iの組の左側，右側を
通っている。さらに、バンクBm,2i−1;Bm,2iの組につな
がる３本の副ビット線のうち中央の副ビット線SBm,2i−
１の下端をバンク選択用MOSFET QEm,iを介してノードX
Em,i−１において左側の主ビット線MBi−１に接続する
一方、上記副ビット線SBm,2i−１の上端をバンク選択用
MOSFET QOm,iを介してノードXOm,iにおいて右側の主ビ
ット線MBiに接続している。バンク選択用MOSFET QEm,
i;QOm,iはそれぞれバンク選択線BEm,BOmによって活性化
される。また、このバンクBm,2i−1;Bm,2iの組の左側の
副ビット線SBm,2i−２の上端，下端をそれぞれノードXO
m,i−1;XEm,i−１において左側の主ビット線MBi−１に
接続し、右側の副ビット線SBm,2iの上端，下端をそれぞ
れノードXOm,i;XEm,iにおいて右側の主ビット線MBiに接
続している。なお、他のバンクの組につながる各３本の
副ビット線も各組の両側の主ビット線に同様に接続して
いる。 第２図に示すように、このROMは等価回路を忠実にレ
イアウドしたパターンで構成する。副ビット線SBとノー
ドXO,XEは拡散層、ワード線WLとバンク選択線BO,BEはポ
リシリコン層、主ビット線MBは金属層をそれぞれ用いて
形成する。各メモリセルＭは、行方向に隣り合う副ビッ
ト線SBの間で、ワード線WLの下に形成する。バンク選択
用MOSFET QO,QEは、それぞれノードOX,OEの拡散部分を
副ビット線SBの上端，下端との間に形成する。また、各
ノードXO,XE上にはコンタクト穴Ｃを設けて拡散層と金
属層（主ビット線MB）とを接続している。 このROMは次のようにしてデータの読み出しを行う。
まず、第１図に示した奇バンクBm,2i−１に属するメモ
リセルＭのデーナを読み出すものとする。この場合、バ
ンク選択線BOmを活性化する一方、バンク選択線BEmを非
活性化してバンク選択用MOSFET QOm,iをオン，バンク
選択用MOSFET QEmをオフする。そして、上記メモリセ
ルＭにつながるワード線WLj（ｊ＝1,…,n）を活性化す
る。これにより、第３図中に矢印で示すように、主ビッ
ト線MBiからノードXOm,iを経て、オン状態のバンク選択
用MOSFET QOm,i,副ビット線SBm,2i−1,上記メモリセル
Ｍを順に通り、さらに副ビット線SBm,2i−２の途中から
上端側，下端側へ分岐してそれぞれノードXOm,i−1,ノ
ードXEm,i−１を経て主ビット線MBi−１に至る放電経路
を形成する。次に、第１図に示した偶バンクBm,1iに属
するメモリセルＭのデータを読み出す場合、バンク選択
線BOmを非活性化する一方、バンク選択線BEmを活性化し
てバンク選択用MOSFET QOm,iをオフ，バンク選択用MOS
FET QEm,iをオンする。これにより、主ビット線MBiか
らノードXOm,とノードXEm,iとを経てそれぞれ副ビット
線SBm,2iの上端側，下端側に流入し、この副ビット線SB
m,2iの途中で合流して上記メモリセルＭを通り、さらに
副ビットSBm,2i−1,オン状態のバンク選択用MOSFET QE
m,i,ノードXEm,i−１を通って主ビット線MBi−１に到る
放電経路を形成する。このように放電経路を形成する場
合、例えば第３図に示したように奇バンクBm,2i−１に
属するメモリセルを特定するときは、放電経路に存在す
るトランジスタをメモリセルＭとバンク選択用MOSFET
QOm,iとの２つだけにすることができる。しかも、副ビ
ット線SBm,2i−１の経路を２系統にでき、従来のバンク
方式のROMに比して拡散抵抗を低減することができる
（合成抵抗r1,r2/（r1＋r2）＜r1）。同様に、偶バンク
Bm,2iに属するメモリセルを特定するときは、放電経路
に存在するトランジスタをメモリセルＭとバンク選択用
MOSFET QEm,iとの２つだけにすることができ、しかも
副ビット線SBm,2iの経路を２系統にできる。したがっ
て、メモリセルＭが奇バンクBm,2i−1,偶バンクBm,2iの
いずれに属する場合も、従来のバンク方式のROM（放電
経路に３つのトランジスタが存在する）に比して読み出
し時の放電電流を大きくできる。したがって、データの
読み出しを高速に行うことができる。また、読み出し時
の放電電流が大きくなってS/N比が大きくなる結果、動
作マージンが広くなり、安定に動作することができる。 なお、この実施例はマスクROMについて述べたが、当
然ながらこれらに限られるものではなく、この発明はEP
（イレイザブル・プログラマブル）ROM,E2P（エレクト
リカリ・イレイザブル・プログラマブル）ROMなど行列
状のメモリセルアレイを有するあらゆるROMに適用する
ことができる。
に説明する。 第１図，第２図はそれぞれこの発明の一実施例のマス
クROMの等価回路，パターンレイアウトを示している。
第１図に示すように、このROMは、従来のバンク方式のR
OMと同様に記憶容量を容易に増大できるように、行列状
のメモリセルアレイの各列を列方向に区画して、破線で
示す行方向に並ぶバンクBm,2i−1;Bm,2i;Bm,2i＋1;…を
構成している。なお、記号Bm,iはこのバンクＢがｍ段
目,i列目に位置することを表わしており、行方向，列方
向には上記バンクの他に図示しない複数のバンクが並ん
でいる。奇バンクと偶バンク、例えばバンクBm,2i−１
とバンクBm,2iとでバンクの組を構成している。また、
行方向に並ぶ各バンクの間には、副ビット線SBm,2i−2;
SBm,2i−1;SBm,2i;SBm,2i＋1;…を設けて、各副ビット
線を両側のバンクＢ内の各メモリセル（MOSFETからな
り、ワード線WL1,…WLnによって選択される）Ｍに接続
している。さらに、上記メモリセルアレイの２列ごとに
列方向に延びる主ビット線MBi−1;MBi;…を設けてい
る。この主ビット線MBi−1;MBiは、図においてそれぞれ
行方向に並ぶバンクBm,2i−1;Bm,2iの組の左側，右側を
通っている。さらに、バンクBm,2i−1;Bm,2iの組につな
がる３本の副ビット線のうち中央の副ビット線SBm,2i−
１の下端をバンク選択用MOSFET QEm,iを介してノードX
Em,i−１において左側の主ビット線MBi−１に接続する
一方、上記副ビット線SBm,2i−１の上端をバンク選択用
MOSFET QOm,iを介してノードXOm,iにおいて右側の主ビ
ット線MBiに接続している。バンク選択用MOSFET QEm,
i;QOm,iはそれぞれバンク選択線BEm,BOmによって活性化
される。また、このバンクBm,2i−1;Bm,2iの組の左側の
副ビット線SBm,2i−２の上端，下端をそれぞれノードXO
m,i−1;XEm,i−１において左側の主ビット線MBi−１に
接続し、右側の副ビット線SBm,2iの上端，下端をそれぞ
れノードXOm,i;XEm,iにおいて右側の主ビット線MBiに接
続している。なお、他のバンクの組につながる各３本の
副ビット線も各組の両側の主ビット線に同様に接続して
いる。 第２図に示すように、このROMは等価回路を忠実にレ
イアウドしたパターンで構成する。副ビット線SBとノー
ドXO,XEは拡散層、ワード線WLとバンク選択線BO,BEはポ
リシリコン層、主ビット線MBは金属層をそれぞれ用いて
形成する。各メモリセルＭは、行方向に隣り合う副ビッ
ト線SBの間で、ワード線WLの下に形成する。バンク選択
用MOSFET QO,QEは、それぞれノードOX,OEの拡散部分を
副ビット線SBの上端，下端との間に形成する。また、各
ノードXO,XE上にはコンタクト穴Ｃを設けて拡散層と金
属層（主ビット線MB）とを接続している。 このROMは次のようにしてデータの読み出しを行う。
まず、第１図に示した奇バンクBm,2i−１に属するメモ
リセルＭのデーナを読み出すものとする。この場合、バ
ンク選択線BOmを活性化する一方、バンク選択線BEmを非
活性化してバンク選択用MOSFET QOm,iをオン，バンク
選択用MOSFET QEmをオフする。そして、上記メモリセ
ルＭにつながるワード線WLj（ｊ＝1,…,n）を活性化す
る。これにより、第３図中に矢印で示すように、主ビッ
ト線MBiからノードXOm,iを経て、オン状態のバンク選択
用MOSFET QOm,i,副ビット線SBm,2i−1,上記メモリセル
Ｍを順に通り、さらに副ビット線SBm,2i−２の途中から
上端側，下端側へ分岐してそれぞれノードXOm,i−1,ノ
ードXEm,i−１を経て主ビット線MBi−１に至る放電経路
を形成する。次に、第１図に示した偶バンクBm,1iに属
するメモリセルＭのデータを読み出す場合、バンク選択
線BOmを非活性化する一方、バンク選択線BEmを活性化し
てバンク選択用MOSFET QOm,iをオフ，バンク選択用MOS
FET QEm,iをオンする。これにより、主ビット線MBiか
らノードXOm,とノードXEm,iとを経てそれぞれ副ビット
線SBm,2iの上端側，下端側に流入し、この副ビット線SB
m,2iの途中で合流して上記メモリセルＭを通り、さらに
副ビットSBm,2i−1,オン状態のバンク選択用MOSFET QE
m,i,ノードXEm,i−１を通って主ビット線MBi−１に到る
放電経路を形成する。このように放電経路を形成する場
合、例えば第３図に示したように奇バンクBm,2i−１に
属するメモリセルを特定するときは、放電経路に存在す
るトランジスタをメモリセルＭとバンク選択用MOSFET
QOm,iとの２つだけにすることができる。しかも、副ビ
ット線SBm,2i−１の経路を２系統にでき、従来のバンク
方式のROMに比して拡散抵抗を低減することができる
（合成抵抗r1,r2/（r1＋r2）＜r1）。同様に、偶バンク
Bm,2iに属するメモリセルを特定するときは、放電経路
に存在するトランジスタをメモリセルＭとバンク選択用
MOSFET QEm,iとの２つだけにすることができ、しかも
副ビット線SBm,2iの経路を２系統にできる。したがっ
て、メモリセルＭが奇バンクBm,2i−1,偶バンクBm,2iの
いずれに属する場合も、従来のバンク方式のROM（放電
経路に３つのトランジスタが存在する）に比して読み出
し時の放電電流を大きくできる。したがって、データの
読み出しを高速に行うことができる。また、読み出し時
の放電電流が大きくなってS/N比が大きくなる結果、動
作マージンが広くなり、安定に動作することができる。 なお、この実施例はマスクROMについて述べたが、当
然ながらこれらに限られるものではなく、この発明はEP
（イレイザブル・プログラマブル）ROM,E2P（エレクト
リカリ・イレイザブル・プログラマブル）ROMなど行列
状のメモリセルアレイを有するあらゆるROMに適用する
ことができる。
以上より明らかなように、この発明の読み出し専用メ
モリは、行列状のメモリセルアレイの各列を列方向に区
画して構成された複数のバンクと、行方向に並ぶ上記バ
ンク間にそれぞれ設けられ、両側のバンク内の各メモリ
トランジスタに接続された副ビット線と、上記メモリセ
ルアレイの２列ごとに列の間に設けられ、列方向に延び
る主ビット線とを備え、行方向に隣り合う２つのバンク
の組につながる３本の副ビット線のうち中央の副ビット
線の一端を第１の選択用トランジスタを介してこの組の
一方の側を通る主ビット線に接続する一方、上記中央の
副ビット線の他端を第２の選択用トランジスタを介して
この組の他方の側を通る主ビット線に接続すると共に、
上記３本の副ビット線のうち両側の副ビット線をそれぞ
れ上記バンクの組の両側の主ビット線に１本ずつ直接に
接続して、このメモリセルアレイの特定のメモリトラン
ジスタを選択する際に、上記特定のメモリトランジスタ
が上記バンクの組のうち上記一方の側のバンクに属する
とき上記第１の選択用トランジスタをオフ，第２の選択
用トランジスタをオンする一方、上記特定のメモリトラ
ンジスタが上記他方の側のバンクに属するとき上記第１
の選択用トランジスタをオン，第２の選択用トランジス
タをオフするようにしているので、記憶容量を容易に増
大できる上、読み出し時にビット線を通る放電電流を大
きくでき、したがって高速かつ安定に動作することがで
きる。
モリは、行列状のメモリセルアレイの各列を列方向に区
画して構成された複数のバンクと、行方向に並ぶ上記バ
ンク間にそれぞれ設けられ、両側のバンク内の各メモリ
トランジスタに接続された副ビット線と、上記メモリセ
ルアレイの２列ごとに列の間に設けられ、列方向に延び
る主ビット線とを備え、行方向に隣り合う２つのバンク
の組につながる３本の副ビット線のうち中央の副ビット
線の一端を第１の選択用トランジスタを介してこの組の
一方の側を通る主ビット線に接続する一方、上記中央の
副ビット線の他端を第２の選択用トランジスタを介して
この組の他方の側を通る主ビット線に接続すると共に、
上記３本の副ビット線のうち両側の副ビット線をそれぞ
れ上記バンクの組の両側の主ビット線に１本ずつ直接に
接続して、このメモリセルアレイの特定のメモリトラン
ジスタを選択する際に、上記特定のメモリトランジスタ
が上記バンクの組のうち上記一方の側のバンクに属する
とき上記第１の選択用トランジスタをオフ，第２の選択
用トランジスタをオンする一方、上記特定のメモリトラ
ンジスタが上記他方の側のバンクに属するとき上記第１
の選択用トランジスタをオン，第２の選択用トランジス
タをオフするようにしているので、記憶容量を容易に増
大できる上、読み出し時にビット線を通る放電電流を大
きくでき、したがって高速かつ安定に動作することがで
きる。
第１図，第２図はそれぞれこの発明の一実施例のマスク
ROMの等価回路，パターンレイアウトを示す図、第３
図，第４図はそれぞれ上記マスクROM,従来のバンク方式
のROMの動作を説明する回路図、第５図，第６図はそれ
ぞれ従来の一般方式，バンク方式のROMの等価回路を示
す図である。 Ｂ……バンク、BE,BO……バンク選択線、Ｍ……メモリ
セル、MB……主ビット線、QE,QO……バンク選択用MOSFE
T、SB……副ビット線、WL……ワード線、XE,XO……ノー
ド。
ROMの等価回路，パターンレイアウトを示す図、第３
図，第４図はそれぞれ上記マスクROM,従来のバンク方式
のROMの動作を説明する回路図、第５図，第６図はそれ
ぞれ従来の一般方式，バンク方式のROMの等価回路を示
す図である。 Ｂ……バンク、BE,BO……バンク選択線、Ｍ……メモリ
セル、MB……主ビット線、QE,QO……バンク選択用MOSFE
T、SB……副ビット線、WL……ワード線、XE,XO……ノー
ド。
Claims (1)
- 【請求項１】行列状のメモリセルアレイの各列を列方向
に区画して構成された複数のバンクと、 行方向に並ぶ上記バンク間にそれぞれ設けられ、両側の
バンク内の各メモリトランジスタに接続された副ビット
線と、 上記メモリセルアレイの２列ごとに列の間に設けられ、
列方向に延びる主ビット線とを備え、 行方向に隣り合う２つのバンクの組につながる３本の副
ビット線のうち中央の副ビット線の一端を第１の選択用
トランジスタを介してこの組の一方の側を通る主ビット
線に接続する一方、上記中央の副ビット線の他端を第２
の選択用トランジスタを介してこの組の他方の側を通る
主ビット線に接続すると共に、 上記３本の副ビット線のうち両側の副ビット線をそれぞ
れ上記バンクの組の両側の主ビット線に１本ずつ直接に
接続して、 このメモリセルアレイの特定のメモリトランジスタを選
択する際に、上記特定のメモリトランジスタが上記バン
クの組のうち上記一方の側のバンクに属するとき上記第
１の選択用トランジスタをオフ，第２の選択用トランジ
スタをオンする一方、上記特定のメモリトランジスタが
上記他方の側のバンクに属するとき上記第１の選択用ト
ランジスタをオン，第２の選択用トランジスタをオフす
るようにしたことを特徴とする読出し専用メモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285594A JP2624569B2 (ja) | 1990-10-22 | 1990-10-22 | 読出し専用メモリ |
| DE69120020T DE69120020T2 (de) | 1990-10-22 | 1991-10-22 | Ein Festwertspeicher |
| KR1019910018586A KR950011966B1 (ko) | 1990-10-22 | 1991-10-22 | 판독전용메모리 |
| US07/781,630 US5280442A (en) | 1990-10-22 | 1991-10-22 | Read-only memory |
| EP91309738A EP0482880B1 (en) | 1990-10-22 | 1991-10-22 | A read-only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285594A JP2624569B2 (ja) | 1990-10-22 | 1990-10-22 | 読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04158572A JPH04158572A (ja) | 1992-06-01 |
| JP2624569B2 true JP2624569B2 (ja) | 1997-06-25 |
Family
ID=17693574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285594A Expired - Lifetime JP2624569B2 (ja) | 1990-10-22 | 1990-10-22 | 読出し専用メモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5280442A (ja) |
| EP (1) | EP0482880B1 (ja) |
| JP (1) | JP2624569B2 (ja) |
| KR (1) | KR950011966B1 (ja) |
| DE (1) | DE69120020T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2981346B2 (ja) * | 1992-08-31 | 1999-11-22 | シャープ株式会社 | 読み出し専用半導体記憶装置 |
| JP3695539B2 (ja) * | 1993-02-01 | 2005-09-14 | ナショナル・セミコンダクター・コーポレイション | 超高密度交互金属仮想接地ｒｏｍ、ならびにその読み出し方法及びその製造方法 |
| JPH07147095A (ja) * | 1993-03-31 | 1995-06-06 | Sony Corp | 半導体不揮発性記憶装置およびデコーダ回路 |
| TW241394B (en) * | 1994-05-26 | 1995-02-21 | Aplus Integrated Circuits Inc | Flat-cell ROM and decoder |
| KR0161403B1 (ko) * | 1995-03-31 | 1998-12-01 | 김광호 | 반도체 메모리장치 및 그 제조방법 |
| JP3230795B2 (ja) * | 1995-09-29 | 2001-11-19 | シャープ株式会社 | 読み出し専用半導体記憶装置 |
| JPH09162305A (ja) * | 1995-12-08 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR0172378B1 (ko) * | 1995-12-30 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리소자 |
| JP3380107B2 (ja) * | 1996-03-22 | 2003-02-24 | シャープ株式会社 | 半導体記憶装置 |
| CN1159576C (zh) * | 1999-05-10 | 2004-07-28 | 三星电子株式会社 | 制造磁共振成像系统用的主磁体总成的方法 |
| US6604107B1 (en) | 2000-04-24 | 2003-08-05 | Ebay Inc. | Generic attribute database system for storing items of different categories having shared attributes |
| US8050075B2 (en) * | 2007-11-07 | 2011-11-01 | Semiconductor Components Industries, Llc | Memory |
| US11545499B2 (en) | 2020-10-06 | 2023-01-03 | International Business Machines Corporation | Read-only memory with vertical transistors |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPH01184787A (ja) * | 1988-01-19 | 1989-07-24 | Toshiba Corp | 半導体メモリ |
| US5111428A (en) * | 1990-07-10 | 1992-05-05 | Silicon Integrated Systems Corp. | High density NOR type read only memory data cell and reference cell network |
-
1990
- 1990-10-22 JP JP2285594A patent/JP2624569B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-22 EP EP91309738A patent/EP0482880B1/en not_active Expired - Lifetime
- 1991-10-22 US US07/781,630 patent/US5280442A/en not_active Expired - Lifetime
- 1991-10-22 DE DE69120020T patent/DE69120020T2/de not_active Expired - Lifetime
- 1991-10-22 KR KR1019910018586A patent/KR950011966B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE69120020T2 (de) | 1996-11-28 |
| DE69120020D1 (de) | 1996-07-11 |
| EP0482880A2 (en) | 1992-04-29 |
| US5280442A (en) | 1994-01-18 |
| JPH04158572A (ja) | 1992-06-01 |
| EP0482880B1 (en) | 1996-06-05 |
| EP0482880A3 (en) | 1992-08-05 |
| KR920008772A (ko) | 1992-05-28 |
| KR950011966B1 (ko) | 1995-10-12 |
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