JP3582773B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体記憶装置に関するものであり、ビット線と仮想GND線を用いてメモリセルの読み出しを行うメモリアレイに関するものである。
【0002】
【従来の技術】
従来、MROM(Mask Read Only Memory)等で、ビット線と仮想GND線を用いてメモリセルの読み出しを行う方式がある。
【0003】
図6は、上述した方式による従来のMROMの概念図を示す図である。
【0004】
図6に示す従来のメモリアレイは、隣接するビット線と仮想GND線の間にMOSFET(以後、メモリアレイ上の2値の情報を記憶することができるMOSFETをメモリセルトランジスタと呼ぶ)が配置され、ビット線と仮想GND線に直交する形でメモリセルトランジスタのゲート電極に接続されるワード線が配置される。ひとつのワード線に複数個のメモリセルトランジスタが接続され、メモリセルの面積効率を上げている。
【0005】
このメモリセルトランジスタの閾値が高いトランジスタ(ゲート電極となるワード線からある電圧を加えてもON状態とならない、つまりOFF状態であるOFFトランジスタ)と閾値が低いトランジスタ(ゲート電極となるワード線からある電圧を加えるとON状態となるONトランジスタ)の2種類のトランジスタを製造段階で作製し、2値の情報を記憶させる。
【0006】
従来のメモリアレイにおける読み出し動作では、読み出すべきトランジスタに接続されるビット線が充電され、読み出すべきトランジスタに接続される仮想GND線がGNDにされる。そのような電位の状態で、ONトランジスタとOFFトランジスタの違いをセンス回路にて読み出し、トランジスタに記憶されている情報が判定される。
【0007】
一般に、これらのメモリアレイを高速に読み出す方式として、階層ビット線方式が知られている。この階層ビット線方式のメモリアレイは、主ビット線と副ビット線で構成され、この主ビット線と副ビット線を接続するバンクトランジスタと呼ばれるトランジスタが存在する。
【0008】
主ビット線は主に金属層にて配線され、副ビット線は主に拡散層にて配線される。この副ビット線の拡散層がそれぞれのメモリセルトランジスタのソース・ドレインを形成する。バンクトランジスタ内にあるワード線WL1からWLnをゲート電極とするメモリセル群をバンクといい、メモリセルの面積効率を上げるため、主ビット線にはバンク単位でバンクトランジスタを介して複数の副ビット線が接続されている。この主ビット線を介してのバンク単位でメモリセルをアクセスすることにより高速読み出しが可能となる。
【0009】
図7は、階層ビット線方式のメモリアレイ回路を示す図である。
【0010】
図7に示すように、バンクトランジスタBK1−1等はバンク選択線BKL1等にて選択される。主ビット線MB2等はバンクトランジスタBK1−1を通じて副ビット線SB4等に接続される。これらのメモリアレイの主ビット線は、読み出しブロックを選択するブロック選択回路、充電・GND選択回路、および充電・センス回路等に接続される。
【0011】
充電・GND選択回路や充電・センス回路は複数のブロック選択回路に接続される場合もある。
【0012】
以下に、図7に示すメモリアレイ回路の動作を説明する。
【0013】
メモリセルトランジスタM4から情報が読み出される場合を考える(トランジスタM4を選択トランジスタとする)。
【0014】
トランジスタM4のゲートに接続されているワード線WL0がHレベルにされ、その他のワード線(WLn)がLレベルにされる。トランジスタBK1−1をONトランジスタにするため、バンク線BKL1がHレベルにされ、トランジスタBK3−2をONトランジスタにするため、バンク線BKL3がHレベルにされ、バンク線BKL2およびバンク線BKL4がLレベルにされる。
【0015】
すると、トランジスタM4には(MB2)−(BK1−1)−(SB4)と(SB5)−(BK3−2)−(MB3)という電流経路ができる。トランジスタM4がONトランジスタの場合、線BSEL2がHレベルにされ、線VGSEL1がHレベルにされ、線BLOCKSEL1がHレベルにされ、線BSEL1がLレベルにされ、線VGSEL2がLレベルにされると、選択ビット線MB2が充電レベルにされ、選択仮想GND線MB3がGNDレベルにされ、(MB2)−(BK1−1)−(SB4)−(M4)−(SB5)−(BK3−2)−(MB3)という経路で電流が流れる。
【0016】
選択ビット線MB2からトランジスタTR1を介して接続されるセンス回路1にて、選択ビット線MB2の充電レベルの変化等で選択トランジスタM4がONトランジスタであることが判定される。
【0017】
しかしながら、選択トランジスタM4がOFFトランジスタであり、トランジスタM4の隣の非選択メモリセルトランジスタM3、M2、M1、M0等がONトランジスタの場合、それぞれのトランジスタのゲート線であるワード線WL0が共通であることより、たとえトランジスタM4がOFFトランジスタであっても、トランジスタM3、トランジスタM2、トランジスタM1へとトランジスタを経由する電流経路ができてしまう。
【0018】
つまり、選択ビット線MB2が充電レベルにされる場合、(MB2)−(BK1−1)−(SB4)−(M3)−(M2)−(M1)…という経路で電流が流れてしまう。この電流経路にて流れる電流を回り込み電流I1とする。この結果、選択トランジスタM4がOFFトランジスタにも関わらず、あたかも選択トランジスタM4がONトランジスタと同じようにふるまってしまう。このようなふるまいを防止するため、従来の回路では、非選択ビット線や非選択仮想GND線を充電レベルにする方法がとられている。
【0019】
図7に示す回路では、非選択ビット線MB0、非選択仮想GND線MB1を充電レベルにする。その結果、バンクトランジスタを介して線SB0、線SB1が充電レベルとなる。このようにすると、トランジスタM3、M2、M1、M0等がONトランジスタの場合でも、選択トランジスタM4を読み出す場合の回り込み電流I1はなくなり、選択トランジスタM4のONトランジスタとOFFトランジスタで選択ビット線MB2のふるまいに変化が起こり、安定した選択メモリセルの読み出し動作が可能となる。
【0020】
【発明が解決しようとする課題】
しかしながら、回り込み電流I1を防止するための非選択ビット線と非選択仮想GND線を充電する方式は、同時に選択トランジスタがONトランジスタの場合の読み出しマージンを減らす。これらの問題を解決するため、メモリトランジスタとバンクトランジスタの接続方式を工夫した提案もされている(特開平10−11991号公報)。
【0021】
以下に、回り込み電流についてさらに、図7に示す回路を用いて説明する。
【0022】
トランジスタM4を読み出す場合、選択ビット線MB2が充電レベルとなり、選択仮想GND線MB3がGNDレベルになる。非選択ビット線と非選択GND線が充電されるので、非選択ビット線MB0、非選択仮想GND線MB1が充電レベルとなることを説明したが、同時に非選択ビット線MB4と非選択仮想GND線MB5も充電される。
【0023】
選択トランジスタM4の隣の非選択トランジスタM5、M6、M7、M8等がONトランジスタの場合、非選択ビット線MB4と非選択GND線MB5がそれぞれのバンクトランジスタを通じて線SB8およびSB9が充電レベルとなり、(SB8)−(M7)−(M6)−(M5)−(M4)−(SB4)へと電流経路ができてしまう。
【0024】
この電流経路にて流れる電流を回り込み電流I2とする。選択トランジスタM4がONトランジスタの場合、この回り込み電流I2は(MB2)−(BK1−1)−(SB4)−(M4)−(SB5)−(BK3−2)−(MB3)へと流れる選択ビット線MB2の読み出し電流を減少させる。この読み出し電流の減少はメモリセル読み出し速度を遅くすることだけでなく、選択メモリセルトランジスタの読み出し誤りといった可能性も考えられる。
【0025】
また、一回の読み出し動作で、複数のメモリセルトランジスタの同時読み出しを行うのが一般的であるが、図7に示す回路の場合、トランジスタM4の読み出しと同時にトランジスタM12の読み出しも可能となっている。このトランジスタM12の読み出しに対するトランジスタM4の回り込み電流I1に相当する回り込み電流を防止する充電が、非選択ビット線MB4と非選択仮想GND線MB5の充電に相当する。
【0026】
したがって、非選択ビット線MB4と非選択仮想GND線MB5の充電はトランジスタM4がONトランジスタの場合、読み出し電流を減少させているが、トランジスタM12がOFFトランジスタの場合の読み出しを考えた場合、必要不可欠な充電となっている。その例を図8に示す。図8は、メモリアレイ回路におけるワード線に接続されたトランジスタを示す図である。
【0027】
トランジスタM12とトランジスタM4の間の非選択トランジスタを増加させて、非選択ビット線と非選択GND線の充電を最低限必要な充電にして、上記説明の選択ビット線に流れ込む回り込み電流I2に相当する電流を減らすことも可能であるが、根本的に回り込み電流I2に相当する電流はなくならない。
【0028】
つまり、トランジスタM12とトランジスタM4の間の非選択トランジスタがすべてONトランジスタの場合、トランジスタM12がOFFトランジスタの場合の読み出しに必要不可欠な充電は、トランジスタM4がONトランジスタの場合の読み出し電流にとって、回り込み電流I2に相当する電流を減少させるだけで、トランジスタM4のONトランジスタ読み出し電流を減少させていることは変わらない。以後、この回り込み電流I2に相当する電流を読み出し寄生電流と呼ぶ。
【0029】
特開平10−11991号公報に示す半導体記憶装置300を図9を用いて説明する。
【0030】
図9は、従来の導体記憶装置300を示す図である。
【0031】
半導体記憶装置300では、隣り合う主ビット線に接続されるバンクトランジスタが、バンク選択線に対して逆配置となっている。メモリセルトランジスタM4を選択する場合、選択ビット線はBS4となり、選択仮想GND線はBS3となる。この時、非選択のビット線BS1が充電レベルとなっているため、非選択メモリセルトランジスタM2、M3を通って選択仮想GND線BS3へ電流が流れてしまう。しかし、この電流は2つの非選択メモリセルトランジスタM2およびM3を通って選択仮想GND線BS3へ電流が流れているため、読み出し寄生電流を少なくすることが可能になる。
【0032】
しかしながら、特開平10−11991号公報に示す半導体記憶装置の場合も、選択ビット線に流れ込むこの読み出し寄生電流を減少させているが、読み出し寄生電流は発生している。
【0033】
本発明は、上記問題点を鑑み、この選択ビット線に流れ込む読み出し寄生電流を減少させるのではなく、完全になくした半導体装置を提供することを目的とする。
【0034】
【課題を解決するための手段】
本発明の半導体記憶装置は、平行に配線された複数のワード線と、前記複数のワード線と直交に配置される複数の主ビット線と、前記複数のワード線と直交に配置される複数の副ビット線と、アレイ状に配列された複数のメモリセルトランジスタとを備え、前記複数のワード線のそれぞれが、各ワード線の一方側に沿って配置された複数のメモリセルトランジスタの各ゲート電極に接続されており、前記複数の副ビット線のそれぞれが、各副ビット線の両側に沿ってそれぞれ配置された複数のメモリセルトランジスタのソースおよびドレインのいずれか一方にそれぞれ接続されており、前記各主ビット線は、1本置きに配置された一対の副ビット線を、充電回路および接地レベルのいずれかに選択的に接続して充電レベルまたは接地レベルとし、前記各メモリセルトランジスタは、情報を読み出す際に、各メモリセルトランジスタにそれぞれ接続された各副ビット線の一方が充電レベルにされるとともに他方が接地レベルとされてON状態となることにより選択され、前記各ワード線に接続された複数のメモリセルトランジスタには、同時に選択されて情報が読み出される複数の選択メモリセルトランジスタと、相互に隣接する該選択メモリセルトランジスタの間において情報が読み出されない複数の非選択メモリセルトランジスタとが存在する、半導体記憶装置であって、前記相互に隣接する選択メモリセルトランジスタの一方から他方に流れる電流を防止するために、該相互に隣接する選択メモリセルトランジスタの間に存在する複数の非選択メモリセルトランジスタのいずれかに接続された副ビット線が充電レベルとされ、該充電レベルとされる副ビット線と該他方の選択トランジスタの接地レベルとされる副ビット線との間に非選択トランジスタが存在し、該非選択トランジスタに接続された副ビット線が接地レベルとされることを特徴とし、そのことにより上記目的が達成される。
【0035】
前記選択メモリセルトランジスタの接地レベルとされる副ビット線と、前記非選択トランジスタに接続されて接地レベルとされる副ビット線とが、異なるスイッチ手段によってそれぞれ接地レベルに接続されてもよい。
【0036】
前記非選択トランジスタに接続されて接地レベルとされる副ビット線と前記他方の選択トランジスタの接地レベルとされる副ビット線との間に存在する非選択メモリセルトランジスタが浮遊状態になっていてもよい。
【0037】
前記半導体記憶装置が半導体読み出し専用メモリであることが好ましい。
【0038】
本発明の半導体記憶装置は選択仮想GND線又は充電される非選択ビット線と非選択仮想GND線の間に選択仮想GND線とは別にGNDレベルとなる非選択ビット線または、非選択仮想GND線を設け、(以下このGNDレベルとなる非選択ビット線または、非選択仮想GND線を非選択ダミービット線、非選択ダミー仮想GND線と呼ぶ。)、読み出し寄生電流をその非選択ダミー仮想GND線又は、非選択ダミービット線に流し込み、選択ビット線、選択仮想GND線に読み出し寄生電流を流さない。
【0039】
以下、作用を説明する。
【0040】
本発明の半導体記憶装置は、選択ビット線に流れ込む読み出し寄生電流が無くなるので、選択ビット線の読み出し電流が増加し、安定したメモリセルの読み出し動作を実現するだけでなく、高速な読み出し動作が図れる。また、選択ビット線の読み出し電流が増加するので、主ビット線に接続するバンク数を増やす事が可能となり、メモリ分割を減らして、チップサイズ縮小を行うことも可能となる。
【0041】
【発明の実施の形態】
図面を参照し、本発明を説明する。
【0042】
(実施形態1)
以下に、本発明の実施形態1における半導体記憶装置を図1および図2を用いて説明する。
【0043】
図1は、実施形態1における半導体記憶装置において、非選択ダミー仮想GND線に読み出し寄生電流を流し込み、読み出しビット線、読み出し仮想GND線に読み出し寄生電流が流れなくなる様子の概念を示す図である。図2は、実施形態1における半導体記憶装置100を示す図である。
【0044】
図2に示す半導体記憶装置100は、メモリアレイ、ブロック選択回路、充電・GND選択回路、充電・センス回路等を備えている。充電・GND選択回路や充電・センス回路は、複数のブロック選択回路に接続することも可能である。半導体記憶装置100のメモリアレイのバンク構成は、図7に示すバンク構成と同じである。
【0045】
半導体記憶装置100の充電・GND選択回路は、従来の充電・GND選択回路と異なる動作を行い、具体的には、メモリアレイのビット線と仮想GND線の制御を行う。
【0046】
以下に、図2に示す半導体記憶装置100の動作におけるメモリセルトランジスタM4の読み出しの場合を説明する。
【0047】
ここで、トランジスタM4が選択された選択トランジスタとする。トランジスタM4と同時に読み出せるトランジスタはトランジスタM20とする。
【0048】
トランジスタM4のゲートに接続されているワード線WL0がHレベルとなり、その他のワード線(WL0以外のWLn)がLレベルになる。トランジスタBK1−1をONトランジスタにするため、バンク線BKL1がHレベルになり、BK3−1トランジスタをONトランジスタにするため、バンク線BKL3がHレベルになり、線BKL2およびBKL4がLレベルになる。すると、トランジスタM4には(MB2)−(BK1−1)−(SB4)−(M4)−(SB5)−(BK3−1)−(MB3)という電流経路ができる。この電流経路がトランジスタM4の読み出し電流経路となる。
【0049】
次に、ブロック選択回路の線BLOCKSEL1がHレベルになり、充電・GND選択回路の線VGSEL1およびVGSEL4がLレベルになり、線VGSEL2およびVGSEL3がHレベルになり、線NBSEL1、BSEL2、BSEL3、NBSEL3、BSEL4、およびNBSEL4がLレベルになり、線BSEL1およびNBSEL2がHレベルになる。この時、ビット線、仮想GND線の状態は、主ビット線MB0、MB1、MB7、MB8、およびMB9が充電レベルとなり、主ビット線MB2およびMB10が充電レベルになり、さらに、主ビット線MB2およびMB10がセンス回路接続状態となり、主ビット線MB3、MB5、MB11がGNDレベルとなり、主ビット線MB4、MB6がフローティング状態となる。
【0050】
この時の副ビット線の様子を図3に示す。図3は、ワード線WL0に接続されたトランジスタM0〜M20を示す図である。
【0051】
選択トランジスタがM4、それに対する本発明の非選択ダミー仮想GND線が線SB9になる。線SB13、SB16、およびSB17の充電は、トランジスタM4と同時に読み出されるトランジスタM20のOFFトランジスタ時における図7に示す回路の回り込み電流I1に相当する電流を防ぐのに必要な充電である。
【0052】
しかし、線SB13、SB16、およびSB17への充電は同時に、トランジスタM4の読み出し寄生電流の原因であるが、本発明の非選択ダミー仮想GND線SB9にこの読み出し寄生電流が流れ、トランジスタM4に対しては、読み出し寄生電流がなくなる。
【0053】
なお、図3に示す例では、線SB13、SB16、SB17というように3つの線を充電しているが、回り込み電流I1に相当する電流を防げれば、1つ又は2つの線が充電されてもよい。その場合、図2に示す充電・GND選択回路等の変更が必要である。又、図2に示す充電・GND選択回路や充電・センス回路等は本発明の非選択ダミー仮想GNDや、非選択ダミービットに相当する機能が実現できる回路であれば別の回路でも良い。
【0054】
上述したように、本実施形態においては、図2に示すように選択仮想GND線SB5がGNDレベルの主ビット線MB3に電気的に接続され、また、非選択ダミー仮想GND線SB9がGNDレベルの主ビット線MB3に電気的に接続される。このように、選択仮想GND線SB5と非選択ダミー仮想GND線SB9は異なる経路でGNDレベルとなるため、図1に示すように読み出し寄生電流は非選択ダミー仮想GND線SB9にのみ流れ、選択仮想GND線SB5での読み出し寄生電流の発生が防止される。
【0055】
なお、本実施形態では、メモリセルトランジスタから情報を読み出す時に、選択仮想GND線と非選択ダミー仮想GND線の間に、非選択仮想GND線または非選択仮想ビット線が配置されている。この場合、非選択仮想GND線または非選択仮想ビット線が浮遊状態である必要がある。
【0056】
これは、選択仮想GND線SB5と非選択ダミー仮想GND線SB9は異なる経路でGNDレベルとなっているにもかかわらず、選択仮想GND線と非選択ダミー仮想GND線の間で、充電されている、非選択仮想GND線または非選択仮想ビット線が存在していると、読み出し寄生電流が発生するためである。図2では、選択仮想GND線SB5と非選択ダミー仮想GND線SB9の間の線SB6、SB7、SB8が浮遊状態となる。
【0057】
(実施形態2)
以下に、本発明の実施形態2における半導体記憶装置200を図4を用いて説明する。
【0058】
図4は、実施形態2における半導体記憶装置200を示す図である。
【0059】
図4に示すメモリアレイには、図2に示すメモリアレイにバンクトランジスタLBK1−1等が追加されている。このため、図4に示すメモリアレイでは、図2に示すメモリアレイに比べて、主ビット線の本数が減っている。
【0060】
主ビット線と副ビット線の接続は、バンクトランジスタLBK1−1およびBK1−1等に接続され、仮想GND線はバンクトランジスタBK3−1等の1つのバンクトランジスタにて接続される。
【0061】
以下に、半導体記憶装置200の動作におけるメモリセルトランジスタM4の読み出しの場合を説明する。トランジスタM4が選択された選択トランジスタとする。なお、トランジスタM4と同時に読み出せるトランジスタはトランジスタM20とする。
【0062】
トランジスタM4のゲートに接続されているワード線WL0がHレベルとなり、その他のワード線(WL0以外のWLn)がLレベルとなる。トランジスタLBK1−1、BK1−1、BK3−1をONトランジスタにするため、線LBKL1、バンク線BKL1、およびバンク線BKL3がHレベルとなり、線LBKL2、バンク線BKL2、およびバンク線BKL4がLレベルとなる。
【0063】
すると、トランジスタM4には(MB0)−(LBK1−1)−(BK1−1)−(SB4)−(M4)−(SB5)−(BK3−1)−(MB2)という電流経路ができる。この電流経路がトランジスタM4の読み出し電流経路となる。
【0064】
次に、ブロック選択回路の線BLOCKSEL1がHレベルとなり、充電・GND選択回路の線VGSEL1およびVGSEL4がLレベルとなり、線VGSEL2、線VGSEL3がHレベルとなり、線BSEL1がLレベルとなり、線BSEL2がHレベルとなる。この時、各ビット線、仮想GND線の状態は、主ビット線MB3、MB5、およびMB7が充電レベルとなり、主ビット線MB0および主ビット線MB6が充電レベルとなり、さらに主ビット線MB0および主ビット線MB6がセンス回路接続状態となり、主ビット線MB2、主ビット線MB4および主ビット線MB8がGNDレベルとなる。
【0065】
この時の副ビット線の様子を図5に示す。図5は、ワード線WL0に接続されたトランジスタM0〜M20を示す図である。
【0066】
図5で、選択トランジスタがM4、それに対する本発明の非選択ダミー仮想GND線が線SB9となる。
【0067】
上述した実施形態1および実施形態2では、非選択ダミー仮想GND線を用いて、読み出し寄生電流を選択トランジスタに流れないようにしているが、非選択ダミー仮想GND線の代わりに非選択ダミービット線が用いられてもよい。また、本発明を実施する場合、上述したバンク構成に限られず、他のバンク構成であっても、本発明を実施することができる。また、本発明を実施する場合、上述した階層ビット線方式に限られず、他のビット線方式であっても、本発明を実施することができる。
【0068】
【発明の効果】
従来の半導体記憶装置によって、選択ビット線の読み出し電流が選択ビット線に流れ込む、読み出し寄生電流を減少させることは可能であるが、本発明の半導体記憶装置では、選択ビット線の読み出し電流に読み出し寄生電流が流れ込まなくなり、選択ビット線の読み出し電流の増加が図れる。このことにより、安定してメモリセルから情報を読み出せるだけでなく、高速に情報を読み出すことが可能となる。
【図面の簡単な説明】
【図1】実施形態における半導体記憶装置において、非選択ダミー仮想GND線に読み出し寄生電流を流し込み、読み出しビット線、読み出し仮想GND線に読み出し寄生電流が流れなくなる様子の概念を示す図である。
【図2】実施形態における半導体記憶装置100を示す図である。
【図3】ワード線WL0に接続されたトランジスタM0〜M20を示す図である。
【図4】実施形態2における半導体記憶装置200を示す図である。
【図5】ワード線WL0に接続されたトランジスタM0〜M20を示す図である。
【図6】従来のMROMの概念図を示す図である。
【図7】階層ビット線方式のメモリアレイ回路を示す図である。
【図8】メモリアレイ回路におけるワード線に接続されたトランジスタを示す図である。
【図9】実施形態3における半導体記憶装置300を示す図である。
【符号の説明】
M0〜M20 トランジスタ
MB0〜MB11 主ビット線
SB0〜SB21 副ビット線
WL0、WLn ワード線
TR1 トランジスタ
Claims (4)
- 平行に配線された複数のワード線と、
前記複数のワード線と直交に配置される複数の主ビット線と、
前記複数のワード線と直交に配置される複数の副ビット線と、
アレイ状に配列された複数のメモリセルトランジスタとを備え、
前記複数のワード線のそれぞれが、各ワード線の一方側に沿って配置された複数のメモリセルトランジスタの各ゲート電極に接続されており、
前記複数の副ビット線のそれぞれが、各副ビット線の両側に沿ってそれぞれ配置された複数のメモリセルトランジスタのソースおよびドレインのいずれか一方にそれぞれ接続されており、
前記各主ビット線は、1本置きに配置された一対の副ビット線を、充電回路および接地レベルのいずれかに選択的に接続して充電レベルまたは接地レベルとし、
前記各メモリセルトランジスタは、情報を読み出す際に、各メモリセルトランジスタにそれぞれ接続された各副ビット線の一方が充電レベルにされるとともに他方が接地レベルとされてON状態となることにより選択され、
前記各ワード線に接続された複数のメモリセルトランジスタには、同時に選択されて情報が読み出される複数の選択メモリセルトランジスタと、相互に隣接する該選択メモリセルトランジスタの間において情報が読み出されない複数の非選択メモリセルトランジスタとが存在する、半導体記憶装置であって、
前記相互に隣接する選択メモリセルトランジスタの一方から他方に流れる電流を防止するために、該相互に隣接する選択メモリセルトランジスタの間に存在する複数の非選択メモリセルトランジスタのいずれかに接続された副ビット線が充電レベルとされ、該充電レベルとされる副ビット線と該他方の選択トランジスタの接地レベルとされる副ビット線との間に非選択トランジスタが存在し、該非選択トランジスタに接続された副ビット線が接地レベルとされることを特徴とする半導体記憶装置。 - 前記選択メモリセルトランジスタの接地レベルとされる副ビット線と、前記非選択トランジスタに接続されて接地レベルとされる副ビット線とが、異なるスイッチ手段によってそれぞれ接地レベルに接続される請求項1記載の半導体記憶装置。
- 前記非選択トランジスタに接続されて接地レベルとされる副ビット線と前記他方の選択トランジスタの接地レベルとされる副ビット線との間に存在する非選択メモリセルトランジスタが浮遊状態になっている、請求項1記載の半導体記憶装置。
- 前記半導体記憶装置が半導体読み出し専用メモリである請求項1〜3のいずれかに記載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09027599A JP3582773B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体記憶装置 |
US09/501,710 US6314015B1 (en) | 1999-03-30 | 2000-02-10 | Semiconductor memory device for reading information in memory cells |
TW089102422A TW459234B (en) | 1999-03-30 | 2000-02-14 | Semiconductor memory device |
KR1020000011014A KR100356769B1 (ko) | 1999-03-30 | 2000-03-06 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09027599A JP3582773B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000285689A JP2000285689A (ja) | 2000-10-13 |
JP3582773B2 true JP3582773B2 (ja) | 2004-10-27 |
Family
ID=13993977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09027599A Expired - Fee Related JP3582773B2 (ja) | 1999-03-30 | 1999-03-30 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6314015B1 (ja) |
JP (1) | JP3582773B2 (ja) |
KR (1) | KR100356769B1 (ja) |
TW (1) | TW459234B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4679770B2 (ja) * | 2001-09-14 | 2011-04-27 | Okiセミコンダクタ株式会社 | 浮遊ゲート型不揮発性半導体メモリ |
US7345917B2 (en) * | 2005-12-05 | 2008-03-18 | Macronix International Co., Ltd. | Non-volatile memory package and method of reading stored data from a non-volatile memory array |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3295137B2 (ja) * | 1992-08-21 | 2002-06-24 | 株式会社リコー | メモリ装置とその読出し方法 |
JP2565104B2 (ja) * | 1993-08-13 | 1996-12-18 | 日本電気株式会社 | 仮想接地型半導体記憶装置 |
US5583808A (en) * | 1994-09-16 | 1996-12-10 | National Semiconductor Corporation | EPROM array segmented for high performance and method for controlling same |
JP2643896B2 (ja) * | 1995-02-23 | 1997-08-20 | 日本電気株式会社 | 半導体メモリ |
JP3359209B2 (ja) * | 1995-11-29 | 2002-12-24 | シャープ株式会社 | 半導体記憶装置及びメモリアクセス方法 |
JP3531891B2 (ja) * | 1996-01-26 | 2004-05-31 | シャープ株式会社 | 半導体記憶装置 |
JP3134762B2 (ja) * | 1996-03-14 | 2001-02-13 | 日本電気株式会社 | 半導体記憶装置およびこの装置からのデータ読み出し方法 |
JP2882370B2 (ja) | 1996-06-28 | 1999-04-12 | 日本電気株式会社 | 半導体記憶装置 |
-
1999
- 1999-03-30 JP JP09027599A patent/JP3582773B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-10 US US09/501,710 patent/US6314015B1/en not_active Expired - Fee Related
- 2000-02-14 TW TW089102422A patent/TW459234B/zh not_active IP Right Cessation
- 2000-03-06 KR KR1020000011014A patent/KR100356769B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20000071416A (ko) | 2000-11-25 |
TW459234B (en) | 2001-10-11 |
KR100356769B1 (ko) | 2002-10-18 |
JP2000285689A (ja) | 2000-10-13 |
US6314015B1 (en) | 2001-11-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040113 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040319 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040723 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070806 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080806 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090806 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100806 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110806 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120806 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 9 |
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