JP3359209B2

JP3359209B2 - 半導体記憶装置及びメモリアクセス方法

Info

Publication number: JP3359209B2
Application number: JP31143995A
Authority: JP
Inventors: 剛至井上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-11-29
Filing date: 1995-11-29
Publication date: 2002-12-24
Anticipated expiration: 2015-11-29
Also published as: JPH09153293A; US5689470A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びメモリアクセス方法に関し、特にページモードを有す
る半導体記憶装置におけるページモードでの読出し処理
に関するものである。

【０００２】

【従来の技術】従来から半導体記憶装置には、ページモ
ードやバーストモードを用いて高速かつ連続にデータを
読出す機能を搭載したものがある。このような半導体記
憶装置の中でもマスクＲＯＭにおいては、上記ページモ
ード等では次にアクセスすべきメモリセルのアドレスが
事前に判っているために、予め次に読み出す数個（４〜
８個）のメモリセルに対するアクセス動作を従来からの
プリチャージ回路を使用して実施し、これらのメモリセ
ルから読み出したデータを数個（４〜８個）のセンスア
ンプにて増幅し、その後レジスターに格納するようにし
ている。

【０００３】従って、高速にかつ連続してデータを読み
出す場合には、複数のセンスアンプと複数の増幅データ
格納レジスタが必要となる。

【０００４】ここで、アクセス動作とは、アクセスすべ
きメモリセルに対応するビット線及びバーチャルＧＮＤ
線（通常は、ＧＮＤレベルではなくて、アクセス時のみ
にＧＮＤレベルとするＧＮＤ線）のプリチャージ動作
と、プリチャージ動作完了後のメモリセルでのビット線
引き込み動作をいう。

【０００５】また、このビット線引き込み動作は、デー
タの読み出し動作であり、セルのデータにより、ビット
線の電位が引き込まれるわけである。そして、この様な
構成のメモリでは、ビット・バー線を使わない方式とな
っている。

【０００６】図１１は上記のようなアクセス動作を実現
するための半導体記憶装置の構成を示すブロック図であ
り、２０１はページモード機能を搭載した半導体記憶装
置で、この半導体記憶装置２０１は、４つのブロック１
０ａに分けられたメモリセルアレイ１０と、該メモリセ
ルアレイ１０のビット線及びバーチャルＧＮＤ線をプリ
チャージするプリチャージ回路２１１とを有している。
ここで該プリチャージ回路２１１は、一度にプリチャー
ジすべきビット数を予め調整可能な構成となっている。

【０００７】また、上記半導体記憶装置２０１は、該プ
ルチャージ回路２１１が一度にプリチャージするビット
数に対応した数のセンスアンプ２１２と、各センスアン
プにより増幅されたデータをすべて格納するデータ格納
レジスタ２１３とを有している。

【０００８】この半導体記憶装置２０１では、あるワー
ド線が活性状態となると、まず、該ワード線につながる
数個の、例えば４つのメモリセルに対応するビット線に
対してアクセス動作が行われる。その後、メモリセルア
レイ１０からデータが読み出され、読み出されたデータ
がセンスアンプ２１２により増幅されて、データレジス
タ２１３に格納される。

【０００９】そして、データレジスタ２１３の保持デー
タが、出力バッファ２１４を介してパッド２１５から外
部に取り出される。また、この保持データの取り出しと
同時に、該ワード線につながる次の４つのメモリセルに
対応するビット線に対してアクセス動作が行われる。

【００１０】また、高速性及び連続性を追求する手法と
して、予め全ビット線をプリチャージしておき、ビット
線のプリチャージ時間を短縮しアクセスを速くする手法
も上記手法と併用して採用されている（特開昭６１−２
１７９９２号公報参照）。

【００１１】さらに、別の手法としてセンスアンプの数
は増加させずに、予めアクセスするメモリセルの数を増
加させて、レベルを確定させるビット線の本数を増加さ
せる手法がある。

【００１２】しかし、この場合には、このプリチャージ
回路規模の増大またはプリチャージ回路数の増加を招
き、より読出しサイクルの高速性を実現するには、予め
先にアクセスするメモリセルの数をさらに増やす必要が
生じるために更なるプリチャージ回路規模の増大やプリ
チャージ回路数の増加をもたらすこととなり、この結果
チップサイズが益々増大することになる。

【００１３】図１２は、上記のようにより高速性を得る
ためにプリチャージ回路を増加させた場合の回路構成の
一例を示している。

【００１４】図において、２０２は第１及び第２の２つ
のプリチャージ回路２１１ａ，２１１ｂを備えた半導体
記憶装置で、図１１に示す半導体記憶装置２０１に比べ
ると、センスアンプ２１２及びデータレジスタ２１３の
個数はそれぞれ１つと少なくなっている。この回路構成
では、メモリセルからのデータのアクセス動作は、奇数
番目のメモリブロック１０ａと偶数番目のメモリブロッ
ク１０ｂとで交互に行われる。

【００１５】つまり、第１番目のメモリブロックに対し
て第１のプリチャージ回路２１１ａにより所定の複数の
ビット線に対してプリチャージ動作が行われ、これらの
ビット線に対してビット線引き込み動作が行われると、
各ビット線毎にセンスアンプ２１２によるデータ増幅及
びデータレジスタ２１３によるデータ格納が行われ、デ
ータが順次出力される。このデータの出力の際、上記第
２のプリチャージ回路２１１ｂにより、第２番目メモリ
ブロックの所定の複数のビット線に対して、プリチャー
ジ動作が行われる。このように奇数番目のメモリブロッ
クに対するデータ出力動作の際に、偶数番目のメモリブ
ロックに対するプリチャージ動作が行われ、また、上記
偶数番目のメモリブロックに対するデータ出力動作の際
に、奇数番目のメモリブロックに対するプリチャージ動
作が行われることにより、データの読出しを高速に行う
ことができる。

【００１６】この回路構成では、ページモードやバース
トモード等のシリアルアクセスモードのようにアクセス
するアドレスが連続的にインクリメントすることが予め
分かっている場合には、第１のプリチャージ回路２１１
ａの出力をセンスアンプにて増幅している間に、もう一
方の第２のプリチャージ回路２１１ｂを使用して、次に
アクセスすべきメモリセルに対応するビット線のプリチ
ャージ動作を前もって実行しておくことができ、従っ
て、この場合アクセス動作を非常に効果的に行うことが
できる。

【００１７】但し、この回路構成では、センスアンプ２
１２及びデータレジスタ２１３の個数は減ってはいるも
のの、プリチャージ回路の個数の増大によりチップサイ
ズの増加を招く。

【００１８】つまり、データ出力線が×１６構成である
半導体記憶装置では、メモリ領域が１６分割されてお
り、図１２に示す回路構成が１６個搭載されている。こ
のため、各データ出力ごとに、つまりメモリアレイ毎に
プリチャージ回路が２個必要となり、上記のようにデー
タ出力線数が×１６構成である半導体記憶装置では、３
２個のプリチャージ回路が必要となり、チップサイズの
増加は大きくなる。

【００１９】

【発明が解決しようとする課題】従来の半導体記憶装置
では、ページモードやバーストモードにおいて、読出し
サイクル約３０ｎｓ以下の高速で、かつ連続してデータ
を読み出す場合には、図１１に示す回路構成を用いれ
ば、センスアンプの数やデータ格納レジスタの数が増加
する。また、図１２に示す回路構成を採用すれば、従来
からのプリチャージ回路規模の増大やプリチャージ回路
数が増加してチップ面積の増加をもたらすことになる。

【００２０】本発明は上記のような問題点を解決するた
めになされたもので、チップサイズの増加を招くことな
く、高速にしかも連続してデータの読み出しを行うこと
ができる半導体記憶装置及びメモリアクセス方法を得る
ことを目的とする。

【００２１】

【課題を解決するための手段】この発明（請求項１）に
係る半導体記憶装置は、マトリクス状に配列された複数
のメモリセルと、該メモリセルの各行に対応させて設け
られ、対応する行のメモリセルを活性化するための複数
のワード線と、それぞれ該メモリセルの各列に対応させ
て設けられ、メモリセルのデータを読み出すための複数
のビット線及び複数のバーチャルＧＮＤとを含み、各メ
モリセルの一端が対応するビット線に、その他端が対応
するバーチャルＧＮＤに接続され、複数のメモリブロッ
クに分割されたメモリセルアレイを備え、アクセスされ
るべきメモリセルにつながるビット線及びバーチャルＧ
ＮＤ線をデータ読出し動作のためのアクセス電位に設定
し、アクセスする必要のないメモリセルにつながるビッ
ト線及びバーチャルＧＮＤ線をプリチャージ動作のため
のプリチャージ電位に設定するよう構成したものであ
る。

【００２２】そしてこの半導体記憶装置は、入力された
アドレス信号に基づいて、各メモリブロック内のビット
線及びバーチャルＧＮＤ線に供給すべき電位を、該プリ
チャージ電位とするか、あるいは該アクセス電位とする
かを判定する判定手段と、該各メモリブロックに対応し
て設けられ、該判別回路での判別結果に基づいて、該ビ
ット線及び該バーチャルＧＮＤ線に該プリチャージ電位
を供給する複数のプリチャージ回路と、該各メモリブロ
ックに対応して設けられ、該判定回路での判定結果に基
づいて、該ビット線及び該バーチャルＧＮＤ線にアクセ
ス電位を供給する複数のアクセス回路とを備えている。
そのことにより上記目的が達成される。この発明（請求
項２）は、上記請求項１記載の半導体記憶装置におい
て、前記判定手段を、入力されたアドレスに基づいて、
対応するメモリブロック内の所定のビット線及びバーチ
ャルＧＮＤ線の電位を、アクセス電位とすべきか、プリ
チャージ動作を維持すべきかを判断する第１の判定回路
と、入力されたアドレスに基づいて、対応するメモリブ
ロックの１つ前のメモリブロックがアクセスされている
時点にて、該対応するメモリブロックのアクセス動作を
する必要があることを判定する第２の判定回路とを有す
る構成としたものである。

【００２３】この発明（請求項３）は、上記請求項１記
載の半導体記憶装置において、前記アクセス回路を、ア
クセスされるべき、所望のメモリブロックのビット線に
該プリチャージ電位より低いアクセス電位を供給するア
クセス電位供給回路と、アクセスされるべき、所望のメ
モリブロックのバーチャルＧＮＤ線にＧＮＤレベルを供
給するＧＮＤレベル供給回路とを有する構成としたもの
である。

【００２４】この発明（請求項４）は、上記請求項１記
載の半導体記憶装置において、前記メモリセルアレイ
が、各メモリブロック内に、所定のビット線及び所定の
バーチャルＧＮＤ線のみ選択するためのバンク選択線を
有しており、前記判定手段が、所定のワード線によって
活性化された全てのページ内メモリセルに対するビット
線のうち、該バンク選択線により選択された全てのビッ
ト線の電位が、前記プリチャージ電位からこれよりやや
低いアクセス電位まで低下し、かつ、該所定のワード線
によって活性化された全てのページ内メモリセルに対す
るバーチャルＧＮＤ線のうち、該バンク選択線により選
択された全てのバーチャルＧＮＤ線の電位が、該プリチ
ャージ電位から、ＧＮＤレベルよりやや高い値にまで低
下するよう前記複数のアクセス回路を制御する構成とな
っているものである。

【００２５】この発明（請求項５）に係るメモリアクセ
ス方法は、複数のメモリブロックに分割されたメモリセ
ルアレイを備えた半導体記憶装置において、メモリセル
からのデータのアクセスを行う際、アクセスされるべき
メモリセルにつながるビット線及びバーチャルＧＮＤ線
をアクセス動作のためのアクセス電位に設定し、アクセ
スする必要のないメモリセルにつながるビット線及びバ
ーチャルＧＮＤ線をプリチャージ動作のためのプリチャ
ージ電位に設定するものである。

【００２６】このメモリアクセス方法では、１つのワー
ド線が活性化されてページ内メモリセルが選択されたと
き、入力されたアドレスに基づいて、対応するメモリブ
ロックの１つ前のメモリブロックがアクセスされている
時点にて、該対応するメモリブロック内の、アクセスさ
れるべきメモリセルにつながるビット線及びバーチャル
ＧＮＤ線をアクセス電位に設定する動作を、複数のメモ
リブロックに対して順次行うようになっている。そのこ
とにより上記目的が達成される。

【００２７】この発明（請求項６）は、複数のメモリブ
ロックに分割されたメモリセルアレイを備えた半導体記
憶装置において、メモリセルからのデータのアクセスを
行う際、アクセスされるべきメモリセルにつながるビッ
ト線及びバーチャルＧＮＤ線をアクセス動作のためのア
クセス電位に設定し、アクセスする必要のないメモリセ
ルにつながるビット線及びバーチャルＧＮＤ線をプリチ
ャージ動作のためのプリチャージ電位に設定するもので
ある。

【００２８】このメモリアクセス方法では、１つのワー
ド線が活性化されてページ内メモリセルが選択されたと
き、該ページ内メモリセルに接続されたビット線及びバ
ーチャルＧＮＤ線のうち、入力されたアドレスに基づい
てバンク選択線により選択されたビット線及びバーチャ
ルＧＮＤ線をすべて、全メモリブロックに対して同時に
アクセス電位に設定するようになっている。そのことに
より上記目的が達成される。

【００２９】以下、本発明の作用について説明する。

【００３０】この発明（請求項１，２，３）において
は、入力されたアドレス信号に基づいて、各メモリブロ
ック内のビット線及びバーチャルＧＮＤ線に供給すべき
電位を、プリチャージ電位とするか、あるいはデータ読
出しのためのアクセス電位とするかを判定する判定手段
を設けるとともに、該判別回路での判別結果に基づい
て、該ビット線及び該バーチャルＧＮＤ線に該プリチャ
ージ電位を供給するプリチャージ回路、及び該判定回路
での判定結果に基づいて、該ビット線及び該バーチャル
ＧＮＤ線にアクセス電位を供給するアクセス回路を、各
メモリブロック毎に備えたから、所定のメモリブロック
の１つ前のメモリブロックがアクセスされている時点に
て、該所定のメモリブロック内の、アクセスされるべき
メモリセルにつながるビット線及びバーチャルＧＮＤ線
をアクセス電位に設定することができる。このため、所
定のメモリブロックのデータの読出しを、その１つ前の
メモリブロックのデータの読出しの終了後直ちに行うこ
とができる。

【００３１】また、プリチャージ回路及びアクセス回路
は、各メモリブロック毎に設けているため、対応するメ
モリブロックのプリチャージ電位の供給及びアクセス電
位の供給を、他のメモリブロックのアクセス動作の間に
行うことができる。このためこれらの回路の駆動能力は
小さいものでよく、その結果、回路規模の縮小を図るこ
とができる。

【００３２】この発明（請求項４）においては、所定の
ワード線によって活性化された全てのページ内メモリセ
ルに対するビット線のうち、バンク選択線により選択さ
れた全てのビット線の電位を、プリチャージ電位からこ
れよりやや低いアクセス電位まで低下させ、該所定のワ
ード線によって活性化された全てのページ内メモリセル
に対するバーチャルＧＮＤ線のうち、該バンク選択線に
より選択された全てのバーチャルＧＮＤ線の電位を、該
プリチャージ電位から、ＧＮＤレベルよりやや高い値に
まで低下させるようにしたので、上記ページモード内メ
モリセルのうち、バンク選択線により選択されたビット
線及びバーチャルＧＮＤ線につながるすべてのメモリセ
ルを、高速にかつ連続してランダムに読み出すことが可
能となる。

【００３３】この発明（請求項５）においては、１つの
ワード線が活性化されてページ内メモリセルが選択され
たとき、入力されたアドレスに基づいて、対応するメモ
リブロックの１つ前のメモリブロックがアクセスされて
いる時点にて、該対応するメモリブロック内の、アクセ
スされるべきメモリセルにつながるビット線及びバーチ
ャルＧＮＤ線をアクセス電位に設定する動作を、複数の
メモリブロックに対して順次行うようにしたので、対応
するメモリブロックがアクセスされる時点では、直ちに
データの読み出しを行うことができる。また、ビット線
及びバーチャルＧＮＤ線をアクセス電位に設定する動作
が、アクセスされる時点より前に予め行われるので、電
位設定のための時間をある程度長くとることができ、電
位設定回路のドライブ能力が小さくして、その回路規模
を小さいものとできる。

【００３４】この発明（請求項６）においては、１つの
ワード線が活性化されてページ内メモリセルが選択され
たとき、該ページ内メモリセルに接続されたビット線及
びバーチャルＧＮＤ線のうち、入力されたアドレスに基
づいてバンク選択線により選択されたビット線及びバー
チャルＧＮＤ線をすべて、全メモリブロックに対して同
時にアクセス電位に設定するようにしたので、ページモ
ードでのランダムアクセスが可能となる。また、ビット
線及びバーチャルＧＮＤ線をアクセス電位に設定する動
作が、アクセスされる時点より前に予め行われるので、
電位設定のための時間をある程度長くとることができ、
電位設定回路のドライブ能力が小さくして、その回路規
模を小さいものとできる。

【００３５】

【発明の実施の形態】まず、本発明の基本原理について
説明する。

【００３６】本発明の半導体記憶装置では、メモリセル
からの記憶情報を読み出す場合は、ビット線及びバーチ
ャルＧＮＤ線の両方をアクティブレベルにするようにな
っている。つまり、アクセス時には、ビット線のプリチ
ャージレベルを保持し、バーチャルＧＮＤ線をＧＮＤレ
ベルにする。

【００３７】そして、本発明の半導体記憶装置は、アク
セスすべきメモリセルにつながるビット線のプリチャー
ジレベルを保持する、つまり該ビット線にアクセスレベ
ルを供給するプリチャージレベル保持回路（アクセス回
路）と、回り込みレベル（プリチャージレベル）をビッ
ト線に供給するビット線プリチャージ回路とを、１つの
メモリアレイを構成する各メモリブロック毎に有してい
る。

【００３８】また該半導体記憶装置は、アクセスすべき
メモリセルにつながるバーチャルＧＮＤ線のレベルをプ
リチャージレベルから下げるバーチャルＧＮＤ線引き込
み回路（アクセス回路）と、バーチャルＧＮＤ線に回り
込みレベル（プリチャージレベル）を供給するバーチャ
ルＧＮＤ線プリチャージ回路とを、１つのメモリアレイ
を構成する各メモリブロック毎に有している。

【００３９】さらに該半導体記憶装置は、同一ワード線
（ロウアドレス）にてアクセスされるメモリセルにおけ
る所要のメモリセルにつながるビット線及びバーチャル
ＧＮＤ線に対して、コラムアドレスに基づいてアクセス
電位を供給すべきか、あるいはプリチャージレベルを供
給すべきかを判断する判定回路と、その判定回路の判断
に基づいて、ビット線及びバーチャルＧＮＤ線に対応す
るアクセス回路とプリチャージ回路とを切り替える選択
回路とを備えている。

【００４０】このため、従来より使用していた、１つの
メモリアレイに対する回路規模の大きなプリチャージ回
路は必要なくなるので、チップ面積の増加なく、ページ
モード又はバーストモードでの高速アクセスやデータの
連続した読み出しを実現することができる。

【００４１】すなわち、上記判定回路にて、コラムアド
レスに基づいて直ちにアクセスする必要がないと判定し
たメモリブロックについては、各メモリブロックのうち
の全ビット線、及び全バーチャールＧＮＤ線にプリチャ
ージ回路にてプリチャージレベルを供給してプリチャー
ジ動作を完了する。

【００４２】一方、上記判定回路にて、コラムアドレス
に基づき直ちにアクセスする必要があると判定したメモ
リブロックについては、そのメモリブロック（選択ブロ
ック）内の所望なビット線（アクセスされたビット線）
には、プリチャージレベル保持回路（アクセス回路）に
てプリチャージレベルの保持を実行する。また所望な
（アクセスされた）バーチャルＧＮＤ線には、バーチャ
ルＧＮＤ線引き込み回路（アクセス回路）にてＧＮＤレ
ベルを供給することによって、メモリセルのアクセス
（所望なメモリセルにつながるビット線の引き込み）を
実行する。但し、ビット線の引き込みが行われるのは、
メモリトランジスタがオンのときのみである。

【００４３】ここで、選択ブロック内のアクセスされた
ビット線及びバーチャルＧＮＤ線の電位と、非選択ブロ
ック内のビット線及びバーチャルＧＮＤ線の電位とは、
表１に示す通りである。

【００４４】

【表１】

【００４５】従って、従来の方式では、所望のビット線
を選択してセンスアンプにて増幅する時点にて、プリチ
ャージ動作及びアクセス動作を行う必要があったのに対
して、本発明では、入力アドレスに基づいて直ちに、ア
クセスされるべきバーチャルＧＮＤ線にＧＮＤレベルを
供給しており、アクセスされたメモリセルでは、予めビ
ット線の引き込みが幾分なされている。そのため、この
ビット線のレベルとレファレンスレベルとの差が、従来
のビット線引込みがされていない場合に比べて大きくな
っている。このため、センスアンプは短い時間にてこの
ときのビット線電位とレファレンスレベル電位との差の
増幅を完了することができる。

【００４６】つまり、本発明では、従来から使用してい
るプリチャージ方式を用いずに、直ちにビット線電位の
増幅を実行することができ、これにより、従来よりも高
速な読出しサイクルにてデータを読み出すことが可能と
なる。

【００４７】また、従来使用していたようなプリチャー
ジ回路を削除することができるために、チップ面積の縮
小も可能となる。

【００４８】以下、本発明の実施形態による半導体記憶
装置について説明する。下記の実施形態では、半導体記
憶装置がＲＯＭである場合について説明するが、本発明
は、ＲＯＭの他にフラッシュメモリをはじめ他のメモリ
装置でも同様に適用できる。（実施形態１）図１は本発明の実施形態１による半導体
記憶装置の概略構成を示す図である。但し、データ出力
線数が１６本である場合ではメモリ領域は１６分割され
ているが、図１ではそのメモリ領域のうちの１つのメモ
リアレイに対応する構成を示している。なお、以下に説
明する実施形態１及び実施形態２では、トランジスタに
はすべてＮチャネル型のトランジスタを用いるものとす
る。

【００４９】図において、図１２と同一符号は従来の半
導体記憶装置２０２のものと同一のものを示し、１００
は、４つのメモリブロック

〔０〕１０ａ₀，メモリブロ
ック〔１〕１０ａ₁，メモリブロック〔２〕１０ａ₂，及
びメモリブロック〔３〕１０ａ₃からなるメモリアレイ
１０を有する本実施形態の半導体記憶装置である。この
半導体記憶装置１００では、上記メモリアレイ１０の、
センスアンプ２１２とは反対側に各メモリブロックに対
応して、データを読み出すための周辺回路部１０１ａ₀
〜１０１ａ₃が設けられている。

【００５０】図２は、上記各メモリブロックに対応する
周辺回路部の具体的な構成を示す図であり、各周辺回路
部１０１ａ₀，１０１ａ₁，１０１ａ₂，１０１ａ₃は、そ
れぞれ判定回路１，１１，２１，３１と、選択回路２，
１２，２２，３２と、ビット線プリチャージ回路３，１
３，２３，３３と、ビット線アクセス回路４，１４，２
４，３４と、バーチャルＧＮＤ線プリチャージ回路５，
１５，２５，３５と、バーチャルＧＮＤ線アクセス回路
６，１６，２６，３６とを有している。また、周辺回路
部１０１ａ₀及び１０１ａ₁はこれらに共通な４つの電源
回路Ａ，Ｂ，Ｃ，Ｄを有し、周辺回路部１０１ａ₂及び
１０１ａ₃もまた、これらに共通な４つの電源回路Ａ，
Ｂ，Ｃ，Ｄを有している。

【００５１】また、上記メモリアレイ１０は、メモリブ
ロック１０ａ₁とメモリブロック１０ａ₂の間に配置さ
れ、上記４つのメモリブロックに対して共通のワード線
を選択するローデコーダ１０ｂを有している。

【００５２】図３は、図２における１つのメモリブロッ
クに対応する構成の説明図である。図３では、メモリブ
ロック１０ａ₀についてのみ示しているが、他のメモリ
ブロック１０ａ₁〜１０ａ₃についても、図３に示すもの
と全く同一である。また図４は、該メモリブロックの詳
細な構成を示す図である。

【００５３】まず、図４において、Ｍij（ｉ＝１・・・
７，ｊ＝１・・・ｎ）は、１つのＭＯＳトランジスタか
らなるメモリセルで、ここではｎ行７列のマトリクス状
に配列されている。そして、メモリセルの各行に対応し
てワード線ＷＬ１〜ＷＬｎが設けられており、各ワード
線は対応するメモリセルを構成するトランジスタ（以下
メモリトランジスタという。）のゲートに接続されてい
る。また、メモリセルの列に沿って交互にビット線Ｂ₀
〜Ｂ₃とバーチャルＧＮＤ線Ｖ₀〜Ｖ₃が配置されてお
り、各列のメモリトランジスタは、ソース及びドレイン
の一方がビット線、その他方がバーチャルＧＮＤ線に接
続されている。

【００５４】また、各ビット線Ｂ₀〜Ｂ₃はそれぞれ、そ
の一端がロード抵抗トランジスタＢ_0R〜Ｂ_3Rを介して電
源Ｖｃｃに接続され、他端側が出力トランジスタＴ_D0〜
Ｔ_D3を介して、センスアンプ２１２に接続されている。
そして、上記ロード抵抗トランジスタＢ_0R及びＢ_2Rのゲ
ートはバンク線Ｂ_O1に、上記ロード抵抗トランジスタＢ
_1R及びＢ_3Rのゲートはバンク線Ｂ_O2に接続され、各出力
トランジスタＴ_D0〜Ｔ_D3のゲートには、コラムデコーダ
１０ｃからの制御信号が入力されるようになっている。

【００５５】また、各バーチャルＧＮＤ線Ｖ₀〜Ｖ₃はそ
れぞれ、その一端がロード抵抗トランジスタＶ_0R〜Ｖ_3R
を介して電源Ｖｃｃに接続されている。また、上記バー
チャルＧＮＤ線Ｖ₀及びＶ₂の一端側は、接地トランジス
タＴ_01Gを介してＧＮＤに接続され、上記バーチャルＧ
ＮＤ線Ｖ₁及びＶ₃の一端側が接地トランジスタＴ_02Gを
介してＧＮＤに接続されている。そして、上記ロード抵
抗トランジスタＶ_0R及びＶ_2Rのゲートはバンク選択線Ｂ
Ｅ₀₁に、上記ロード抵抗トランジスタＶ_1R及びＶ_3Rのゲ
ートはバンク選択線ＢＥ₀₂に接続され、上記接地トラン
ジスタＴ_01G及びＴ₀ _2Gのゲートには、それぞれバンク選
択線ＢＥ₀₁及びＢＥ₀₂の電位の反転レベルが入力される
ようになっている。

【００５６】また、図３において、判定回路１は、ワー
ド線の立ち上がり状態を示す信号ＥＮＡとコラムアドレ
ス信号に基づいて、対応するメモリブロック１０ａ₀内
のビット線を選択すべきか否かを判定するものであり、
選択回路２は、該判定回路１の判定結果に基づいて、ビ
ット線プリチャージ回路３及びビット線アクセス回路４
の一方を選択するとともに、バーチャルＧＮＤ線プリチ
ャージ回路５及びバーチャルＧＮＤ線アクセス回路６の
一方を選択する。

【００５７】ここで、上記ビット線プリチャージ回路３
は、ビット線に１／２Ｖｃｃ程度の電位を供給する回
路、上記ビット線アクセス回路４は、ビット線を１／２
Ｖｃｃよりやや低い電位を供給する回路であり、また、
バーチャルＧＮＤ線プリチャージ回路５は、バーチャル
ＧＮＤ線に１／２Ｖｃｃ程度の電位を供給する回路、バ
ーチャルＧＮＤ線アクセス回路６は、バーチャルＧＮＤ
線にＧＮＤレベルを供給する回路である。

【００５８】上記各メモリブロックに対応する判定回路
は、ビット線判定回路とバーチャルＧＮＤ線判定回路と
から構成されており、図５にメモリブロック１０_a0及び
１０_a1に対応するビット判定回路１ａ₀及び１ａ₁の回路
構成を示す。

【００５９】該ビット判定回路１ａ₀は、上記ＥＮＡ信
号及びアドレス信号Ａ４，Ａ５を受ける３入力ＡＮＤ回
路１１１と、上記ＥＮＡ信号を反転するインバータ１１
２ａと、該インバータ１１２ａの出力と上記アドレス信
号Ａ４，Ａ５を入力とする３入力ＮＯＲ回路１１２と、
これらの回路１１１及び１１２の出力を入力とする２入
力ＮＯＲ回路１１３と、該回路１１３の出力を反転する
インバータ１１４とを有している。

【００６０】また、上記判定回路１ａ₀は、該インバー
タ１１４の出力とアドレス信号Ａ６を入力とする２入力
ＮＡＮＤ回路１１５と、該インバータ１１４の出力とア
ドレス信号Ａ６の反転信号／Ａ６を入力とする２入力Ｎ
ＡＮＤ回路１１６と、該両ＮＡＮＤ回路１１５，１１６
の出力を反転するインバータ１１７，１１８とを有して
いる。

【００６１】そして、上記ＮＡＮＤ回路１１５，１１６
の出力Ｂ_0C，Ｂ_0A及びインバータ１１７，１１８の出力
Ｂ_0D，Ｂ_0Bは、上記ビット線プリチャージ回路３及びビ
ット線アクセス回路４の一方を選択する選択信号となっ
ている。

【００６２】また、上記ビット判定回路１ａ₁は、上記
ＥＮＡ信号を反転するインバータ１２１ａと、該インバ
ータ１２１ａの出力，アドレス信号Ａ５，及びアドレス
信号Ａ４の反転信号／Ａ４を受ける３入力ＮＯＲ回路１
２１と、該ＮＯＲ回路１２１の出力及び上記判定回路１
ａ₀の３入力ＮＯＲ回路１１２の出力を入力とする２入
力ＮＯＲ回路１２２と、該回路１２２の出力を反転する
インバータ１２３とを有している。

【００６３】また、上記判定回路１ａ₁は、該インバー
タ１２３の出力とアドレス信号Ａ６を入力とする２入力
ＮＡＮＤ回路１２４と、該インバータ１２３の出力とア
ドレス信号Ａ６の反転信号／Ａ６を入力とする２入力Ｎ
ＡＮＤ回路１２５と、該両ＮＡＮＤ回路１２４，１２５
の出力を反転するインバータ１２６，１２７とを有して
いる。

【００６４】そして、上記ＮＡＮＤ回路１２４，１２５
の出力Ｂ_1C，Ｂ_1A及びインバータ１２６，１２７の出力
Ｂ_1D，Ｂ_1Bは、上記ビット線プリチャージ回路１３及び
ビット線アクセス回路１４の一方を選択する選択信号と
なっている。

【００６５】また、図６は、メモリブロック１０_a0及び
１０_a1に対応するバーチャルＧＮＤ線判定回路１ｂ₀及
び１ｂ₁の回路構成を示す。

【００６６】該バーチャルＧＮＤ線判定回路１ｂ₀は、
上記ビット線判定回路１ａ₀における２入力ＮＡＮＤ回
路１１５，１１６に入力されるアドレス信号Ａ６，／Ａ
６を、バーチャルＧＮＤ線選択信号／ＶＧＳＥＬ，ＶＧ
ＳＥＬに代えたものであり、その他の回路構成は上記ビ
ット線判定回路１ａ₀と同一である。また、バーチャル
ＧＮＤ線判定回路１ｂ₁も、上記ビット線判定回路１ａ₁
における２入力ＮＡＮＤ回路１２４，１２５に入力され
るアドレス信号Ａ６，／Ａ６を、バーチャルＧＮＤ線選
択信号／ＶＧＳＥＬ，ＶＧＳＥＬに代えたものであり、
その他の回路構成は上記ビット線判定回路１ａ₁と同一
である。

【００６７】図７は上記ビット線プリチャージ電源回路
Ａ、ビット線プリチャージ回路３，１３、ビット線アク
セス電源回路Ｂ、ビット線アクセス回路４，１４並びに
ビット線選択回路２ａ，１２ａの具体的な回路構成を示
す図であり、ここでは、メモリブロック１０ａ₀及びメ
モリブロック１０ａ₁に対応するものを示している。

【００６８】図７に示すように、ビット線プリチャージ
用電源回路Ａ及びビット線アクセス用電源回路Ｂは共
に、ダイオード接続のＮチャネルトランジスタＴ_Pを、
電源Ｖｃｃと接地との間に５つ直列に接続してなる構成
となっている。該ビット線プリチャージ用電源回路Ａで
は、電源側からみて１段目のトランジスタと２段目のト
ランジスタとの接続点からビット線プリチャージ用の電
位Ａ１を出力するようになっている。また、ビット線ア
クセス用電源回路Ｂでは、電源側からみて２段目のトラ
ンジスタと３段目のトランジスタとの接続点からビット
線アクセス用の電位Ｂ１を出力するようになっている。

【００６９】また、メモリブロック１０ａ₀に対応する
ビット線選択回路２ａは、上記バンク選択線Ｂ₀₁と上記
電源回路Ａの出力との間に接続され、判定回路からの選
択信号Ｂ_OAを受ける選択トランジスタＴ_0Aと、上記バン
ク選択線Ｂ₀₁と上記電源回路Ｂの出力との間に接続さ
れ、判定回路からの選択信号Ｂ_OBを受ける選択トランジ
スタＴ_0Bと、上記バンク選択線Ｂ₀₂と上記電源回路Ａの
出力との間に接続され、判定回路からの選択信号Ｂ_OCを
受ける選択トランジスタＴ_0Cと、上記バンク選択線Ｂ₀₂
と上記電源回路Ｂの出力との間に接続され、判定回路か
らの選択信号Ｂ_ＯＤを受ける選択トランジスタＴ_０Ｄと
から構成されている。

【００７０】このような構成では、判定回路１からの選
択信号により、バンク選択線Ｂ₀₁を介してロード抵抗ト
ランジスタＢ_0R及びＢ_2Rに電源回路Ａの出力Ａ１及び電
源回路Ｂの出力Ｂ１のいずれかが供給される。電源回路
Ａの出力Ａ１が選択された場合は、バンク選択線Ｂ₀₁に
対応するロード抵抗トランジスタＢ_0R及びＢ_2Rのドライ
ブ能力は大きくなり、該トランジスタＢ_1R及びＢ_2Rにつ
ながるビット線Ｂ₀及びＢ₂には、プリチャージレベルと
して１／２Ｖｃｃ程度の電位が供給される。つまりこの
状態では、上記ロード抵抗トランジスタＢ_0R及びＢ
_2Rは、ビット線プリチャージ回路３を形成することとな
る。

【００７１】一方、電源回路Ｂの出力Ｂ１が選択された
場合は、電源回路Ａの出力Ａ１が選択された場合に比べ
ると、バンク選択線Ｂ₀₁に対応するロード抵抗トランジ
スタＢ_0R及びＢ_2Rのドライブ能力はやや小さくなり、該
トランジスタＢ_0R及びＢ_2Rにつながるビット線Ｂ₀及び
Ｂ₂には、アクセスレベルとして１／２Ｖｃｃよりやや
低い電位が供給される。つまりこの状態では、上記ロー
ド抵抗トランジスタＢ_0R及びＢ_2Rは、ビット線アクセス
回路４を形成することとなる。

【００７２】また、上記バンク選択線Ｂ₀₂につながるロ
ード抵抗トランジスタＢ_1R及びＢ_3Rについても、上記判
定回路１からの選択信号Ｂ_0C及びＢ_0Dに基づいて、ビッ
ト線プリチャージ回路３及びビット線アクセス回路４の
一方を形成することとなる。また、メモリブロック１０
ａ₁に対応する選択回路１２ａは、上記バンク選択線Ｂ
₁₁と上記電源回路Ａの出力との間に接続され、判定回路
からの選択信号Ｂ_1Aを受ける選択トランジスタＴ_1Aと、
上記バンク選択線Ｂ₁₁と上記電源回路Ａの出力との間に
接続され、判定回路からの選択信号Ｂ_1Bを受ける選択ト
ランジスタＴ_1Bと、上記バンク選択線Ｂ₁₂と上記電源回
路Ａの出力との間に接続され、判定回路からの選択信号
Ｂ_1Cを受ける選択トランジスタＴ_1Cと、上記バンク選択
線Ｂ₁₂と上記電源回路Ｂの出力との間に接続され、判定
回路からの選択信号Ｂ_1Dを受ける選択トランジスタＴ_1D
とから構成されている。

【００７３】そして、上記バンク選択線Ｂ₁₁につながる
ロード抵抗トランジスタＢ_0R’，Ｂ_2R’，及びＢ_4R’
は、該判定回路１からの選択信号Ｂ_1A，Ｂ_1Bに基づい
て、また上記バンク選択線Ｂ₁₂につながるロード抵抗ト
ランジスタＢ_1R’及びＢ_3R’は、該判定回路１からの選
択信号Ｂ_1C，Ｂ_1Dに基づいて、それぞれビット線プリチ
ャージ回路１３及びビット線アクセス回路１４の一方を
形成することとなる。

【００７４】図８は、上記バーチャルＧＮＤ線プリチャ
ージ電源回路Ｃ，バーチャルＧＮＤ線プリチャージ回路
５，１５、バーチャルＧＮＤ線アクセス電源回路Ｄ、バ
ーチャルＧＮＤ線アクセス回路６，１６並びにバーチャ
ルＧＮＤ線選択回路２ｂ，１２ｂの具体的な回路構成を
示す図であり、ここでは、メモリブロック１０ａ₀及び
メモリブロック１０ａ₁に対応するものを示している。

【００７５】図８に示すように、バーチャルＧＮＤ線プ
リチャージ用電源回路Ｃは、ダイオード接続のＮチャネ
ルトランジスタＴ_Pを、電源Ｖｃｃと接地との間に５つ
直列に接続してなる構成となっており、この電源回路Ｃ
では、電源側からみて１段目のトランジスタと２段目の
トランジスタとの接続点からバーチャルＧＮＤ線プリチ
ャージ用の電位Ｃ１を出力するようになっている。ま
た、バーチャルＧＮＤ線アクセス用電源回路Ｄは、一端
が接地され、ゲートに電源電圧Ｖｃｃが供給されたトラ
ンジスタＴ_Pからなり、該トランジスタの他端からバー
チャルＧＮＤ線アクセス用の電位Ｄ１を出力するように
なっている。

【００７６】また、メモリブロック１０ａ₀に対応する
バーチャルＧＮＤ線選択回路２ｂは、上記バンク選択線
ＢＥ₀₁と上記電源回路Ｃの出力との間に接続され、判定
回路からの選択信号Ｖ_OAを受ける選択トランジスタＴ_0A
と、上記バンク選択線ＢＥ₀₁と上記電源回路Ｄの出力と
の間に接続され、判定回路からの選択信号Ｖ_OBを受ける
選択トランジスタＴ_0Bと、上記バンク選択線ＢＥ₀₂と上
記電源回路Ｃの出力との間に接続され、判定回路からの
選択信号Ｖ_OCを受ける選択トランジスタＴ_0Cと、上記バ
ンク選択線ＢＥ₀₂と上記電源回路Ｄの出力との間に接続
され、判定回路からの選択信号Ｖ_ODを受ける選択トラン
ジスタＴ_0Dとを有している。

【００７７】また、上記選択回路２ｂは、バンク選択線
ＢＥ₀₁，ＢＥ₀₂の電位を反転するインバータＩ₀₁，Ｉ₀₂
と、バーチャルＧＮＤ線Ｖ₀，Ｖ₂と接地との間に接続さ
れ、そのゲートに該インバータＩ₀₁の出力を受ける接地
側抵抗トランジスタＴ_01Gと、バーチャルＧＮＤ線Ｖ₁，
Ｖ₃と接地との間に接続され、そのゲートに該インバー
タＩ₀₂の出力を受ける接地側抵抗トランジスタＴ_02Gと
を有している。

【００７８】また、メモリブロック１０ａ₁に対応する
バーチャルＧＮＤ線選択回路１２ｂは、上記バンク選択
線ＢＥ₁₁と上記電源回路Ｃの出力との間に接続され、判
定回路からの選択信号Ｖ_1Aを受ける選択トランジスタＴ
_1Aと、上記バンク選択線ＢＥ₁₁と上記電源回路Ｄの出力
との間に接続され、判定回路からの選択信号Ｖ_1Bを受け
る選択トランジスタＴ_1Bと、上記バンク選択線Ｖ₁₂と上
記電源回路Ｃの出力との間に接続され、判定回路からの
選択信号Ｖ_1Cを受ける選択トランジスタＴ_1Cと、上記バ
ンク選択線Ｖ₁₂と上記電源回路Ｄの出力との間に接続さ
れ、判定回路からの選択信号Ｖ_1Dを受ける選択トランジ
スタＴ_1Dと有している。

【００７９】また、上記選択回路１２ｂは、バンク選択
線ＢＥ₁₁，ＢＥ₁₂の電位を反転するインバータＩ₁₁，Ｉ
₁₂と、バーチャルＧＮＤ線Ｖ₀，Ｖ₂と接地との間に接続
され、そのゲートに該インバータＩ₁₁の出力を受ける接
地側抵抗トランジスタＴ_11Gと、バーチャルＧＮＤ線
Ｖ₁，Ｖ₃と接地との間に接続され、そのゲートに該イン
バータＩ₁₂の出力を受ける接地側抵抗トランジスタＴ
_12Gとを有している。

【００８０】次に動作について説明する。

【００８１】さて、ここで、一例としてメモリブロック
１０ａ₀についての動作説明を行う。後述するように、
読出し時には、所定のワード線がまず立上がっているの
で、読出し動作を、ワード線の立上りの後のコラムアド
レスの状態に分けて述べる。上記判定回路１が、コラム
アドレスＡ４〜Ａ６に基づいて対応するメモリブロック
１０ａ₀に対して直ちにアクセスする必要がないと判定
した場合、つまりメモリブロック１０ａ₀のビット線が
非選択である場合には、選択回路２は該判定回路１から
の選択信号を受けて、ビット線プリチャージ回路３及び
バーチャルＧＮＤプリチャージ回路５をアクティブ状態
とする。

【００８２】つまり、このとき、ビット線選択回路２ａ
は、バンク選択線Ｂ₀₁及びＢ₀₂にビット線プリチャージ
用電源回路Ａの出力Ａ１を供給して、ロード抵抗トラン
ジスタＢ_0R，Ｂ_2R及びＢ_1R，Ｂ_3Rを十分オンさせ、ビッ
ト線Ｂ₀〜Ｂ₃をプリチャージレベル（１／２Ｖｃｃ）に
する（図７参照）。また、上記バーチャルＧＮＤ線選択
回路２ｂは、バンク選択線ＢＥ₀₁及びＢＥ₀₂にバーチャ
ルＧＮＤ線プリチャージ用電源回路Ｃの出力Ｃ１を供給
して、ロード抵抗トランジスタＶ_0R，Ｖ_2R及びＶ_1R，Ｖ
_3Rを十分オンさせるとともに、接地側トランジスタＴ
_01G及びＴ_02Gをオフして、バーチャルＧＮＤ線Ｖ₀〜Ｖ₃
にプリチャージレベル（１／２Ｖｃｃ）とする（図８参
照）。

【００８３】従って、この場合にはメモリブロック１０
ａ₀内の全ビット線、全バーチャルＧＮＤ線に対して、
ビット線プリチャージ回路３及びバーチャルＧＮＤ線プ
リチャージ回路５より、プリチャージレベルを供給して
プリチャージ動作を完了する。ここでは、途中でのレベ
ルダウン等を考えて、ビット線、バーチャルＧＮＤ線が
最終的に所定のレベルになるようにプリチャージのレベ
ルを調整しておく。

【００８４】次に、判定回路１にて、コラムアドレスＡ
４〜Ａ６に基づき、メモリブロック１０ａ₀に対して直
ちにアクセスする必要があると判定した場合には、この
メモリブロック１０ａ₀のビット線はすでにプリチャー
ジされているので、該メモリブロック１０ａ₀内の、ア
クセスされるべきビット線には、ビット線アクセス回路
４にてそのままプリチャージレベルの保持を実行する。
つまり、ビット線選択回路２ａは、判定回路１からの選
択信号に基づいて所要のバンク選択線にビット線アクセ
ス用電源回路Ｂの出力Ｂ１を供給して、このバンク選択
線につながるロード抵抗トランジスタの駆動能力をやや
下げて、アクセスされるべきビット線を１／２Ｖｃｃよ
りやや低い電位にする。

【００８５】また、アクセスされるべきバーチャルＧＮ
Ｄ線に対しては、バーチャルＧＮＤ線アクセス回路６に
てＧＮＤレベルを供給してメモリセルのアクセスを実行
する。具体的には、バーチャルＧＮＤ線選択回路２ｂ
は、判定回路１からの選択信号に基づいて所要のバンク
選択線にバーチャルＧＮＤ線アクセス用電源回路Ｄの出
力Ｄ１を供給して、このバンク選択線につながるロード
抵抗トランジスタをオフ状態として、アクセスされるべ
きバーチャルＧＮＤ線の電源側端を電源Ｖｃｃから切り
離すとともに、接地側トランジスタをオンさせて該バー
チャルＧＮＤ線の接地側端をＧＮＤに接続する。

【００８６】このとき、ワード線が立上がっている（ワ
ード線トランジスタがＯＮしている）ので、メモリトラ
ンジスタがオン状態のときは、バーチャルＧＮＤ線がＧ
ＮＤレベルであることから、ビット線がＧＮＤに引込ま
れる。メモリトランジスタがオフ状態のときには、ビッ
ト線はプリチャージレベルのままとなり、ビット線電位
の引き込みはない。

【００８７】図９には上記回路構成における動作タイミ
ングを示す。

【００８８】図９では、ワード線の立上りを認識した時
点にて、ワード線立ち上がり認識信号（ＥＮＡ）がハイ
レベルになる。ワード線立上り認識信号（ＥＮＡ）がロ
ーレベルである期間では、上記判定回路１は選択回路２
を制御してビット線プリチャージ回路３及びバーチャル
ＧＮＤ線プリチャージ回路５をアクティブにして、この
場合メモリブロック１０ａ₀内の全ビット線、全バーチ
ャルＧＮＤ線に対してプリチャージレベルを供給する。
なお、ワード線はメモリブロック１０ａ₀〜１０ａ₃に対
して共通であるため、他のメモリブロック１０ａ₁〜１
０ａ₃に対しては、対応する判定回路１１，２１，３１
が選択回路１２，２２，３２を制御して、それぞれのメ
モリブロック内の全ビット線、全バーチャルＧＮＤ線に
対してプリチャージレベルを供給する。

【００８９】次に、ワード線の立ち上がりを認識した時
点にてワード線立ち上がり認識信号（ＥＮＡ）がＨｉｇ
ｈレベルになると、判定回路１は、入力されるアドレス
信号Ａ４〜Ａ６に基づいてその選択出力を制御する。

【００９０】ここで、全ビット線、全バーチャルＧＮＤ
線はプリチャージされているので、今コラムアドレス
（Ａ６、Ａ５、Ａ４）が（０、０、０）である時、つま
りメモリブロック１０ａ₀がアクセスされたとき、ビッ
ト線アクセス回路４をアクティブにして所望のビット線
にアクセス電位を供給してプリチャージレベルを保持す
る。また、バーチャルＧＮＤ線アクセス回路６をアクテ
ィブにして、所望のバーチャルＧＮＤ線に対してＧＮＤ
レベルを供給して、所望のメモリセルに対応するビット
線のプリチャージレベルを低下させる。なお、バーチャ
ルＧＮＤ線は、セルアクセスのとき、常にＧＮＤレベル
になる。

【００９１】ここで、メモリトランジスタの記憶情報が
オンであるときは、ビット線とバーチャルＧＮＤ線のＧ
ＮＤレベルがつながるので、ビット線のプリチャージレ
ベルは低下する。

【００９２】次に、約数十ｎｓの経過後にメモリブロッ
ク１０ａ₀のアクセス動作に対応させてセンスアンプ２
１２をアクティブにしてビット線のセンスを実行する。
ここでは、全てのメモリブロックに対して１つのセンス
アンプがある。

【００９３】図９のタイミングＴ１では、メモリブロッ
ク１０ａ₀に対するプリチャージ動作を終了し、メモリ
セルのアクセス動作を開始する。図９のタイミングＴ２
では、メモリブロック１０ａ₁に対するプリチャージ動
作を終了し、メモリセルのアクセス動作を開始する。図
９のタイミングＴ３、Ｔ４でそれぞれのメモリブロック
における選択メモリセルのデータのセンス動作を終了す
る。このデータのセンス動作は、センスアンプをアクテ
ィブにして行う。

【００９４】次に、メモリブロック１０ａ₁に対応する
判定回路１１に入力されるアドレス信号（Ａ６、Ａ５、
Ａ４）が（０、０、１），つまりメモリブロック１０ａ
₁に対応したものとなると、判定回路１１はメモリブロ
ック１０ａ₁内の選択回路１２を制御して、所望のビッ
ト線をアクセスするビット線アクセス回路１４をアクテ
ィブにする。このとき該当するビット線では、プリチャ
ージレベルが保持される。また、判定回路１１はメモ
リブロック１０ａ₁内の選択回路１２を制御して、メモ
リブロック１内のバーチャルＧＮＤ線アクセス回路１６
をアクティブにして、所望のバーチャルＧＮＤ線に対し
てはＧＮＤレベルを供給し、該当するビット線の引き込
みを実行する。

【００９５】そしてコラムアドレス（Ａ６、Ａ５、Ａ
４）が（０、１、０），つまりメモリブロック１０ａ₂
に対応したものとなると、メモリブロック１０ａ₁に対
してセンスアンプをアクティブにして、ビット線電位の
増幅を行い、同時に所望のバーチャルＧＮＤ線に対して
はＧＮＤレベルを供給し、アクセスすべきビット線の引
き込み動作を実行している。

【００９６】図９などからわかる様に、メモリブロック
１０ａ₂に対してアクセス動作を行っているときには、
メモリブロック１０ａ₁のデータが出力されつつあり、
メモリブロック１０ａ₀は完全に非選択になっている。

【００９７】また、この時にはメモリブロック１０ａ₀
のビット線センス増幅およびメモリセルアクセス（該当
するビット線及びバーチャルＧＮＤ線へのアクセス）を
終了して、メモリブロック１０ａ₀内の全ビット線、全
バーチャルＧＮＤ線のプリチャージ動作を実行する。な
ぜなら、この時メモリブロック１０ａ₀は、アクセス不
要の状態になっているからである。

【００９８】最後にカラムアドレスが先頭の０番目から
数えて２５６番目になると、センスアンプではメモリブ
ロック１０ａ₁内の該当する全ビット線の増幅が終了し
て、メモリブロック１０ａ₁内の全ビット線、及び全バ
ーチャルＧＮＤ線のプリチャージ動作が実行される。

【００９９】次に上記ビット線判定回路１ａ₀，１ａ₁及
びビット線選択回路２ａ，１２ａの動作、及びバーチャ
ルＧＮＤ線判定回路１ｂ₀，１ｂ₁及びバーチャルＧＮＤ
線選択回路２ｂ，１２ｂの動作について図５〜図８を用
いて追加説明する。

【０１００】図７の選択回路２ａは、図５の判定回路１
ａ₀の出力Ｂ_0A，Ｂ_0B，Ｂ_0C，Ｂ_0Dを受け、メモリブロ
ック１０ａ₀に対するビット線プリチャージ回路３及び
ビット線アクセス回路４を選択する。

【０１０１】また図７の選択回路１２ａは、図５の判定
回路１ａ₁の出力Ｂ_1A，Ｂ_1B，Ｂ_1C，Ｂ_1Dを受け、メモ
リブロック１０ａ₁のビット線へのビット線プリチャー
ジ回路１３及びビット線アクセス回路１４を選択する。

【０１０２】図８のバーチャルＧＮＤ線選択回路２ｂ
は、図６のバーチャルＧＮＤ線判定回路１ｂ₀の出力Ｖ
_0A，Ｖ_0B，Ｖ_0C，Ｖ_0Dを受け、メモリブロック１０ａ₀
に対するバーチャルＧＮＤ線プリチャージ回路５及びバ
ーチャルＧＮＤ線アクセス回路６を選択する。

【０１０３】また、図８のバーチャルＧＮＤ線選択回路
１２ｂは、図６のバーチャルＧＮＤ線判定回路１ｂ₁の
出力Ｖ_1A，Ｖ_1B，Ｖ_1C，Ｖ_1Dを受けて、メモリブロック
１０ａ₁に対するバーチャルＧＮＤ線プリチャージ回路
１５及びバーチャルＧＮＤ線アクセス回路１６を選択す
る。

【０１０４】いまコラムアドレス（Ａ６，Ａ５，Ａ４）
が（０，０，０）であると、判定回路１ａ₀の出力は、
Ｂ_0A＝Ｌレベル，Ｂ_0B＝Ｈレベル，Ｂ_0C＝Ｈレベル，Ｂ
_0D＝Ｌレベルとなる。従って、ビット線Ｂ₀，Ｂ₂群につ
ながるロード抵抗トランジスタＢ_0R，Ｂ_2R群に入力され
るゲート信号は電源回路Ｂの出力Ｂ１となる。この電源
回路Ｂの出力Ｂ１のレベルを、Ｔｒ段数を変えることに
よって調整してビット線プリチャージレベルを保持す
る。これによってビット線アクセス回路４が選択された
こととなる。

【０１０５】また判定回路１ａ₀の出力Ｂ_0Cは、Ｂ_0C＝
Ｈレベルであるため、電源回路Ａの出力Ａ１が、ビット
線Ｂ₁，Ｂ₃群につながるロード抵抗トランジスタＢ_1R，
Ｂ_3R群のゲートに入力される。

【０１０６】この出力Ａ１のレベルは電源回路Ｂの出力
Ｂ１より高いレベルにあり、ビット線プリチャージレベ
ルを供給し続ける。つまりビット線プリチャージ回路３
が選択されたこととなる。

【０１０７】同様にして、コラムアドレス（Ａ６，Ａ
５，Ａ４）が（０，０，０）であると、バーチャルＧＮ
Ｄ線判定回路１ｂ₀の出力レベルは、それぞれＶ_0A＝Ｌ
レベル，Ｖ_0B＝Ｈレベル，Ｖ_0C＝Ｈレベル，Ｖ_0D＝Ｌレ
ベルとなる。なお、バーチャルＧＮＤ線選択信号の反転
信号は、／ＶＧＳＥＬ＝Ｌである。

【０１０８】このとき出力Ｖ_0Bがハイレベルであるた
め、電源回路Ｄからの出力Ｄ１が、バーチャルＧＮＤ線
Ｖ₀，Ｖ₂群につながるロード抵抗トランジスタのゲート
に入力され、さらに該出力Ｄ１の反転レベルが接地側ト
ランジスタＴ_01Gのゲートに入力される。これにより、
バーチャルＧＮＤ線Ｖ₀，Ｖ₂群がＧＮＤレベルに接続さ
れ、所望のメモリセルがアクセスされたこととなる。つ
まりバーチャルＧＮＤ線アクセス回路６が選択されたこ
ととなる。

【０１０９】また判別回路１ｂ₀の出力は、Ｖ_0C＝Ｈレ
ベル，Ｖ_0D＝Ｌレベルとなり、電源回路Ｃの出力信号Ｃ
１が、バーチャルＧＮＤ線Ｖ₁，Ｖ₃群につながるロード
抵抗トランジスタＶ_1R，Ｖ_3Rに入力され、さらに該出力
Ｃ１の反転レベルが接地側トランジスタＴ_02Gに入力さ
れる。これによりバーチャルＧＮＤ線Ｖ₁，Ｖ₃群へのプ
リチャージレベルの供給が維持される。つまり、バーチ
ャルＧＮＤ線プリチャージ回路５が選択されたこととな
る。

【０１１０】また、同様にして、メモリブロック１０ａ
₁に対しても、ビット線判定回路１ａ₁の出力Ｂ_1A，
Ｂ_1B，Ｂ_1C，Ｂ_1Dに基づいてビット線選択回路１２ａが
制御され、バーチャルＧＮＤ線判定回路１ｂ₁の出力Ｖ
_1A，Ｖ_1B，Ｖ_1C，Ｖ_1Dに基づいてビット線選択回路１２
ｂが制御されて、ビット線プリチャージ回路１３及びビ
ット線アクセス回路１４の一方、また、バーチャルＧＮ
Ｄ線プリチャージ回路１５及びバーチャルＧＮＤ線アク
セス回路１６の一方が選択される。

【０１１１】また、図４においてメモリセルＭ１１が記
憶するデータの読み出しを行う場合、バンク選択線Ｂ_O1
へは、対向するビット線がプリチャージレベルを保持可
能な電位Ｂ１を供給し、バンク選択線Ｂ_O2に対しては、
ビット線にプリチャージレベルを安定供給可能な電圧Ａ
１（但しＡ１＞Ｂ１）を供給する。また、バンク選択線
ＢＥ₀₁にはＧＮＤレベルを供給し、バンク選択線ＢＥ₀₂
に対してはプリチャージレベルを安定供給可能な電位Ｃ
１（＝Ａ１）を供給する。

【０１１２】上記読出し動作は、メモリセルＭ１１が含
まれるメモリブロックとは異なるメモリブロックに対す
る、コラムアドレス信号の入力からコラムデコーダによ
るアドレスのデコーダまでの期間において実行され、特
に本願発明はページ内をランダムに読み出す場合に高速
化が可能となる。

【０１１３】さらに、コラムデコーダにより選択された
ビット線とセンスアンプが接続されたとき、ビット線電
位は確定しており、従来のようにページモード実現のた
めにセンスアンプを複数個設けることなしに、図１で示
された構成で高速かつ連続したデータの読み出しが可能
となる。

【０１１４】なお、上記実施形態１では、バンク選択線
にバーチャルＧＮＤ線アクセス回路より、電源回路Ｄの
出力Ｄ１を供給するようにしたが、該バンク選択線には
ＧＮＤレベルを直接供給するようにしてもよい。

【０１１５】また、上記実施形態１では、ページモード
にて連続してデータを読み出す場合には、例えばメモリ
ブロック１０ａ０をアクセスして、センスアンプにて増
幅する期間に、予めメモリブロック１０ａ１のメモリセ
ルをアクセス（ビット線プリチャージレベル保持及びバ
ーチャルＧＮＤ線にＧＮＤレベル供給）して、ビット線
とレファレンス線の電位差を確保しておくようにし、こ
の動作によってセンスアンプの増幅期間の短縮を図り、
高速化を可能としたが、全メモリブロックを同時にアク
セスして、ビット線とレファレンス線の電位差を確保し
ておくようにしてもよい。

【０１１６】（実施形態２）この実施形態２に係る半導
体記憶装置は、上記実施形態１における判定回路１，１
１，２１，３１を、所定のワード線が立ち上がったと
き、該ワード線によって活性化された全てのページ内メ
モリセルに対するビット線のうち、バンク選択線により
選択された全てのビット線の電位が、前記プリチャージ
電位からこれよりやや低いアクセス電位まで低下し、該
所定のワード線によって活性化された全てのページ内メ
モリセルに対するバーチャルＧＮＤ線のうち、該バンク
選択線により選択された全てのバーチャルＧＮＤ線の電
位が、該プリチャージ電位から、ＧＮＤレベルよりやや
高い値にまで低下するよう、複数のビット線アクセス回
路４，１４，２４，３４及びバーチャルＧＮＤ線アクセ
ス回路６，１６，２６，３６を制御する構成としたもの
である。

【０１１７】また、この実施形態では、全メモリブロッ
クをアクセス状態とし、その時の消費電流の低減化対策
として、バーチャルＧＮＤ線のアクセスレベルをＧＮＤ
よりやや浮かせておく。メモリ装置のうち、ＤＲＡＭと
ＲＯＭではプリチャージ時の電流消費が大きく異なる。
例えば、ＤＲＡＭではほとんど電流消費はないが、ＲＯ
Ｍでの電流消費は大きい。従って、バーチャルＧＮＤ線
のアクセスレベルをＧＮＤよりやや浮かせておくことは
ＲＯＭにおいては非常に有効である。

【０１１８】本実施形態２では、ワード線及びバンク選
択線によってアクセスされるメモリセルを全てアクセス
しておく。この状態ではビット線とバーチャルＧＮＤ線
がアクティブになることによって、メモリセルが確定す
る。これにより、ビット線とＲＥＦ線との電位差を僅か
ながら付けておくことができる。

【０１１９】従って、センスアンプによる増幅時には、
ビット線とＲＥＦ線とを比較することにより、従来より
も高速にビット線の増幅が完了して高速なデータ読み出
しを実現することができる。

【０１２０】

【０１２１】図１３は本実施形態２による半導体記憶装
置の構成を説明するための図であり、バーチャルＧＮＤ
線選択回路及びその周辺回路の具体的な構成を示してい
る。図において、２ｂ’及び１２ｂ’は、この実施形態
２におけるバーチャルＧＮＤ線選択回路であり、該選択
回路２ｂ’では、接地側トランジスタＴ_01Gとバーチャ
ルＧＮＤ線Ｖ₀，Ｖ₂との間には、さらにダイオード接続
の負荷トランジスタＴ_01G’が接続され、また接地側ト
ランジスタＴ_02GとバーチャルＧＮＤ線Ｖ₁，Ｖ₃との間
には、さらにダイオード接続の負荷トランジスタ
Ｔ_02G’が接続されている。

【０１２２】また、該選択回路１２ｂ’では、接地側ト
ランジスタＴ_11GとバーチャルＧＮＤ線Ｖ₀，Ｖ₂との間
には、さらにダイオード接続の負荷トランジスタ
Ｔ_11G’が接続され、また接地側トランジスタＴ_12Gとバ
ーチャルＧＮＤ線Ｖ₁，Ｖ₃との間には、さらにダイオー
ド接続の負荷トランジスタＴ_12G’が接続されている。

【０１２３】この実施形態２では、データの読出しの際
にバーチャルＧＮＤ線に印加される電位が、実施形態１
のものに比べて若干高くなるので、メモリセルのアクセ
ス動作，つまりビット線へのデータの読み出しが、実施
形態１と比較すると緩やかではあるが、すべてのメモリ
ブロックに対してアクセス動作が実行され続ける。

【０１２４】よって、センスアンプでのビット線増幅動
作時間の短縮につながる。

【０１２５】また、所望のワード線、バンク選択線によ
ってアクセスされた全てのメモリセルに対して、メモリ
セルのアクセス（メモリセルによるビット線引き込み動
作）が実行されているために、そのワード線及びバンク
選択線によってアクセスされる全てのメモリセル（ペー
ジ内のメモリセル）に対しては、ランダムなアクセスが
高速に実行される。このページモードでは、ワード線が
共通であるメモリセルのうちから、順次異なるビット線
に対応するメモリセルが読み出される。

【０１２６】図１０（ａ）に、従来の半導体記憶装置の
ページモード、特にページ内をランダムに読み出す場合
におけるタイミング図を示す。ページモードにおけるラ
ンダムアクセスではアドレスの予想が困難になるため、
従来の構成の半導体記憶装置では、アドレス入力後にビ
ット線プリチャージ動作が必要になる。

【０１２７】図１０（ａ）では、ページアドレスデコー
ド後、ビット線プリチャージ動作、メモリセルによるビ
ット線引き込み動作、センスアンプによるビット線増幅
動作、及びデータの出力動作が必要となる。

【０１２８】これに対し本発明の実施形態２の半導体記
憶装置によるページ内ランダムアクセスでは、ページア
ドレスデコードの際にビット線のプリチャージ及びメモ
リセルのアクセス動作が行われるため、ページアドレス
デコード後は、センスアンプによるビット線増幅動作、
及びデータの出力動作のみとなる。このため、読出し動
作の高速化が可能となる。図１０（ｂ）には、本実施形
態２の動作のタイミングを示している。

【０１２９】

【発明の効果】以上のように本発明によれば、チップサ
イズの増加を招くことなく、高速にしかも連続してデー
タの読み出しを行うことができる効果がある。

【０１３０】つまり、ページモードやバーストモードを
使用して、データの読出しを高速に尚かつ連続して行う
場合には、従来の構成では、数個のセンスアンプを同時
に動作させて読み出したデータをレジスタに確保してお
き、レジスタからのデータの出力中に、次に読み出すメ
モリセルに対するプリチャージ動作に移る必要がある。

【０１３１】これに対し本発明では、センスアンプによ
るビット線増幅動作の前の段階にて、読み出すべきメモ
リセルに対するプリチャージ動作及びメモリセルによる
ビット線引き込み動作を終了させている。従って、１つ
のセンスアンプによるデータの増幅及び増幅データのレ
ジスタへの確保を、順次アクセスすべきメモリセルに対
して行うことにより、読出しを高速にしかも連続して行
うことができる。

【０１３２】また、本発明では、従来からのプリチャー
ジ回路を省略したシステム構成の採用が可能となるため
に、周辺回路が簡略化されてチップ面積の増加を防ぐこ
とができる。

【０１３３】また、本発明では、ページ内をランダムに
アクセスする場合には、ビット線プリチャージ動作、メ
モリセルによるビット線引き込み動作が既に実行されて
いるために、読出しサイクルの高速化が可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態１による半導体記憶装置にお
けるデータ読出しのための概略構成を示す図である。

【図２】上記実施形態１による半導体記憶装置の１つの
メモリセルアレイに対応する全体的な構成を示す図であ
る。

【図３】上記メモリセルアレイを構成するメモリブロッ
クの１つに対応する構成を示す図である。

【図４】上記半導体記憶装置におけるメモリセルアレイ
の詳細な構成を示す図である。

【図５】上記半導体記憶装置を構成するビット線判定回
路の具体的な回路構成を示す図である。

【図６】上記半導体記憶装置を構成するバーチャルＧＮ
Ｄ線判定回路の具体的な回路構成を示す図である。

【図７】上記半導体記憶装置を構成するビット線選択回
路及びその周辺の具体的な回路構成を示す図である。

【図８】上記半導体記憶装置を構成するバーチャルＧＮ
Ｄ線選択回路及びその周辺の具体的な回路構成を示す図
である。

【図９】上記実施形態１の半導体記憶装置におけるメモ
リブロック間での動作タイミングを説明するための図で
ある。

【図１０】ページ内モードでのランダムアクセス動作の
タイミングを説明するための図であり、図１０（ａ）は
従来の半導体記憶装置に対応するもの、図１０（ｂ）は
本発明の実施形態２の半導体記憶装置に対応するものを
示している。

【図１１】従来のページモードでもってデータ読出しを
行うための回路構成を示すブロック図であり、センスア
ンプ増設による回路構成を示している。

【図１２】従来のページモードでもってデータ読出しを
行うための他の回路構成を示すブロック図であり、プリ
チャージ回路の増設による回路構成を示している。

【図１３】本発明の実施形態２による半導体記憶装置の
構成を説明するための図であり、該半導体記憶装置にお
けるバーチャルＧＮＤ線選択回路及びその周辺の具体的
な回路構成を示している。

【符号の説明】

１，１１，２１，３１判定回路２，１２，２２，３２選択回路３，１３，２３，３３ビット線プリチャージ回路４，１４，２４，３４ビット線アクセス回路５，１５，２５，３５バーチャルＧＮＤ線プリチャー
ジ回路６，１６，２６，３６バーチャルＧＮＤ線アクセス回
路１０メモリセルアレイ１０ａ₀，１０ａ₁，１０ａ₂，１０ａ₃ メモリブロック１０ｂローデコーダ１０ｃコラムデコーダ１００半導体記憶装置２１２センスアンプ２１３データレジスタＡビット線プリチャージ用電源回路Ｂビット線アクセス用電源回路ＣバーチャルＧＮＤ線プリチャージ用電源回路ＤバーチャルＧＮＤ線アクセス用電源回路

Claims

(57)【特許請求の範囲】

【請求項１】マトリクス状に配列された複数のメモリ
セルと、該メモリセルの各行に対応させて設けられ、対
応する行のメモリセルを活性化するための複数のワード
線と、それぞれ該メモリセルの各列に対応させて設けら
れ、メモリセルのデータを読み出すための複数のビット
線及び複数のバーチャルＧＮＤとを含み、各メモリセル
の一端が対応するビット線に、その他端が対応するバー
チャルＧＮＤに接続され、複数のメモリブロックに分割
されたメモリセルアレイを備え、アクセスされるべきメ
モリセルにつながるビット線及びバーチャルＧＮＤ線
を、データ読出し動作のためのアクセス電位に設定し、
アクセスする必要のないメモリセルにつながるビット線
及びバーチャルＧＮＤ線をプリチャージ動作のためのプ
リチャージ電位に設定するよう構成した半導体記憶装置
であって、入力されたアドレス信号に基づいて、各メモリブロック
内のビット線及びバーチャルＧＮＤ線に供給すべき電位
を、該プリチャージ電位とするか、あるいは該アクセス
電位とするかを、各メモリブロック毎に判定する判定手
段と、該各メモリブロックに対応して設けられ、該判定手段に
よって、対応するメモリブロックに対してアクセスする
必要があると判定された場合に、対応するメモリブロッ
クの１つ前のメモリブロックがアクセスされている時点
に、対応するメモリブロックの該ビット線及び該バーチ
ャルＧＮＤ線に該プリチャージ電位をそれぞれ供給する
複数のプリチャージ回路と、該各メモリブロックに対応して設けられ、該プリチャー
ジ回路にてプリチャージ電位とされた対応するメモリブ
ロックの該ビット線及び該バーチャルＧＮＤ線にアクセ
ス電位をそれぞれ供給する複数のアクセス回路とを備え
た半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、前記アクセス回路は、アクセスされるべき、所望のメモリブロックのビット線
に該プリチャージ電位より低いアクセス電位を供給する
アクセス電位供給回路と、アクセスされるべき、所望のメモリブロックのバーチャ
ルＧＮＤ線にＧＮＤレベルを供給するＧＮＤレベル供給
回路とを備えている半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置におい
て、前記メモリセルアレイは、各メモリブロック内に、所定
のビット線及び所定のバーチャルＧＮＤ線のみ選択する
ためのバンク選択線を有しており、前記判定手段は、所定のワード線によって活性化された全てのページ内メ
モリセルに対するビット線のうち、該バンク選択線によ
り選択された全てのビット線の電位が、前記プリチャー
ジ電位からこれよりやや低いアクセス電位まで低下し、
かつ、該所定のワード線によって活性化された全てのペ
ージ内メモリセルに対するバーチャルＧＮＤ線のうち、
該バンク選択線により選択された全てのバーチャルＧＮ
Ｄ線の電位が、該プリチャージ電位から、ＧＮＤレベル
よりやや高い値にまで低下するよう前記複数のアクセス
回路を制御する構成となっている半導体記憶装置。
【請求項４】複数のメモリブロックに分割されたメモ
リセルアレイを備えた半導体記憶装置において、メモリ
セルのデータのアクセスを行う際、アクセスされるべき
メモリセルにつながるビット線及びバーチャルＧＮＤ線
をアクセス動作のためのアクセス電位に設定し、アクセ
スする必要のないメモリセルにつながるビット線及びバ
ーチャルＧＮＤ線をプリチャージ動作のためのプリチャ
ージ電位に設定するメモリアクセス方法であって、１つのワード線が活性化されてページ内メモリセルが選
択されたとき、入力されたアドレスに基づいて、アクセスする必要のあ
るメモリブロックを判定して、その判定されたメモリブ
ロックの１つ前のメモリブロックがアクセスされている
時点にて、該判定されたメモリブロック内の、アクセス
されるべきメモリセルにつながるビット線及びバーチャ
ルＧＮＤ線をプリチャージ電位に設定する動作を、複数
のメモリブロックに対して順次行うメモリアクセス方
法。
【請求項５】複数のメモリブロックに分割されたメモ
リセルアレイを備えた半導体記憶装置において、メモリ
セルからのデータのアクセスを行う際、アクセスされる
べきメモリセルにつながるビット線及びバーチャルＧＮ
Ｄ線をアクセス動作のためのアクセス電位に設定し、ア
クセスする必要のないメモリセルにつながるビット線及
びバーチャルＧＮＤ線をプリチャージ動作のためのプリ
チャージ電位に設定するメモリアクセス方法であって、１つのワード線が活性化されてページ内メモリセルが選
択されたとき、該ページ内メモリセルに接続されたビット線及びバーチ
ャルＧＮＤ線のうち、入力されたアドレスに基づいてバ
ンク選択線により選択されたビット線及びバーチャルＧ
ＮＤ線をすべて、全メモリブロックに対して同時にアク
セス電位に設定するメモリアクセス方法。