JP2000516008A

JP2000516008A - 低電力セルフタイミングメモリ装置およびその制御方法ならびに装置

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Publication number: JP2000516008A
Application number: JP09524423A
Authority: JP
Inventors: ダブリューパッソウロビン; ダブリュープリーブゴードン; ディーイズレフソンロナルド; ロスマクタッガートアイ; アールレクエアケビン
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1995-12-28
Filing date: 1996-12-06
Publication date: 2000-11-28
Also published as: WO1997024726A1; DE69608125T2; EP0871956B1; EP0871956A1; DE69608125D1; US5596539A

Abstract

(57)【要約】コアメモリアレイの隣接する端部にメモリセルのダミー行および列を含むセルフタイミングメモリ制御装置。制御ロジックが外部クロック信号を受け取ると、アドレスの復号を開始し、センス増幅器を動作させるためのセンスイネーブル信号を送出する。ダミードライバは、イネーブル信号を受け取るとダミー選択線に選択信号を送出し、コアメモリアレイの各アクセスと同時にダミー部でメモリアクセスが行われる。ダミー経路の固定メモリセルは、ダミーセンス増幅器に常にロジック０を送出し、ダミーセンス増幅器はロジック０を検知するとこれを受けてタイミング信号を送出する。ダミーセンス増幅器は、ロジック１となるように電圧オフセットでバイアスを加えられているため、コアメモリアレイの出力データが安定化するまでタイミング信号は遅延することが好ましい。制御ロジックはタイミング信号の送出を検出すると、これを受けて出力データを保持する。制御ロジックはまた、さらなる電力の浪費を防止するためセンス増幅器をシャットダウンする。こうして、エネルギー節約のためにできるだけ早く、しかし有効データの正確な保持のため安全なタイミングマージン内で、出力データが保持され、センス増幅器は動作不能となる。さらなるタイミングマージンのため、バイアスが加えられたインバータを追加することが好ましい。センス増幅器は低電圧レベルでも正しい動作を行うため入力レベルシフタ段を含むことが好ましい。

Description

【発明の詳細な説明】低電力セルフタイミングメモリ装置およびその制御方法ならびに装置発明の背景発明の属する技術分野本発明はメモリ装置（デバイス）に関し、より詳しくは、低電力化タイミングのためのダミービット線検出手法と電力消費量を減少させるタイミングマージン制御のためのビット線オフセット電圧とを用いたメモリ装置およびその制御方法ならびに装置に関する。従来技術メモリ装置には一般的に、データの記憶と検索のためのメモリセルのアレイつまりマトリックスが含まれ、メモリセルのアレイは行と列に配置されている。多くの構成が可能であるが、メモリアレイの特定位置にアクセスするためのアドレスを復号するため、複数のワード線ドライバを含む行つまりワード線デコーダと、列デコーダとが設けられている。センス増幅器はアレイのメモリセルからデータを検出できる。データセンス増幅器は動作中かなりの電力を消費するため、できるだけ早くシャットダウンすることが好ましい。低電力損を達成する手法には様々なものがあるが、その多くがセルフタイミング手法を含んでいる。しかしこのような手法のほとんどは、供給電圧低下時に動作不可能になるか信頼性がなく、タイミングマージン制御手段を備えておらず、コンパイラアプリケーションに必要な広範囲のメモリコンフィギュレーションについて電力を低下させるようには設計されていない。多くの設計はセルフタイミング手法ではないため、サイクルの終了については次のクロックエッジに依存している。このクロック依存性により、クロックのデューティサイクルが制限され、メモリアレイのセンス増幅器は必要以上に長く作動したままとなるため、より多くの電力損の可能性がある。他のセルフタイミング手法は、コアメモリアレイの読み取り／書き込みセンスを厳密にトラッキングしないため、アクセスサイクルが長くなり、電力損が増大する結果となる。メモリコンパイラについてのセルフタイミング手法は周知である。しかし周知のコンパイラセルフタイミング手法はたいてい、広範囲のメモリサイズについて正確に作動するように設計されているため、最悪の場合または最大サイズのコンフィギュレーションのみに基づいている。これらの手法はたいていサイズに応じて設計されておらず、考えられるあらゆるコンフィギュレーション、特に小さなメモリアレイについて電力使用量を最適化することはできない。他のセルフタイミング手法は、電力低下が開始する前にコアメモリアレイのアクセスを確実に終了させるためのタイミングマージン制御を含んでいないので、結果的にメモリのエラーを生じることが多い。周知の検出手法のほとんどは2.0ボルト未満の低い供給電圧では動作不可能であるか信頼性がないため、これより高い電圧や電力レベルが必要となる。コンパイラアプリケーションに必要な広範囲のメモリコンフィギュレーションについて電力使用量を減少させるため、低電力アーキテクチャとセルフタイミングマージン制御とを備えた同期メモリを設けることが好ましい。このメモリは1.8ボルト以下のような低電圧レベルでも正確に動作することが望ましい。発明の要旨したがって本発明の目的は、低電力セルフタイミングメモリ装置およびその制御方法ならびに装置を提供することである。もう一つの目的は、コンパイラアプリケーションに必要な広範囲のメモリコンフィギュレーションについて低電力でのセルフタイミングマージン制御を備えた同期メモリ装置およびその制御方法ならびに装置を提供することである。他の目的は、1.8ボルト以下の低電圧レベルでも正確にメモリを制御および動作させる制御方法および装置を提供することである。メモリコアアレイは一般的に、行方向と縦方向に配置された複数のメモリセルから成り、各セルは対応するデータビットを記憶している。各メモリセルの行は、ワード線ドライバのアレイにより、対応のワード線に送出された対応のワード線信号によりイネーブルされる。一回につき、メモリコアアレイのワード線信号のうち一つだけが送出される。各メモリアクセスサイクルの間には、アドルスを復号して前記アドレスに対応するワード線信号の一つを送出するワード線デコーダに、アドレスが送られる。メモリセルの各列は、一組の相補ビット線信号に接続されている。読み取りサイクルでは、イネーブル可能となった各列のメモリセルが、一組の相補ビット線を構成する対応のビット線と相補ビット線とを駆動する。書き込みサイクルでは、データバッファ行が相補ビット線を駆動する。センス増幅器行は一般的に、メモリアレイの底に沿って配列され、そこで各センス増幅器は対応のデータビットをアクセスするため動作可能メモリセルを検知する。対応する出力ラッチアレイは、各メモリアクセスの間、出力データを保持するため、センス増幅器アレイに接続されている。読み取りおよび書き込みサイクルではデータは一般的に出力に送られるため、読み取りと書き込みのサイクルは類似している。本発明によるセルフタイミングメモリ装置およびその制御方法ならびに装置では、低電力化制御タイミングと、タイミングマージン制御のためのビット線オフセット電圧とを与えるダミービット線検知手法を用いる。メモリセルのダミー行、列は、コアメモリアレイの外端に沿って設けられ、特定アレイサイズについて概ね最悪の場合のタイミング経路を形成する。制御ロジックは、外部クロック信号を受け取って、アドレス復号を開始するためのワード線イネーブル信号を発生するとともに、各センス増幅器を動作させるためのセンスイネーブル信号を発生する。ダミーワード線とダミーセンス増幅器も、以下にさらに説明するようにダミー経路に送出された所定ロジックレベルを検知するためイネーブル可能となる。ワード線復号回路には、各アクセスサイクルの間に制御ロジックからワード線イネーブル信号を受け取り、これを受けてダミーワード線選択信号を送出するダミーワード線ドライバが含まれる。ダミー選択信号によって、コアメモリアレイの各アクセスと同時に、ダミー部でメモリ読み取りアクセスが行われる。一組の相補ダミービット線で所定ロジックレベルをダミーセンス増幅器へ送出するため、ダミー経路には固定メモリセルが設けられている。この固定メモリセルは、特定サイズのメモリアレイについて最悪タイミングを表すため、ダミー行とダミー列の交点に配置されることが好ましい。特に、固定メモリセルはダミードライバとは反対側のダミー行の端に配置され、ダミーセンス増幅器とは反対側のダミー列の端に配置される。ダミーセンス増幅器は、固定セルによって送出された所定ロジックレベルを検知するため一組の相補ダミービット線に接続され、所定ロジックレベルを検知すると、これに応答してタイミング信号を送出する。相補ビット線上で対応のロジックレベルが十分な値になる前にタイミング信号が発生されないように、ダミーセンス増幅器は、所定ロジックレベルと反対のロジックレベルとなるように電圧オフセットでバイアスされている。またこの電圧オフセットにより、コアメモリアレイの出力データが安定化されるまで、タイミング信号が遅延する。制御ロジックはタイミング信号の送出を検出して、出力データを保持するためラッチアレイにラッチ信号を送出する。制御ロジックはまた、ワード線イネーブル信号とセンスイネーブル信号の送出を停止してセンス増幅器をシャットダウンし、メモリアレイのさらなる電力消費を防止する。こうしてエネルギを節約するためできるだけ早く、しかし有効データの保持を保証するのに十分なタイミングマージン内で、センス増幅器がシャットダウンされ、出力データが保持される。本発明の第１の実施の形態では、ダミーメモリセル行がメモリアレイの最上部に配置されており、ダミーワード線ドライバで駆動される。ダミーワード線ドライバは、外部クロックの立ち上がりエッジによって、コアアレイワード線と同時に、各メモリアクセスの間、イネーブル可能とされる。ダミーメモリセルはワード線ダミードライバによってイネーブル可能とされるが、各列コアメモリセルの対応ビット線には接続されていない。こうしてダミーメモリセルは何のデータも送出しないが、コアメモリワード線ドライバとほぼ同様にダミーワード線ドライバのロードをシミュレートする。ダミー検知列は、ダミーワード線ドライバから最も遠いメモリコアアレイの外端に沿って配置されている。固定メモリセルは、ダミー行とダミー列の交点に位置することが好ましい。各アクセス時には、固定メモリセルのみが一組の相補ダミービット線へデータを送出し、ダミーメモリセルの残りの列はデータを送出しないが、タイミングをとるためにビット線ローディングをシミュレートする意図から接続されている。ダミー行とダミー列中のダミーメモリセルはデータを送出しないが、実際のコアメモリセルと概ね同様に動作させられる。特に、実際のコアセルに関連したローディングをシミュレートするため、概ね同じゲートキャパシタンスを持つパストランジスタが、ダミーメモリセルに含まれる。こうして、ダミー選択線と対応する一組のダミービット線とに関連したタイミングは、ダミー経路がメモリアレイの最長経路より少し長いことを除いて、コアアレイのワード線やビット線と概ね同一である。本発明による別の実施の形態では、固定メモリセルのダミー列のみが設けられ、ワード線ドライバから最も遠いメモリコアアレイの外端に沿って配置されている。各ダミー列セルは、第１の実施の形態の単一の固定ダミーセルと同じように、ダミービット線上に所定のロジックレベルを送出するように固定されている。この実施の形態ではダミー行がないため、メモリアレイを小さくできる。さらに、セルフタイミング信号のタイミング経路は、メモリアレイとの適合をより近い程度にするためマージンが少ない。それにもかかわらず、ダミー列はアレイの最悪タイミングを表している。好適な実施の形態では、ダミービット線を含む一組の相補ビット線のすべてを高いロジックつまりロジック１レベルにプリチャージするため、プリチャージプルアップデバイスが設けられている。そのうえプリチャージプルアップデバイスアレイは、ダミーセンス増幅器の出力タイミング信号を含むセンス増幅器の出力をプリチャージする。制御ロジックはメモリアクセスに先立ってプリチャージデバイスをイネーブル可能とし、それからクロック信号が最初に送出されてメモリアクセスを開始すると、プリチャージデバイスをイネーブル不能にする。動作したダミーメモリセルはロジック０を発生するように配線されていることが好ましい。ロジック０は、プリチャージ状態のため、ダミーセンス増幅器と同様センス増幅器についても最も遅い読み取りとなる。ダミーセンス増幅器は、コアアレイセンス増幅器と概ね同一のデザインとレイアウトを用いて構成されていることが好ましいが、各メモリアクセス時には動作したダミーメモリセルによって発生されたロジック０データ状態を常に読み取る。特に、ダミーセンス増幅器は、複数のＰチャンネル型プルアップデバイスのうちの一つに、修正された幅／長さ比で、読み取りインバランスを強制する。このインバランスによりセンス増幅器の第二段に制御電圧オフセットが発生し、これは相補ビット線間の電圧差が生じてコアアレイセンス増幅器のすべてが安定化するまでダミー部が起動しないように、若干の遅延を引き起こす。こうしてダミービット線検知回路はコアアレイセンス増幅器に追従するが、間違った制御信号が起動されてアクセスサイクルが早期に終了しないように、組込みマージンを含む。電力損とサイクル時間の点から重要であるこの追従は、コアアレイセンス増幅器とデザインおよびレイアウトにおいてできるだけ同一のダミーセンス増幅器を用いて達成されるが、最悪時セルフタイミング信号を保証するための組込みマージンをさらに含む。ラッチへの出力データをバッファリングするためにデータバッファのアレイを設けることが好ましい。ダミーセンス増幅器の出力に現われるタイミング信号も、データバッファに対して低い電圧入力切換点を持つように、バイアスされたインバータを介して送られる。このようにして、タイミングインバータは組込みマージンオフセットを有し、データバッファが安定化した後に反転タイミング信号をその出力から送出するのである。出力データが保持される前にラッチが安定化したことを確認するため、追加の遅延デバイスを設けることが好ましい。インバータと遅延デバイスの出力は、シャットダウンタイミング信号として用いられ、制御ロジックに送られる。制御ロジックは、タイミング信号の送出を検出すると、コアメモリアレイの出力データを保持してすべてのセンス増幅器を非作動にし、ワード線をイネーブル不能とし、できるだけ早くプリチャージ状態にアレイを戻す。アクセスが終了すると、メモリは新しいアクセスを待つ静的パワー状態となる。このようにサイクル全体は立上がりクロックエッジにより開始されるため外部クロックのそれ以後の遷移とは無関係である。好適な実施の形態では、すべてのセンス増幅器は第一レベルシフタ段と第二高利得動作増幅器段とを含む。第一段は、第二段での検知を最適化するためレールからビット線電圧をシフトダウンする。動作には単一の閾値低下のみが必要で最大ヘッドルームを持つため、二つの段はともに1.8ボルトの低い電源電圧を検知する。本発明によるメモリ装置は、従来技術装置の欠点の多くを克服するものであることが分かるだろう。ダミー経路はコアアレイのタイミングをシミュレートするとともに、そのアレイの長さはコアアレイのサイズに常に比例するため、コアアレイのサイズに追従する。コアセンス増幅器によってデータが検出された後でタイミング信号を送出されるため、ダミーセンス増幅器には追加タイミングマージンを含むようにバイアスが加えられている。インバータと遅延デバイスを含むことが好ましい他の遅延ロジックは、データラッチが安定化するまでデータが保持されないようにする。それにもかかわらず、電力消費量を最小にするためできるだけ早くセンス増幅器をシャットダウンするようにタイミング信号が送出される。さらに、非常に低い電圧でも動作する、レベルシフタ段を含む二つの段を持つようにセンス増幅器が構成されるため、本発明はより信頼性が高い。このように供給電圧が万が一2.0ボルトを下回っても、センス増幅器は正確に動作する。この他の目的、特徴、長所は、開示を目的とし添付図面とともに解釈される、本発明の好適な実施の形態についての以下の説明から明らかになるだろう。図面の詳細な説明図１は、本発明の第１の実施の形態に係る低電力メモリ装置およびその制御方法ならびに装置の簡略化ブロック図である。図２は、図１の出力バッファインバータに接続されたコアメモリセンス増幅器の概略図である。図３は、図１の対応のバッファインバータに接続されたダミーセンス増幅器の概略図である。図４は、図１のメモリ装置の動作を示すタイム・チャートである。図５は、本発明の別の実施の形態による低電力メモリ装置およびその制御方法ならびに装置の簡略化ブロック図である。好ましい実施の形態の詳細な説明図１には、本発明に係る同期低電力メモリ装置100の簡略化ブロック図が示されている。複数のワード線信号WL₀，WL₁，..．WL_i-1を送出するためのワード線デコーダ102の入力には、まとめてADDR信号と称される複数のアドレス信号A₀，A₁ ，..．A_n-1が送られる。対応のワード線導体へ各ワード線信号WL₀-WL_i-1を送出するための複数のワード線ドライバ104が、ワード線デコーダ102に含まれる。後で詳述する制御ロジック132によりワード線イネーブル(WLE)信号が送出されると、ワード線デコーダ102はADDR信号を復号し、ドライバ104の一つを動作可能にしてWL₀-WL_i-1信号のうち対応するものを発する。さらに、WLE信号の送出を受けてメモリアクセスの度に、つまり読み取り・書き込みサイクルの際に、ダミー選択線導体にダミーワード線信号WL_Dを発生するダミーワード線ドライバ106が、ワード線デコーダ102に含まれる。WL₀-WL_i-1線がすべてのメモリアレイ108に設けられる。当該技術分野の当業者には周知のように、メモリアレイ108 は基本的に、連続するｉ個の行とｋ個の列として構成されたｉ×ｋのアレイつまりコアメモリセル110のマトリックスを含む。メモリアレイ108のサイズに応じて行と列の各数が決まる。例えばメモリの一般的サイズは４ビットによる32ワードから72ビットによる4096ワードであるが、本発明は特定サイズのメモリアレイには限定されない。メモリアレイ108の上端つまり頂部に沿って配置されたｋ個のダミーメモリセル114の列に、WL_D線が送られる。コアメモリセル110のアレイの各列は、ビット線信号BL_jとBLN_jを伝送するための対応する一組の相補ビット線に接続されている。このビット信号はさらに、メモリアレイ108の下端に沿って分散して配置されたｊ個のセンス増幅器・制御回路112の対応するアレイに送られる。ｊは０からk-1までの整数である。信号名に "N"が付加されると負ロジックつまり反転ロジックを表す。BL_jとBLN_jの相補ビット線信号は、後で詳述するように高ロジック電圧レベルにまで最初にプリチャージされることが好ましく、ビット線信号の電圧は、送出された特定データビットに応じて分割される。ロジック１は、BL_jが高ロジックに維持されBLN_jが低ロジックに下がった状態として表される。ロジック０は、BL_jが低ロジック電圧レベルに下がってBLN_jが高ロジックに維持された状態として表される。各センス増幅器・制御回路112は、対応のBL_j,BLN_jビット線信号の分離を検出するための差動増幅器を含むことが好ましい。このようにしてWLE信号の送出を受けてWL₀-WL_i-1 信号のうち一つのみが発生し、メモリセル110の対する行がイネーブル可能となってBL_j,BLN_j信号のデータを発生する。BL_j,BLN_j信号はいかなる時にも一つのコアメモリセルだけによって発生させられる。信号の名称の終わりに付けられた"N "は負ロジックを表し、この信号は低レベルの時に送出され、高レベルの時に送出されないと考えられる。各ダミーメモリセル114は、メモリアレイ108のBL_j,BLN_jビット線には接続されていないが、WL_Dを受け取るためのWL_D線に接続されでいる。ダミーメモリセル114の行にはさらに、WL_D線に接続されているがダミーワード線ドライバ106 から最も遠い行の端に配置されｉ個のダミーメモリセル118の列と位置合わせされた固定ダミーメモリセル116が含まれる。ダミーメモリセル118の列はメモリアレイ108の右端に沿って配置されているが、対応のWL₀-WL_i-1線には接続されておらず、その入力は事実上接地されている。しかし固定メモリセル116とダミーメモリセル118はすべて図１のように、メモリアレイ108の右側に沿って配置された BL_D,BLN_Dダミービット線信号を送るための一組の相補ダミービット線に接続されている。BL_D,BLN_D信号はさらに、コアメモリセンス増幅器・制御回路112と同じ行に配置されたダミーセンス増幅器・制御回路120に接続されている。ダミーメモリセル118はそのワード線入力が接地されでいるか動作不能とされており、メモリアレイ108から完全に分離されている。すでに述べたように、ダミーメモリセル114の行は、コアメモリセル110の対応する各列の対応のBL_j,BLN_jビット線には接続されていない。しかしダミーメモリセル114と固定メモリセル116はすべてWL_Dワード線に接続され、WL_Dワード線にゲートキャパシタンスと金属負荷とを与えるパストランジスタ（図示せず）を含んでいる。実際、ダミーセル114はデータを送出しないことを除いて、コアメモリセル110と概ね同一の手法で構成される。このようにしてメモリセル114のダミー行は、WL₀-WL_i-1ワード線のそれぞれに対するローディングをシミュレートするため、WL_Dワード線にローディングを行うのである。さらに固定メモリセル116とダミーセル118とはすべて、ダミー列でBL_D,BLN_Dビット線に接続されているが、WL_D信号によって動作可能となると固定メモリセル1 16のみがデータを送出する。このように、ダミーメモリセル118はデータを送出しないが、各ダミーメモリセル118はBL_D,BLN_Dビット線にローディングを行って、BL_j,BLN_jビット線のそれぞれに対するローディングシミュレートするのである。ダミーセル118はコアセル110と同様に構成されていることが好ましく、BL_D,BL N_Dビット線にゲートキャパシタンスを付与するためのパストランジスタを含む。こうして、コアメモリセル110の対応の行を動作可能にして対応のBL_j,BLN_jビット線信号を駆動するため、WL₀-WL_i-1のコアメモリワード線選択信号の一つが送出され、BL_j,BLN_jビット線信号はさらにコアメモリセンス増幅器・制御回路 112のアレイによって検出される。各メモリアクセスの間、ワード線ドライバ106 は固定メモリセル116を動作可能するためのWL_D信号を発生し、固定メモリセル11 6はロジック０データビットをダミーセンス増幅器・制御回路120に伝送するため、ダミービット線信号BL_D,BLN_Dを送出する。上述のように、ダミーメモリセル114，116，118のそれぞれは、各コアメモリセル110と概ね同じデザインとレイアウトで構成される。このためBL_D,BLN_D,WL_D 信号の遅延はそれぞれ、BL_j,BLN_j,WL₀-WL_i-1信号の遅延を概ねシミュレートするものである。それにもかかわらず固定メモリセル116は対応のダミーワード線ドライバ106から最も遠くに配置され、ダミーセンス増幅器・制御回路120は固定メモリセル116から最も遠くに位置しているため、ダミー経路はメモリアレイ108の最長経路よりわずかに長く、メモリアレイ108を追従している、すなわちメモリアレイ108のサイズに比例しているため、メモリアレイ108の最悪タイミングを表す。こうして構成されたダミー経路は一般的に最も遅い経路となるが、そのタイミングは、コアメモリセル110に対する物理的位置のためにメモリセル108のサイズに比例している。 BLとBLNビット線の対応するものにそれぞれ接続されたプリチャージプルアップデバイス122アレイが設けられる。BL，BLNは、BL_j,BLN_j，BL_D,BLN_Dビット線をまとめて表している。各プリチャージデバイス122はセンス増幅器・制御回路112 ，120のうち対応するものから各プリチャージイネーブル信号PEN_jを受け取ると、それに応答してBL,BLN信号をすべて高レベルにチャージする。信号PEN_Dとして表されるダミーセンス増幅器・制御回路120からのプリチャージ信号は他のPEN_j 信号と同じように作用するため、ここで参照されたPEN_j信号の一つに含まれると考えられる。好適な実施の形態では、PEN_j信号はメモリアクセスの間にプリチャージデバイス122をイネーブル可能とするため低レベルで送出される。こうしてメモリアレイ108の各アクセスの前にすべてのBL，BLNビット線信号は高レベルでプリチャージされる。次にPEN_j信号がメモリアクセスの前に高レベルで反転して送出され、対応のメモリセル110，116は対応のBL，BLNビット線に対応のデータを送出する。センス増幅器・制御回路112の各出力は対応のインバータ・バッファ124のアレイの各入力に送られ、インバータ・バッファ124の出力は対応のラッチ126のアレイの各入力に接続されている。ラッチ126のアレイは、出力信号Ｏ₀,Ｏ₁,..．Ｏ_k _-1 を送出する反転バッファアレイ（図示せず）に出力信号を送出する。簡略化のため、ラッチと反転バッファのアレイとをラッチ126のアレイとして示してある。こうしてＯ₀-Ｏ_k-1出力信号はセンス増幅器・制御回路112の各出力を反映することになる。DCLKN_j信号として表記される各出力ラッチ信号またはクロック信号 DCLKN₀-DCLKN_k-1が低レベルで送出されると、各ラッチ126は透過であるため、対応のインバータ124によって送出されたいかなるデータもＯ₀-Ｏ_k-1出力信号で表される。しかしDCLKN_j信号が高レベルで反転して送出されると、ラッチ126が閉じてインバータ124により送出されたデーータを保持して静的Ｏ₀-Ｏ_k-1出力信号を発生する。ダミーセンス増幅器・制御回路120の出力から送出されたセルフタイミング信号STはインバータ128の入力に送られ、インバータ128は反転セルフタイミング信号STNを送出する。STN信号は反転遅延デバイス130の入力に送られることが好ましく、この反転遅延デバイスはセンス増幅器・制御回路112，120と制御ロジック 132のすべてにセルフタイミング信号STDNを送出する。遅延デバイス130は、それぞれ所望の遅延を行うように構成された一連のインバータ130a，130b，130cによって構成されることが好ましい。メモリ装置100の動作について以下に説明する。メモリアクセス以前の初期状態では、ST信号とSTDN信号が最初に共に高レベルにプリチャージされ、CCLK信号は低レベルとなる。センス増幅器・制御回路112,120が動作不能となり、ラッチ1 26が閉じる。制御ロジック132は、外部ロジック（図示せず）からCLK信号を受け取り、ADDRアドレス信号を保持して、CCLK信号をセンス増幅器・制御回路112,12 0に送出してメモリアクセスを開始する。センス増幅器・制御回路112,120はCCLK 信号を受け取ると、PEN_j信号を反転して送出してプリチャージデバイス122を動作不能にし、また以下にさらに説明するように各センス増幅器・制御回路112,12 0の各出力に接続されたプリチャージデバイスも動作不能にする。センス増幅器・制御回路112はDCLKN_j信号を低レベルで送出して、後述するように内部センス増幅器により与えられたデータを検出するためラッチ126を透過とする。制御ロジック132はまた、WLE信号を送出してワード線デコーダ102にADDR信号の復号を行わせる。ワード線ドライバ104の一つは対応のワード線イネーブル信号を送出し、ワード線ドライバ106はWL_D信号を送出する。読み取りサイクルについては、コアメモリセル110の対応する行が、送出されたWL₀-WL_i-1信号の一つを受けて動作可能となり、対応のBL_j,BLN_jビット線にデータを送出する。書き込みサイクルについては書き込みデータバッファ（図示せず）の行がBL_j,BLN_jビット線にデータを送出し、データはアクセスされたメモリセル110に書き込まれる。WE信号として表される書き込みイネーブル信号は、書き込みサイクルを示すため、制御ロジック132に送られ、対応の書き込みイネーブル信号（図示せず）がセンス増幅器・制御回路112に送られる。しかし書き込みの場合と読み取りの場合の動作は似ているため、書き込み信号は図示せず、読み取り・書き込みメモリアクセスのみをメモリアクセスとしている。ダミー経路は全ての読み取り・書き込みメモリアクセスの間、常に読み取りサイクルを実施する。BL_j,BLN_jビット線は書き込みサイクル中は書き込みデータバッファにより駆動されるため、センス増幅器・制御回路112は読み取りサイクルと比較して比較的素早くデータを検知する。ダミー経路が最悪または最長の場合のメモリアクセスにしたがってイネーブルされることが好ましいため、読み取りサイクルタイミングの方がより重要なタイミングケースとなる。いずれのメモリアクセスの場合にも、センス増幅器・制御回路112は対応のデータビットを検出してデータをインバータ124に送出し、インバータ124はラッチ 126のアレイに反転データを送出する。ラッチ126はこの反転データを受けて、ラッチ126を介した遅延の後に各出力で出力データ信号Ｏ₀-Ｏ_k-1を送る。同時にダミーワード線ドライバ106はWL_D信号を送出し、固定メモリセル116はWL_D信号の送出を検知した後にBL_Dダミービット線信号を低レベルで送出する。ここでもダミーメモリセル114，118はデータを送出しないが、WL_Dワード線とBL_D,BLN_Dビット線にローディングするために接続されている。ダミーセンス増幅器・制御回路12 0はBL_D,BLN_D信号を検出し、固定メモリセル116から読み取られたロジック０を受けてST信号を低レベルで送出する。インバータ128はこれを受けて高レベルでSTN信号を送出し、最後に遅延デバイス130がSTDN信号を低レベルで送出する。このSTDN信号は、センス増幅器・制御回路112，120と制御ロジック 132とで検出される。 STDN信号が低レベルで送出されたのを受けて、センス増幅器・制御回路112はメモリアクセスが終了したと判断し、DCLKN_j信号を送出するので、ラッチ126のアレイがＯ₀-Ｏ_k-1信号を保持する。センス増幅器・制御回路112，120もPEN_j信号を再度発生して、次のメモリアクセスサイクルのためプリチャージデバイス12 2を動作可能にする。センス増幅器・制御回路112，120の中のセンス増幅器も動作不能になってプリチャージされる。制御ロジック132はさらにWLE信号を抑制してワード線デコーダ102を動作不能にする。こうしで一旦STDN信号が低レベルで送出されると、ラッチ126は出力データを保持して、メモリアレイ108は次のメモリアクセスに備えるためできるだけ早くプリチャージ状態に戻る。制御ロジック132はCLK信号の立ち上がりエッジでメモリアクセス全体を開始し、CLK信号の次の遷移を待つ必要なく、遅延したセルフタイミングSTDN信号の立下がりエッジでサイクルが効果的に終了する。こうしてタイミングはCLK信号の特定のデューティサイクルに依存せず、単一のクロック遷移に基づく。このため CLKクロック信号にはデューティサイクルの制約がない。固定メモリセル116はダミーワード線ドライバ106から最も離れた位置にあるため、またダミーセンス増幅器・制御回路120は固定メモリセル116から最も離れているため、ダミー経路はメモリアレイ108の物理的に最長の経路となっている。それにもかかわらず、ダミー経路はメモリアレイ108のサイズに対応しているため、ダミー経路のタイミングはメモリアレイ108のサイズに対応する。こうしてダミー経路のタイミングはそれ自体のサイズに関係なく、メモリアレイ108のサイズに効果的に追従する。後で詳述するように、ダミーセンス増幅器・制御回路120は、コアメモリセンス増幅器・制御回路112がその出力で対応のデータ信号を送出した後でST信号が送出されるように組込みマージンを設けるため、センス増幅器・制御回路112を変形したものである。さらにインバータ128のパラメータは、インバータ124が安定化してしまうまではインバータ128が切り換わらないように増加マージンを加えるため、インバータ124のパラメータを修正したものである。最後に、STDN 信号が送出される前にデータラッチ126が安定化するように、遅延デバイス130は特別なレベルの遅延とバッファリングを行う。これらの追加マージンは、ラッチ 126のＯ₀-Ｏ_k-1出力信号がラッチの前に安定化するように効果的に作用する。ダミーセンス増幅器・制御回路120とインバータ128と遅延デバイス130のパラメータは、少なくとも三段階のバッファリングを可能とし、適当な量の遅延を行うため各段で約0.1-0.2ナノ秒(ns)の遅延を追加する。図２には対応のインバータ124に接続されたコアメモリセンス増幅器・制御回路112の概略図が示されている。センス増幅器・制御回路112にはセンス増幅器20 0と制御ロジック240が含まれる。BL_j信号とBLN_j信号を受け取って出力信号SAN1 とSAN2を送出するレベルシフタ段201と、SAN1信号とSAN2信号を受け取って出力信号SAOUTを送出する差動増幅器段211との二つの段が、センス増幅器200に含まれる。レベルシフタ段201では、SAN1信号を送るドレーン端子と、別のＮチャンネル型CM0Sトランジスタ210のドレーン端子に接続されたソース端子とを持つＮチャンネル型相補金属酸化物半導体(CMOS)トランジスタ206のゲート端子に、対応のBL_j信号が送られる。BLN_j信号は、SAN2信号を送るドレーン端子と、CMOSトランジスタ210のドレーン端子に接続されたソース端子とを持つＮチャンネル型C MOSトランジスタ208のゲート端子に送られる。ソース端子が接地されたCMOSトランジスタ210は、VBIASと称されるバイアス信号を受け取る。VBIAS信号は後述するように、別のバイアス回路225により送出されるものである。 V_ddと称される電源電圧信号は、接地されたゲート端子をそれぞれ有する二つのプルアップＰチャンネル型CMOSトランジスタ202，204のソース端子に送られる。V_dd信号は５ボルトであることが好ましいが、好適な実施の形態では３ボルトや1.8ボルトの低電圧でもよい。CMOSトランジスタ202のドレーン端子は、CMOSトランジスタ206のドレーン端子に、CMOSトランジスタ204のドレーン端子はCMOSトランジスタ208のドレーン端子に接続されている。 SAN1信号は、差動増幅器段211内のＮチャンネル型CMOSトランジスタ216のゲート端子に送られる。CMOSトランジスタ216のドレーン端子はセンス増幅器200 のSAOUT出力信号を与える。CMOSトランジスタ216のソース端子は、接地されたソース端子と、VBIAS信号を受け取るゲート端子とを持つ別のＮチャンネル型CMOS トランジスタ220のドレーン端子に送られ、VBIAS信号はコンデンサ224でフィルタリングされた後に接地される。V_dd信号は二つのプルアップＰチャンネル型CMO Sトランジスタ212，214のソース端子に送られ、CMOSトランジスタ212のドレーン端子はCMOSトランジスタ216のドレーン端子に接続され、CMOSトランジスタ214のドレーン端子はCMOSトランジスタ218のドレーン端子とCMOSトランジスタ212，21 4の両ゲート端子にも接続される。CMOSトランジスタ212，214のゲート端子は、ノードN5で表される。制御ロジック240で発生された信号BLPNは、V_dd信号に高くプルアップされたソース端子と、BLPN信号が低レベルで送出されるとSAOUT信号をプリチャージするためのSAOUTノードに接続されたドレーン端子とを持つＰチャンネル型CMOSトランジスタ222のゲート端子に送られる。 SEN信号は、バイアス回路225内のＮチャンネル型CMOSトランジスタ230のゲート端子とＰチャンネル型CMOSトランジスタ226のゲート端子に送られる。CMOSトランジスタ226のソース端子は、V_dd信号に高くプルアップされ、ドレーン端子は VBIAS信号を与える。VBIAS信号は別のＮチャンネル型CMOSトランジスタ228のドレーン端子およびゲート端子と、CMOSトランジスタ230のドレーン端子に送られる。CMOSトランジスタ228のソース端子は接地されている。プルアップＰチャンネル型CMOSトランジスタ232とプルダウンＮチャンネル型C MOSトランジスタ234を用いて構成されるインバータ124の入力に、SAOUT信号が送られる。特に、SAOUT信号は、出力信号SAOUTNを発生するため一緒に接続されたドレーン端子を各々が持つCMOSトランジスタ232，234の両ゲート端子に送られる。CMOSトランジスタ232のソース端子は、V_ddに高くプルアップされ、CMOSトランジスタ234のソース端子は接地されている。両Ｐチャンネル型CMOSトランジスタ202，204の幅の長さに対する比(W_P/L_P)は2 .0/0.9に設定されることが好ましい。Ｐチャンネル型CMOSトランジスタ232のW_P/ L_P比は3×4.7/0.5に設定されることが好ましい。Ｎチャンネル型CMOSトランジスタ234の幅の長さに対する比(W_N/L_N)は2.0/0.9に設定されることが好ましい。これらの比の効果は、特に、図３で説明するダミーセンス増幅器・制御回路120内のダミービット線センス増幅器300との比較において、後でさらに説明する。制御ロジック240には、CCLK信号を受け取ってPEN_j信号とBLPN信号をそれぞれ送出するバッファ242が含まれる。PEN_j信号とBLPN信号は基本的には同じであるが、各々の機能を示すため別の名称となっている。特にPEN_j信号はプリチャージデバイス122のうち対応するものをプリチャージするのに用いられ、一方BLPN信号はセンス増幅器200の出力をプリチャージするのに使われる。CCLK信号は二つの入力を持つNANDゲート端子244の一方の入力に送られ、NANDゲート端子の他の入力でSTDN信号を受け取る。NANDゲート端子244は出力でSEN信号とDCLKN_j信号を送出する。前記と同様にSEN信号とDCLKN_j信号は効果の面では同じ信号であるが、各々の機能を表すため別の名称となっている。センス増幅器・制御回路112の動作について以下に説明する。CCLK信号は最初に低レベルで反転して送出され、STDN信号は最初に高レベルで反転して送出されるので、CMOSトランジスタ230を介してVBIAS信号を接地するためSEN信号は高レベルで反転して送出される。センス増幅器200を動作不能にするため、CMOSトランジスタ210，220が非導通となる。対応するDCLKN_j信号が高レベルで反転して送出されるため、ラッチ126のうち対応するものが閉じる。この初期状態では、CMO Sトランジスタ222を非導通としてSAOUT信号をV_dd信号に高くプルアップしてセンス増幅器200の出力をプリチャージするため、BLPN信号が低レベルで送出される。初期状態ではさらに、PEN_j信号が低レベルで送出されるため、BL_j,BLN_j信号が共に高レベルにプリチャージされ、これによりCMOSトランジスタ206，208が導通する。したがって初期状態では、CMOSトランジスタ210，220が非導通となって接地経路がオープンにされるために、センス増幅器200の消費電力は小さいか、またはゼロとなるのである。メモリアクセスを開始するためCCLK信号が高レベルで送出されると、PEN_j，BL PN信号の発生が抑制され、その結果各プリチャージデバイス122とCMOSトランジスタ222がともに動作不能となる。NANDゲート端子244によりDCLKN_j信号が低レベルで送出されてラッチ126のそれぞれを開く。SEN信号もNANDゲート端子244により低レベルで送出されて、CMOSトランジスタ226，228の間のドレーン端子・ソース端子抵抗の比により決定されるレベルまでVBIAS信号が高くプルアップされる。これによりCMOSトランジスタ210，220が効果的に導通してセンス増幅器200が動作可能となる。こうしてBL_j,BLN_j信号がともに高レベルに維持されている間はSAN1信号とSAN2信号を概ね同じ電圧レベルで送出するため、CMOSトランジスタ202，206，210とトランジスタ204，208，210の間には比較的バランスの良い経路が形成される。 SAN1信号とSAN2信号の初期電圧レベルは設計上選択されるものであるが、CMOS トランジスタ216，218を部分的に動作させるため、V_dd信号と接地との間の中間レベルであることが好ましい。N5ノードを初期レベルにしで、BL_j,BLN_j信号が高レベルで送出されている間はSAOUT信号を中間レベルにするため、CMOSトランジスタ214，218，220の間で電圧分圧経路が確立される。この新しいレベルのSAOUT 信号はV_dd信号の電圧範囲の最高値に近い程好ましい。こうして、最初は高電圧レベルにチャージされるSAOUT信号は、BLPN信号が高レベルで送出され、SEN信号が低レベルで送出されると、低下し始める。対応のコアメモリセル110または書き込みデータバッファによりBL_j,BLN_jビット線信号がゼロとなると、コアメモリセル110がイネーブル可能となった後でBL_j 信号が低下し始める。これを受けてCMOSトランジスタ206が非導通となり始め、S AN1信号がSAN2信号より高くプルアップされる。CMOSトランジスタ216は完全に導通し始め、トランジスタ216，220を介してロジック低レベルにSAOUT信号を接地する。こうしてBL_j信号が低レベルにプルダウンされてロジック０を示すと、SAO UT信号は低電圧レベルに低下してロジック０となる。他方、対応のコアメモリセル110または書き込みデータバッファがロジック１を示すと、BLN_j信号が低下し始め、CMOSトランジスタ208が非導通となる。SAN2 信号がSAN1信号より上昇すると、CMOSトランジスタ218が非導通となる。ノードN 5における電圧は低くプルダウンされ、CMOSトランジスタ212が導通し、V_dd信号を介してSAOUT信号が高レベルに維持される。こうしで一旦センス増幅器200がイネーブル可能となると、BLN_j信号が低レベルで送出されてロジック１を示し、SA OUT信号は高レベルに維持される。インバータ124は入力において比較的高い電圧切換点を持つようにバイアスが加えられることが好ましいため、その出力は高ロジックレベルが好ましい。特にＰチャンネル型CMOSトランジスタ232のW_P/L_P比は3×4.7/0.5に設定されることが好ましいため、そのドレーン端子・ソース端子抵抗は、W_N/L_N比が2.0/0.9のＮチャンネル型CMOSトランジスタ234と較べて比較的小さい。SAOUTN信号は、SAOUT信号が高レベルにプリチャージされるので、初期段階では低レベルで送出される。 SAOUT信号が低下し始めると、CMOSトランジスタ232がCMOSトランジスタ234の非導通より速く導通するため、インバータ124の比較的高いロジック電圧切換点に直ぐに達する。こうしてSAOUTN信号はSAOUT信号が低下すると比較的速く上昇する。SAOUT信号が低下し始めてインバータ124を切り換えても、ロジック１の読み取りを受けて低下したBLN_j信号にはSAOUT信号を反転し高レベルに戻し、それによってインバータ124が再切換される。要するに、センス増幅器200は高レベルにプリチャージされて、高または低ロジックレベルで送出される前に中間状態で安定し始めるのである。インバータ124の出力は低レベルに初期化されるが、高出力となるようにバイアスが加えられる。レベルシフタ段201は比較的低利得で、BL_j,BLN_j信号の電圧をレール(V_dd)からシフトダウンして差動増幅器段211での検知を最適化する。差動増幅器段211は高利得増幅器であることが好ましい。動作に必要なのは単一の閾値低下であるため、二つの段201，211はともにV_dd信号の低電圧レベルで検知を行い、最大ヘッドルームを備えている。こうしてセンス増幅器200は正確な動作のため1.8ボルトの低い電圧で動作し、1.8，2.0，2.4，3.0ボルト以上の供給電圧を含む。V_ddが1.8 ボルトまで低下しても正確な動作が維持される。図３には、インバータ128に接続されたダミーセンス増幅器・制御回路120の概略図が示されている。ダミーセンス増幅器・制御回路120にはダミーセンス増幅器300と制御ロジック340とが含まれ、デザインとレイアウトの点においてコアセンス増幅器・制御回路112のそれぞれと概ね同じ手法で構成される。同様の部品には同一の参照番号が付けられている。しかしダミーセンス増幅器300内では、B L_D,BLN_Dビット線が若干変形されたレベルシフタ段301に接続され、CMOSトランジスタ202（図２）の代わりに、W_P/L_P比が2.0/2.0に変えられた別のＰチャンネル型CMOSトランジスタ302が用いられている。CMOSトランジスタのチャンネルの長さを増加させるとドレーン端子・ソース端子抵抗が効果的に上昇するため、SEN信号が送出されると、センス増幅器200の類似のSAN1信号に較べて低電圧レベルでSAN1信号が最初に送出される。ダミーセンス増幅器300の差動増幅器段211はセンス増幅器112と全く同様に構成されるが、その出力はセルフタイミング信号STを送出する。低電圧のSAN1信号は、センス増幅器200のCMOSトランジスタ216より低く、CMOS トランジスタ216を導通させ、これによりダミーセンス増幅器300は高レベルで送出されたST信号を長時間保持する。こうしてダミーセンス増幅器・制御回路120 の出力でセルフタイミング信号STは最初に高レベルにプリチャージされ、各センス増幅器・制御回路112の対応する出力信号SAOUTより長時間、高レベルに保持されるようにバイアスが加えられる。すでに述べたように、固定メモリセル116は常にロジック０を送出するように配線接続されているため、WL_D信号によって一旦動作可能となると常にBL_D信号を低レベルで送出する。こうしてダミーセンス増幅器・制御回路120に送られたBL_D 信号は常に低レベルとなり、CMOSトランジスタ206を非導通にし、SAN1信号を高めてCMOSトランジスタ216を導通させる。しかしプルアップCMOSトランジスタ302 のバイアスが上昇すると、CMOSトランジスタ216を導通させてST信号を低レベルにプルダウンする前に、BL_D信号の電圧低下分が増加する。こうしてST信号は最初に高レベルにプリチャージされ、動作可能となるとダミーセンス増幅器300によって常に最後には低レベルとなるのである。このようにCMOSトランジスタ302 を変形すると、センス増幅器300の出力におけるSAOUT信号と比較して、ST信号が低レベルで送出される前に約0.1から0.2ナノ秒の遅延が追加されることが好ましい。こうして、センス増幅器・制御回路112のアレイのSAOUT出力信号が全て安定化してしまうまで、一般的にST信号は送出されない。インバータ128には、ソース端子がV_dd信号に、ドレーン端子が別のＮチャンネル型CMOSトランジスタ306のドレーン端子に接続されたＰチャンネル型CMOSトランジスタ304が接続されている。CMOSトランジスタ304，306の各ゲート端子はST 信号を受け取るため互いに接続され、ドレーン端子も互いに接続されて出力信号 STNを送出する。CMOSトランジスタ306のソース端子は接地されている。しかしインバータ128の各パラメータはインバータ124の対応するパラメータより比較的バランスが取られている。特にCMOSトランジスタ304のW_P/L_P比は4.0/0.5であることが好ましく、CMOSトランジスタ306のW_N/L_N比は5.6/0.5であることが好ましい。このためCMOSトランジスタ304のドレーン端子・ソース端子抵抗は類似のC MOSトランジスタ232に対して概ね上昇し、CMOSトランジスタ306のドレーン端子・ソース端子抵抗はインバータ124の類似のCMOSトランジスタ234に対して低くなっている。こうしてCMOSトランジスタ306はCMOSトランジスタ304より優越するためつまりCMOSトランジスタ304より速く切り換えられるため、インバータ128はその入力に、比較的低ロジック電圧切換点を持つようにバイアスが加えられている。すでに述べたように、ST信号は最初に高レベルでプリチャージされるためSTN 信号は最初に低レベルで送出される。ST信号が最後に低下する際には、CMOSトランジスタ304，306の相対的バイアスによりインバータ128がSTN信号を高レベルで送出する前に、低い切換電圧まで低下しなければならない。これにより、インバータ124を介したSAOUT信号とSAOUTN信号の間の遅延に較べて約0.1-0.2ナノ秒だけ、ST信号とSTN信号の間に遅延レベルが加えられる。こうして遅延が加えられることにより、インバータ128の出力はインバータ124のアレイの出力すべてより遅れることになる。制御ロジック340は制御ロジック240と非常によく似ており、CCLK信号を受け取ってPEN_P信号とBLPN信号を送出するバッファ342を含んでいる。CCLK信号は二つの入力を持つNANDゲート端子344の入力の一方に送られ、NANDゲート端子の他の入力はSTDN信号を受け取る。しかしNANDゲート端子344は、DCLKN_j，信号344が不必要な場合には、入力された信号がいずれの信号でもセンス増幅器300にSEN信号を送出する。反転遅延デバイス130は、出力ラッチ126のアレイを介した遅延の原因となる追加のバッファ遅延を行う。遅延デバイス130は、図のように三つの直列接続インバータ130a，130b，130c等、当該技術分野の当業者には周知のいかなる手法でも実現できる。直列接続インバータ130a，130b，130cのパラメータは、ラッチ126 のアレイを介した遅延の原因となる遅延デバイス130を介した所望量の遅延を効果的に行うため、上述のようにインバータ124，128と同様の手法で調節される。好適な実施の形態では、遅延デバイス130は、STN信号からSTDN信号の間に、約 0.1-0.2ナノ秒以上の遅延を挿入する。このようにして、ラッチ126のＯ₀-Ｏ_k-1 出力信号がすべて安定化してしまうまで、STDN信号は低レベルで送出される。図４は、メモリ装置100の動作を説明するためのタイム・・チャートである。最初の時刻T0ではCLK信号が最初に低レベルで反転して送出される。BL信号とBLN 信号を高レベルでプリチャージしてSAOUT信号とST信号を高レベルでプリチャージするため、PEN_j信号とBLPN信号が低レベルで送出される。STDN信号も最初に高レベルで反転して送出される。WLE信号は最初は低レベルで反転して送出される。メモリアレイ108はこうしてプリチャージされメモリアクセスの準備が整う。メモリアクセスが必要な時を判断するため、外部ロジックがADDR信号と他の制御信号（図示せず）を監視する。ADDRアドレス信号が安定化すると、時刻T2で外部ロジックがCLK信号を制御ロジック132に送出してメモリアクセスが開始される。 CLK信号の送出を受けて、制御ロジック132はCCLK信号を発生し、センス増幅器・制御回路112，120は時刻T4でPEN_j信号とBLPN信号を反転して送出して、プリチャージデバイス122とセンス増幅器・制御回路112，120の出力とを解除する。次に制御ロジック132が時刻T6でWLE信号を送出する。WLE信号はワード線デコーダ102を動作可能にし、これを受けてドライバ104，106はWL₀-WL_i-1信号とWL_D信号のうち一つをそれぞれ送出する。センス増幅器・制御回路112，120が時刻T8で SEN信号とDCLKN_j信号（利用できるならば）を送出し、各SEN信号はセンス増幅器 200，300を動作可能にして、SAOUT信号とST信号をそれぞれ送出するため一組の相補ビット線を検知し始める。DCLKN_j信号は時刻T8でラッチ126のアレイを開く。動作可能とされた行のコアメモリセル110は対応のBL_j,BLN_j信号にデータを送出し、固定メモリセル116はBL_D信号を低レベルで送出する。SAOUT信号は時刻T10 で変化し始めてほぼ時刻T16で最終的に安定化する。しかしST信号は時刻T16の後まで高レベルに維持され、続く時刻T20で最終的に低レベルとなる。こうしてダミー行と列を通る最大データ経路とダミーセンス増幅器・制御回路120 の追加マージンにより、SAOUT信号が安定化して、その後、ST信号が送出される。インバータ124を介した遅延のためにSAOUT信号が安定化した後に、SAOUTN信号が最終的に時刻T18で安定化する。インバータ128の追加マージンのため、時刻T1 8の後に続く時刻T24までSTN信号は高レベルで送出されない。さらに出力信号Ｏ₀ -０_k-1はラッチ126を介した遅延の後、時刻T22で最終的に安定化し、遅延デバイス130は続く時刻T26でSTDN信号を低レベルで送出する。遅延デバイス130はこうして、出力信号Ｏ₀-Ｏ_k-1の全てが安定化するまでSTDN信号が低レベルで送出されないようにする。 STDN信号が低レベルで送出された後、NANDゲート端子244，344を介して若干の遅延が行われてから、SEN信号とDCLKN_j信号が時刻T28で反転して送出される。ここで出力信号Ｏ₀-Ｏ_k-1をラッチするため、ラッチ126のデータが保持される。またバッファ242，244を介した若干の遅延の後、PEN信号とBLPN信号がほぼ時刻T28 で低レベルで再送出され、次のメモリアクセスに備えるためビット線と出力信号とをプリチャージする。さらに制御ロジック132は時刻T28でWLE信号を低レベルで反転して送出する。SAOUT信号とST信号とはほぼ時刻T30で高レベルにプリチャージされ、SAOUTN信号とSTN信号とは時刻T32で低くなる。最後にSTND信号が続く時刻T34で反転して送出される。ダミーセンス増幅器300にプログラムされた追加マージンのため、インバータ1 28と遅延デバイス130とラッチ126の出力とは、STDN信号が送出されてメモリレイ 108のメモリアクセスの終了を示す前に確実に安定化する。第一にダミー行とダミー列の相対位置のために、残りのコアメモリセンス増幅器200が安定化した後にダミーセンス増幅器300にはBL_DとBLN_Dダミービット線信号が送られる。さらに、ダミーセンス増幅器に組み込まれたマージンのため、ST信号はコアセンス増幅器200の出力より若干遅延する。第三にインバータ128の追加マージンにより、その出力がデータインバータ124のアレイに対して遅延する。遅延デバイス130により、STDN信号は出力信号Ｏ₀-Ｏ_k-1に対して遅延する。図５は、本発明の別の実施の形態による低電力メモリ装置500の簡略化ブロック図である。メモリ装置500は、ダミーメモリセル114，118の行および列と単一の固定ダミーメモリセル116が含まれていないことを除けば、メモリ装置100と似ている。またワード線デコーダ102にワード線ドライバ106も設けられていない。 WL₀-WL_i-1ワード線は、それぞれがメモリ装置100の固定メモリセル116と同様に作用する固定ダミーセル116の列の入力に接続されている。特に図５のダミーメモリセル118は固定され、対応のWL₀-WL_i-1ワード線信号によって動作可能となるとロジック０を常に送出する。メモリ装置500は、メモリ装置100のダミーワード線を用いる場合よりタイミングつまりダミービット線追跡が近いため、設計上の多くの点でメモリ装置100より好適である。さらにメモリ領域は一つの行の幅だけ狭くなっているので、メモリ装置100と較べてメモリ装置500のサイズおよびコストは低減している。しかしメモリ装置100は、パワーが均等でない二つのアドレス指定が発生した場合、つまり外部行アドレスピンの数が与えられた時に可能な数より物理的行数が少ない場合に、好適である。パワーが不均一な二つのアドレス指定が用いられる場合、メモリ装置500の物理的アドレススペースを越えたアドレスについてアクセスが行われると、アクセスサイクルは始まるが、コアアレイではワード線は一つもイネーブルされない。このようにサイクルを終了させるダミー経路は一つもない。このため不均一なパワーの二つのアドレス指定が生じた場合に、メモリ装置100 では、不正確なアドレスが与えられるとダミーワード線がイネーブルされてサイクルを終了させるのである。本発明によるメモリ装置およびその制御方法ならびに装置は、従来技術の短所の多くを克服していることが分かる。コアアレイの隣接する端部に沿って設けられたダミー経路からセルフタイミング信号が送られるが、このダミー経路はアレイのサイズに追従する。これは、アレイのサイズに関係なくタイミングを最小限にできるので、メモリコンパイラアプリケーションには都合が良い。サイクルが早期に終了しないようにタイミングマージンがダミー経路とセンス増幅器に追加されている。保持の前にデータが安定するように他のマージンも追加されている。こうして電力を節約するためできるだけ早く、しかしデータの完全性との妥協を図るため早すぎることなく、センス増幅器が非作動にされる。さらにセンス増幅器は、1.8ボルトの低い電源電圧でも正確な動作を保証できるように二つの段を含んでいる。したがって本発明は、前記目的を実現し、上述した利点および固有の長所を達成するのに非常に適している。本発明の好適な実施の形態とその様々な面を開示を目的として示し、構造、相互関係、配置の詳細に関わる多くの変形を好適な実施の形態について説明したが、これは明細書に挙げた特定の形態に限定することを意図するものではなく、反対に、添付の特許請求の範囲に定義された本発明の趣旨および範囲に正当に含まれるものならば、このような変形、修正、均等物を包含するものである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ロナルドディーイズレフソンアメリカ合衆国、ミネソタ州55044 レイクヴィル 234スストリートイー 8655 (72)発明者アイロスマクタッガートアメリカ合衆国、ミネソタ州55347 エデンプレイリーダーネルロードエス 8579 (72)発明者ケビンアールレクエアアメリカ合衆国、ミネソタ州55372 プライアレイクオークヒルサークル 8654 【要約の続き】のため安全なタイミングマージン内で、出力データが保持され、センス増幅器は動作不能となる。さらなるタイミングマージンのため、バイアスが加えられたインバータを追加することが好ましい。センス増幅器は低電圧レベルでも正しい動作を行うため入力レベルシフタ段を含むことが好ましい。

Claims

【特許請求の範囲】１．コアメモリセルの行および列を備えたコアメモリアレイと、前記コアメモリセルの出力データの検知をセンス増幅器にイネーブルさせるとともに前記センス増幅器を動作不能にするためのセンスイネーブル信号を受け取る対応するセンス増幅器のアレイと、検知された前記データを保持するための対応するラッチのアレイとを含むメモリ装置内のデータを、クロック信号の送出を受けてアクセスするためのセルフタイミングメモリ制御装置であって、前記制御装置は、前記クロック信号の送出を受けてワード線イネーブル信号とセンスイネーブル信号とを送出するとともに、次にタイミング信号の送出を受けて前記センスイネーブル信号を反転して送出して検知された前記出力データを保持するためのラッチ信号を送出するための制御ロジックと、前記ワード線イネーブル信号の各送出を受けてダミーワード線選択信号をダミー選択線に送出するためのダミーワード線ドライバと、前記コアメモリセルの前記行および列を二重化させるため前記コアメモリアレイの二つの隣接する外端に配置されたメモリセルのダミー行およびダミー列であって、前記ダミー行の各メモリセルは前記ダミー選択線をロードするように接続され、前記ダミー列の各メモリセルは一組の相補ダミービット線をロードするように接続され、前記ダミー行および前記ダミー列はさらに、前記ダミー行の両端のうち前記ダミーワード線ドライバとは反対側の端においで前記ダミー行と前記ダミー列との交点に配置された固定メモリセルを含み、前記固定セルは、前記ダミーワード線選択信号を受け取るとともにこれを受けて前記一組の相補ダミービット線に所定ロジックレベルを送出するため前記ダミー選択線に接続された、メモリセルのダミー行およびダミー列と、前記所定ロジックレベルを検知するとともにこれを受けて前記タイミング信号を送出するため、前記ダミー列の両端のうち前記固定ダミーメモリセルとは反対側の端において前記一組の相補ダミービット線に接続されたダミーセンス増幅器であって、タイミングマージンを追加するため前記所定ロジックレベルと反対のロジックレベルとなるようにバイアスを加えられたダミーセンス増幅器と、からなることを特徴とするセルフタイミングメモリ制御装置。２．前記ダミー行および前記ダミー列の各メモリセルが同様のローディングを行う前記コアメモリセルと概ね同一のデザインおよびレイアウトで構成されることを特徴とする請求項１項記載のメモリ制御装置。３．前記メモリアレイのコアメモリセルの各列が対応する一組の相補ビット線に接続されたメモリ制御装置であって、このメモリ制御装置はさらに、前記一組の相補ダミービット線を含む前記コアメモリアレイの各列の前記一組の相補ビット線をプリチャージするプリチャージイネーブル信号を受け取るプリチャージ増幅器のアレイを備え、前記制御ロジックが、前記クロック信号が反転して送出されている間は前記プリチャージイネーブル信号を送出し、前記クロック信号の送出を受けて前記プリチャージイネーブル信号を反転して送出することを特徴とする請求項１項記載のメモリ制御装置。４．前記ダミーセンス増幅器が、前記一組の相補ダミービット線に接続されたレベルシフタと、前記タイミング信号を送るため前記レベルシフタに接続された差動増幅器と、からなることを特徴とする請求項３項記載のメモリ制御装置。５．前記レベルシフタが、電源電圧に接続された第一および第二プルアップデバイスと、前記第一および第二プルアップデバイスのそれぞれと接地との間に接続された第一および第二プルダウンデバイスであって、前記第一プルダウンデバイスは正のビット線信号を受け取り、前記第二プルダウンデバイスは負のビット線信号を受け取る、第一および第二プルダウンデバイスとからなり、前記差動増幅器が切り換えられる前に前記正のビット線信号と前記負のビット線信号との間に大きな電圧差が生じるように、前記第一プルアップデバイスにバイアスが加えられて前記第二プルアップデバイスより大きな電圧マージンを持つことを特徴とする請求項４項記載のメモリ制御装置。６．前記第一および第二プルアップデバイスがＰチャンネル型CMOSトランジスタ、前記第一および第二プルダウンデバイスがＮチャンネル型CMOSデバイスから成り、前記第一プルアップデバイスの長さに対する幅の比が前記第二プルアップデバイスのものより低いことを特徴とする請求項５項記載のメモリ制御装置。７．前記ダミーセンス増幅器がさらに、前記ダミーセンス増幅器の出力をプリチャージするための出力プリチャージ信号を受け取るプルアップデバイスを備え、前記制御ロジックが、前記クロック信号が反転して送出されている間は前記出力プリチャージ信号を反転して送出し、前記クロック信号の発生を受けて前記出力プリチャージ信号を送出することを特徴とする請求項３項記載のメモリ制御装置。８．バッファ出力データを前記ラッチのアレイに送るため前記検知出力データを受け取るバッファのアレイを、前記メモリアレイが含むメモリ制御装置であって、前記メモリ制御装置は、さらに、前記ダミーセンス増幅器から前記タイミング信号を受け取るとともに遅延タイミング信号を送出するため、前記ダミーセンス増幅器と前記制御ロジックとに接続された遅延デバイスを備えることを特徴とする請求項７項記載のメモリ制御装置。９．前記遅延デバイスが、反転タイミング信号を送出するため前記タイミング信号を受け取るインバータを含むことを特徴とする請求項８項記載のメモリ制御装置。１０．共に高レベルにプリチャージされる正および負のビット線を前記一組の相補ダミービット線が含み、前記タイミング信号が高レベルにプリチャージされ、前記ダミーワード線選択信号の送出を受けて前記正のビット線が前記固定メモリセルにより低レベルで送出されるように前記所定のロジックレベルがロジック０とされることを特徴とする請求項９項記載のメモリ制御装置。１１．前記インバータが比較的低電圧の切換閾値を持つようにバイアスが加えられることを特徴とする請求項１０項記載のメモリ制御装置。１２．前記インバータが、電源電圧に接続されたプルアップデバイスと、前記プルアップデバイスと接地の間に接続されたプルダウンデバイスと、からなり、前記プルダウンデバイスが前記プルアップデバイスを優越するようにバイアスが加えられることを特徴とする請求項１１項記載のメモリ制御装置。１３．前記プルアップデバイスがＰチャンネル型CMOSトランジスタから、前記プルダウンデバイスがＮチャンネル型CMOSトランジスタからなり、前記Ｎチャンネル型トランジスタの前記ドレーン端子・ソース端子抵抗を増加するため前記Ｎチャンネル型トランジスタの幅対長さの比がＰチャンネル型トランジスタのものより大きいことを特徴とする請求項１２項記載のメモリ制御装置。１４．前記遅延デバイスが直列接続された複数のインバータからなることを特徴とする請求項８項記載のメモリ制御装置。１５．ワード線信号とアドレスとを受け取るとともに対応する複数のワード線選択信号のうち一つを対応する複数の選択線のうち一つに送出するための複数のドライバを含み、前記アドレスを復号するとともに前記ワード線イネーブル信号の送出を受けて前記複数のドライバのうち対応するものを動作させるワード線デコーダあって、前記ワード線イネーブル信号の各送出を受けでダミー選択線にダミー選択信号を送出するダミードライバを含むワード線デコーダと、行と列に構成されたコアメモリセルのマトリックスを含み、各行の各コアメモリセルが前記複数の選択線の一つに接続されるとともに前記選択線に対応し、各列の各コアメモリセルが出力データを送出するため対応する一組の相補ビット線に接続されたコアメモリと、前記コアメモリセルの前記行および列を二重化するため前記コアメモリの二つの隣接する外端に配置されたメモリセルのダミー行およびダミー列であって、前記ダミー行の各メモリセルは前記ダミー選択線にロードするために接続され、前記ダミー列の各メモリセルは一組の相補ダミービット線にロードするため接続され、前記ダミー行およびダミー列がさらに前記ダミー選択信号を受け取るとともにこれを受けて前記一組の相補ダミービット線に所定ロジックレベルを送出するため前記ダミー選択線に接続された固定メモリセルを含む、ダミー行およびダミー列と、からなるメモリアレイと、前記コアメモリアレイのコアメモリセルの前記列の一つに各々対応して対応する一組の相補ビット線に接続され、動作可能とされると前記出力データの対応する出力データビットを検知して送出するためのセンスイネーブル信号によって各々動作可能となるが、それ以外の場合は動作不能となるコアセンス増幅器のアレイと、検知された前記出力データを保持するためのラッチ信号を受け取るラッチのアレイと、前記所定ロジック信号を検知するとともにこれを受けてタイミング信号を送出するため前記一組の相補ダミービット線信号に接続され、前記所定ロジックレベルと反対のロジックレベルとなるように前記コアセンス増幅器に対してバイアスが加えられたダミーセンス増幅器と、前記ラッチのアレイと前記ダミーセンス増幅器と前記ワード線デコーダとに接続されてクロック信号を受け取り、前記クロック信号が反転して送出されている間は前記コアセンス増幅器のアレイを動作不能とするため前記センスイネーブル信号を反転して送出し、前記クロック信号の送出を受けて前記ワード線イネーブル信号と前記センスイネーブル信号とを送出し、前記タイミング信号の送出を受けて前記ワード線イネーブル信号と前記センスイネーブル信号とを反転して送出するとともに前記ラッチ信号を送出するための制御ロジックと、からなることを特徴とするメモリ装置。１６．前記コアセンス増幅器のアレイと前記ダミーセンス増幅器が各々、前記一組の相補ビット線に接続されたレベルシフタと、前記レベルシフタに接続された高利得差動増幅器とからなり、各センス増幅器が比較的低い電圧レベルを検知できることを特徴とする請求項１５項記載のメモリ装置。１７．さらに、前記一組の相補ダミービット線を含む前記コアメモリの各列の前記一組の相補ビット線をプリチャージするためのプリチャージイネーブル信号を各々受け取るプリチャージ増幅器のアレイと、前記コアセンス増幅器と前記ダミーセンス増幅器とを含む前記センス増幅器のうち対応するものに接続され、前記タイミング信号を含む前記センス増幅器の出力をプリチャージするための出力プリチャージ信号を各々が受け取るプルアップデバイスのアレイとを備え、前記制御ロジックが、前記クロック信号が反転して送出されている間は前記出力プリチャージ信号と前記プリチャージイネーブル信号とを送出し、前記クロック信号の送出を受けて前記出力プリチャージ信号と前記プリチャージイネーブル信号とを反転して送出することを特徴とする請求項１５項記載のメモリ装置。１８．さらに、前記ラッチのアレイにバッファ出力データを送るため前記メモリアレイに接続されたバッファのアレイと、前記ダミーセンス増幅器から前記タイミング信号を受け取るとともに反転タイミング信号を送出するため、前記ダミーセンス増幅器と前記制御ロジックとに接続されたインバータを備えることを特徴とする請求項１７項記載のメモリ装置。１９．前記ダミーセンス増幅器が、電源電圧に接続された第一および第二プルアップデバイスを含むレベルシフタと、前記第一および第二プルアップデバイスの各々と接地との間に接続された第一および第二プルダウンデバイスとからなり、前記第一プルダウンデバイスが正のビット線信号を受け取るとともに前記第二プルダウンデバイスが負のビット線信号を受け取り、前記ダミーセンス増幅器の切り換えの前に前記正のビット線信号と前記負のビット線信号との間で大きな電圧差が生じるように、前記第一プルアップデバイスが前記第二プルアップデバイスより大きな電圧マージンを持つようにバイアスを加えられており、前記インバータが、前記電源電圧に接続されたプルアップデバイスと前記プルアップデバイスと接地の間に接続されたプルダウンデバイスとからなり、前記プルダウンデバイスが前記プルアップデバイスを優越するようにバイアスを加えられていることを特徴とする請求項１８項記載のメモリ装置。２０．コアメモリセルの行および列を備えたコアメモリアレイと、メモリセルの行を選択するための対応するワード線選択信号を発生するための対応のワード線デコーダのアレイと、前記センス増幅器を動作可能にして前記コアメモリアレイの出力データを検知させるためと前記センス増幅器を動作不能にするためのセンスイネーブル信号を受け取る対応のセンス増幅器のアレイと、検知された前記出力データを保持するための対応のラッチのアレイとを含み、クロック信号の送出を受けてメモリシステムのデータをアクセスするためのセルフタイミングメモリ制御システムであって、前記クロック信号の送出を受けて、ワード線イネーブル信号と前記センスイネーブル信号とを送出するとともに、続くタイミング信号の送出を受けて前記センスイネーブル信号を反転して送出して、検知された前記出力データを保持するためラッチ信号を送出するための制御ロジックと、前記コアメモリセルの列を二重化するため前記ワード線ドライバと反対側の前記コアメモリアレイの外端付近に沿って配置された固定メモリセルのダミー列であって、前記ダミー列の各メモリセルは一組の相補ダミービット線信号をロードするように接続され、前記ダミーメモリセルは各々前記一組の相補ダミービット線に所定ロジックレベルを送出するため対応のワード線選択信号を受け取る、固定メモリセルのダミー列と、前記所定ロジックレベルを検知するとともにこれを受けて前記タイミング信号を送出するため前記固定ダミーメモリセルと反対側の前記ダミー列において前記一組の相補ダミービット線に接続され、タイミングマージンを追加するため前記所定ロジックレベルと反対のロジックレベルとなるようにバイアスが加えられたダミーセンス増幅器と、からなることを特徴とするメモリ制御装置。２１．前記メモリアレイのコアメモリセルの各列が対応する一組の相補ビット線に接続されるメモリ制御装置がさらに、前記一組の相補ダミービット線を含む前記コアメモリアレイの各列の前記一組の相補ビット線をプリチャージするためのプリチャージイネーブル信号を受け取るプリチャージ増幅器のアレイを備え、前記制御ロジックが、前記クロック信号が反転して送出されている間は前記プリチャージイネーブル信号を送出し、前記クロック信号の送出を受けて前記プリチャージイネーブル信号を反転して送出することを特徴とする請求項２０項記載のメモリ制御装置。２２．前記ダミーセンス増幅器が、前記一組の相補ダミービット線に接続されたレベルシフタと、前記タイミング信号を送るため前記レベルシフタに接続された差動増幅器とからなることを特徴とする請求項２１項記載のメモリ制御装置。２３．前記レベルシフタが、電源電圧に接続された第一および第二プルアップデバイスと、前記第一および第二プルアップデバイスの各々と接地との間に接続された第一および第二プルダウンデバイスであって、前記第一プルダウンデバイスは正のビット線信号を受け取るとともに前記第二プルダウンデバイスは負のビット線信号を受け取る、第一および第二プルダウンデバイスとからなり、前記差動増幅器が切り換えられる前に前記正のビット線信号と前記負のビット線信号との間に大きな電圧差が生じるように、前記第一プルアップデバイスが前記第二プルアップデバイスより大きな電圧マージンを持つようにバイアスが加えられたことを特徴とする請求項２２項記載のメモリ制御装置。２４．前記ダミーセンス増幅器がさらに、前記ダミーセンス増幅器の出力をプリチャージするための出力プリチャージ信号を受け取るプルアップデバイスを備え、前記制御ロジックが、前記クロック信号が反転して送出されている間は前記出力プリチャージ信号を反転して送出するとともに前記クロック信号の送出を受けて前記出力プリチャージ信号を送出することを特徴とする請求項２１項記載のメモリ制御装置。２５．前記メモリアレイが、バッファ出力データを前記ラッチのアレイに送るため前記検知されたデータを受け取るバッファのアレイを含むと共に、さらに、前記ダミーセンス増幅器から前記タイミング信号を受け取るとともに遅延タイミング信号を送出するため前記ダミーセンス増幅器と前記制御ロジックとに接続された遅延デバイスとを備えることを特徴とする請求項２４項記載のメモリ制御装置。２６．前記遅延デバイスが、反転タイミング信号を送出するため前記タイミング信号を受け取るインバータを含むことを特徴とする請求項２５項記載のメモリ制御装置。２７．前記一組の相補ダミービット線が共に高レベルにプリチャージされた正および負のビット線を含み、前記タイミング信号が高レベルにプリチャージされ、前記ダミーワード線選択信号の送出を受けて前記固定メモリセルにより前記正のビット線が低レベルで送出されるように前記所定ロジックレベルがロジック０とされることを特徴とする請求項２６項記載のメモリ制御装置。２８．前記インバータが比較的低電圧の切換閾値を持つようにバイアスを加えられたことを特徴とする請求項２７項記載のメモリ制御装置。２９．前記インバータがＰチャンネル型CMOSトランジスタとＮチャンネル型CMOS トランジスタとを含み、前記Ｎチャンネル型トランジスタの前記ドレーン端子・ソース端子抵抗を高めるため前記Ｎチャンネル型トランジスタの幅対長さの比が前記Ｐチャンネル型トランジスタのものより大きいことを特徴とする請求項２８項記載のメモリ制御装置。３０．低電力消費のため、クロック信号の送出を受けて、コアメモリアレイと対応のセンス増幅器のアレイとを含むメモリデバイスを制御する方法であって、前記コアメモリアレイのサイズに対応する最悪タイミング経路を形成する、前記コアメモリアレイ付近のメモリセルダミー経路を設けるステップと、メモリアクセスを受けて前記センス増幅器のアレイを動作させるステップと、前記メモリセルのダミー経路はメモリアクセスを受けて一組の相補ダミービット線に所定ロジックレベルを送出し、前記所定ロジックレベルを検出してタイミング信号を送出するためのダミーセンス増幅器を設け、さらに、タイミングマージンを追加するため前記所定ロジックレベルと反対のロジックレベルとなるように前記ダミーセンス増幅器にバイアスを加えるステップと、前記タイミング信号を検出するための入力と反転タイミング信号を送出するための出力とを持つインバータを設け、さらに、タイミングマージンを追加するため前記反対のロジックレベルとなるように前記インバータにバイアスを加えるステップと、前記反転タイミング信号の送出を受けて前記コアメモリアレイの出力データを保持するステップと、前記出力データが保持されると前記センス増幅器のアレイを非作動にするステップと、からなることを特徴とするメモリ装置の制御方法。３１．さらに、前記ダミーセンス増幅器の前記出力を前記反対のロジックレベルにプリチャージするステップを含むことを特徴とする請求項３０項記載のメモリ装置の制御方法。