JP3653449B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関わり、特に、読み出し動作や書き換え時のベリファイ動作の精度向上を可能とした不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、メモリカードやファイル市場を目的とした大容量フラッシュメモリの開発が進められており、こうした用途では、高密度で、かつ低コストで、高速読み出しおよび高速書き換え機能を有することが求められている。
【０００３】
このような機能を備えた不揮発性半導体記憶装置としては、Ｓymposium on ＶＬＳＩ Ｃircuits Ｄigest of Ｔechnical Ｐapers pp20-21 1992 に、ＮＡＮＤ型フラッシュメモリの読み出し/書き換え回路構成が提案されている。
【０００４】
図１１に、このようなＮＡＮＤ型フラッシュメモリの読み出し/書き換え回路の構成を示す。
【０００５】
この回路は、一つのリード/ライト回路１１１を中心に、オープンビットライン構成で接続され、ビット線ＢＬai,ＢＬｂi毎にベリファイ回路１１２,１１３が接続されている。リード/ライト回路１１１は、読み出し動作時や書き換え時のベリファイ動作時にはフリップフロップタイプのセンスアンプとして動作し、書き込み動作時にはデータラッチ回路として動作する。メモリセル２０４のコントロールゲートは、同時に書き込みを行なうセル毎に同じワード線に接続されている。
【０００６】
ここでの説明は、本発明に係わる読出し動作と、書き換え時のベリファイ動作に絞って説明する。この書き換え時のベリファイ動作は、書き込み動作時(または消去動作時)において、メモリセルのしきい値電圧を所定の値にするために、書き込みパルス(または消去パルス)の印加とベリファイ動作とを、交互に行うものである。この書き換え時のベリファイ動作は、基本的には読み出し動作と同じであるが、検出するしきい値電圧値が変わる。
【０００７】
図１２のタイミングチャートに、上記ＮＡＮＤ型フラッシュメモリにおける読み出し動作のタイミングを示す。図１２のタイミングチャートでは、メモリセルアレイ(ａ)側が選択され、さらに、メモリセル２０４を選択して読み出す例を示している。電源電圧Ｖccは、３Ｖとする。
【０００８】
まず、端子Ｖａに、３/５Ｖcc(１.８Ｖ)を印加し、端子Ｖｂに、１/２Ｖcc(１.５Ｖ)を印加する。
【０００９】
トランジスタＴr１およびＴr２の各々のゲートヘの制御信号φｐａ,φｐｂが共にＨighレベルであるので、トランジスタＴr１およびＴr２はオン状態であり、したがって、選択されているビット線ＢＬaiの電位は３/５Ｖccにプリチャージされる。一方、オープンビットライン方式のためダミービット線として使用される非選択のビット線ＢＬbiの電位は、１/２Ｖccにプリチャージされる。
【００１０】
そして、先のトランジスタＴr１とＴr２は、図１２のｔ１からｔ２の期間に示すように、オフ状態となる。続いて、セレクトトランジスタＳ１,Ｓ２の各々のゲートヘの制御信号ＳＧ１,ＳＧ２を、共にＨighレベルにすることで、両トランジスタをオン状態にする。そして、非選択ワード線ＣＧ１〜ＣＧ３,ＣＧ５〜ＣＧ８はＶccレベルに、一方、選択された(読み出しを行う)メモリセル２０４のコントロールゲートに接続されているワード線ＣＧ４を０Ｖとする。ここで、選択されているメモリセル２０４のしきい値電圧が０Ｖより低い場合(メモリセル２０４のデータが“０”の場合)は、メモリセル２０４にセル電流が流れる。また、他のメモリセルのコントロールゲート(ＣＧ１〜ＣＧ３,ＣＧ５〜ＣＧ８)には、電源電圧Ｖccが印加されているので、セル電流が流れる状態となっている。
【００１１】
このように、メモリセル２０４に連なって接続されているメモリセルに電流が流れるので、図１２のビット線ＢＬaiの電位波形“０”‐readに示すように、選択ビット線ＢＬaiの電位が低下し、１/２Ｖccレベル以下になり、さらに低下を続ける。
【００１２】
逆に、選択されているメモリセル２０４のしきい値電圧が０Ｖより高い場合(メモリセル２０４のデータが“１”の場合)は、メモリセル２０４ではセル電流が流れない。したがって、他のメモリセルのコントロールゲートＣＧ１,ＣＧ２,ＣＧ３,ＣＧ５〜ＣＧ８には、電源電圧Ｖccが印加されていても、メモリセル２０４には電流が流れない。このため、図１２に示すＢＬaiの電位波形“１”-readに示すように、選択ビット線ＢＬaiの電位は低下せず、３/５Ｖccレベルを維持する。一方、上述のようにセル電流が流れないことから、ここでは、ダミービット線として使用している非選択ビット線ＢＬbiの電位は、１/２Ｖccレベルを維持している。
【００１３】
このメモリセル２０４のしきい値電圧が０Ｖより低い場合において、図１２の期間ｔ２〜ｔ３(電位波形“０”-read)に示すように、選択ビット線ＢＬaiの電位が十分に低下し０Ｖになるタイミングで、セレクトトランジスタＳ１,Ｓ２をオフ状態にし、また、非選択ワード線ＣＧ１〜ＣＧ３,ＣＧ５〜ＣＧ８を０Ｖにする。
【００１４】
なお、図１１,図１２で例示した説明では、上記０Ｖになるタイミングは、ビット線ＢＬaiに連なるメモリセル２０４のみの動作例であるが、他のメモリセルあるいは、他のビット線に接続されたメモリセルであっても、選択されたメモリセルのデータが“０”である場合には、上記選択ビット線が０Ｖになるタイミングとなる。
【００１５】
その後、図１２に示す回路状態の安定期間ｔ３〜ｔ４を経て、期間ｔ４〜ｔ５において、リード/ライト回路１１１の両電源側に設置されているトランジスタＴＲ３,ＴＲ４の各々のゲートヘの制御信号φｐ,φｎによって、両トランジスタＴＲ３,ＴＲ４をオフ状態にする。これにより、リード/ライト回路１１１をリセットし、フローティング状態にする。
【００１６】
その後、制御信号φｅをＨighレベルにして、トランジスタＴr５,Ｔr６をオン状態にして、ノードａおよびノードｂの電位を１/２Ｖccにする(イコライズ)。図１２のｔ５〜ｔ６の期間に示すように、このイコライズが終わると、制御信号φｅを０Ｖにして、トランジスタＴr５,Ｔr６をオフ状態に戻す。
【００１７】
そして、クロック信号φａ,φｂをＨighレベルにして、トランジスタＴr７,Ｔr８をオン状態にすると、ビット線ＢＬaiがノードａに接続され、ビット線ＢＬbiがノードｂに接続される。
【００１８】
これにより、メモリセル２０４のデータが“０”の場合、電位０Ｖのビット線ＢＬaiと、１/２Ｖccの電位のノードａが接続されて、ノードａの電位が１/２Ｖccから０Ｖの向かって低下し始める。一方、メモリセル２０４のデータが“１”の場合、電位３/５Ｖccのビット線ＢＬaiと、電位１/２Ｖccのノードａが接続されて、ノードａの電位が１/２Ｖccから３/５Ｖccに向かって上昇し始める。
【００１９】
また、１/２Ｖcc電位の非選択ビット線ＢＬbiが、１/２Ｖcc電位のノードｂに接続されるので、ノードｂの電位は１/２Ｖccを維持する(図１２のｔ６〜ｔ７の期間)。
【００２０】
その後、図１２のｔ７以降の期間で、リード/ライト回路１１１の接地電圧側に設置されたトランジスタＴr４をオンし、続いて、電源Ｖrw側に設置されたトランジスタＴr３をオンさせる。
【００２１】
このとき、ノードｂの電位は、１/２Ｖccである。また、ノードａの電位は、メモリセル２０４のデータが“１”の場合、１/２Ｖccより高い状態であり、逆にメモリセル２０４のデータが“０”の場合、１/２Ｖccより低い状態である。このため、フリップフロップタイプのリード/ライト回路１１１は、メモリセル２０４のデータが“１”の場合、ノードａをＶrwレベルにし、ノードｂを０Ｖレベルにラッチ(センス)する。
【００２２】
逆に、メモリセル４のデータが“０”の場合、リード/ライト回路１１１は、ノードａを０Ｖレベルにラッチし、ノードｂをＶrwレベルにラッチ(センス)する。
【００２３】
このセンスされたデータは、別途、コラムデコーダ１１５からの信号によって、トランジスタＴr９,Ｔr１０がオンした際、端子１０Ａ,１０Ｂから出力される。この読み出しはページモードシーケンスで行われる。
【００２４】
【発明が解決しようとする課題】
上記従来技術では、上述したような読み出し動作および書き換え時のベリファイ動作のいずれにおいても、図１２に示すようなセンスアンプ(リード/ライト回路１１１)の動作タイミングを、チップ内部の制御回路などで行なう必要がある。通常、この制御回路は、チップ内部オシレータ等で発生させたクロック信号に同期し、センス動作のタイミング信号を発生する。
【００２５】
ところが、上記オシレータ等の回路は温度,トランジスタ特性によって、その周波数などが大きくばらつき、それに伴ない、タイミング信号もばらついて、読み出し精度が低下する。
【００２６】
また、セルの閾値電圧は温度によって変動するので、閾値電圧分布も変動する。そのため、読み出し精度を十分保つために、センスの動作においては十分な時間のマージンをとる必要がある。
【００２７】
そこで、この発明の目的は、動作タイミングを制御回路でロジック的に発生していて、温度変化,トランジスタ特性のばらつきがあったときに、十分なセンス時間マージンを取らなくても、読み出し精度を十分に確保できる不揮発性半導体装置を提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、この発明の不揮発性半導体記憶装置は、複数のワード線およびビット線と、上記複数のワード線のうちの１本が制御ゲートに接続され、上記複数のビット線のうちの１本がドレインに接続される不揮発性メモリをアレイ状に配置したメモリセルアレイと、上記ビット線に読み出されたデータを増幅するセンスアンプと、上記ビット線を任意の電圧にプリチャージするプリチャージ回路と、上記不揮発性メモリの閾値が高い状態の閾値分布の下限と閾値の低い状態の閾値分布の上限との間の値に予め閾値を設定されたリファレンスセルとを有し、
上記ビット線を上記プリチャージ回路によって任意の電圧にプリチャージし、選択された上記ワード線に任意の読み出し電圧を印加して、上記ビット線が選択された上記不揮発性メモリセルによってディスチャージされるか否かを上記センスアンプによって判定することによって、データの読み出しを行なう不揮発性半導体記憶装置であって、
上記リファレンスセルを、上記選択された不揮発性メモリセルと同時にセンスし、上記リファレンスセルのビット線のディスチャージが完了したタイミングを上記リファレンスセルに連なる上記センスアンプで検出し、この検出した完了タイミングに基き、上記メモリセルアレイに連なる上記センスアンプのセンス動作の終了タイミングを制御するタイミング制御手段を備えたことを特徴としている。
【００２９】
この発明では、温度変化などの影響で、不揮発性メモリセルの特性がずれたときに、この特性のずれに追従するように、上記リファレンスセルの特性もずれる。そして、この発明では、読み出し動作におけるセンスアンプの動作タイミングを制御回路によって発生しているが、その動作タイミングの内のセンス動作終了のタイミングを、リファレンスセルのセンスが終了することによって、上記タイミング制御手段で決める。
【００３０】
したがって、この発明の不揮発性半導体記憶装置によれば、温度変化などの影響で、不揮発性メモリセルの特性がずれても、不揮発性メモリセルの相対的な読み出しレベルは変化せず、余分なマージンをとる必要がなく、精度の良い読み出し動作を実現できる。
【００３１】
また、一実施形態の不揮発性半導体記憶装置は、複数のワード線およびビット線と、上記複数のワード線のうちの１本が制御ゲートに接続され、上記複数のビット線のうちの１本がドレインに接続される不揮発性メモリをアレイ状に配置したメモリセルアレイと、上記ビット線に読み出されたデータを増幅するセンスアンプと、上記ビット線を任意の電圧にプリチャージするプリチャージ回路と、上記不揮発性メモリの書き込みベリファイ電圧または消去ベリファイ電圧に、閾値が予め設定されたリファレンスセルとを有し、
上記ビット線を上記プリチャージ回路によって任意の電圧にプリチャージし、選択された上記ワード線に任意のベリファイ電圧を印加して、上記ビット線が選択された上記不揮発性メモリセルによってディスチャージされるか否かを上記センスアンプによって判定することによって書き換えデータのべリファイを行なう不揮発性半導体記憶装置であって、
上記リファレンスセルを上記選択された不揮発性メモリセルと同時にセンスを行ない、上記リファレンスセルのビット線のディスチャージが完了したタイミングを上記リファレンスセルに連なる上記センスアンプで検出し、この検出した完了タイミングに基き、上記メモリセルアレイに連なる上記センスアンプのセンス動作の終了タイミングを制御するタイミング制御手段を備えた。
【００３２】
この一実施形態によれば、ベリファイ動作におけるセンスアンプの動作タイミングを制御回路によって発生している。
【００３３】
この一実施形態では、温度変化などの影響で、不揮発性メモリセルの特性がずれたときに、この特性のずれに追従するように、上記リファレンスセルの特性もずれる。そして、この発明では、ベリファイ動作におけるセンスアンプの動作タイミングを制御回路によって発生しているが、その動作タイミングの内のセンス動作終了のタイミングを、リファレンスセルのセンスが終了することによって上記タイミング制御手段で決める。
【００３４】
したがって、この一実施形態の不揮発性半導体記憶装置によれば、温度変化など影響で、不揮発性メモリセルの特性がずれても、不揮発性メモリセルの相対的な読み出しレベルは変化せず、余分なマージンをとる必要がなく、精度の良いベリファイ動作を実現できる。
【００３５】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。
【００３６】
この実施形態によれば、リファレンスセルの閾値電圧は、温度変動等によって、不揮発性メモリセルの閾値電圧が変動したときに、この変動と同様に変動するから、この実施形態のように、リファレンスセルの閾値電圧をメモリセルアレイの各状態の間の閾値電圧に設定することで、メモリセルの相対的な読み出しレベルを変化しないようにできる。したがって、この発明によれば、読み出し時のセンスタイミングに余分なマージンを取る必要がなく、精度のよい読み出し動作が可能となる。
【００３７】
また、この実施形態によれば、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。たとえば、リファレンスセルの閾値電圧は、状態０の閾値電圧分布および状態１の閾値電圧分布からそれぞれマージンを取っている。したがって、書き換え時のディスターブによって、メモリセルの閾値電圧の分布が広がった場合でも、リファレンスセルの閾値電圧が、メモリセルの閾値電圧に対して重なることがなく、マージンが残存しているので、メモリセルを確実に読み出すことができ、信頼性を確保できる。
【００３８】
例えば、不揮発性メモリセルの閾値電圧が高い状態を状態０、閾値電圧が低い状態を状態１として２値で表される場合、リファレンスセルの閾値電圧は、それらの状態の略真中に設定される。この状態０の不揮発性メモリセルは、リファレンスセルよりも閾値電圧が高いから、読み出し動作時に、リファレンスセルのディスチャージが終わった時点で、不揮発性メモリセルのディスチャージを終了させた場合、この不揮発性メモリセルから流せる電流量は、リファレンスセルから流せる電流量よりも少ない。したがって、上記リファレンスセルのディスチャージが終了した時点では、上記不揮発性メモリセルのセンス動作が終了していない。しかし、状態１のメモリセルは、リファレンスセルよりも閾値電圧が低いから、リファレンスセルよりも、流せる電流量が多い。したがって、状態１のメモリセルは、リファレンスセルのセンスが終わった時点で、センスが終了している。
【００３９】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の低い状態の閾値分布の上限の閾値電圧に設定されている。
【００４０】
この実施形態では、例えば、不揮発性メモリセルは、その閾値電圧が高い状態を状態０とし、閾値電圧が低い状態を状態１として、閾値電圧が２値で表され、リファレンスセルの閾値電圧は、上記状態１の分布の上限の閾値電圧に設定される。また、不揮発性メモリセルの閾値電圧を状態０から状態１に下げる動作を書き込み動作とする。
【００４１】
ここで、書き込みベリファイ動作において、リファレンスセルのセンスが終わった時点でメモリセルのセンスを終了した場合、書き込みが完了して状態１となったメモリセルの閾値電圧は、リファレンスセルの閾値電圧よりも低い値まで下げられている。したがって、このメモリセルは、リファレンスセルよりも、流せる電流量が多く、センスが終了する。しかし、未だ、書き込みが終了していないメモリセルは、リファレンスセルよりも閾値電圧が高いので、リファレンスセルよりも流せる電流量が少なく、リファレンスセルのセンスが終わった時点でセンスが終了していない。したがって、再書込みを行なう。
【００４２】
このように、リファレンスセルの閾値電圧を、メモリセルアレイの閾値電圧の低い状態の上限の閾値電圧に設定することによって、ベリファイ動作時のセンスアンプの動作タイミングに余分なマージンをとる必要がなくなり、ベリファイ動作の精度向上が可能となる。
【００４３】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の高い状態の閾値分布の下限の閾値電圧に設定されていることを特徴としている。
【００４４】
この実施形態によれば、例えば、不揮発性メモリセルは、その閾値電圧が高い状態を状態０とし、閾値電圧が低い状態を状態１として、２値で表され、リファレンスセルの閾値電圧が上記状態０の分布の下限の閾値電圧に設定される。また、状態１から状態０にメモリセルの閾値電圧を上げる動作を消去動作とする。
【００４５】
このとき、消去が完了して状態０となったメモリセルは、リファレンスセルよりも閾値電圧が高いところまで上げられている。したがって、このメモリセルは、消去ベリファイ動作において、リファレンスセルのセンスが終わった時点でメモリセルのセンスを終了した場合、リファレンスセルよりも流せる電流量が少なく、ビット線にプリチャージした電荷が十分引かれないため状態０と判定される。一方、まだ消去が終了していないメモリセルは、リファレンスセルよりも閾値電圧が低いから、リファレンスセルよりも流せる電流量が多く、ビット線にプリチャージした電荷が十分引かれる。したがって、このメモリセルは状態１と判定され、再消去を行なう。
【００４６】
このように、リファレンスセルを、メモリセルアレイの状態の下限の閾値電圧に設定することで、ベリファイ動作時のセンス動作のタイミングに余分なマージンをとる必要がなく、ベリファイ動作の精度向上が可能となる。
【００４７】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記リファレンスセルは、上記不揮発性メモリセルから電気的に分離された領域に形成されている。
【００４８】
この実施形態によれば、リファレンスセルが上記不揮発性メモリセルから電気的に分離された領域に形成されているから、リファレンスセルが余計なディスターブを受けることがない。したがって、リファレンスセルの閾値電圧が変動することがなく、信頼性が向上する。
【００４９】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記ビット線毎に対応して上記センスアンプを有し、上記複数のメモリセルのコントロールゲートが共通に接続された上記ワード線を一括して読み出す、もしくはベリファイする構成であり、上記ワード線毎に対応して上記リファレンスセルを備えている。
【００５０】
この実施形態によれば、同一ワード線によってメモリセルとリファレンスセルの読み出し動作を行なうので、メモリセルとリファレンスセルとが全く同一のワード線電圧でセンスされる。したがって、読み出し精度を向上できる。
【００５１】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記リファレンスセルは、上記不揮発性メモリセルよりも、上記ワード線を制御するデコーダから離隔して配置されている。
【００５２】
この実施形態によれば、ワード線の立ち上り時間のずれによるマージンを丸め込んだ読み出し動作ができ、読み出し精度が向上する。
【００５３】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記リファレンスセルは、上記不揮発性メモリセルから電気的に分離された領域に形成されている。
【００５４】
この実施形態によれば、リファレンスセルが上記不揮発性メモリセルから電気的に分離された領域に形成されているから、リファレンスセルが余計なディスターブを受けることがない。したがって、リファレンスセルの閾値電圧が変動することがなく、信頼性が向上する。
【００５５】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値が高い状態の閾値分布の下限と閾値が低い状態の閾値分布の上限との略真中の閾値電圧に設定されている。
【００５６】
この実施形態によれば、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。たとえば、リファレンスセルの閾値電圧は、状態０の閾値電圧分布および状態１の閾値電圧分布からそれぞれマージンを取っている。したがって、書き換え時のディスターブによって、メモリセルの閾値電圧の分布が広がった場合でも、リファレンスセルの閾値電圧が、メモリセルの閾値電圧に対して重なることがなく、マージンが残存しているので、メモリセルを確実に読み出すことができ、信頼性を確保できる。
【００５７】
また、一実施形態は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の低い状態の閾値分布の上限の閾値電圧に設定されている。
【００５８】
この実施形態によれば、リファレンスセルの閾値電圧を、メモリセルアレイの閾値電圧の低い状態の上限の閾値電圧に設定することによって、ベリファイ動作時のセンスアンプの動作タイミングに余分なマージンをとる必要がなくなり、ベリファイ動作の精度向上が可能となる。
【００５９】
また、他の実施形態は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の高い状態の閾値分布の下限の閾値電圧に設定されている。
【００６０】
この実施形態によれば、リファレンスセルを、メモリセルアレイの状態の下限の閾値電圧に設定することで、ベリファイ動作時のセンス動作のタイミングに余分なマージンをとる必要がなく、ベリファイ動作の精度向上が可能となる。
【００６１】
また、一実施形態は、上記不揮発性半導体記憶装置において、上記リファレンスセルに連なる上記センスアンプによって検出された信号を、上記メモリセルアレイを構成するメモリセルのセンス終了信号とする前に、上記検出された信号を遅延させる遅延手段を備えた。
【００６２】
この実施形態によれば、上記遅延の時間を、リファレンスセルとメモリセルアレイのメモリセルの特性のバラツキ,あるいはメモリセルアレイ内でのメモリセル間のバラツキを吸収するような時間に設定できる。この遅延時間の設定によって、上記特性のバラツキを吸収し、センス動作の余分なマージンを排して読み出し精度を向上させることができる。また、上記遅延時間を最適化することによって、読み出し精度向上と、余分(過度な)読み出しマージンを排することができ、読み出しの高速化も実現できる。
【００６３】
【発明の実施の形態】
以下、この発明の不揮発性半導体記憶装置を図示の実施の形態に基いて詳細に説明する。
【００６４】
〔第１の実施の形態〕
まず、図１に、この発明の不揮発性半導体記憶装置の第１の実施形態のブロック構成を示す。図１に示すように、この第１の実施形態は、メモリセルアレイ１を備え、このメモリセルアレイ１は、ワード線ＷＬ０,ＷＬ１…とビット線ＢＬ０,ＢＬ１,ＢＬ２…に接続された複数のメモリセルＭＣ００〜ＭＣ１２…からなる。このメモリセルＭＣ００〜ＭＣ１２…は、公知のフラッシュメモリセル(電気的に一括消去可能な不揮発性メモリセル)である。
【００６５】
このメモリセルアレイ１は、ビット線ＢＬ０,ＢＬ１,ＢＬ２…で、プリチャージ回路７に接続されている。
【００６６】
これらのメモリセルＭＣ００〜ＭＣ１２…は、その閾値電圧Ｖｔの値によって状態が決まる。ここでは、閾値電圧が高い状態を状態０とし、閾値電圧が低い状態を状態１と定める。また、この実施形態は、上記ワード線ＷＬ０,ＷＬ１…を制御するためのＸデコーダ６と、ビット線ＢＬ０,ＢＬ１…を制御するＹデコーダ１０と、上記メモリセルＭＣ００〜ＭＣ１２…が記憶するデータをセンスするセンスアンプ８を有する。
【００６７】
そして、この実施形態は、フラッシュメモリセルＲＭＣからなるリファレンスセル２を備え、このリファレンスセル２にリファレンスビット線ＲＢＬが接続されている。このリファレンスビット線ＲＢＬには、プリチャージ回路３とリファレンスセル用センスアンプ５が接続されている。
【００６８】
このリファレンスセル用センスアンプ５は、センス動作制御回路を含み、このセンス動作制御回路は、この不揮発性半導体記憶装置のセンス動作のタイミング制御を行なう。上記リファレンスセル２は、メモリセルアレイ１を構成するフラッシュメモリセルＭＣ００〜ＭＣ１２…と同じ構造である。
【００６９】
読み出し用のリファレンスセル２は、その閾値電圧が状態１と状態０の閾値電圧の真中の閾値電圧Ｖrefに設定されている。この設定は、前もってリファレンスセル２に、書き込み動作によって書き込みパルスとベリファイ動作を交互に行なうことで設定する。
【００７０】
次に、図２に、この実施形態の不揮発性半導体記憶装置における読み出し動作のタイミングを示す。このタイミング図に基づいて、この実施形態の読み出し動作を説明する。この読み出し動作では、ワード線ＷＬ０とビット線ＢＬ０とで選択されるメモリセルＭＣ００について説明する。
【００７１】
まず、時刻ｔ１で、選択セル(ＭＣ００)のワード線ＷＬ０に、読み出し電圧を供給する。次に、時刻ｔ２で、選択セル(ＭＣ００)のドレインに接続されるビット線ＢＬ０をプリチャージする。同時に、リファレンスセル２のビット線ＲＢＬにもプリチャージを行なう。
【００７２】
そして、時刻ｔ３で、上記ビット線ＢＬ０のプリチャージが終了した後に、ビット線ＢＬ０とセンスアンプ８とを接続してセンス動作を開始する。同時に、リファレンスセル２のセンス動作も開始する。
【００７３】
すると、リファレンスセル２を介してグランド(接地電圧)へ電流が流れるので、リファレンスセル２のセンスノードＲＢＬの電圧が時間とともに低下し、センスノードＲＢＬにつながるセンスアンプ５が反転すると、センス動作の終了信号ｄisがＨighとなり、その信号によってメモリセルアレイ１のセンス動作を終了させる。
【００７４】
ここで、選択セルＭＣ００が状態０の場合は、リファレンスセル２よりも閾値電圧が高いので、リファレンスセル２のセンス動作が終了した時点では、図２に破線で示すように、ビット線ＢＬ０の電圧はまだ低下せず、センスアンプ８も反転しない。一方、選択セルＭＣ００が状態１の場合は、リファレンスセル２よりも閾値電圧が低いので、メモリセルＭＣ００を介してグランド(接地電圧)へ電流が流れ、図２に実線で示すように、ビット線ＢＬ０の電圧が十分引かれて、センスアンプ８が反転する。
【００７５】
このように、リファレンスセル２のセンスが完了したタイミングｔｓを、リファレンス用のセンスアンプ５によって検出し、メモリセルアレイ１のセンスアンプ８のセンス動作の終了タイミングｔssを制御する。これにより、チップ内部オシレータなどにあわせて制御タイミングを発生する必要がなく、温度,トランジスタ特性などのばらつきを考慮したセンス時間マージンをとる必要がなくなる。
【００７６】
この実施形態によって、メモリセル特性の温度特性のばらつきを吸収したセンスアンプの動作タイミングを発生することができる。リファレンスセル２は、メモリセルアレイ１を構成するメモリセルＭＣ００,ＭＣ０１ … と同一構造であるので、その温度特性はメモリセルＭＣ００,…と一致する。
【００７７】
次に、図３に、メモリセルアレイ１内におけるメモリセルＭＣ００,…の閾値電圧値が、状態１と状態０とでそれぞれどのように分布しているかを示す。
【００７８】
状態０(ここでは消去状態とする)のメモリセルは、チャネル領域からトンネル酸化膜を介してフローティングゲートに電子を注入した状態である。一方、状態１(ここでは書き込み状態とする)のメモリセルは、フローティングゲートからトンネル酸化膜を介してチャネル領域に電子を引き抜いた状態である。
【００７９】
図３に破線で示すように、周囲温度が高くなると、メモリセルのしきい値電圧が低い方ヘシフトする。
【００８０】
この時、リファレンスセル２はメモリセルＭＣ００…と同一構造、かつ、同一特性なので、リファレンスセル２のしきい値電圧値は、メモリセルＭＣ００…と同様にシフトする。したがって、メモリセルＭＣ００…の状態０のしきい値電圧分布の下限と状態１のしきい値電圧分布の上限と、リファレンスセル２のしきい値電圧値の関係は、周囲温度が変化しても基本的には変化しない。
【００８１】
したがって、メモリセルＭＣ００…の状態０のしきい値電圧分布の下限とリファレンスセル２のしきい値電圧値との差(マージン(１))は、周囲温度が変化しても一定に維持される。また、リファレンスセル２のしきい値電圧値とメモリセルＭＣ００…の状態１のしきい値電圧分布の上限値の差(マージン(２))も、周囲温度が変化しても一定に維持される。
【００８２】
また、図３に示すように、温度変化によって、メモリセルＭＣ００…の閾値電圧Ｖｔ分布がずれ(シフトし)ても、リファレンスセル２の閾値電圧Ｖｔも同じ様にずれるので、センスタイミングがセル特性に追従し、相対的な読み出しレベルは変化しない。このため、センスタイミングのばらつきを考慮する必要がなくなり、精度の良い読み出し動作を実現できる。
【００８３】
次に、図４を参照して、図１に示す実施形態におけるベリファイ動作を説明する。このベリファイ動作も基本的に読み出し動作と同様であり、同様のタイミングでセンスを行なうが、センス時間のリファレンスとなるリファレンスセルの閾値電圧が、読み出し動作と異なる。
【００８４】
図４に示すメモリセルの閾値電圧Ｖｔ分布において、メモリセルから電子を引き抜いて状態０から状態１にすることを書き込み動作とし、逆に、メモリセルに電子を注入して状態１から状態０にすることを消去動作とする。
【００８５】
例えば、読み出し電圧を３Ｖとし、読み出しマージンを状態０と状態１に対して各々１Ｖ確保しようとすると、状態０のメモリセルのしきい値電圧分布の下限と４Ｖとし、状態１のメモリセルのしきい値電圧分布の上限を２Ｖとする必要がある。したがって、消去パルス印加後のベルファイと、書き込みパルス印加後のベリファイとを行い、しきい値電圧値を検証しつつ、先の所定のしきい値電圧に合わせ込んでいく必要がある。
【００８６】
書き込みベリファイ動作では、メモリセルが状態１つまりしきい値電圧Ｖｔが２Ｖ以下になったか否かを判定する必要があり、そのために書き込みベリファイ電圧を２Ｖに設定する。つまり、書き込みベリファイ用のリファレンスセル２のしきい値電圧Ｖｔを２Ｖに設定する。
【００８７】
一方、消去動作では、メモリセルの状態が０つまりしきい値電圧Ｖｔが４Ｖ以上になったか否かを判定する必要があり、そのため消去ベリファイ電圧を４Ｖに設定する。つまり、消去ベリファイ用のリファレンスセル２のしきい値電圧Ｖｔを４Ｖに設定する。
【００８８】
これら書き込みベリファイ用リファレンスセル２や消去ベリファイ用リファレンスセル２は、先の読み出し用リファレンスセルと同じセルを用い、書き込み動作や消去動作の開始前に書き込みもしくは消去動作とベリファイによって予め所定のしきい値電圧に設定しても良い。あるいは、別々のリファレンスセルを設置し、各々所定のしきい値電圧に設定しても良い。
【００８９】
次に、図５に、この実施形態の不揮発性半導体記憶装置のより詳細な回路構成を示す。図５において、メモリセルアレイ１は仮想接地型であり、メモリセルＭＣ００,ＭＣ０１ … は、ＡＣＴ(Asymmetrical Contactless Transistor)セルからなるＡＣＴ型フラッシュメモリである。
【００９０】
このＡＣＴ型フラッシュメモリは、メモリセルＭＣ００,ＭＣ０１ … のソース線と隣接するメモリセルのドレインを共用でき、仮想接地型メモリセルアレイ構造に適している。また、先の共用する線を拡散層で形成することから、高密度実装が可能で大容量フラッシュメモリに適している。このＡＣＴ型フラッシュメモリについては、本出願人らによる公開公報 特開平９−９２７３９公報に詳しく説明されている。
【００９１】
以下、この発明を、ＡＣＴ型メモリセルを用いた実施形態によって、さらに詳細に説明する。
【００９２】
上記ＡＣＴセルは、以下のように動作する。なお、書き込み・消去にはＦＮトンネル効果を利用する。まず、読み出しおよびベリファイ動作について説明する。読み出しもベリファイ動作も同じ動作で行なう。
【００９３】
図６に、上記ＡＣＴ型メモリセルＭＣ０１の断面を模式的に示す。
【００９４】
このメモリセルＭＣ０１は、基板(もしくはｐ−ウェル)６７に形成したソース(ｎ-)６２,ドレイン(ｎ+)６１と、このソース６２とドレイン６１の間に挟まれたチャネル領域６６とを有し、その上にトンネル酸化膜６９を介してフローティングゲートＦＧを有している。さらに、このフローティングゲートＦＧ上に、層間絶縁膜７０を介してコントロールゲートが形成されている。図６では、このコントロールゲートは、コントロールゲートに接続されているワード線ＷＬとして記載している。
【００９５】
また、メモリセルＭＣ０１のドレイン６１と隣接するメモリセルＭＣ００のソースは共有化され、拡散層ｎ-によってサブビット線(ＳＢ)を形成している。このサブビット線(ＳＢ)は、図示していないコンタクト部を介して階層の異なるメインビット線に接続されている。なお、図５では、このサブビット線(ＳＢ)とメインビット線とは分離して記載されておらず、単に、ＢＬ０,ＢＬ１,…と記載している。
【００９６】
図６(ａ)を参照して、メモリセルの読み出し時およびベリファイ時について説明する。
【００９７】
まず、メモリセルＭＣ０１を読み出すものとする。メモリセルＭＣ０１のコントロールゲートに接続されているワード線ＷＬに３Ｖが印加される。そして、メモリセルＭＣ０１のドレイン６１側サブビット線を基準電圧(例えば、０Ｖ)とし、ソース６２側サブビット線にはプリチャージ電圧１Ｖを印加する。また、基板(もしくはｐ−ウェル)６７は基準電圧(例えば、０Ｖ)とする。
【００９８】
これにより、メモリセルＭＣ０１が状態０であれば、しきい値電圧が４Ｖ以上であるから、セル電流は流れず、したがってプリチャージされた電圧１Ｖは維持される。一方、メモリセルＭＣ０１が状態１であれば、しきい値電圧は２Ｖ以下であるので、図６(ａ)に示すように、セル電流Ｉcellが流れ、したがって、プリチャージされた電圧１Ｖは低下する。
【００９９】
このプリチャージ電圧を、センスアンプ８でセンスすることにより、メモリセルＭＣ０１が状態０,状態１のいずれであるのかを判定する。以上が読み出し時の動作である。
【０１００】
また、ベリファイ時は、書き込み時のベリファイ動作では、ワード線ＷＬに２Ｖを印加し、一方、消去時のベリファイ動作ではワード線ＷＬに４Ｖを印加する点だけが、前述の読み出し時と異なる。
【０１０１】
次に、図６(ｂ)を参照して、メモリセルＭＣ０１ヘの書き込み時の書き込みパルス印加動作について説明する。この動作では、選択されたメモリセルＭＣ０１に書き込むものとする。
【０１０２】
メモリセルＭＣ０１のコントロールゲートが接続されているワード線ＷＬに、負の高電圧(例えば、−９Ｖ)を印加し、ドレイン６１側サブビット線には正電圧(例えば、５Ｖ)を印加し、ソース６２側サブビット線はフローティング状態(ハイインピーダンス状態)にする。そして、他の選択されないメモリセルのドレイン側サブビット線は０Ｖにしておく。また、基板(もしくはｐ−ウェル)６７は基準電圧(例えば、０Ｖ)にする。なお、選択されないメモリセルのコントロールゲートに接続されているワード線には、０Ｖを印加している。
【０１０３】
これにより、書き込むべきメモリセルＭＣ０１のドレイン(ｎ+)６１側とフローティングゲートＦＧとの間にＦＮトンネル現象ＦＮＴが発生して、フローティングゲートＦＧからトンネル酸化膜６９を介してドレイン６１(ｎ+)側に電子が引き抜かれる。その結果、メモリセルＭＣ０１のしきい値電圧が低下し、状態１(ここでは書き込み状態)となる。
【０１０４】
さらに、上記メモリセルＭＣ０１のしきい値電圧を、所定のしきい値電圧(２Ｖ以下)にするため、この書き込み電圧(−９Ｖ)をワード線ＷＬへパルス状に印加する。この後、上記ベリファイ動作によって、上記メモリセルＭＣ０１のしきい値電圧を検証し、所定のしきい値電圧(２Ｖ以下)に達していない場合は、ワード線ＷＬへ再度書き込み電圧パルスを印加する。このように、メモリセルＭＣ０１が所定のしきい値電圧に達するまで、この書き込み電圧印加とベリファイを繰り返す。以上が書き込み動作である。
【０１０５】
最後に、図６(ｃ)を参照して、メモリセルＭＣ０１の消去時の消去パルス印加動作を説明する。この消去は、ブロック単位もしくは全メモリセルに対して一括して行う。
【０１０６】
消去すべきメモリセルＭＣ０１のコントロールゲートが接続されているワード線ＷＬに正の高電圧(例えば、１０Ｖ)を印加し、ドレイン６１側およびソース６２側サブビット線と基板(もしくはｐ−ウェル)６７には負電圧(例えば、−８Ｖ)を印加する。これにより、基板(もしくはｐ−ウェル)６７のチャネル領域６６とフローティングゲートＦＧとの間にＦＮトンネル現象ＦＮＴが発生し、チャネル領域６６からトンネル酸化膜６９を介してフローティングゲートＦＧに電子が注入される。その結果、メモリセルＭＣ０１のしきい値電圧が高くなり、状態０(ここでは消去状態)となる。
【０１０７】
さらに、上記メモリセルＭＣ０１を、所定のしきい値電圧(４Ｖ以上)にするため、上記正の高電圧(消去電圧)をワード線ＷＬに、パルス状に印加した後、上記ベリファイ動作によってしきい値電圧を検証し、所定のしきい値電圧に達していない場合は、再度、上記消去電圧パルスを印加する。このように、上記メモリセルＭＣ０１が、所定のしきい値電圧に達するまで、上記消去電圧印加とベリファイとを繰り返す。以上が消去動作である。
【０１０８】
続いて、図５を参照して、この実施形態をさらに説明する。
【０１０９】
メモリセルアレイ１は、図５では、ワード線ＷＬ０,ＷＬ１およびビット線ＢＬ０〜ＢＬ３が示され、本発明の説明に必要な部分のみを記載している。
【０１１０】
図５において、センスアンプ部８は、ビット線ＢＬ０,ＢＬ１,ＢＬ２,ＢＬ３毎に設けられているセンス回路ＬＡ０,ＬＡ１,ＬＡ２,ＬＡ３を有する。上記センス回路ＬＡ０〜ＬＡ３は、データラッチ回路としても動作する。
【０１１１】
このセンス回路ＬＡ０〜ＬＡ３は、プリチャージ電圧が低下するか否かを検知するラッチタイプのセンス回路であり、センスノードｓｅｎ０〜ｓｅｎ３の電圧が低下するか否かを検知する。また、このセンスアンプ部８は、ビット線プリチャージ用トランジスタＰＲ０〜３と、ビット線プルダウントランジスタＰＤ０〜３と、ビット線とセンスアンプとを接続するためのトランジスタＴＲ０〜３を有する。さらに、センスアンプ部８は、センスノードｓｅｎ０〜ｓｅｎ３を選択するトランジスタＳＥ０〜ＳＥ３と、センス回路ＬＡ０〜ＬＡ３の初期化用トランジスタＮＩ０〜ＮＩ３と、センス回路のイネーブル用トランジスタＰＣ０〜ＰＣ３を有する。
【０１１２】
また、この実施形態は、上記センスアンプ部８のセンス動作の終了タイミングを制御する手段として、リファレンスセル(ＲＭＣ)２と、リファレンス用センスアンプ５を備える。リファレンスセル２は、メモリセルアレイ１を構成するセルと同様にＡＣＴセルであり、その動作は上記ＡＣＴセルと同様である。
【０１１３】
このリファレンスセル２では、読み出し用のリファレンスセルの閾値電圧が、プログラムセルのしきい値分布の上限値とイレースセルのしきい値分布の下限値との間の値(ここでは３Ｖ)に設定されている。また、書き込みベリファイ用のリファレンスセル２では、しきい値電圧が２Ｖに設定され、消去ベリファイ用のリファレンスセル２では、しきい値電圧が４Ｖに設定されている。
【０１１４】
上記リファレンス用センスアンプ部５は、メインのセンスアンプ部８と同様に、センスアンプＲＬＡと、そのセンス結果からｓｍｒｄ信号,ｃｕｔ信号を制御する信号を発生するロジック回路を備える。このロジック回路は、トランジスタＲＤＮ,ＲＴＲ,ディレイ回路delay,ＡＮＤ回路ＡＮ０，ＡＮＤ回路ＡＮ１からなる。また、このセンスアンプ部５と上記リファレンスセル２との間には、プリチャージ回路部３が接続されている。このプリチャージ回路部３は、プリチャージ回路ＲＰＲ０,ＲＰＲ１とプルダウン回路ＲＰＤ０,ＲＰＤ１などの回路から構成されている。
【０１１５】
次に、図７に示すタイミング図を参照して、上記実施形態の不揮発性半導体記憶装置の読み出し動作を説明する。ここでは、読み出しセルとしてＭＣ００をセンスする場合の動作について説明する。この実施形態は、仮想接地型のメモリアレイ構成であるので、メモリセルＭＣ００をセンスする場合、ビット線ＢＬ０を選択ビット(ドレイン側)とし、ビット線ＢＬ１をソースラインとして動作する。
【０１１６】
読み出しのために、メモリセルＭＣ００に印加する電圧条件は、先の図６でＭＣ０１を一例として説明したのと同様であるが、主な動作を以下に説明する。まず、リファレンスセル(ＲＭＣ)２のしきい値電圧を、予め３Ｖに設定する。このしきい値(３Ｖ)は、図４に示したような、メモリセルＭＣ００の状態０のしきい値電圧分布の下限(４Ｖ)と、状態１のしきい値電圧分布の上限(２Ｖ)の間の略真中に設定している。これにより、先の下限(４Ｖ)および上限(２Ｖ)に対して読み出しマージンを最も広くすることができる。したがって、仮想接地型メモリセルアレイ構成で隣接するメモリセルとビット線を共有していることに起因して、隣接するメモリセル状態による影響(ディスターブ)を受けて、しきい値電圧分布が広がっても、そのしきい値電圧分布に対するマージンを確保できる。このことは、後述するようなリファレンスセルを各ビット線毎に設置する構成の場合に、特に有効となる。
【０１１７】
なお、ここでは、状態１を消去状態とし、状態０を書き込み状態として説明しているが、これはあくまで最初の設定の問題であり、逆の状態でも良い。
【０１１８】
図７に示す時刻ｔ１以前の初期状態では、初期化信号ｉｎｉｔおよびｒｉｎｉｔが共にＨighレベルとなっていることから、センスアンプ部８における初期化用トランジスタＮＩ０〜ＮＩ３およびセンスアンプ部５におけるトランジスタＲＮＩがオンしている。
【０１１９】
センスアンプＬＡ０〜ＬＡ３は、接続用トランジスタＴＲ０〜ＴＲ３を介してメインメモリアレイ１のビット線ＢＬ０〜ＢＬ３の各々に接続されており、センスアンプＲＬＡは、接続用トランジスタＲＴＲを介してリファレンスセル２のビット線と接続されている。
【０１２０】
一方、上記初期状態において、制御信号ｒｅｎが、Ｌowレベルであるので、ノードｃｕｔはＬowレベルとなり、センス回路ＬＡ０〜ＬＡ３におけるｐＭＯＳであるイネーブル用トランジスタＰＣ０〜ＰＣ３、センス回路ＲＬＡにおけるイネーブル用トランジスタＲＰＣはオン状態になる。したがって、センスアンプ部５,８のラッチ回路を構成するインバータ２の出力段はハイインピーダンス状態となっている。このため、ノードｓｅｎ０〜ｓｅｎ３およびｒｓｅｎは初期化状態Ｈighレベルに固定される。
【０１２１】
但し、この時点では、制御信号ｒｄがＬowレベルであるので、ノードｓｍｒｄはＬowレベルとなり、接続用トランジスタ(ＲＴＲ,ＴＲ０〜ＴＲ３)はオフ状態であり、ビット線ＲＢＬ０,ＢＬ０〜ＢＬ３とセンスアンプＲＬＡ,ＬＡ０〜ＬＡ３とは電気的に切り離されている。
【０１２２】
次に、図７の時刻ｔ１〜ｔ２で、読み出しのためのセンスが開始されると、まず、読み出しが行われる選択セルＭＣ００のコントロールゲートに接続されているワード線ＷＬ０および、リファレンスセル２のコントロールゲートに接続されているワード線ＲＷＬに読み出し電圧(例えば、３Ｖ)が印加される。尚、選択されないワード線(図５では、ＷＬ１)には０Ｖが印加されている。
【０１２３】
また、センスアンプの初期化信号ｉｎｉｔ，ｒｉｎｉｔは、Ｌowレベルとし、初期化用トランジスタＮＩ０〜ＮＩ３，ＲＮＩをオフ状態にする。これにより、センスアンプ部８,５のラッチ回路ＬＡ０〜ＬＡ３,ＲＬＡは、出力ノードｓｅｎ０〜ｓｅｎ３,ｒｓｅｎは、Ｈighレベルを維持しつつ、固定状態からイネーブル状態に推移する。
【０１２４】
なお、リファレンスセル側には、ノードｒｅｆの信号ｒｅｆの波形を整形し、レベルを反転させるトランジスタＲＤＮが設置されているので、信号ｄｉｓおよび、この信号ｄｉｓをディレイ回路delayを通して遅延させた信号ｄｉｓａは共にＨighレベルを維持している。
【０１２５】
次に、時刻ｔ２〜ｔ３の段階では、ビット線へのプリチャージが行われる。
【０１２６】
プリチャージ制御信号ｐｒｅがＨighレベルとなり、ビット線プリチャージ用トランジスタＰＲ０〜ＰＲ３,ＲＰＲ０,ＲＰＲ１がオンするので、プリチャージ電圧Ｖpreによって、メモリセルアレイ１の全ビット線ＢＬ０,ＢＬ１,…とリファレンスセル(ＲＭＣ)用のビット線ＲＢＬ０,ＲＢＬ１がプリチャージ(１.５Ｖ前後)される。
【０１２７】
メモリセルアレイ１の全ビット線とリファレンスセル用のビット線へのプリチャージが終了すると、次に、時刻ｔ３〜センス終了の段階では、まず、プリチャージ制御信号ｐｒｅをＬowレベルに戻す。これにより、ビット線プリチャージ用トランジスタＰＲ０〜ＰＲ３およびＲＰＲ０,ＲＰＲ１がオフ状態に戻り、プリチャージされた電位は維持される。
【０１２８】
続いて、制御信号ｒｄをＨighレベルにし、ノードｓｍｒｄをＨighレベルにすることで接続用トランジスタＴＲ０〜ＴＲ３およびＲＴＲをオンにする。これにより、センスアンプ部８のノードｓｅｎ０〜ｓｅｎ３をメモリセルアレイ１のビット線に接続し、センスアンプ部５のノードｒｓｅｎをリファレンスセル２のビット線に接続する。
【０１２９】
さらに、制御信号ｒｅｎをＨighレベルにすることで、ノードｃｕｔをＨighレベルにし、ｐＭＯＳであるセンス回路イネーブル用トランジスタＰＣ０〜ＰＣ３およびＲＰＣをオフにする。これにより、センスアンプ部のラッチ回路ＬＡ０〜ＬＡ３,ＲＬＡを構成するインバータ２の出力段はハイインピーダンス状態から通常の出力段となる。これにより、ノードｓｅｎ０〜ｓｅｎ３およびｒｓｅｎの電圧状態によって、ラッチ回路ＬＡ０〜ＬＡ３,ＲＬＡが働く、すなわち、センスできるようになる。
【０１３０】
この時点では、まだ、先のノードｓｅｎ０〜ｓｅｎ３およびｒｓｅｎは初期化状態Ｈighレベルを維持している。
【０１３１】
さらに、これまでオフ状態にしていたビット線プルダウントランジスタＰＤ０〜ＰＤ３およびＲＰＤ０,ＲＰＤ１の内、読み出すべきメモリセルＭＣ００およびリファレンスセルＲＭＣのソース側に相当するビット線ＢＬ１およびＲＢＬ１を０Ｖにするため、制御信号ｐｄｎ１とｒｐｄｎ１とをＨighレベルにして、ビット線プルダウントランジスタＰＤ１とＲＰＤ１をオンさせる。
【０１３２】
これにより、ビット線ＢＬ１とＲＢＬ１はプリチャージされた電圧が低下し、０Ｖに固定される。これにより、メモリセルＭ００とリファレンスセルＲＭＣのセンスが開始される。
【０１３３】
そして、リファレンスセル２側では、セル電流が流れるので、ビット線ＲＢＬ０にプリチャージされた電圧は時間と共に低下して行く。そして、ビット線ＢＬ１と同様に推移しているノードｒｓｅｎの電圧レベルが、リファレンスセル用センスアンプ部５内のラッチ回路ＲＬＡを構成するインバータ２の入力段のしきい値電圧を下回ると、ラッチ回路ＲＬＡは反転する(図７のビット線ＲＢＬ０の一点鎖線部)。
【０１３４】
これにより、ノードｒeｆはＨighレベルに反転し、このＨighレベル信号は波形整形用トランジスタＲＤＮによって反転するので、信号ｄiｓはＨighレベルからＬowレベルに変化する。そして、この信号ｄｉｓは、ディレイ回路delayを経由して、遅延された信号ｄｉｓａとなる。その結果、信号ｄisａは、信号ｄｉｓに対して一定時間の遅延がなされ、ＨighレベルからＬowレベルに変化する。この信号ｄｉｓａが、Ｌowレベルになることで、制御信号ｒｄおよびｒｅｎの信号レベルに係わらず、ノードｓｍｒｄおよびｃｕｔはＬowレベルに変化する。
上記ディレイ回路delayおよびＡＮＤ回路ＡＮ０,ＡＮ１およびノードｓｍｒｄ,ｃｕｔがタイミング制御手段を構成している。
【０１３５】
これによって、接続用トランジスタＴＲ０〜ＴＲ３およびＲＴＲがオフ状態に変わるから、メモリセルアレイ１側およびリファレンスセル２側の両方で、ビット線ＢＬ０〜ＢＬ３,ＲＢＬ０とセンスアンプ部８,５とが電気的に切り離される。
【０１３６】
同時に、イネーブル用トランジスタＰＣ０〜ＰＣ３およびＲＰＣはオン状態に変わり、センスアンプ部５,８のラッチ回路ＲＬＡ,ＬＡ０〜ＬＡ３を構成するインバータ２の出力段はハイインピーダンス状態となる。このため、読み出すべきメモリセルＭＣ００の状態は、ラッチ回路ＬＡ０にラッチされて確定する。
【０１３７】
この時点では、読み出すべき選択メモリセルＭＣ００が状態１(書き込み状態)であれば、メモリセルＭＣ００のしきい値電圧が２Ｖ以下であるので、メモリセルＭＣ００を介してセル電流が流れる。したがって、ビット線ＢＬ０にプリチャージされた電圧は、０Ｖにまで十分に低下している(ディスチャージ)ことから、ラッチ回路ＬＡ０は確実に反転し、ノードｓｅｎ０はＬowレベルとなっている。
【０１３８】
一方、読み出すべき選択メモリセルＭＣ００が状態０(消去状態)であれば、メモリセルＭＣ００のしきい値電圧は４Ｖ以上であるから、メモリセルＭＣ００を経由してセル電流が流れず、ビット線ＢＬ０にプリチャージされた電圧は維持している。したがって、ラッチ回路ＬＡ０は反転せず、ノードｓｅｎ０はＨighレベルを維持する。
【０１３９】
そして、制御信号ｒｐｄｎ０,ｒｐｄｎ１,ｒｄ,ｒｅｎ,ｐｄｎ１をＬowレベルに戻して、メモリセルＭＣ００に対する読み出しを終了する。
【０１４０】
なお、図示していないが、順次、他のメモリセルの読み出しを同じ方法にて行い、同一ワード線ＷＬ０にコントロールゲートを接続されているメモリセルＭＣ０１,ＭＣ０２の読み出しを行った後、Ｙデコーダ１０からの制御信号Ｙ０〜Ｙ３をＨighレベルにする。これにより、先のラッチされたデータをトランジスタＳＥ０〜ＳＥ３を経由して、ノードＤ０〜Ｄ３から出力させる。以上は、読み出し動作時の説明である。
【０１４１】
次に、ベリファイ動作時については、書き込みベリファイ用に、リファレンスセル(ＲＭＣ)２のしきい値電圧を予め２Ｖに設定しておけばよい。また、消去ベリファイ用には、リファレンスセル２のしきい値電圧を予め４Ｖに設定しておけば良い。それらの動作は、上述した動作と基本的に同じであるため説明は省略する。
【０１４２】
図５に示す実施形態の回路では、リファレンスセル(ＲＭＣ)２は１つであるから、書き込み動作,消去動作,読み出し動作の各動作に入る前に、リファレンスセル２を、各々の動作に対応した所定のしきい値電圧に予め設定することになる。このしきい値電圧の設定は、リファレンスセル２に対し、書き込みパルス印加もしくは消去パルス印加とベリファイを繰り返すことで行われる。
【０１４３】
なお、この方式では、書き込み動作,消去動作,読み出し動作に入る前に、リファレンスセル２を予め所定のしきい値電圧に設定し直す必要が有るから、処理速度が遅くなる。
【０１４４】
〔第２の実施の形態〕
図８に、上記点を改善した第２の実施形態を示す。この第２実施形態は、図５に示した第１実施形態と相異する点は、次の点だけである。
【０１４５】
▲１▼ リファレンスセル２に替えて、リファレンスセル部８２を有する点。
このリファレンスセル部８２は、読み出し用リファレンスセルＲＭＣ１と、書き込みベリファイ用リファレンスセルＲＭＣ２および消去ベリファイ用リファレンスセルＲＭＣ３を有している。そして、リファレンスセルＲＭＣ１,ＲＭＣ２,ＲＭＣ３を、夫々、所定の読み出し用,書き込みベリファイ用,消去ベリファイ用のしきい値電圧に、予め設定しておく。
【０１４６】
この第２の実施形態によれば、読み出し時であれば、ワード線ＲＷＬ１を３Ｖに設定して、読み出し用リファレンスセルＲＭＣ１を駆動する。一方、他のワード線ＲＷＬ２,ＲＷＬ３を０Ｖに設定して、書き込みベリファイ用リファレンスセルＲＭＣ２および消去ベリファイ用リファレンスセルＲＭＣ３を非駆動とする。
【０１４７】
また、書き込み時のベリファイ動作では、ワード線ＲＷＬ２を２Ｖに設定して、書き込みベリファイ用リファレンスセルＲＭＣ２を駆動する。一方、他のワード線ＲＷＬ１,ＲＷＬ３を０Ｖに設定して、読み出し用リファレンスセルＲＭＣ１および消去ベリファイ用リファレンスセルＲＭＣ３を非駆動とする。
【０１４８】
また、消去時のベリファイ動作では、ワード線ＲＷＬ３を４Ｖに設定して、消去ベリファイ用リファレンスセルＲＭＣ３を駆動する。一方、他のワード線ＲＷＬ１,ＲＷＬ２を０Ｖに設定して、書き込みベリファイ用リファレンスセルＲＭＣ２および読み出し用リファレンスセルＲＭＣ１を非駆動とする。
【０１４９】
他の回路ブロックの動作や電圧印加条件は図５の実施形態と同じである。
【０１５０】
このように、この第２実施形態によれば、書き込み動作,消去動作,読み出し動作に入る前に、リファレンスセル２を予め所定のしきい値電圧に設定し直す必要が無いから、処理速度が速くなる。
【０１５１】
〔第３の実施の形態〕
次に、図９に、第３の実施の形態を示す。
【０１５２】
この第３実施形態は、図５の第１実施形態と異なる点は、リファレンスセル２に替えて、リファレンスセル部９２を備えた点にある。
【０１５３】
このリファレンスセル部９２は、リファレンスセルＲＭＣ０,ＲＭＣ１からなる。このリファレンスセルＲＭＣ０のコントロールゲートをワード線ＷＬ０に接続し、リファレンスセルＲＭＣ１のコントロールゲートをワード線ＷＬ１に接続している。このように、この実施形態では、各リファレンスセルＲＭＣ０,ＲＭＣ１をメモリセルアレイ１の各ワード線ＷＬ０,ＷＬ１に接続した。
【０１５４】
この第３実施形態では、Ｘデコーダ回路６からワード線ＷＬ０,ＷＬ１に印加される電圧が、リファレンスセルＲＭＣ０,ＲＭＣ１と読み出すべき選択メモリセルＭＣ００〜ＭＣ０２,ＭＣ１０〜ＭＣ１２とに印加される。すなわち、読み出すべき選択メモリセルとリファレンスセルとに、同一の電圧が印加されることから、ワード線への印加電圧のバラツキによるセル電流のバラツキが無くなり、読み出し精度がより向上する。
【０１５５】
〔第４の実施の形態〕
次に、図１０に、第４実施形態を示す。この第４実施形態は、トリプルウェル構造であり、ｐ基板７１に、メモリセルアレイ領域７２とリファレンスセル領域７３を形成した。なお、７４はドレインをなすｎ+層であり、７９はソースをなすｎ-層である。
【０１５６】
この第４実施形態では、メモリセルアレイ領域７２とリファレンスセル領域７３とは、ｎ-層７５で分離した構造になっている。
【０１５７】
この第４実施形態では、ｎ-層７５に、Ｐ−ウェル７７とｐ基板７１に比べて、高い電圧を印加することで、メモリセルアレイ領域７２とリファレンスセル領域７３とを電気的に分離している。
【０１５８】
このｎ−層７５で囲まれて分離された領域７２,７３は、例えば、図５の第１実施形態や図８の第２実施形態や図９の第３実施形態では、メモリセルアレイ領域１およびリファレンスセル領域２として破線で囲んだ部分に相当する。
【０１５９】
この第４実施形態では、メモリセルアレイ領域７２とリファレンスセル領域７３とが電気的に分離されているから、互いの動作によってディスターブされることなく、安定した精度の高い読み出しが可能となる。
【０１６０】
また、前述の図９では摸式的に表しているが、各ワード線毎にリファレンスセルを配置する第３実施形態の構成では、リファレンスセル部９２,メモリセルアレイ１およびＸデコーダ６をＩＣ化した際のレイアウトにおいて、リファレンスセル部９２をＸデコーダ６から最も遠い位置に配置する。
【０１６１】
これにより、高密度化,微細化した場合に、ワード線の配線抵抗や浮遊容量による波形鈍り等によるワード線の立ち上がり(すなわちメモリセルの選択)において、リファレンスセルが最も遅延する。これにより、メモリセルアレイ領域のメモリセル特性のバラツキを吸収することができる。
【０１６２】
尚、この発明の要旨を逸脱しない範囲で、リファレンスセルの数や配置場所には限定されず、様々な変形が可能であることは言うまでもない。
【０１６３】
例えば、図９の第３実施形態のリファレンスセル構成は、各ビット線にリファレンスセルが１つ設置されるもので、メモリセルのしきい値電圧を書き込み,消去および読み出しの各々動作前に所定の値に設定するものであるが、予め所定のしきい値電圧に設定してある３つのリファレンスセル(書き込みベリファイ用リファレンスセル,消去ベリファイ用リファレンスセル,読み出し用リファレンスセル)を各ビット線に設置する構成でも良い。
【０１６４】
例えば、ワード線ＷＬ０に、書き込みベリファイ用リファレンスセル,消去ベリファイ用リファレンスセル,読み出し用リファレンスセルの各々のコントロールゲートを接続する。そして、各リファレンスセルヘのプリチャージ電圧の印加方法を変えて、各リファレンスセル間の回り込み電流を無くすことで、上記構成を実現できる。
【０１６５】
また、図５,図８,図９の第１,第２,第３実施形態では、信号ｄｉｓをディレイ回路delayを介して遅延させ、信号ｄｉｓａを作り出している。この遅延時間は、リファレンスセルとメモリセルアレイのメモリセルの特性のバラツキ,あるいはメモリセルアレイ内でのメモリセル間のバラツキを吸収するような時間に設定すればよい。例えば、先に述べたようなワード線印加電圧のバラツキや、ワード線抵抗や浮遊容量によるワード線選択信号のレイアウト位置等によるバラツキ,さらにはメモリセルの読み出し電流のバラツキを吸収する時間に、上記遅延時間を設定すればよい。この遅延時間の設定によって、上記特性のバラツキを吸収し、センス動作の余分なマージンを排して読み出し精度を向上させることができる。
【０１６６】
このディレイ回路delayは、例えば、インバータ回路を複数段シリーズに接続したり、容量Ｃと抵抗Ｒ等で簡単に構成できる。また、例えば、外部信号による段数切替手段の設置や、レーザー等による配線切断による段数変更によって、上記インバータ回路のシリーズ接続の段数を切替可能にし、ＩＣ化した後、先のメモリセルの特性のバラツキを考慮したディレイ時間を設定できるようにしても良い。このように、遅延時間を最適化することによって、読み出し精度向上と、余分(過度な)読み出しマージンを排することができ、読み出しの高速化も実現できる。
【０１６７】
尚、上記実施の形態においては、仮想接地型のメモリアレイを一例に説明したが、これに限定されるものではなく、ＮＯＲ型やＮＡＮＤ型やＡＮＤ型などのフラッシュメモリであっても適用可能である。また、メモリセルとしてＡＣＴメモリセルを用いた場合を一例に説明したが、本発明はこれに限定されるものではなく他の不揮発性メモリセルでも適応可能である。
【０１６８】
【発明の効果】
以上から明らかなように、この発明の不揮発性半導体記憶装置は、不揮発性メモリの閾値が高い状態の閾値分布の下限と閾値の低い状態の閾値分布の上限との間の値に予め閾値を設定されたリファレンスセルを有し、リファレンスセルを、選択された不揮発性メモリセルと同時にセンスし、リファレンスセルのビット線のディスチャージが完了したタイミングをリファレンスセルに連なるセンスアンプで検出し、この検出した完了タイミングに基き、メモリセルアレイに連なるセンスアンプのセンス動作の終了タイミングをタイミング制御手段で制御する。
【０１６９】
この発明では、温度変化などの影響で、不揮発性メモリセルの特性がずれたときに、この特性のずれに追従するように、上記リファレンスセルの特性もずれる。そして、この発明では、読み出し動作におけるセンスアンプの動作タイミングを制御回路によって発生していて、その動作タイミングの内のセンス動作終了のタイミングを、リファレンスセルのセンスが終了することによってタイミング制御手段で決める。したがって、この発明の不揮発性半導体記憶装置によれば、温度変化などの影響で、不揮発性メモリセルの特性がずれても、不揮発性メモリセルの相対的な読み出しレベルは変化せず、余分なマージンをとる必要がなく、精度の良い読み出し動作を実現できる。
【０１７０】
また、一実施形態の不揮発性半導体記憶装置は、不揮発性メモリの書き込みベリファイ電圧または消去ベリファイ電圧に、閾値が予め設定されたリファレンスセルを有し、リファレンスセルを、選択された不揮発性メモリセルと同時にセンスを行ない、リファレンスセルのビット線のディスチャージが完了したタイミングをリファレンスセルに連なるセンスアンプで検出し、この検出した完了タイミングに基き、メモリセルアレイに連なるセンスアンプのセンス動作の終了タイミングをタイミング制御手段で制御する。この実施形態によれば、ベリファイ動作におけるセンスアンプの動作タイミングを制御回路によって発生している。
【０１７１】
この実施形態では、温度変化などの影響で、不揮発性メモリセルの特性がずれたときに、この特性のずれに追従するように、リファレンスセルの特性もずれる。そして、この発明では、ベリファイ動作におけるセンスアンプの動作タイミングを制御回路によって発生していて、その動作タイミングの内のセンス動作終了のタイミングを、リファレンスセルのセンスが終了することによって、タイミング制御手段で決める。したがって、この実施形態の不揮発性半導体記憶装置によれば、温度変化などの影響で、不揮発性メモリセルの特性がずれても、不揮発性メモリセルの相対的な読み出しレベルは変化せず、余分なマージンをとる必要がなく、精度の良いベリファイ動作を実現できる。
【０１７２】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。
【０１７３】
この実施形態によれば、リファレンスセルの閾値電圧は、温度変動等によって、不揮発性メモリセルの閾値電圧が変動したときに、この変動と同様に変動するから、この実施形態のように、リファレンスセルの閾値電圧をメモリセルアレイの各状態の間の閾値電圧に設定することで、メモリセルの相対的な読み出しレベルを変化しないようにできる。したがって、この実施形態によれば、読み出し時のセンスタイミングに余分なマージンを取る必要がなく、精度のよい読み出し動作が可能となる。
【０１７４】
また、この実施形態によれば、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。たとえば、リファレンスセルの閾値電圧は、状態０の閾値電圧分布および状態１の閾値電圧分布からそれぞれマージンを取っている。したがって、書き換え時のディスターブによって、メモリセルの閾値電圧の分布が広がった場合でも、リファレンスセルの閾値電圧が、メモリセルの閾値電圧に対して重なることがなく、マージンが残存しているので、メモリセルを確実に読み出すことができ、信頼性を確保できる。
【０１７５】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の低い状態の閾値分布の上限の閾値電圧に設定されている。この実施形態のように、リファレンスセルの閾値電圧を、メモリセルアレイの閾値電圧の低い状態の上限の閾値電圧に設定することによって、ベリファイ動作時のセンスアンプの動作タイミングに余分なマージンをとる必要がなくなり、ベリファイ動作の精度向上が可能となる。
【０１７６】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の高い状態の閾値分布の下限の閾値電圧に設定されている。
【０１７７】
この実施形態のように、リファレンスセルのしきい値電圧を、メモリセルアレイの状態の下限の閾値電圧に設定することで、ベリファイ動作時のセンス動作のタイミングに余分なマージンをとる必要がなく、ベリファイ動作の精度向上が可能となる。
【０１７８】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、リファレンスセルが不揮発性メモリセルから電気的に分離された領域に形成されているから、リファレンスセルが余計なディスターブを受けることがない。したがって、リファレンスセルの閾値電圧が変動することがなく、信頼性が向上する。
【０１７９】
また、他の実施形態の不揮発性半導体記憶装置は、同一ワード線によってメモリセルとリファレンスセルの読み出し動作を行なうので、メモリセルとリファレンスセルとが全く同一のワード線電圧でセンスされる。したがって、読み出し精度を向上できる。
【０１８０】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、リファレンスセルは、不揮発性メモリセルよりも、上記ワード線を制御するデコーダから離隔して配置されている。したがって、ワード線の立ち上り時間のずれによるマージンを丸め込んだ読み出し動作ができ、読み出し精度が向上する。
【０１８１】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、リファレンスセルが、不揮発性メモリセルから電気的に分離された領域に形成されているから、リファレンスセルが余計なディスターブを受けることがない。したがって、リファレンスセルの閾値電圧が変動することがなく、信頼性が向上する。
【０１８２】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、リファレンスセルは、不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。たとえば、リファレンスセルの閾値電圧は、状態０の閾値電圧分布および状態１の閾値電圧分布からそれぞれマージンを取っている。したがって、書き換え時のディスターブによって、メモリセルの閾値電圧の分布が広がった場合でも、リファレンスセルの閾値電圧が、メモリセルの閾値電圧に対して重なることがなく、マージンが残存しているので、メモリセルを確実に読み出すことができ、信頼性を確保できる。
【０１８３】
また、他の実施形態は、上記不揮発性半導体記憶装置において、リファレンスセルの閾値電圧を、メモリセルアレイの閾値電圧の低い状態の上限の閾値電圧に設定することによって、ベリファイ動作時のセンスアンプの動作タイミングに余分なマージンをとる必要がなくなり、ベリファイ動作の精度向上が可能となる。
【０１８４】
また、一実施形態は、上記不揮発性半導体記憶装置において、リファレンスセルを、メモリセルアレイの閾値電圧の高い状態の下限の閾値電圧に設定することで、ベリファイ動作時のセンス動作のタイミングに余分なマージンをとる必要がなく、ベリファイ動作の精度向上が可能となる。
【０１８５】
また、他の実施形態は、上記不揮発性半導体記憶装置において、上記リファレンスセルに連なる上記センスアンプによって検出された信号を、上記メモリセルアレイを構成するメモリセルのセンス終了信号とする前に、上記検出された信号を遅延させる遅延手段を備えた。この実施形態によれば、上記遅延の時間を、リファレンスセルとメモリセルアレイのメモリセルの特性のバラツキ,あるいはメモリセルアレイ内でのメモリセル間のバラツキを吸収するような時間に設定できる。この遅延時間の設定によって、上記特性のバラツキを吸収し、センス動作の余分なマージンを排して読み出し精度を向上させることができる。また、上記遅延時間を最適化することによって、読み出し精度向上と、余分(過度な)読み出しマージンを排することができ、読み出しの高速化も実現できる。
【０１８６】
以上のように、この発明によれば、不要な読み出しマージンをなくすことができるため不揮発性半導体記憶装置の高速動作も実現できる。特に高集積化、大容量化に適しており、さらに低電圧化にも有効である。
【図面の簡単な説明】
【図１】 この発明の不揮発性半導体記憶装置の第１実施形態のブロック構成図である。
【図２】 上記第１実施の形態の読み出し動作のタイミング図である。
【図３】 温度によってしきい値電圧Ｖｔ分布が変動する様子を表す分布図である。
【図４】 メモリセルの書き込み状態および消去状態でのＶｔ分布をあらわす分布図である。
【図５】 上記実施形態の不揮発性半導体記憶装置の回路構成図である。
【図６】 ＡＣＴセルの動作説明図である。
【図７】 上記実施形態の不揮発性半導体記憶装置の読み出し動作のタイミング図である。
【図８】 この発明の第２実施形態の回路構成図である。
【図９】 この発明の第３実施形態の回路構成図である。
【図１０】 この発明の第４実施形態の回路構成図である。
【図１１】 従来例のＮＡＮＤ型フラッシュメモリの書き換え回路構成図である。
【図１２】 従来例のＮＡＮＤ型フラッシュメモリのタイミング波形図である。
【符号の説明】
１…メモリセルアレイ、２…リファレンスセル、
３,７…プリチャージ回路、５,８…センスアンプ部、
８２,９２…リファレンスセル部、
ＭＣ００〜ＭＣ１２…メモリセル、ＷＬ０,ＷＬ１…ワード線、
ＢＬ０〜ＢＬ３…ビット線、
ＲＷＬ…リファレンスセルのワード線、
ＲＢＬ…リファレンスセルのビット線、
ＰＲ,ＲＰＲ…プリチャージ用トランジスタ、
ＰＤ,ＲＰＤ…プルダウン用トランジスタ、
ＴＲ,ＲＴＲ…ビット線・センスアンプ接続用トランジスタ、
ＰＣ,ＲＰＣ…センス動作イネーブル用トランジスタ、
ＬＡ,ＲＬＡ…センスアンプ(ラッチ回路)、
ＮＩ,ＲＭ…センスアンプ初期化用トランジスタ、
ＳＥ…ビット線選択用トランジスタ、
Ｙ０,Ｙ１,Ｙ２,Ｙ３…カラム選択信号、
Ｄ０〜Ｄ３…データ線、ＲＭＣ…リファレンスセル、
Ｖｐｒｅ…プリチャージ電圧、
ｐｒｅ…ビット線プリチャージ信号、
ｒｄ…リードイネーブル信号、
ｒｉｎｉｔ,ｉｎｉｔ…センスアンプ初期化信号、
ｐｄｎ，ｒｐｄｎ…ビット線プルダウン信号、
ｓｍｒｄ…ビット線,センスアンプ接続信号、
ｃｕｔ…センスイネーブル信号、
ｄｉｓ,ｄｉｓａ…センスディスイーブル信号、
ｓｅｎ,ｒｓｅｎ…センスノード、delay…遅延回路。
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関わり、特に、読み出し動作や書き換え時のベリファイ動作の精度向上を可能とした不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、メモリカードやファイル市場を目的とした大容量フラッシュメモリの開発が進められており、こうした用途では、高密度で、かつ低コストで、高速読み出しおよび高速書き換え機能を有することが求められている。
【０００３】
このような機能を備えた不揮発性半導体記憶装置としては、Ｓymposium on ＶＬＳＩ Ｃircuits Ｄigest of Ｔechnical Ｐapers pp20-21 1992 に、ＮＡＮＤ型フラッシュメモリの読み出し/書き換え回路構成が提案されている。
【０００４】
図１１に、このようなＮＡＮＤ型フラッシュメモリの読み出し/書き換え回路の構成を示す。
【０００５】
この回路は、一つのリード/ライト回路１１１を中心に、オープンビットライン構成で接続され、ビット線ＢＬai,ＢＬｂi毎にベリファイ回路１１２,１１３が接続されている。リード/ライト回路１１１は、読み出し動作時や書き換え時のベリファイ動作時にはフリップフロップタイプのセンスアンプとして動作し、書き込み動作時にはデータラッチ回路として動作する。メモリセル２０４のコントロールゲートは、同時に書き込みを行なうセル毎に同じワード線に接続されている。
【０００６】
ここでの説明は、本発明に係わる読出し動作と、書き換え時のベリファイ動作に絞って説明する。この書き換え時のベリファイ動作は、書き込み動作時(または消去動作時)において、メモリセルのしきい値電圧を所定の値にするために、書き込みパルス(または消去パルス)の印加とベリファイ動作とを、交互に行うものである。この書き換え時のベリファイ動作は、基本的には読み出し動作と同じであるが、検出するしきい値電圧値が変わる。
【０００７】
図１２のタイミングチャートに、上記ＮＡＮＤ型フラッシュメモリにおける読み出し動作のタイミングを示す。図１２のタイミングチャートでは、メモリセルアレイ(ａ)側が選択され、さらに、メモリセル２０４を選択して読み出す例を示している。電源電圧Ｖccは、３Ｖとする。
【０００８】
まず、端子Ｖａに、３/５Ｖcc(１.８Ｖ)を印加し、端子Ｖｂに、１/２Ｖcc(１.５Ｖ)を印加する。
【０００９】
トランジスタＴr１およびＴr２の各々のゲートヘの制御信号φｐａ,φｐｂが共にＨighレベルであるので、トランジスタＴr１およびＴr２はオン状態であり、したがって、選択されているビット線ＢＬaiの電位は３/５Ｖccにプリチャージされる。一方、オープンビットライン方式のためダミービット線として使用される非選択のビット線ＢＬbiの電位は、１/２Ｖccにプリチャージされる。
【００１０】
そして、先のトランジスタＴr１とＴr２は、図１２のｔ１からｔ２の期間に示すように、オフ状態となる。続いて、セレクトトランジスタＳ１,Ｓ２の各々のゲートヘの制御信号ＳＧ１,ＳＧ２を、共にＨighレベルにすることで、両トランジスタをオン状態にする。そして、非選択ワード線ＣＧ１〜ＣＧ３,ＣＧ５〜ＣＧ８はＶccレベルに、一方、選択された(読み出しを行う)メモリセル２０４のコントロールゲートに接続されているワード線ＣＧ４を０Ｖとする。ここで、選択されているメモリセル２０４のしきい値電圧が０Ｖより低い場合(メモリセル２０４のデータが“０”の場合)は、メモリセル２０４にセル電流が流れる。また、他のメモリセルのコントロールゲート(ＣＧ１〜ＣＧ３,ＣＧ５〜ＣＧ８)には、電源電圧Ｖccが印加されているので、セル電流が流れる状態となっている。
【００１１】
このように、メモリセル２０４に連なって接続されているメモリセルに電流が流れるので、図１２のビット線ＢＬaiの電位波形“０”‐readに示すように、選択ビット線ＢＬaiの電位が低下し、１/２Ｖccレベル以下になり、さらに低下を続ける。
【００１２】
逆に、選択されているメモリセル２０４のしきい値電圧が０Ｖより高い場合(メモリセル２０４のデータが“１”の場合)は、メモリセル２０４ではセル電流が流れない。したがって、他のメモリセルのコントロールゲートＣＧ１,ＣＧ２,ＣＧ３,ＣＧ５〜ＣＧ８には、電源電圧Ｖccが印加されていても、メモリセル２０４には電流が流れない。このため、図１２に示すＢＬaiの電位波形“１”-readに示すように、選択ビット線ＢＬaiの電位は低下せず、３/５Ｖccレベルを維持する。一方、上述のようにセル電流が流れないことから、ここでは、ダミービット線として使用している非選択ビット線ＢＬbiの電位は、１/２Ｖccレベルを維持している。
【００１３】
このメモリセル２０４のしきい値電圧が０Ｖより低い場合において、図１２の期間ｔ２〜ｔ３(電位波形“０”-read)に示すように、選択ビット線ＢＬaiの電位が十分に低下し０Ｖになるタイミングで、セレクトトランジスタＳ１,Ｓ２をオフ状態にし、また、非選択ワード線ＣＧ１〜ＣＧ３,ＣＧ５〜ＣＧ８を０Ｖにする。
【００１４】
なお、図１１,図１２で例示した説明では、上記０Ｖになるタイミングは、ビット線ＢＬaiに連なるメモリセル２０４のみの動作例であるが、他のメモリセルあるいは、他のビット線に接続されたメモリセルであっても、選択されたメモリセルのデータが“０”である場合には、上記選択ビット線が０Ｖになるタイミングとなる。
【００１５】
その後、図１２に示す回路状態の安定期間ｔ３〜ｔ４を経て、期間ｔ４〜ｔ５において、リード/ライト回路１１１の両電源側に設置されているトランジスタＴＲ３,ＴＲ４の各々のゲートヘの制御信号φｐ,φｎによって、両トランジスタＴＲ３,ＴＲ４をオフ状態にする。これにより、リード/ライト回路１１１をリセットし、フローティング状態にする。
【００１６】
その後、制御信号φｅをＨighレベルにして、トランジスタＴr５,Ｔr６をオン状態にして、ノードａおよびノードｂの電位を１/２Ｖccにする(イコライズ)。図１２のｔ５〜ｔ６の期間に示すように、このイコライズが終わると、制御信号φｅを０Ｖにして、トランジスタＴr５,Ｔr６をオフ状態に戻す。
【００１７】
そして、クロック信号φａ,φｂをＨighレベルにして、トランジスタＴr７,Ｔr８をオン状態にすると、ビット線ＢＬaiがノードａに接続され、ビット線ＢＬbiがノードｂに接続される。
【００１８】
これにより、メモリセル２０４のデータが“０”の場合、電位０Ｖのビット線ＢＬaiと、１/２Ｖccの電位のノードａが接続されて、ノードａの電位が１/２Ｖccから０Ｖの向かって低下し始める。一方、メモリセル２０４のデータが“１”の場合、電位３/５Ｖccのビット線ＢＬaiと、電位１/２Ｖccのノードａが接続されて、ノードａの電位が１/２Ｖccから３/５Ｖccに向かって上昇し始める。
【００１９】
また、１/２Ｖcc電位の非選択ビット線ＢＬbiが、１/２Ｖcc電位のノードｂに接続されるので、ノードｂの電位は１/２Ｖccを維持する(図１２のｔ６〜ｔ７の期間)。
【００２０】
その後、図１２のｔ７以降の期間で、リード/ライト回路１１１の接地電圧側に設置されたトランジスタＴr４をオンし、続いて、電源Ｖrw側に設置されたトランジスタＴr３をオンさせる。
【００２１】
このとき、ノードｂの電位は、１/２Ｖccである。また、ノードａの電位は、メモリセル２０４のデータが“１”の場合、１/２Ｖccより高い状態であり、逆にメモリセル２０４のデータが“０”の場合、１/２Ｖccより低い状態である。このため、フリップフロップタイプのリード/ライト回路１１１は、メモリセル２０４のデータが“１”の場合、ノードａをＶrwレベルにし、ノードｂを０Ｖレベルにラッチ(センス)する。
【００２２】
逆に、メモリセル４のデータが“０”の場合、リード/ライト回路１１１は、ノードａを０Ｖレベルにラッチし、ノードｂをＶrwレベルにラッチ(センス)する。
【００２３】
このセンスされたデータは、別途、コラムデコーダ１１５からの信号によって、トランジスタＴr９,Ｔr１０がオンした際、端子１０Ａ,１０Ｂから出力される。この読み出しはページモードシーケンスで行われる。
【００２４】
【発明が解決しようとする課題】
上記従来技術では、上述したような読み出し動作および書き換え時のベリファイ動作のいずれにおいても、図１２に示すようなセンスアンプ(リード/ライト回路１１１)の動作タイミングを、チップ内部の制御回路などで行なう必要がある。通常、この制御回路は、チップ内部オシレータ等で発生させたクロック信号に同期し、センス動作のタイミング信号を発生する。
【００２５】
ところが、上記オシレータ等の回路は温度,トランジスタ特性によって、その周波数などが大きくばらつき、それに伴ない、タイミング信号もばらついて、読み出し精度が低下する。
【００２６】
また、セルの閾値電圧は温度によって変動するので、閾値電圧分布も変動する。そのため、読み出し精度を十分保つために、センスの動作においては十分な時間のマージンをとる必要がある。
【００２７】
そこで、この発明の目的は、動作タイミングを制御回路でロジック的に発生していて、温度変化,トランジスタ特性のばらつきがあったときに、十分なセンス時間マージンを取らなくても、読み出し精度を十分に確保できる不揮発性半導体装置を提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、この発明の不揮発性半導体記憶装置は、複数のワード線およびビット線と、上記複数のワード線のうちの１本が制御ゲートに接続され、上記複数のビット線のうちの１本がドレインに接続される不揮発性メモリをアレイ状に配置したメモリセルアレイと、上記ビット線に読み出されたデータを増幅するセンスアンプと、上記ビット線を任意の電圧にプリチャージするプリチャージ回路と、上記不揮発性メモリの閾値が高い状態の閾値分布の下限と閾値の低い状態の閾値分布の上限との間の値に予め閾値を設定されたリファレンスセルとを有し、
上記ビット線を上記プリチャージ回路によって任意の電圧にプリチャージし、選択された上記ワード線に任意の読み出し電圧を印加して、上記ビット線が選択された上記不揮発性メモリセルによってディスチャージされるか否かを上記センスアンプによって判定することによって、データの読み出しを行なう不揮発性半導体記憶装置であって、
上記リファレンスセルを、上記選択された不揮発性メモリセルと同時にセンスし、上記リファレンスセルのビット線のディスチャージが完了したタイミングを上記リファレンスセルに連なる上記センスアンプで検出し、この検出した完了タイミングに基き、上記メモリセルアレイに連なる上記センスアンプのセンス動作の終了タイミングを制御するタイミング制御手段を備えたことを特徴としている。
【００２９】
この発明では、温度変化などの影響で、不揮発性メモリセルの特性がずれたときに、この特性のずれに追従するように、上記リファレンスセルの特性もずれる。そして、この発明では、読み出し動作におけるセンスアンプの動作タイミングを制御回路によって発生しているが、その動作タイミングの内のセンス動作終了のタイミングを、リファレンスセルのセンスが終了することによって、上記タイミング制御手段で決める。
【００３０】
したがって、この発明の不揮発性半導体記憶装置によれば、温度変化などの影響で、不揮発性メモリセルの特性がずれても、不揮発性メモリセルの相対的な読み出しレベルは変化せず、余分なマージンをとる必要がなく、精度の良い読み出し動作を実現できる。
【００３１】
また、一実施形態の不揮発性半導体記憶装置は、複数のワード線およびビット線と、上記複数のワード線のうちの１本が制御ゲートに接続され、上記複数のビット線のうちの１本がドレインに接続される不揮発性メモリをアレイ状に配置したメモリセルアレイと、上記ビット線に読み出されたデータを増幅するセンスアンプと、上記ビット線を任意の電圧にプリチャージするプリチャージ回路と、上記不揮発性メモリの書き込みベリファイ電圧または消去ベリファイ電圧に、閾値が予め設定されたリファレンスセルとを有し、
上記ビット線を上記プリチャージ回路によって任意の電圧にプリチャージし、選択された上記ワード線に任意のベリファイ電圧を印加して、上記ビット線が選択された上記不揮発性メモリセルによってディスチャージされるか否かを上記センスアンプによって判定することによって書き換えデータのべリファイを行なう不揮発性半導体記憶装置であって、
上記リファレンスセルを上記選択された不揮発性メモリセルと同時にセンスを行ない、上記リファレンスセルのビット線のディスチャージが完了したタイミングを上記リファレンスセルに連なる上記センスアンプで検出し、この検出した完了タイミングに基き、上記メモリセルアレイに連なる上記センスアンプのセンス動作の終了タイミングを制御するタイミング制御手段を備えた。
【００３２】
この一実施形態によれば、ベリファイ動作におけるセンスアンプの動作タイミングを制御回路によって発生している。
【００３３】
この一実施形態では、温度変化などの影響で、不揮発性メモリセルの特性がずれたときに、この特性のずれに追従するように、上記リファレンスセルの特性もずれる。そして、この発明では、ベリファイ動作におけるセンスアンプの動作タイミングを制御回路によって発生しているが、その動作タイミングの内のセンス動作終了のタイミングを、リファレンスセルのセンスが終了することによって上記タイミング制御手段で決める。
【００３４】
したがって、この一実施形態の不揮発性半導体記憶装置によれば、温度変化など影響で、不揮発性メモリセルの特性がずれても、不揮発性メモリセルの相対的な読み出しレベルは変化せず、余分なマージンをとる必要がなく、精度の良いベリファイ動作を実現できる。
【００３５】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。
【００３６】
この実施形態によれば、リファレンスセルの閾値電圧は、温度変動等によって、不揮発性メモリセルの閾値電圧が変動したときに、この変動と同様に変動するから、この実施形態のように、リファレンスセルの閾値電圧をメモリセルアレイの各状態の間の閾値電圧に設定することで、メモリセルの相対的な読み出しレベルを変化しないようにできる。したがって、この発明によれば、読み出し時のセンスタイミングに余分なマージンを取る必要がなく、精度のよい読み出し動作が可能となる。
【００３７】
また、この実施形態によれば、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。たとえば、リファレンスセルの閾値電圧は、状態０の閾値電圧分布および状態１の閾値電圧分布からそれぞれマージンを取っている。したがって、書き換え時のディスターブによって、メモリセルの閾値電圧の分布が広がった場合でも、リファレンスセルの閾値電圧が、メモリセルの閾値電圧に対して重なることがなく、マージンが残存しているので、メモリセルを確実に読み出すことができ、信頼性を確保できる。
【００３８】
例えば、不揮発性メモリセルの閾値電圧が高い状態を状態０、閾値電圧が低い状態を状態１として２値で表される場合、リファレンスセルの閾値電圧は、それらの状態の略真中に設定される。この状態０の不揮発性メモリセルは、リファレンスセルよりも閾値電圧が高いから、読み出し動作時に、リファレンスセルのディスチャージが終わった時点で、不揮発性メモリセルのディスチャージを終了させた場合、この不揮発性メモリセルから流せる電流量は、リファレンスセルから流せる電流量よりも少ない。したがって、上記リファレンスセルのディスチャージが終了した時点では、上記不揮発性メモリセルのセンス動作が終了していない。しかし、状態１のメモリセルは、リファレンスセルよりも閾値電圧が低いから、リファレンスセルよりも、流せる電流量が多い。したがって、状態１のメモリセルは、リファレンスセルのセンスが終わった時点で、センスが終了している。
【００３９】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の低い状態の閾値分布の上限の閾値電圧に設定されている。
【００４０】
この実施形態では、例えば、不揮発性メモリセルは、その閾値電圧が高い状態を状態０とし、閾値電圧が低い状態を状態１として、閾値電圧が２値で表され、リファレンスセルの閾値電圧は、上記状態１の分布の上限の閾値電圧に設定される。また、不揮発性メモリセルの閾値電圧を状態０から状態１に下げる動作を書き込み動作とする。
【００４１】
ここで、書き込みベリファイ動作において、リファレンスセルのセンスが終わった時点でメモリセルのセンスを終了した場合、書き込みが完了して状態１となったメモリセルの閾値電圧は、リファレンスセルの閾値電圧よりも低い値まで下げられている。したがって、このメモリセルは、リファレンスセルよりも、流せる電流量が多く、センスが終了する。しかし、未だ、書き込みが終了していないメモリセルは、リファレンスセルよりも閾値電圧が高いので、リファレンスセルよりも流せる電流量が少なく、リファレンスセルのセンスが終わった時点でセンスが終了していない。したがって、再書込みを行なう。
【００４２】
このように、リファレンスセルの閾値電圧を、メモリセルアレイの閾値電圧の低い状態の上限の閾値電圧に設定することによって、ベリファイ動作時のセンスアンプの動作タイミングに余分なマージンをとる必要がなくなり、ベリファイ動作の精度向上が可能となる。
【００４３】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の高い状態の閾値分布の下限の閾値電圧に設定されていることを特徴としている。
【００４４】
この実施形態によれば、例えば、不揮発性メモリセルは、その閾値電圧が高い状態を状態０とし、閾値電圧が低い状態を状態１として、２値で表され、リファレンスセルの閾値電圧が上記状態０の分布の下限の閾値電圧に設定される。また、状態１から状態０にメモリセルの閾値電圧を上げる動作を消去動作とする。
【００４５】
このとき、消去が完了して状態０となったメモリセルは、リファレンスセルよりも閾値電圧が高いところまで上げられている。したがって、このメモリセルは、消去ベリファイ動作において、リファレンスセルのセンスが終わった時点でメモリセルのセンスを終了した場合、リファレンスセルよりも流せる電流量が少なく、ビット線にプリチャージした電荷が十分引かれないため状態０と判定される。一方、まだ消去が終了していないメモリセルは、リファレンスセルよりも閾値電圧が低いから、リファレンスセルよりも流せる電流量が多く、ビット線にプリチャージした電荷が十分引かれる。したがって、このメモリセルは状態１と判定され、再消去を行なう。
【００４６】
このように、リファレンスセルを、メモリセルアレイの状態の下限の閾値電圧に設定することで、ベリファイ動作時のセンス動作のタイミングに余分なマージンをとる必要がなく、ベリファイ動作の精度向上が可能となる。
【００４７】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記リファレンスセルは、上記不揮発性メモリセルから電気的に分離された領域に形成されている。
【００４８】
この実施形態によれば、リファレンスセルが上記不揮発性メモリセルから電気的に分離された領域に形成されているから、リファレンスセルが余計なディスターブを受けることがない。したがって、リファレンスセルの閾値電圧が変動することがなく、信頼性が向上する。
【００４９】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記ビット線毎に対応して上記センスアンプを有し、上記複数のメモリセルのコントロールゲートが共通に接続された上記ワード線を一括して読み出す、もしくはベリファイする構成であり、上記ワード線毎に対応して上記リファレンスセルを備えている。
【００５０】
この実施形態によれば、同一ワード線によってメモリセルとリファレンスセルの読み出し動作を行なうので、メモリセルとリファレンスセルとが全く同一のワード線電圧でセンスされる。したがって、読み出し精度を向上できる。
【００５１】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記リファレンスセルは、上記不揮発性メモリセルよりも、上記ワード線を制御するデコーダから離隔して配置されている。
【００５２】
この実施形態によれば、ワード線の立ち上り時間のずれによるマージンを丸め込んだ読み出し動作ができ、読み出し精度が向上する。
【００５３】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記リファレンスセルは、上記不揮発性メモリセルから電気的に分離された領域に形成されている。
【００５４】
この実施形態によれば、リファレンスセルが上記不揮発性メモリセルから電気的に分離された領域に形成されているから、リファレンスセルが余計なディスターブを受けることがない。したがって、リファレンスセルの閾値電圧が変動することがなく、信頼性が向上する。
【００５５】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値が高い状態の閾値分布の下限と閾値が低い状態の閾値分布の上限との略真中の閾値電圧に設定されている。
【００５６】
この実施形態によれば、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。たとえば、リファレンスセルの閾値電圧は、状態０の閾値電圧分布および状態１の閾値電圧分布からそれぞれマージンを取っている。したがって、書き換え時のディスターブによって、メモリセルの閾値電圧の分布が広がった場合でも、リファレンスセルの閾値電圧が、メモリセルの閾値電圧に対して重なることがなく、マージンが残存しているので、メモリセルを確実に読み出すことができ、信頼性を確保できる。
【００５７】
また、一実施形態は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の低い状態の閾値分布の上限の閾値電圧に設定されている。
【００５８】
この実施形態によれば、リファレンスセルの閾値電圧を、メモリセルアレイの閾値電圧の低い状態の上限の閾値電圧に設定することによって、ベリファイ動作時のセンスアンプの動作タイミングに余分なマージンをとる必要がなくなり、ベリファイ動作の精度向上が可能となる。
【００５９】
また、他の実施形態は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の高い状態の閾値分布の下限の閾値電圧に設定されている。
【００６０】
この実施形態によれば、リファレンスセルを、メモリセルアレイの状態の下限の閾値電圧に設定することで、ベリファイ動作時のセンス動作のタイミングに余分なマージンをとる必要がなく、ベリファイ動作の精度向上が可能となる。
【００６１】
また、一実施形態は、上記不揮発性半導体記憶装置において、上記リファレンスセルに連なる上記センスアンプによって検出された信号を、上記メモリセルアレイを構成するメモリセルのセンス終了信号とする前に、上記検出された信号を遅延させる遅延手段を備えた。
【００６２】
この実施形態によれば、上記遅延の時間を、リファレンスセルとメモリセルアレイのメモリセルの特性のバラツキ,あるいはメモリセルアレイ内でのメモリセル間のバラツキを吸収するような時間に設定できる。この遅延時間の設定によって、上記特性のバラツキを吸収し、センス動作の余分なマージンを排して読み出し精度を向上させることができる。また、上記遅延時間を最適化することによって、読み出し精度向上と、余分(過度な)読み出しマージンを排することができ、読み出しの高速化も実現できる。
【００６３】
【発明の実施の形態】
以下、この発明の不揮発性半導体記憶装置を図示の実施の形態に基いて詳細に説明する。
【００６４】
〔第１の実施の形態〕
まず、図１に、この発明の不揮発性半導体記憶装置の第１の実施形態のブロック構成を示す。図１に示すように、この第１の実施形態は、メモリセルアレイ１を備え、このメモリセルアレイ１は、ワード線ＷＬ０,ＷＬ１…とビット線ＢＬ０,ＢＬ１,ＢＬ２…に接続された複数のメモリセルＭＣ００〜ＭＣ１２…からなる。このメモリセルＭＣ００〜ＭＣ１２…は、公知のフラッシュメモリセル(電気的に一括消去可能な不揮発性メモリセル)である。
【００６５】
このメモリセルアレイ１は、ビット線ＢＬ０,ＢＬ１,ＢＬ２…で、プリチャージ回路７に接続されている。
【００６６】
これらのメモリセルＭＣ００〜ＭＣ１２…は、その閾値電圧Ｖｔの値によって状態が決まる。ここでは、閾値電圧が高い状態を状態０とし、閾値電圧が低い状態を状態１と定める。また、この実施形態は、上記ワード線ＷＬ０,ＷＬ１…を制御するためのＸデコーダ６と、ビット線ＢＬ０,ＢＬ１…を制御するＹデコーダ１０と、上記メモリセルＭＣ００〜ＭＣ１２…が記憶するデータをセンスするセンスアンプ８を有する。
【００６７】
そして、この実施形態は、フラッシュメモリセルＲＭＣからなるリファレンスセル２を備え、このリファレンスセル２にリファレンスビット線ＲＢＬが接続されている。このリファレンスビット線ＲＢＬには、プリチャージ回路３とリファレンスセル用センスアンプ５が接続されている。
【００６８】
このリファレンスセル用センスアンプ５は、センス動作制御回路を含み、このセンス動作制御回路は、この不揮発性半導体記憶装置のセンス動作のタイミング制御を行なう。上記リファレンスセル２は、メモリセルアレイ１を構成するフラッシュメモリセルＭＣ００〜ＭＣ１２…と同じ構造である。
【００６９】
読み出し用のリファレンスセル２は、その閾値電圧が状態１と状態０の閾値電圧の真中の閾値電圧Ｖrefに設定されている。この設定は、前もってリファレンスセル２に、書き込み動作によって書き込みパルスとベリファイ動作を交互に行なうことで設定する。
【００７０】
次に、図２に、この実施形態の不揮発性半導体記憶装置における読み出し動作のタイミングを示す。このタイミング図に基づいて、この実施形態の読み出し動作を説明する。この読み出し動作では、ワード線ＷＬ０とビット線ＢＬ０とで選択されるメモリセルＭＣ００について説明する。
【００７１】
まず、時刻ｔ１で、選択セル(ＭＣ００)のワード線ＷＬ０に、読み出し電圧を供給する。次に、時刻ｔ２で、選択セル(ＭＣ００)のドレインに接続されるビット線ＢＬ０をプリチャージする。同時に、リファレンスセル２のビット線ＲＢＬにもプリチャージを行なう。
【００７２】
そして、時刻ｔ３で、上記ビット線ＢＬ０のプリチャージが終了した後に、ビット線ＢＬ０とセンスアンプ８とを接続してセンス動作を開始する。同時に、リファレンスセル２のセンス動作も開始する。
【００７３】
すると、リファレンスセル２を介してグランド(接地電圧)へ電流が流れるので、リファレンスセル２のセンスノードＲＢＬの電圧が時間とともに低下し、センスノードＲＢＬにつながるセンスアンプ５が反転すると、センス動作の終了信号ｄisがＨighとなり、その信号によってメモリセルアレイ１のセンス動作を終了させる。
【００７４】
ここで、選択セルＭＣ００が状態０の場合は、リファレンスセル２よりも閾値電圧が高いので、リファレンスセル２のセンス動作が終了した時点では、図２に破線で示すように、ビット線ＢＬ０の電圧はまだ低下せず、センスアンプ８も反転しない。一方、選択セルＭＣ００が状態１の場合は、リファレンスセル２よりも閾値電圧が低いので、メモリセルＭＣ００を介してグランド(接地電圧)へ電流が流れ、図２に実線で示すように、ビット線ＢＬ０の電圧が十分引かれて、センスアンプ８が反転する。
【００７５】
このように、リファレンスセル２のセンスが完了したタイミングｔｓを、リファレンス用のセンスアンプ５によって検出し、メモリセルアレイ１のセンスアンプ８のセンス動作の終了タイミングｔssを制御する。これにより、チップ内部オシレータなどにあわせて制御タイミングを発生する必要がなく、温度,トランジスタ特性などのばらつきを考慮したセンス時間マージンをとる必要がなくなる。
【００７６】
この実施形態によって、メモリセル特性の温度特性のばらつきを吸収したセンスアンプの動作タイミングを発生することができる。リファレンスセル２は、メモリセルアレイ１を構成するメモリセルＭＣ００,ＭＣ０１ … と同一構造であるので、その温度特性はメモリセルＭＣ００,…と一致する。
【００７７】
次に、図３に、メモリセルアレイ１内におけるメモリセルＭＣ００,…の閾値電圧値が、状態１と状態０とでそれぞれどのように分布しているかを示す。
【００７８】
状態０(ここでは消去状態とする)のメモリセルは、チャネル領域からトンネル酸化膜を介してフローティングゲートに電子を注入した状態である。一方、状態１(ここでは書き込み状態とする)のメモリセルは、フローティングゲートからトンネル酸化膜を介してチャネル領域に電子を引き抜いた状態である。
【００７９】
図３に破線で示すように、周囲温度が高くなると、メモリセルのしきい値電圧が低い方ヘシフトする。
【００８０】
この時、リファレンスセル２はメモリセルＭＣ００…と同一構造、かつ、同一特性なので、リファレンスセル２のしきい値電圧値は、メモリセルＭＣ００…と同様にシフトする。したがって、メモリセルＭＣ００…の状態０のしきい値電圧分布の下限と状態１のしきい値電圧分布の上限と、リファレンスセル２のしきい値電圧値の関係は、周囲温度が変化しても基本的には変化しない。
【００８１】
したがって、メモリセルＭＣ００…の状態０のしきい値電圧分布の下限とリファレンスセル２のしきい値電圧値との差(マージン(１))は、周囲温度が変化しても一定に維持される。また、リファレンスセル２のしきい値電圧値とメモリセルＭＣ００…の状態１のしきい値電圧分布の上限値の差(マージン(２))も、周囲温度が変化しても一定に維持される。
【００８２】
また、図３に示すように、温度変化によって、メモリセルＭＣ００…の閾値電圧Ｖｔ分布がずれ(シフトし)ても、リファレンスセル２の閾値電圧Ｖｔも同じ様にずれるので、センスタイミングがセル特性に追従し、相対的な読み出しレベルは変化しない。このため、センスタイミングのばらつきを考慮する必要がなくなり、精度の良い読み出し動作を実現できる。
【００８３】
次に、図４を参照して、図１に示す実施形態におけるベリファイ動作を説明する。このベリファイ動作も基本的に読み出し動作と同様であり、同様のタイミングでセンスを行なうが、センス時間のリファレンスとなるリファレンスセルの閾値電圧が、読み出し動作と異なる。
【００８４】
図４に示すメモリセルの閾値電圧Ｖｔ分布において、メモリセルから電子を引き抜いて状態０から状態１にすることを書き込み動作とし、逆に、メモリセルに電子を注入して状態１から状態０にすることを消去動作とする。
【００８５】
例えば、読み出し電圧を３Ｖとし、読み出しマージンを状態０と状態１に対して各々１Ｖ確保しようとすると、状態０のメモリセルのしきい値電圧分布の下限と４Ｖとし、状態１のメモリセルのしきい値電圧分布の上限を２Ｖとする必要がある。したがって、消去パルス印加後のベルファイと、書き込みパルス印加後のベリファイとを行い、しきい値電圧値を検証しつつ、先の所定のしきい値電圧に合わせ込んでいく必要がある。
【００８６】
書き込みベリファイ動作では、メモリセルが状態１つまりしきい値電圧Ｖｔが２Ｖ以下になったか否かを判定する必要があり、そのために書き込みベリファイ電圧を２Ｖに設定する。つまり、書き込みベリファイ用のリファレンスセル２のしきい値電圧Ｖｔを２Ｖに設定する。
【００８７】
一方、消去動作では、メモリセルの状態が０つまりしきい値電圧Ｖｔが４Ｖ以上になったか否かを判定する必要があり、そのため消去ベリファイ電圧を４Ｖに設定する。つまり、消去ベリファイ用のリファレンスセル２のしきい値電圧Ｖｔを４Ｖに設定する。
【００８８】
これら書き込みベリファイ用リファレンスセル２や消去ベリファイ用リファレンスセル２は、先の読み出し用リファレンスセルと同じセルを用い、書き込み動作や消去動作の開始前に書き込みもしくは消去動作とベリファイによって予め所定のしきい値電圧に設定しても良い。あるいは、別々のリファレンスセルを設置し、各々所定のしきい値電圧に設定しても良い。
【００８９】
次に、図５に、この実施形態の不揮発性半導体記憶装置のより詳細な回路構成を示す。図５において、メモリセルアレイ１は仮想接地型であり、メモリセルＭＣ００,ＭＣ０１ … は、ＡＣＴ(Asymmetrical Contactless Transistor)セルからなるＡＣＴ型フラッシュメモリである。
【００９０】
このＡＣＴ型フラッシュメモリは、メモリセルＭＣ００,ＭＣ０１ … のソース線と隣接するメモリセルのドレインを共用でき、仮想接地型メモリセルアレイ構造に適している。また、先の共用する線を拡散層で形成することから、高密度実装が可能で大容量フラッシュメモリに適している。このＡＣＴ型フラッシュメモリについては、本出願人らによる公開公報 特開平９−９２７３９公報に詳しく説明されている。
【００９１】
以下、この発明を、ＡＣＴ型メモリセルを用いた実施形態によって、さらに詳細に説明する。
【００９２】
上記ＡＣＴセルは、以下のように動作する。なお、書き込み・消去にはＦＮトンネル効果を利用する。まず、読み出しおよびベリファイ動作について説明する。読み出しもベリファイ動作も同じ動作で行なう。
【００９３】
図６に、上記ＡＣＴ型メモリセルＭＣ０１の断面を模式的に示す。
【００９４】
このメモリセルＭＣ０１は、基板(もしくはｐ−ウェル)６７に形成したソース(ｎ-)６２,ドレイン(ｎ+)６１と、このソース６２とドレイン６１の間に挟まれたチャネル領域６６とを有し、その上にトンネル酸化膜６９を介してフローティングゲートＦＧを有している。さらに、このフローティングゲートＦＧ上に、層間絶縁膜７０を介してコントロールゲートが形成されている。図６では、このコントロールゲートは、コントロールゲートに接続されているワード線ＷＬとして記載している。
【００９５】
また、メモリセルＭＣ０１のドレイン６１と隣接するメモリセルＭＣ００のソースは共有化され、拡散層ｎ-によってサブビット線(ＳＢ)を形成している。このサブビット線(ＳＢ)は、図示していないコンタクト部を介して階層の異なるメインビット線に接続されている。なお、図５では、このサブビット線(ＳＢ)とメインビット線とは分離して記載されておらず、単に、ＢＬ０,ＢＬ１,…と記載している。
【００９６】
図６(ａ)を参照して、メモリセルの読み出し時およびベリファイ時について説明する。
【００９７】
まず、メモリセルＭＣ０１を読み出すものとする。メモリセルＭＣ０１のコントロールゲートに接続されているワード線ＷＬに３Ｖが印加される。そして、メモリセルＭＣ０１のドレイン６１側サブビット線を基準電圧(例えば、０Ｖ)とし、ソース６２側サブビット線にはプリチャージ電圧１Ｖを印加する。また、基板(もしくはｐ−ウェル)６７は基準電圧(例えば、０Ｖ)とする。
【００９８】
これにより、メモリセルＭＣ０１が状態０であれば、しきい値電圧が４Ｖ以上であるから、セル電流は流れず、したがってプリチャージされた電圧１Ｖは維持される。一方、メモリセルＭＣ０１が状態１であれば、しきい値電圧は２Ｖ以下であるので、図６(ａ)に示すように、セル電流Ｉcellが流れ、したがって、プリチャージされた電圧１Ｖは低下する。
【００９９】
このプリチャージ電圧を、センスアンプ８でセンスすることにより、メモリセルＭＣ０１が状態０,状態１のいずれであるのかを判定する。以上が読み出し時の動作である。
【０１００】
また、ベリファイ時は、書き込み時のベリファイ動作では、ワード線ＷＬに２Ｖを印加し、一方、消去時のベリファイ動作ではワード線ＷＬに４Ｖを印加する点だけが、前述の読み出し時と異なる。
【０１０１】
次に、図６(ｂ)を参照して、メモリセルＭＣ０１ヘの書き込み時の書き込みパルス印加動作について説明する。この動作では、選択されたメモリセルＭＣ０１に書き込むものとする。
【０１０２】
メモリセルＭＣ０１のコントロールゲートが接続されているワード線ＷＬに、負の高電圧(例えば、−９Ｖ)を印加し、ドレイン６１側サブビット線には正電圧(例えば、５Ｖ)を印加し、ソース６２側サブビット線はフローティング状態(ハイインピーダンス状態)にする。そして、他の選択されないメモリセルのドレイン側サブビット線は０Ｖにしておく。また、基板(もしくはｐ−ウェル)６７は基準電圧(例えば、０Ｖ)にする。なお、選択されないメモリセルのコントロールゲートに接続されているワード線には、０Ｖを印加している。
【０１０３】
これにより、書き込むべきメモリセルＭＣ０１のドレイン(ｎ+)６１側とフローティングゲートＦＧとの間にＦＮトンネル現象ＦＮＴが発生して、フローティングゲートＦＧからトンネル酸化膜６９を介してドレイン６１(ｎ+)側に電子が引き抜かれる。その結果、メモリセルＭＣ０１のしきい値電圧が低下し、状態１(ここでは書き込み状態)となる。
【０１０４】
さらに、上記メモリセルＭＣ０１のしきい値電圧を、所定のしきい値電圧(２Ｖ以下)にするため、この書き込み電圧(−９Ｖ)をワード線ＷＬへパルス状に印加する。この後、上記ベリファイ動作によって、上記メモリセルＭＣ０１のしきい値電圧を検証し、所定のしきい値電圧(２Ｖ以下)に達していない場合は、ワード線ＷＬへ再度書き込み電圧パルスを印加する。このように、メモリセルＭＣ０１が所定のしきい値電圧に達するまで、この書き込み電圧印加とベリファイを繰り返す。以上が書き込み動作である。
【０１０５】
最後に、図６(ｃ)を参照して、メモリセルＭＣ０１の消去時の消去パルス印加動作を説明する。この消去は、ブロック単位もしくは全メモリセルに対して一括して行う。
【０１０６】
消去すべきメモリセルＭＣ０１のコントロールゲートが接続されているワード線ＷＬに正の高電圧(例えば、１０Ｖ)を印加し、ドレイン６１側およびソース６２側サブビット線と基板(もしくはｐ−ウェル)６７には負電圧(例えば、−８Ｖ)を印加する。これにより、基板(もしくはｐ−ウェル)６７のチャネル領域６６とフローティングゲートＦＧとの間にＦＮトンネル現象ＦＮＴが発生し、チャネル領域６６からトンネル酸化膜６９を介してフローティングゲートＦＧに電子が注入される。その結果、メモリセルＭＣ０１のしきい値電圧が高くなり、状態０(ここでは消去状態)となる。
【０１０７】
さらに、上記メモリセルＭＣ０１を、所定のしきい値電圧(４Ｖ以上)にするため、上記正の高電圧(消去電圧)をワード線ＷＬに、パルス状に印加した後、上記ベリファイ動作によってしきい値電圧を検証し、所定のしきい値電圧に達していない場合は、再度、上記消去電圧パルスを印加する。このように、上記メモリセルＭＣ０１が、所定のしきい値電圧に達するまで、上記消去電圧印加とベリファイとを繰り返す。以上が消去動作である。
【０１０８】
続いて、図５を参照して、この実施形態をさらに説明する。
【０１０９】
メモリセルアレイ１は、図５では、ワード線ＷＬ０,ＷＬ１およびビット線ＢＬ０〜ＢＬ３が示され、本発明の説明に必要な部分のみを記載している。
【０１１０】
図５において、センスアンプ部８は、ビット線ＢＬ０,ＢＬ１,ＢＬ２,ＢＬ３毎に設けられているセンス回路ＬＡ０,ＬＡ１,ＬＡ２,ＬＡ３を有する。上記センス回路ＬＡ０〜ＬＡ３は、データラッチ回路としても動作する。
【０１１１】
このセンス回路ＬＡ０〜ＬＡ３は、プリチャージ電圧が低下するか否かを検知するラッチタイプのセンス回路であり、センスノードｓｅｎ０〜ｓｅｎ３の電圧が低下するか否かを検知する。また、このセンスアンプ部８は、ビット線プリチャージ用トランジスタＰＲ０〜３と、ビット線プルダウントランジスタＰＤ０〜３と、ビット線とセンスアンプとを接続するためのトランジスタＴＲ０〜３を有する。さらに、センスアンプ部８は、センスノードｓｅｎ０〜ｓｅｎ３を選択するトランジスタＳＥ０〜ＳＥ３と、センス回路ＬＡ０〜ＬＡ３の初期化用トランジスタＮＩ０〜ＮＩ３と、センス回路のイネーブル用トランジスタＰＣ０〜ＰＣ３を有する。
【０１１２】
また、この実施形態は、上記センスアンプ部８のセンス動作の終了タイミングを制御する手段として、リファレンスセル(ＲＭＣ)２と、リファレンス用センスアンプ５を備える。リファレンスセル２は、メモリセルアレイ１を構成するセルと同様にＡＣＴセルであり、その動作は上記ＡＣＴセルと同様である。
【０１１３】
このリファレンスセル２では、読み出し用のリファレンスセルの閾値電圧が、プログラムセルのしきい値分布の上限値とイレースセルのしきい値分布の下限値との間の値(ここでは３Ｖ)に設定されている。また、書き込みベリファイ用のリファレンスセル２では、しきい値電圧が２Ｖに設定され、消去ベリファイ用のリファレンスセル２では、しきい値電圧が４Ｖに設定されている。
【０１１４】
上記リファレンス用センスアンプ部５は、メインのセンスアンプ部８と同様に、センスアンプＲＬＡと、そのセンス結果からｓｍｒｄ信号,ｃｕｔ信号を制御する信号を発生するロジック回路を備える。このロジック回路は、トランジスタＲＤＮ,ＲＴＲ,ディレイ回路delay,ＡＮＤ回路ＡＮ０，ＡＮＤ回路ＡＮ１からなる。また、このセンスアンプ部５と上記リファレンスセル２との間には、プリチャージ回路部３が接続されている。このプリチャージ回路部３は、プリチャージ回路ＲＰＲ０,ＲＰＲ１とプルダウン回路ＲＰＤ０,ＲＰＤ１などの回路から構成されている。
【０１１５】
次に、図７に示すタイミング図を参照して、上記実施形態の不揮発性半導体記憶装置の読み出し動作を説明する。ここでは、読み出しセルとしてＭＣ００をセンスする場合の動作について説明する。この実施形態は、仮想接地型のメモリアレイ構成であるので、メモリセルＭＣ００をセンスする場合、ビット線ＢＬ０を選択ビット(ドレイン側)とし、ビット線ＢＬ１をソースラインとして動作する。
【０１１６】
読み出しのために、メモリセルＭＣ００に印加する電圧条件は、先の図６でＭＣ０１を一例として説明したのと同様であるが、主な動作を以下に説明する。まず、リファレンスセル(ＲＭＣ)２のしきい値電圧を、予め３Ｖに設定する。このしきい値(３Ｖ)は、図４に示したような、メモリセルＭＣ００の状態０のしきい値電圧分布の下限(４Ｖ)と、状態１のしきい値電圧分布の上限(２Ｖ)の間の略真中に設定している。これにより、先の下限(４Ｖ)および上限(２Ｖ)に対して読み出しマージンを最も広くすることができる。したがって、仮想接地型メモリセルアレイ構成で隣接するメモリセルとビット線を共有していることに起因して、隣接するメモリセル状態による影響(ディスターブ)を受けて、しきい値電圧分布が広がっても、そのしきい値電圧分布に対するマージンを確保できる。このことは、後述するようなリファレンスセルを各ビット線毎に設置する構成の場合に、特に有効となる。
【０１１７】
なお、ここでは、状態１を消去状態とし、状態０を書き込み状態として説明しているが、これはあくまで最初の設定の問題であり、逆の状態でも良い。
【０１１８】
図７に示す時刻ｔ１以前の初期状態では、初期化信号ｉｎｉｔおよびｒｉｎｉｔが共にＨighレベルとなっていることから、センスアンプ部８における初期化用トランジスタＮＩ０〜ＮＩ３およびセンスアンプ部５におけるトランジスタＲＮＩがオンしている。
【０１１９】
センスアンプＬＡ０〜ＬＡ３は、接続用トランジスタＴＲ０〜ＴＲ３を介してメインメモリアレイ１のビット線ＢＬ０〜ＢＬ３の各々に接続されており、センスアンプＲＬＡは、接続用トランジスタＲＴＲを介してリファレンスセル２のビット線と接続されている。
【０１２０】
一方、上記初期状態において、制御信号ｒｅｎが、Ｌowレベルであるので、ノードｃｕｔはＬowレベルとなり、センス回路ＬＡ０〜ＬＡ３におけるｐＭＯＳであるイネーブル用トランジスタＰＣ０〜ＰＣ３、センス回路ＲＬＡにおけるイネーブル用トランジスタＲＰＣはオン状態になる。したがって、センスアンプ部５,８のラッチ回路を構成するインバータ２の出力段はハイインピーダンス状態となっている。このため、ノードｓｅｎ０〜ｓｅｎ３およびｒｓｅｎは初期化状態Ｈighレベルに固定される。
【０１２１】
但し、この時点では、制御信号ｒｄがＬowレベルであるので、ノードｓｍｒｄはＬowレベルとなり、接続用トランジスタ(ＲＴＲ,ＴＲ０〜ＴＲ３)はオフ状態であり、ビット線ＲＢＬ０,ＢＬ０〜ＢＬ３とセンスアンプＲＬＡ,ＬＡ０〜ＬＡ３とは電気的に切り離されている。
【０１２２】
次に、図７の時刻ｔ１〜ｔ２で、読み出しのためのセンスが開始されると、まず、読み出しが行われる選択セルＭＣ００のコントロールゲートに接続されているワード線ＷＬ０および、リファレンスセル２のコントロールゲートに接続されているワード線ＲＷＬに読み出し電圧(例えば、３Ｖ)が印加される。尚、選択されないワード線(図５では、ＷＬ１)には０Ｖが印加されている。
【０１２３】
また、センスアンプの初期化信号ｉｎｉｔ，ｒｉｎｉｔは、Ｌowレベルとし、初期化用トランジスタＮＩ０〜ＮＩ３，ＲＮＩをオフ状態にする。これにより、センスアンプ部８,５のラッチ回路ＬＡ０〜ＬＡ３,ＲＬＡは、出力ノードｓｅｎ０〜ｓｅｎ３,ｒｓｅｎは、Ｈighレベルを維持しつつ、固定状態からイネーブル状態に推移する。
【０１２４】
なお、リファレンスセル側には、ノードｒｅｆの信号ｒｅｆの波形を整形し、レベルを反転させるトランジスタＲＤＮが設置されているので、信号ｄｉｓおよび、この信号ｄｉｓをディレイ回路delayを通して遅延させた信号ｄｉｓａは共にＨighレベルを維持している。
【０１２５】
次に、時刻ｔ２〜ｔ３の段階では、ビット線へのプリチャージが行われる。
【０１２６】
プリチャージ制御信号ｐｒｅがＨighレベルとなり、ビット線プリチャージ用トランジスタＰＲ０〜ＰＲ３,ＲＰＲ０,ＲＰＲ１がオンするので、プリチャージ電圧Ｖpreによって、メモリセルアレイ１の全ビット線ＢＬ０,ＢＬ１,…とリファレンスセル(ＲＭＣ)用のビット線ＲＢＬ０,ＲＢＬ１がプリチャージ(１.５Ｖ前後)される。
【０１２７】
メモリセルアレイ１の全ビット線とリファレンスセル用のビット線へのプリチャージが終了すると、次に、時刻ｔ３〜センス終了の段階では、まず、プリチャージ制御信号ｐｒｅをＬowレベルに戻す。これにより、ビット線プリチャージ用トランジスタＰＲ０〜ＰＲ３およびＲＰＲ０,ＲＰＲ１がオフ状態に戻り、プリチャージされた電位は維持される。
【０１２８】
続いて、制御信号ｒｄをＨighレベルにし、ノードｓｍｒｄをＨighレベルにすることで接続用トランジスタＴＲ０〜ＴＲ３およびＲＴＲをオンにする。これにより、センスアンプ部８のノードｓｅｎ０〜ｓｅｎ３をメモリセルアレイ１のビット線に接続し、センスアンプ部５のノードｒｓｅｎをリファレンスセル２のビット線に接続する。
【０１２９】
さらに、制御信号ｒｅｎをＨighレベルにすることで、ノードｃｕｔをＨighレベルにし、ｐＭＯＳであるセンス回路イネーブル用トランジスタＰＣ０〜ＰＣ３およびＲＰＣをオフにする。これにより、センスアンプ部のラッチ回路ＬＡ０〜ＬＡ３,ＲＬＡを構成するインバータ２の出力段はハイインピーダンス状態から通常の出力段となる。これにより、ノードｓｅｎ０〜ｓｅｎ３およびｒｓｅｎの電圧状態によって、ラッチ回路ＬＡ０〜ＬＡ３,ＲＬＡが働く、すなわち、センスできるようになる。
【０１３０】
この時点では、まだ、先のノードｓｅｎ０〜ｓｅｎ３およびｒｓｅｎは初期化状態Ｈighレベルを維持している。
【０１３１】
さらに、これまでオフ状態にしていたビット線プルダウントランジスタＰＤ０〜ＰＤ３およびＲＰＤ０,ＲＰＤ１の内、読み出すべきメモリセルＭＣ００およびリファレンスセルＲＭＣのソース側に相当するビット線ＢＬ１およびＲＢＬ１を０Ｖにするため、制御信号ｐｄｎ１とｒｐｄｎ１とをＨighレベルにして、ビット線プルダウントランジスタＰＤ１とＲＰＤ１をオンさせる。
【０１３２】
これにより、ビット線ＢＬ１とＲＢＬ１はプリチャージされた電圧が低下し、０Ｖに固定される。これにより、メモリセルＭ００とリファレンスセルＲＭＣのセンスが開始される。
【０１３３】
そして、リファレンスセル２側では、セル電流が流れるので、ビット線ＲＢＬ０にプリチャージされた電圧は時間と共に低下して行く。そして、ビット線ＢＬ１と同様に推移しているノードｒｓｅｎの電圧レベルが、リファレンスセル用センスアンプ部５内のラッチ回路ＲＬＡを構成するインバータ２の入力段のしきい値電圧を下回ると、ラッチ回路ＲＬＡは反転する(図７のビット線ＲＢＬ０の一点鎖線部)。
【０１３４】
これにより、ノードｒeｆはＨighレベルに反転し、このＨighレベル信号は波形整形用トランジスタＲＤＮによって反転するので、信号ｄiｓはＨighレベルからＬowレベルに変化する。そして、この信号ｄｉｓは、ディレイ回路delayを経由して、遅延された信号ｄｉｓａとなる。その結果、信号ｄisａは、信号ｄｉｓに対して一定時間の遅延がなされ、ＨighレベルからＬowレベルに変化する。この信号ｄｉｓａが、Ｌowレベルになることで、制御信号ｒｄおよびｒｅｎの信号レベルに係わらず、ノードｓｍｒｄおよびｃｕｔはＬowレベルに変化する。
上記ディレイ回路delayおよびＡＮＤ回路ＡＮ０,ＡＮ１およびノードｓｍｒｄ,ｃｕｔがタイミング制御手段を構成している。
【０１３５】
これによって、接続用トランジスタＴＲ０〜ＴＲ３およびＲＴＲがオフ状態に変わるから、メモリセルアレイ１側およびリファレンスセル２側の両方で、ビット線ＢＬ０〜ＢＬ３,ＲＢＬ０とセンスアンプ部８,５とが電気的に切り離される。
【０１３６】
同時に、イネーブル用トランジスタＰＣ０〜ＰＣ３およびＲＰＣはオン状態に変わり、センスアンプ部５,８のラッチ回路ＲＬＡ,ＬＡ０〜ＬＡ３を構成するインバータ２の出力段はハイインピーダンス状態となる。このため、読み出すべきメモリセルＭＣ００の状態は、ラッチ回路ＬＡ０にラッチされて確定する。
【０１３７】
この時点では、読み出すべき選択メモリセルＭＣ００が状態１(書き込み状態)であれば、メモリセルＭＣ００のしきい値電圧が２Ｖ以下であるので、メモリセルＭＣ００を介してセル電流が流れる。したがって、ビット線ＢＬ０にプリチャージされた電圧は、０Ｖにまで十分に低下している(ディスチャージ)ことから、ラッチ回路ＬＡ０は確実に反転し、ノードｓｅｎ０はＬowレベルとなっている。
【０１３８】
一方、読み出すべき選択メモリセルＭＣ００が状態０(消去状態)であれば、メモリセルＭＣ００のしきい値電圧は４Ｖ以上であるから、メモリセルＭＣ００を経由してセル電流が流れず、ビット線ＢＬ０にプリチャージされた電圧は維持している。したがって、ラッチ回路ＬＡ０は反転せず、ノードｓｅｎ０はＨighレベルを維持する。
【０１３９】
そして、制御信号ｒｐｄｎ０,ｒｐｄｎ１,ｒｄ,ｒｅｎ,ｐｄｎ１をＬowレベルに戻して、メモリセルＭＣ００に対する読み出しを終了する。
【０１４０】
なお、図示していないが、順次、他のメモリセルの読み出しを同じ方法にて行い、同一ワード線ＷＬ０にコントロールゲートを接続されているメモリセルＭＣ０１,ＭＣ０２の読み出しを行った後、Ｙデコーダ１０からの制御信号Ｙ０〜Ｙ３をＨighレベルにする。これにより、先のラッチされたデータをトランジスタＳＥ０〜ＳＥ３を経由して、ノードＤ０〜Ｄ３から出力させる。以上は、読み出し動作時の説明である。
【０１４１】
次に、ベリファイ動作時については、書き込みベリファイ用に、リファレンスセル(ＲＭＣ)２のしきい値電圧を予め２Ｖに設定しておけばよい。また、消去ベリファイ用には、リファレンスセル２のしきい値電圧を予め４Ｖに設定しておけば良い。それらの動作は、上述した動作と基本的に同じであるため説明は省略する。
【０１４２】
図５に示す実施形態の回路では、リファレンスセル(ＲＭＣ)２は１つであるから、書き込み動作,消去動作,読み出し動作の各動作に入る前に、リファレンスセル２を、各々の動作に対応した所定のしきい値電圧に予め設定することになる。このしきい値電圧の設定は、リファレンスセル２に対し、書き込みパルス印加もしくは消去パルス印加とベリファイを繰り返すことで行われる。
【０１４３】
なお、この方式では、書き込み動作,消去動作,読み出し動作に入る前に、リファレンスセル２を予め所定のしきい値電圧に設定し直す必要が有るから、処理速度が遅くなる。
【０１４４】
〔第２の実施の形態〕
図８に、上記点を改善した第２の実施形態を示す。この第２実施形態は、図５に示した第１実施形態と相異する点は、次の点だけである。
【０１４５】
▲１▼ リファレンスセル２に替えて、リファレンスセル部８２を有する点。
このリファレンスセル部８２は、読み出し用リファレンスセルＲＭＣ１と、書き込みベリファイ用リファレンスセルＲＭＣ２および消去ベリファイ用リファレンスセルＲＭＣ３を有している。そして、リファレンスセルＲＭＣ１,ＲＭＣ２,ＲＭＣ３を、夫々、所定の読み出し用,書き込みベリファイ用,消去ベリファイ用のしきい値電圧に、予め設定しておく。
【０１４６】
この第２の実施形態によれば、読み出し時であれば、ワード線ＲＷＬ１を３Ｖに設定して、読み出し用リファレンスセルＲＭＣ１を駆動する。一方、他のワード線ＲＷＬ２,ＲＷＬ３を０Ｖに設定して、書き込みベリファイ用リファレンスセルＲＭＣ２および消去ベリファイ用リファレンスセルＲＭＣ３を非駆動とする。
【０１４７】
また、書き込み時のベリファイ動作では、ワード線ＲＷＬ２を２Ｖに設定して、書き込みベリファイ用リファレンスセルＲＭＣ２を駆動する。一方、他のワード線ＲＷＬ１,ＲＷＬ３を０Ｖに設定して、読み出し用リファレンスセルＲＭＣ１および消去ベリファイ用リファレンスセルＲＭＣ３を非駆動とする。
【０１４８】
また、消去時のベリファイ動作では、ワード線ＲＷＬ３を４Ｖに設定して、消去ベリファイ用リファレンスセルＲＭＣ３を駆動する。一方、他のワード線ＲＷＬ１,ＲＷＬ２を０Ｖに設定して、書き込みベリファイ用リファレンスセルＲＭＣ２および読み出し用リファレンスセルＲＭＣ１を非駆動とする。
【０１４９】
他の回路ブロックの動作や電圧印加条件は図５の実施形態と同じである。
【０１５０】
このように、この第２実施形態によれば、書き込み動作,消去動作,読み出し動作に入る前に、リファレンスセル２を予め所定のしきい値電圧に設定し直す必要が無いから、処理速度が速くなる。
【０１５１】
〔第３の実施の形態〕
次に、図９に、第３の実施の形態を示す。
【０１５２】
この第３実施形態は、図５の第１実施形態と異なる点は、リファレンスセル２に替えて、リファレンスセル部９２を備えた点にある。
【０１５３】
このリファレンスセル部９２は、リファレンスセルＲＭＣ０,ＲＭＣ１からなる。このリファレンスセルＲＭＣ０のコントロールゲートをワード線ＷＬ０に接続し、リファレンスセルＲＭＣ１のコントロールゲートをワード線ＷＬ１に接続している。このように、この実施形態では、各リファレンスセルＲＭＣ０,ＲＭＣ１をメモリセルアレイ１の各ワード線ＷＬ０,ＷＬ１に接続した。
【０１５４】
この第３実施形態では、Ｘデコーダ回路６からワード線ＷＬ０,ＷＬ１に印加される電圧が、リファレンスセルＲＭＣ０,ＲＭＣ１と読み出すべき選択メモリセルＭＣ００〜ＭＣ０２,ＭＣ１０〜ＭＣ１２とに印加される。すなわち、読み出すべき選択メモリセルとリファレンスセルとに、同一の電圧が印加されることから、ワード線への印加電圧のバラツキによるセル電流のバラツキが無くなり、読み出し精度がより向上する。
【０１５５】
〔第４の実施の形態〕
次に、図１０に、第４実施形態を示す。この第４実施形態は、トリプルウェル構造であり、ｐ基板７１に、メモリセルアレイ領域７２とリファレンスセル領域７３を形成した。なお、７４はドレインをなすｎ+層であり、７９はソースをなすｎ-層である。
【０１５６】
この第４実施形態では、メモリセルアレイ領域７２とリファレンスセル領域７３とは、ｎ-層７５で分離した構造になっている。
【０１５７】
この第４実施形態では、ｎ-層７５に、Ｐ−ウェル７７とｐ基板７１に比べて、高い電圧を印加することで、メモリセルアレイ領域７２とリファレンスセル領域７３とを電気的に分離している。
【０１５８】
このｎ−層７５で囲まれて分離された領域７２,７３は、例えば、図５の第１実施形態や図８の第２実施形態や図９の第３実施形態では、メモリセルアレイ領域１およびリファレンスセル領域２として破線で囲んだ部分に相当する。
【０１５９】
この第４実施形態では、メモリセルアレイ領域７２とリファレンスセル領域７３とが電気的に分離されているから、互いの動作によってディスターブされることなく、安定した精度の高い読み出しが可能となる。
【０１６０】
また、前述の図９では摸式的に表しているが、各ワード線毎にリファレンスセルを配置する第３実施形態の構成では、リファレンスセル部９２,メモリセルアレイ１およびＸデコーダ６をＩＣ化した際のレイアウトにおいて、リファレンスセル部９２をＸデコーダ６から最も遠い位置に配置する。
【０１６１】
これにより、高密度化,微細化した場合に、ワード線の配線抵抗や浮遊容量による波形鈍り等によるワード線の立ち上がり(すなわちメモリセルの選択)において、リファレンスセルが最も遅延する。これにより、メモリセルアレイ領域のメモリセル特性のバラツキを吸収することができる。
【０１６２】
尚、この発明の要旨を逸脱しない範囲で、リファレンスセルの数や配置場所には限定されず、様々な変形が可能であることは言うまでもない。
【０１６３】
例えば、図９の第３実施形態のリファレンスセル構成は、各ビット線にリファレンスセルが１つ設置されるもので、メモリセルのしきい値電圧を書き込み,消去および読み出しの各々動作前に所定の値に設定するものであるが、予め所定のしきい値電圧に設定してある３つのリファレンスセル(書き込みベリファイ用リファレンスセル,消去ベリファイ用リファレンスセル,読み出し用リファレンスセル)を各ビット線に設置する構成でも良い。
【０１６４】
例えば、ワード線ＷＬ０に、書き込みベリファイ用リファレンスセル,消去ベリファイ用リファレンスセル,読み出し用リファレンスセルの各々のコントロールゲートを接続する。そして、各リファレンスセルヘのプリチャージ電圧の印加方法を変えて、各リファレンスセル間の回り込み電流を無くすことで、上記構成を実現できる。
【０１６５】
また、図５,図８,図９の第１,第２,第３実施形態では、信号ｄｉｓをディレイ回路delayを介して遅延させ、信号ｄｉｓａを作り出している。この遅延時間は、リファレンスセルとメモリセルアレイのメモリセルの特性のバラツキ,あるいはメモリセルアレイ内でのメモリセル間のバラツキを吸収するような時間に設定すればよい。例えば、先に述べたようなワード線印加電圧のバラツキや、ワード線抵抗や浮遊容量によるワード線選択信号のレイアウト位置等によるバラツキ,さらにはメモリセルの読み出し電流のバラツキを吸収する時間に、上記遅延時間を設定すればよい。この遅延時間の設定によって、上記特性のバラツキを吸収し、センス動作の余分なマージンを排して読み出し精度を向上させることができる。
【０１６６】
このディレイ回路delayは、例えば、インバータ回路を複数段シリーズに接続したり、容量Ｃと抵抗Ｒ等で簡単に構成できる。また、例えば、外部信号による段数切替手段の設置や、レーザー等による配線切断による段数変更によって、上記インバータ回路のシリーズ接続の段数を切替可能にし、ＩＣ化した後、先のメモリセルの特性のバラツキを考慮したディレイ時間を設定できるようにしても良い。このように、遅延時間を最適化することによって、読み出し精度向上と、余分(過度な)読み出しマージンを排することができ、読み出しの高速化も実現できる。
【０１６７】
尚、上記実施の形態においては、仮想接地型のメモリアレイを一例に説明したが、これに限定されるものではなく、ＮＯＲ型やＮＡＮＤ型やＡＮＤ型などのフラッシュメモリであっても適用可能である。また、メモリセルとしてＡＣＴメモリセルを用いた場合を一例に説明したが、本発明はこれに限定されるものではなく他の不揮発性メモリセルでも適応可能である。
【０１６８】
【発明の効果】
以上から明らかなように、この発明の不揮発性半導体記憶装置は、不揮発性メモリの閾値が高い状態の閾値分布の下限と閾値の低い状態の閾値分布の上限との間の値に予め閾値を設定されたリファレンスセルを有し、リファレンスセルを、選択された不揮発性メモリセルと同時にセンスし、リファレンスセルのビット線のディスチャージが完了したタイミングをリファレンスセルに連なるセンスアンプで検出し、この検出した完了タイミングに基き、メモリセルアレイに連なるセンスアンプのセンス動作の終了タイミングをタイミング制御手段で制御する。
【０１６９】
この発明では、温度変化などの影響で、不揮発性メモリセルの特性がずれたときに、この特性のずれに追従するように、上記リファレンスセルの特性もずれる。そして、この発明では、読み出し動作におけるセンスアンプの動作タイミングを制御回路によって発生していて、その動作タイミングの内のセンス動作終了のタイミングを、リファレンスセルのセンスが終了することによってタイミング制御手段で決める。したがって、この発明の不揮発性半導体記憶装置によれば、温度変化などの影響で、不揮発性メモリセルの特性がずれても、不揮発性メモリセルの相対的な読み出しレベルは変化せず、余分なマージンをとる必要がなく、精度の良い読み出し動作を実現できる。
【０１７０】
また、一実施形態の不揮発性半導体記憶装置は、不揮発性メモリの書き込みベリファイ電圧または消去ベリファイ電圧に、閾値が予め設定されたリファレンスセルを有し、リファレンスセルを、選択された不揮発性メモリセルと同時にセンスを行ない、リファレンスセルのビット線のディスチャージが完了したタイミングをリファレンスセルに連なるセンスアンプで検出し、この検出した完了タイミングに基き、メモリセルアレイに連なるセンスアンプのセンス動作の終了タイミングをタイミング制御手段で制御する。この実施形態によれば、ベリファイ動作におけるセンスアンプの動作タイミングを制御回路によって発生している。
【０１７１】
この実施形態では、温度変化などの影響で、不揮発性メモリセルの特性がずれたときに、この特性のずれに追従するように、リファレンスセルの特性もずれる。そして、この発明では、ベリファイ動作におけるセンスアンプの動作タイミングを制御回路によって発生していて、その動作タイミングの内のセンス動作終了のタイミングを、リファレンスセルのセンスが終了することによって、タイミング制御手段で決める。したがって、この実施形態の不揮発性半導体記憶装置によれば、温度変化などの影響で、不揮発性メモリセルの特性がずれても、不揮発性メモリセルの相対的な読み出しレベルは変化せず、余分なマージンをとる必要がなく、精度の良いベリファイ動作を実現できる。
【０１７２】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。
【０１７３】
この実施形態によれば、リファレンスセルの閾値電圧は、温度変動等によって、不揮発性メモリセルの閾値電圧が変動したときに、この変動と同様に変動するから、この実施形態のように、リファレンスセルの閾値電圧をメモリセルアレイの各状態の間の閾値電圧に設定することで、メモリセルの相対的な読み出しレベルを変化しないようにできる。したがって、この実施形態によれば、読み出し時のセンスタイミングに余分なマージンを取る必要がなく、精度のよい読み出し動作が可能となる。
【０１７４】
また、この実施形態によれば、上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。たとえば、リファレンスセルの閾値電圧は、状態０の閾値電圧分布および状態１の閾値電圧分布からそれぞれマージンを取っている。したがって、書き換え時のディスターブによって、メモリセルの閾値電圧の分布が広がった場合でも、リファレンスセルの閾値電圧が、メモリセルの閾値電圧に対して重なることがなく、マージンが残存しているので、メモリセルを確実に読み出すことができ、信頼性を確保できる。
【０１７５】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の低い状態の閾値分布の上限の閾値電圧に設定されている。この実施形態のように、リファレンスセルの閾値電圧を、メモリセルアレイの閾値電圧の低い状態の上限の閾値電圧に設定することによって、ベリファイ動作時のセンスアンプの動作タイミングに余分なマージンをとる必要がなくなり、ベリファイ動作の精度向上が可能となる。
【０１７６】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の高い状態の閾値分布の下限の閾値電圧に設定されている。
【０１７７】
この実施形態のように、リファレンスセルのしきい値電圧を、メモリセルアレイの状態の下限の閾値電圧に設定することで、ベリファイ動作時のセンス動作のタイミングに余分なマージンをとる必要がなく、ベリファイ動作の精度向上が可能となる。
【０１７８】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、リファレンスセルが不揮発性メモリセルから電気的に分離された領域に形成されているから、リファレンスセルが余計なディスターブを受けることがない。したがって、リファレンスセルの閾値電圧が変動することがなく、信頼性が向上する。
【０１７９】
また、他の実施形態の不揮発性半導体記憶装置は、同一ワード線によってメモリセルとリファレンスセルの読み出し動作を行なうので、メモリセルとリファレンスセルとが全く同一のワード線電圧でセンスされる。したがって、読み出し精度を向上できる。
【０１８０】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、リファレンスセルは、不揮発性メモリセルよりも、上記ワード線を制御するデコーダから離隔して配置されている。したがって、ワード線の立ち上り時間のずれによるマージンを丸め込んだ読み出し動作ができ、読み出し精度が向上する。
【０１８１】
また、他の実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、リファレンスセルが、不揮発性メモリセルから電気的に分離された領域に形成されているから、リファレンスセルが余計なディスターブを受けることがない。したがって、リファレンスセルの閾値電圧が変動することがなく、信頼性が向上する。
【０１８２】
また、一実施形態の不揮発性半導体記憶装置は、上記不揮発性半導体記憶装置において、リファレンスセルは、不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されている。たとえば、リファレンスセルの閾値電圧は、状態０の閾値電圧分布および状態１の閾値電圧分布からそれぞれマージンを取っている。したがって、書き換え時のディスターブによって、メモリセルの閾値電圧の分布が広がった場合でも、リファレンスセルの閾値電圧が、メモリセルの閾値電圧に対して重なることがなく、マージンが残存しているので、メモリセルを確実に読み出すことができ、信頼性を確保できる。
【０１８３】
また、他の実施形態は、上記不揮発性半導体記憶装置において、リファレンスセルの閾値電圧を、メモリセルアレイの閾値電圧の低い状態の上限の閾値電圧に設定することによって、ベリファイ動作時のセンスアンプの動作タイミングに余分なマージンをとる必要がなくなり、ベリファイ動作の精度向上が可能となる。
【０１８４】
また、一実施形態は、上記不揮発性半導体記憶装置において、リファレンスセルを、メモリセルアレイの閾値電圧の高い状態の下限の閾値電圧に設定することで、ベリファイ動作時のセンス動作のタイミングに余分なマージンをとる必要がなく、ベリファイ動作の精度向上が可能となる。
【０１８５】
また、他の実施形態は、上記不揮発性半導体記憶装置において、上記リファレンスセルに連なる上記センスアンプによって検出された信号を、上記メモリセルアレイを構成するメモリセルのセンス終了信号とする前に、上記検出された信号を遅延させる遅延手段を備えた。この実施形態によれば、上記遅延の時間を、リファレンスセルとメモリセルアレイのメモリセルの特性のバラツキ,あるいはメモリセルアレイ内でのメモリセル間のバラツキを吸収するような時間に設定できる。この遅延時間の設定によって、上記特性のバラツキを吸収し、センス動作の余分なマージンを排して読み出し精度を向上させることができる。また、上記遅延時間を最適化することによって、読み出し精度向上と、余分(過度な)読み出しマージンを排することができ、読み出しの高速化も実現できる。
【０１８６】
以上のように、この発明によれば、不要な読み出しマージンをなくすことができるため不揮発性半導体記憶装置の高速動作も実現できる。特に高集積化、大容量化に適しており、さらに低電圧化にも有効である。
【図面の簡単な説明】
【図１】 この発明の不揮発性半導体記憶装置の第１実施形態のブロック構成図である。
【図２】 上記第１実施の形態の読み出し動作のタイミング図である。
【図３】 温度によってしきい値電圧Ｖｔ分布が変動する様子を表す分布図である。
【図４】 メモリセルの書き込み状態および消去状態でのＶｔ分布をあらわす分布図である。
【図５】 上記実施形態の不揮発性半導体記憶装置の回路構成図である。
【図６】 ＡＣＴセルの動作説明図である。
【図７】 上記実施形態の不揮発性半導体記憶装置の読み出し動作のタイミング図である。
【図８】 この発明の第２実施形態の回路構成図である。
【図９】 この発明の第３実施形態の回路構成図である。
【図１０】 この発明の第４実施形態の回路構成図である。
【図１１】 従来例のＮＡＮＤ型フラッシュメモリの書き換え回路構成図である。
【図１２】 従来例のＮＡＮＤ型フラッシュメモリのタイミング波形図である。
【符号の説明】
１…メモリセルアレイ、２…リファレンスセル、
３,７…プリチャージ回路、５,８…センスアンプ部、
８２,９２…リファレンスセル部、
ＭＣ００〜ＭＣ１２…メモリセル、ＷＬ０,ＷＬ１…ワード線、
ＢＬ０〜ＢＬ３…ビット線、
ＲＷＬ…リファレンスセルのワード線、
ＲＢＬ…リファレンスセルのビット線、
ＰＲ,ＲＰＲ…プリチャージ用トランジスタ、
ＰＤ,ＲＰＤ…プルダウン用トランジスタ、
ＴＲ,ＲＴＲ…ビット線・センスアンプ接続用トランジスタ、
ＰＣ,ＲＰＣ…センス動作イネーブル用トランジスタ、
ＬＡ,ＲＬＡ…センスアンプ(ラッチ回路)、
ＮＩ,ＲＭ…センスアンプ初期化用トランジスタ、
ＳＥ…ビット線選択用トランジスタ、
Ｙ０,Ｙ１,Ｙ２,Ｙ３…カラム選択信号、
Ｄ０〜Ｄ３…データ線、ＲＭＣ…リファレンスセル、
Ｖｐｒｅ…プリチャージ電圧、
ｐｒｅ…ビット線プリチャージ信号、
ｒｄ…リードイネーブル信号、
ｒｉｎｉｔ,ｉｎｉｔ…センスアンプ初期化信号、
ｐｄｎ，ｒｐｄｎ…ビット線プルダウン信号、
ｓｍｒｄ…ビット線,センスアンプ接続信号、
ｃｕｔ…センスイネーブル信号、
ｄｉｓ,ｄｉｓａ…センスディスイーブル信号、
ｓｅｎ,ｒｓｅｎ…センスノード、delay…遅延回路。
Claims (13)
- 複数のワード線およびビット線と、上記複数のワード線のうちの１本が制御ゲートに接続され、上記複数のビット線のうちの１本がドレインに接続される不揮発性メモリをアレイ状に配置したメモリセルアレイと、上記ビット線に読み出されたデータを増幅するセンスアンプと、上記ビット線を任意の電圧にプリチャージするプリチャージ回路と、上記不揮発性メモリの閾値が高い状態の閾値分布の下限と閾値の低い状態の閾値分布の上限との間の値に予め閾値を設定されたリファレンスセルとを有し、
上記ビット線を上記プリチャージ回路によって任意の電圧にプリチャージし、選択された上記ワード線に任意の読み出し電圧を印加して、上記ビット線が選択された上記不揮発性メモリセルによってディスチャージされるか否かを上記センスアンプによって判定することにより、データの読み出しを行なう不揮発性半導体記憶装置であって、
上記リファレンスセルを、上記選択された不揮発性メモリセルと同時にセンスし、上記リファレンスセルのビット線のディスチャージが完了したタイミングを上記リファレンスセルに連なる上記センスアンプで検出し、この検出した完了タイミングに基き、上記メモリセルアレイに連なる上記センスアンプのセンス動作の終了タイミングを制御するタイミング制御手段を備えたことを特徴とする不揮発性半導体記憶装置。 - 複数のワード線およびビット線と、上記複数のワード線のうちの１本が制御ゲートに接続され、上記複数のビット線のうちの１本がドレインに接続される不揮発性メモリをアレイ状に配置したメモリセルアレイと、上記ビット線に読み出されたデータを増幅するセンスアンプと、上記ビット線を任意の電圧にプリチャージするプリチャージ回路と、上記不揮発性メモリの書き込みベリファイ電圧または消去ベリファイ電圧に、閾値が予め設定されたリファレンスセルとを有し、
上記ビット線を上記プリチャージ回路によって任意の電圧にプリチャージし、選択された上記ワード線に任意のベリファイ電圧を印加して、上記ビット線が選択された上記不揮発性メモリセルによってディスチャージされるか否かを上記センスアンプによって判定することによって、書き換えデータのべリファイを行なう不揮発性半導体記憶装置であって、
上記リファレンスセルを上記選択された不揮発性メモリセルと同時にセンスを行ない、上記リファレンスセルのビット線のディスチャージが完了したタイミングを上記リファレンスセルに連なる上記センスアンプで検出し、この検出した完了タイミングに基き、上記メモリセルアレイに連なる上記センスアンプのセンス動作の終了タイミングを制御するタイミング制御手段を備えたことを特徴とする不揮発性半導体記憶装置。 - 請求項１または２に記載の不揮発性半導体記憶装置において、
上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、
上記リファレンスセルは、上記不揮発性メモリセルの各状態の上限と下限の略真中の閾値電圧に設定されていることを特徴とする不揮発性半導体記憶装置。 - 請求項１または２に記載の不揮発性半導体記憶装置において、
上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、
上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の低い状態の閾値分布の上限の閾値電圧に設定されていることを特徴とする不揮発性半導体記憶装置。 - 請求項１または２に記載の不揮発性半導体記憶装置において、
上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、
上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の高い状態の閾値分布の下限の閾値電圧に設定されていることを特徴とする不揮発性半導体記憶装置。 - 請求項１乃至５のいずれか１つに記載の不揮発性半導体記憶装置において、
上記リファレンスセルは、上記不揮発性メモリセルから電気的に分離された領域に形成されていることを特徴とする不揮発性半導体記憶装置。 - 請求項１または２に記載の不揮発性半導体記憶装置において、
上記ビット線毎に対応して上記センスアンプを有し、上記複数のメモリセルのコントロールゲートが共通に接続された上記ワード線を一括して読み出す、もしくはベリファイする構成であり、
上記ワード線毎に対応して上記リファレンスセルを備えていることを特徴とする不揮発性半導体記憶装置。 - 請求項７に記載の不揮発性半導体記憶装置において、
上記リファレンスセルは、上記不揮発性メモリセルよりも、上記ワード線を制御するデコーダから離隔して配置されていることを特徴とする不揮発性半導体記憶装置。 - 請求項７に記載の不揮発性半導体記憶装置において、
上記リファレンスセルは、上記不揮発性メモリセルから電気的に分離された領域に形成されていることを特徴とする不揮発性半導体記憶装置。 - 請求項７に記載の不揮発性半導体記憶装置において、
上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、
上記リファレンスセルは、上記不揮発性メモリセルの閾値が高い状態の閾値分布の下限と閾値が低い状態の閾値分布の上限との略真中の閾値電圧に設定されていることを特徴とする不揮発性半導体記憶装置。 - 請求項７に記載の不揮発性半導体記憶装置において、
上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、
上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の低い状態の閾値分布の上限の閾値電圧に設定されていることを特徴とする不揮発性半導体記憶装置。 - 請求項７に記載の不揮発性半導体記憶装置において、
上記不揮発性メモリセルは、その閾値電圧分布によって２つ以上の状態をとり、
上記リファレンスセルは、上記不揮発性メモリセルの閾値電圧の高い状態の閾値分布の下限の閾値電圧に設定されていることを特徴とする不揮発性半導体記憶装置。 - 請求項１乃至１２のいずれか１つに記載の不揮発性半導体記憶装置において、
上記リファレンスセルに連なる上記センスアンプによって検出された信号を、上記メモリセルアレイを構成するメモリセルのセンス終了信号とする前に、上記検出された信号を遅延させる遅延手段を備えたことを特徴とする不揮発性半導体記憶装置。
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| JP2003109389A (ja) * | 2001-09-28 | 2003-04-11 | Fujitsu Ltd | 半導体記憶装置 |
| KR100454145B1 (ko) * | 2001-11-23 | 2004-10-26 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치 |
| US6826080B2 (en) * | 2002-05-24 | 2004-11-30 | Nexflash Technologies, Inc. | Virtual ground nonvolatile semiconductor memory array architecture and integrated circuit structure therefor |
| US6917544B2 (en) | 2002-07-10 | 2005-07-12 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7142454B2 (en) * | 2002-09-12 | 2006-11-28 | Spansion, Llc | System and method for Y-decoding in a flash memory device |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US6775184B1 (en) * | 2003-01-21 | 2004-08-10 | Nexflash Technologies, Inc. | Nonvolatile memory integrated circuit having volatile utility and buffer memories, and method of operation thereof |
| US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
| US6768671B1 (en) | 2003-03-05 | 2004-07-27 | Nexflash Technologies, Inc. | Nonvolatile memory and method of operation thereof to control erase disturb |
| JP3913704B2 (ja) * | 2003-04-22 | 2007-05-09 | 株式会社東芝 | 不揮発性半導体記憶装置及びこれを用いた電子装置 |
| IL161648A0 (en) * | 2003-04-29 | 2004-09-27 | Saifun Semiconductors Ltd | Apparatus and methods for multi-level sensing in a memory array |
| JP4170952B2 (ja) * | 2004-01-30 | 2008-10-22 | 株式会社東芝 | 半導体記憶装置 |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7755938B2 (en) | 2004-04-19 | 2010-07-13 | Saifun Semiconductors Ltd. | Method for reading a memory array with neighbor effect cancellation |
| US7638850B2 (en) | 2004-10-14 | 2009-12-29 | Saifun Semiconductors Ltd. | Non-volatile memory structure and method of fabrication |
| US7242618B2 (en) * | 2004-12-09 | 2007-07-10 | Saifun Semiconductors Ltd. | Method for reading non-volatile memory cells |
| US7257025B2 (en) | 2004-12-09 | 2007-08-14 | Saifun Semiconductors Ltd | Method for reading non-volatile memory cells |
| EP1699055B1 (en) * | 2005-03-03 | 2010-01-06 | STMicroelectronics S.r.l. | A memory device with time-shifting based emulation of reference cells |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| JP2006286118A (ja) * | 2005-04-01 | 2006-10-19 | Matsushita Electric Ind Co Ltd | 閾値電圧制御機能を有する不揮発性記憶装置 |
| JP4832004B2 (ja) * | 2005-06-09 | 2011-12-07 | パナソニック株式会社 | 半導体記憶装置 |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| US7804126B2 (en) | 2005-07-18 | 2010-09-28 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| EP1752989B1 (en) * | 2005-07-28 | 2008-04-23 | STMicroelectronics S.r.l. | NAND flash memory with erase verify based on shorter delay before sensing |
| US7336538B2 (en) | 2005-07-28 | 2008-02-26 | Stmicroelectronics S.R.L. | Page buffer circuit and method for multi-level NAND programmable memories |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US8116142B2 (en) * | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
| JP2007087512A (ja) | 2005-09-22 | 2007-04-05 | Nec Electronics Corp | 不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置の動作方法 |
| JP2007149291A (ja) * | 2005-11-30 | 2007-06-14 | Sharp Corp | 不揮発性半導体記憶装置及び書き込み方法 |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7502254B2 (en) | 2006-04-11 | 2009-03-10 | Sandisk Il Ltd | Method for generating soft bits in flash memories |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7836364B1 (en) | 2006-05-30 | 2010-11-16 | Marvell International Ltd. | Circuits, architectures, apparatuses, systems, methods, algorithms, software and firmware for using reserved cells to indicate defect positions |
| JP4810350B2 (ja) | 2006-08-14 | 2011-11-09 | 株式会社東芝 | 半導体記憶装置 |
| JP2009259351A (ja) * | 2008-04-18 | 2009-11-05 | Spansion Llc | 不揮発性記憶装置および不揮発性記憶装置の制御方法 |
| US8406033B2 (en) * | 2009-06-22 | 2013-03-26 | Macronix International Co., Ltd. | Memory device and method for sensing and fixing margin cells |
| US8339886B2 (en) * | 2011-02-14 | 2012-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Amplifier sensing |
| JP5891918B2 (ja) * | 2012-04-11 | 2016-03-23 | 株式会社ソシオネクスト | 不揮発性メモリ、電子装置及び検証方法 |
| FR2993380B1 (fr) * | 2012-07-10 | 2020-05-15 | Morpho | Procede pour proteger une carte a puce contre une attaque physique destinee a modifier le comportement logique d'un programme fonctionnel |
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| US9324438B2 (en) | 2013-08-05 | 2016-04-26 | Jonker Llc | Method of operating incrementally programmable non-volatile memory |
| KR102116983B1 (ko) | 2013-08-14 | 2020-05-29 | 삼성전자 주식회사 | 메모리 장치 및 메모리 시스템의 동작 방법. |
| KR20150035223A (ko) * | 2013-09-27 | 2015-04-06 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 동작방법 |
| US9355739B2 (en) * | 2013-11-20 | 2016-05-31 | Globalfoundries Inc. | Bitline circuits for embedded charge trap multi-time-programmable-read-only-memory |
| US20150279472A1 (en) * | 2014-03-26 | 2015-10-01 | Intel Corporation | Temperature compensation via modulation of bit line voltage during sensing |
| US9530513B1 (en) * | 2015-11-25 | 2016-12-27 | Intel Corporation | Methods and apparatus to read memory cells based on clock pulse counts |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148397A (en) * | 1989-03-16 | 1992-09-15 | Oki Electric Industry Co. Ltd. | Semiconductor memory with externally controlled dummy comparator |
| US5761127A (en) * | 1991-11-20 | 1998-06-02 | Fujitsu Limited | Flash-erasable semiconductor memory device having an improved reliability |
| JPH0660677A (ja) * | 1992-08-13 | 1994-03-04 | Nippondenso Co Ltd | 半導体メモリ用センスアンプ |
| JP2647312B2 (ja) * | 1992-09-11 | 1997-08-27 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 一括消去型不揮発性半導体記憶装置 |
| US5594691A (en) * | 1995-02-15 | 1997-01-14 | Intel Corporation | Address transition detection sensing interface for flash memory having multi-bit cells |
| JPH092739A (ja) | 1995-06-16 | 1997-01-07 | Furukawa Electric Co Ltd:The | コイル巻取りラインにおける制御方法 |
| EP0752721B1 (en) | 1995-06-29 | 2009-04-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| US5596539A (en) * | 1995-12-28 | 1997-01-21 | Lsi Logic Corporation | Method and apparatus for a low power self-timed memory control system |
| JPH09320286A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 半導体記憶装置 |
| KR100230747B1 (ko) * | 1996-11-22 | 1999-11-15 | 김영환 | 반도체 메모리장치의 저전력 감지증폭기(Low power sense amplifier in a semiconductor device) |
| TW367503B (en) * | 1996-11-29 | 1999-08-21 | Sanyo Electric Co | Non-volatile semiconductor device |
| JP3574322B2 (ja) * | 1998-03-25 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体メモリの冗長方法 |
| JP4060938B2 (ja) * | 1998-05-25 | 2008-03-12 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP3584181B2 (ja) * | 1999-05-27 | 2004-11-04 | シャープ株式会社 | 不揮発性半導体記憶装置 |
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