JP2013118028A

JP2013118028A - 半導体記憶装置

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Publication number: JP2013118028A
Application number: JP2011264859A
Authority: JP
Inventors: Noboru Shibata; 昇柴田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-12-02
Filing date: 2011-12-02
Publication date: 2013-06-13
Also published as: US20160133318A1; US9424913B2; US20160322111A1; US9263131B2; US20130141970A1; US10026484B2

Abstract

【課題】隣接するメモリセルとの容量結合の影響を抑制でき、高速な読み出しが可能な半導体記憶装置を提供する。
【解決手段】制御部７は、第１メモリセルＭＣにｎ値（ｎは２以上でｋ以下の自然数）の閾値電圧によりデータを書き込んだ後、第２メモリセルＭＣにｋ値の閾値電圧によりデータを書き込むと同時に第４メモリセルＰＣにも書き込み、第１メモリセルＭＣからデータを読み出す時、第１メモリセルＭＣ及び第１メモリセルＭＣと同時に選択される第３メモリセルＦＣ２Ａ、ＦＣ２Ｂのデータを読み出し、第３メモリセルＦＣ２Ａ、ＦＣ２Ｂから読み出されたデータに基づき、第１メモリセルＭＣの読み出し電圧を変える。
【選択図】図１１

Description

本発明の実施形態は、例えばＮＡＮＤ型フラッシュメモリに係わり、２値及び多値データを記憶することが可能な半導体記憶装置に関する。

近時、１つのメモリセルに複数の閾値電圧の１つを設定し、複数ビットのデータを記憶する多値のＮＡＮＤ型フラッシュメモリが開発されている。

一方、素子の微細化に伴い、隣接するメモリセル間の容量結合が増大する傾向にある。このため、先に書き込んだセルの閾値電圧が、隣接するメモリセルの書き込みに伴い変動してしまうという問題がある。このため、隣接するメモリセルにデータを書き込んだ後に、セルにターゲットの閾値電圧に書き込む方法が考案されている。

しかし、この後、隣接するメモリセルもターゲットの閾値電圧に書き込まれると、隣接するメモリセル間の容量結合によりターゲットの閾値電圧に書き込まれたセルの閾値電圧が変動してしまうという問題がある。

特開２００４−１９２７８９号公報

本実施形態は、隣接するメモリセルとの容量結合の影響を抑制でき、高速な読み出しが可能な半導体記憶装置を提供するものである。

実施形態の半導体記憶装置は、第１メモリセル、第２メモリセル、第３メモリセル、第４メモリセルを有し、前記第１メモリセルと前記第２メモリセルは隣接し、前記第３メモリセルと前記第４メモリセルは隣接し、前記第１メモリセルと前記第３メモリセルは同時に選択され、前記第２メモリセルと前記第４メモリセルが同時に選択され、前記第１メモリセル及び前記第２メモリセルは値（ｋは２以上の自然数）のデータを記憶するメモリセルアレイと、前記メモリセルアレイの前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、前記第４メモリセルにデータを書き込み、前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、前記第４メモリセルからデータを読み出す制御部と、を具備し、前記制御部は、前記第１メモリセルにｎ値（ｎは２以上でｋ以下の自然数）のデータを書き込んだ後、前記第２メモリセルにｎ値のデータを書き込むと同時に前記第４メモリセルにも書き込み、前記第１メモリセルからデータを読み出す時、前記第１メモリセル及び前記第１メモリセルと同時に選択される前記第３メモリセルのデータを読み出し、前記第３メモリセルから読み出されたデータに基づき、前記第１メモリセルの読み出し電圧を変えることを特徴とする。

本実施形態に適用されるＮＡＮＤ型フラッシュメモリの一例を概略的に示す構成図。図１の一部の構成を概略的に示す回路図。図１の一部の構成を概略的に示すものであり、図２と異なる例を示す回路図。図４（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。ＮＡＮＤ型フラッシュメモリを示す断面図。図５に示す各領域に供給される電圧の例を示す図。図２、図３に示すデータ記憶回路の一部を示すものであり、センスアンプユニットを示す回路図。図２、図３に示すデータ記憶回路の一部を示すものであり、データ制御ユニットを示す回路図。多値データの閾値電圧と読み出し電圧を示す図。図１０（ａ）はセルアレイの一部を示す回路図、図１０（ｂ）はセルアレイの一部を示す構成図。第１の実施形態に適用されるメモリセルアレイ１の一部を示す回路図。第１の実施形態に適用されるメモリセルアレイ１の一部を示す回路図。図１３（ａ）（ｂ）は、昇圧セルＰＣの動作を示し、図１３（ｃ）（ｄ）（ｅ）（ｆ）は、第１フラグセルＦＣ１Ａ、ＦＣ１Ｂの動作を示す図。図１４（ａ）（ｂ）は、第２のフラグセルＦＣ２Ａの動作を示し、図１４（ｃ）（ｄ）は、第２のフラグセルＦＣ２Ｂの動作を示す図。第１の実施形態に係る第１ページの読み出し動作を示すフローチャート。第１の実施形態に係る第１ページの読み出し動作の第１の変形例を示すフローチャート。第１の実施形態に係る第１ページの読み出し動作の第２の変形例を示すフローチャート。第１の実施形態に係る第１ページの読み出し動作の第３の変形例を示すフローチャート。第１の実施形態に係る第２ページの読み出し動作を示すフローチャート。第１の実施形態に係る第２ページの読み出し動作の第１の変形例を示すフローチャート。第１の実施形態に係る第２ページの読み出し動作の第２の変形例を示すフローチャート。第１の実施形態に係る第２ページの読み出し動作の第３の変形例を示すフローチャート。第２の実施形態に係る第１ページの読み出し動作を示すフローチャート。第２の実施形態に係る第１ページの読み出し動作の変形例を示すフローチャート。第２の実施形態に係る第２ページの読み出し動作を示すフローチャート。第２の実施形態に係る第２ページの読み出し動作の変形例を示すフローチャート。第２の実施形態に係る第１ページの読み出し動作を示す波形図。第２の実施形態に係る第２ページの読み出し動作を示す波形図。フラグセルＦＣ１Ａの他の例を示す回路図。フラグセルＦＣ２Ｂの他の例を示す回路図。フラグセルＦＣ２Ａの他の例を示す回路図。

以下、実施の形態について、図面を参照して説明する。

図１は、例えば２ビット、４値のデータを記憶するＮＡＮＤ型フラッシュメモリの概略構成を示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。外部から供給されたＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、データ入出力端子５に入力される。データ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７（以下、「制御回路」と称する場合がある）に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、外部ＨＭ（例えば、メモリコントローラ、または、ホスト）から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＷ（リード・イネーブル）によって制御される。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤストリングが配置されている。１つのＮＡＮＤストリングは、直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６１、ＷＬ６２、ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｎｅ、ＢＬ８ｎｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタ（「１ページ」と称する場合もある）を構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。

図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続される。また、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。

図２、図３において、メモリセルアレイ１は、後述するように、複数のフラグセルを含んでいる。

尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図３を使用する場合について説明する。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＣ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。

図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧、Ｖｐｇｍｈは、データの書き込み時にワード線に供給されるＶｐｇｍを転送するローデコーダのトランジスタのゲートに供給される電圧であり、Ｖｐｇｍ＋Ｖｔ（転送トランジスタの閾値電圧）以上の電圧である。

Ｖｒｅａｄｈは、データの読出し時にワード線に供給されるＶｒｅａｄを、転送するローデコーダのトランジスタのゲートに供給される電圧で、Ｖｒｅａｄ＋Ｖｔ（転送トランジスタの閾値電圧）以上の電圧である。

図７、図８は、図２、図３に示すデータ記憶回路１０の一例を示している。データ記憶回路１０は、図７に示すセンスアンプユニット（ＳＡＵ）１０ａと、図８に示すデータ制御ユニット（ＤＣＵ）１０ｂと、により構成されている。

図７において、センスアンプユニット１０ａは、複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）２１〜２７と、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）２８、２９と、トランスファーゲート３０、３１、ラッチ回路３２、及びキャパシタ３３とにより構成されている。ラッチ回路３２は例えばクロックドインバータ回路３２ａ、３２ｂにより構成されている。

ＮＭＯＳ２１の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はトランスファーゲート３０、ＮＭＯＳ２４、トランスファーゲート３１を介して接地されている。ＮＭＯＳ２４とトランスファーゲート３１の接続ノードにはＮＭＯＳ２５の電流通路の一端が接続されている。このＮＭＯＳ２５の他端は、メモリセルアレイに配置されたビット線ＢＬに接続されている。ＮＭＯＳ２１には、ＮＭＯＳ２２、２３の直列回路が並列接続されている。

また、ＰＭＯＳ２８の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はＰＭＯＳ２９を介してラッチ回路３２を構成するインバータ回路３２ａの入力端に接続されるとともに、ＮＭＯＳ２６を介して接地されている。このインバータ回路３２ａと交差接続されたクロックドインバータ回路３２ｂの入力端は、ＮＭＯＳ２７を介してデータ制御ユニット（ＤＣＵ）１０ｂに接続されている。また、ＰＭＯＳ２９のゲートは、ＮＭＯＳ２２，２３の接続ノードに接続され、この接続ノードにキャパシタ３３の一端が接続されている。このキャパシタ３３の他端にはクロック信号ＣＬＫが供給されている。

ＮＭＯＳ２１のゲートには信号ＢＬＸが供給されている。トランスファーゲート３０を構成するＮＭＯＳのゲートにはラッチ回路３２を構成するインバータ回路３２ａの出力端の信号ＬＡＴが供給され、ＰＭＯＳトランジスタのゲートには、インバータ回路３２ａの入力端の信号ＩＮＶが供給されている。ＮＭＯＳ２４のゲートには、信号ＢＬＣが供給され、ＮＭＯＳ２５のゲートには信号ＢＬＳが供給されている。トランスファーゲート３１を構成するＮＭＯＳのゲートにはラッチ回路３２を構成するインバータ回路３２ａの入力端の信号ＩＮＶが供給され、ＰＭＯＳトランジスタのゲートには、インバータ回路３２ａの出力端の信号ＬＡＴが供給されている。

ＮＭＯＳ２２のゲートには信号ＨＬＬが供給され、ＮＭＯＳ２３のゲートには、信号ＸＸＬが供給されている。

ＰＭＯＳ２８のゲートには信号ＳＴＢが供給され、ＮＭＯＳ２６のゲートにはリセット信号ＲＳＴが供給されている。ＮＭＯＳ２７のゲートには信号ＮＣＯが供給されている。

上記センスアンプユニットの動作について概略的に説明する。

（書き込み動作）
メモリセルにデータを書き込む場合、先ず、信号ＳＴＢがハイレベル（以下、Ｈレベルと記す）、リセット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされてＬＡＴがＨレベル、信号ＩＮＶがローレベル（以下、Ｌレベルと記す）とされる。

この後、信号ＮＣＯがＨレベルとされ、データ制御ユニット１０ｂからデータが取り込まれる。このデータが書き込みを示すＬレベル（“０”）である場合、信号ＬＡＴがＬレベル，信号ＩＮＶがＨレベルとなる。また、データが非書き込みを示すＨレベル（“１”）である場合、ラッチ回路３２のデータは変わらず、ＬＡＴがＨレベル、信号ＩＮＶがＬレベルに保持される。

次いで、信号ＢＬＸ、ＢＬＣ、ＢＬＳをＨレベルとすると、ラッチ回路の信号ＬＡＴがＬレベル、信号ＩＮＶがＨレベル（書き込み）の場合、トランスファーゲート３０がオフ、トランスファーゲート３１がオンしてビット線ＢＬはＶｓｓとなる。この状態において、ワード線がプログラム電圧Ｖｐｇｍとなると、メモリセルにデータが書き込まれる。

一方、ラッチ回路３２において、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベル（非書き込み）の場合、トランスファーゲート３０がオン、トランスファーゲート３１がオフであるため、ビット線ＢＬはＶｄｄに充電される。このため、ワード線がＶｐｇｍとなった場合、セルのチャネルが高い電位にブーストされるため、メモリセルにデータが書き込まれない。

（読み出し動作、プログラムベリファイ読み出し動作）
メモリセルからデータを読み出す場合、先ず、セット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされ、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベルとされる。この後、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬが所定の電圧とされ、ビット線ＢＬが充電される。これとともに、キャパシタ３３のＮｏｄｅがＶｄｄに充電される。ここで、メモリセルの閾値電圧が読み出し電圧より高い場合、メモリセルはオフ状態であり、ビット線はＨレベルに保持される。つまり、ＮｏｄｅはＨレベルに保持される。また、メモリセルの閾値電圧が読み出し電圧より低い場合、メモリセルはオン状態となり、ビット線ＢＬの電荷が放電される。このため、ビット線ＢＬはＬレベルとなる。このため、ＮｏｄｅはＬレベルとなる。

次いで、信号ＳＴＢがＬレベルされると、メモリセルがオンしている場合、ＮｏｄｅはＬレベルであるため、ＰＭＯＳ２９がオンし、ラッチ回路３２の信号ＩＮＶがＨレベル、信号ＬＡＴがＬレベルとなる。一方、メモリセルがオフしている場合、ラッチ回路３２の信号ＩＮＶがＬレベル、信号ＬＡＴがＨレベルに保持される。

この後、信号ＮＣＯがＨレベルとされると、ＮＭＯＳ２７がオンし、ラッチ回路３２のデータがデータ制御ユニット１０ｂへ転送される。

書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、上記読み出し動作とほぼ同様である。

図８は、データ制御ユニット（ＤＣＵ）１０ｂの一例を示している。

図８に示すデータ制御ユニット１０ｂは、演算回路４０と複数のデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬ、及びＮＭＯＳ４１により構成されている。

演算回路４０は、バス（以下、ＩＢＵＳと記す）と、ＩＢＵＳの両端に接続され、相補的に動作するトランスファーゲート４２、４３と、ＩＢＵＳのデータをラッチするラッチ回路４４、このラッチ回路４４のデータに応じてデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬのレベルを設定する設定回路４５とにより構成されている。

トランスファーゲート４２は、相補的な信号ＣＯＮＤと信号ＣＯＮＳにより動作し、センスアンプユニットＳＡＵ１０ａのバス（ＳＢＵＳと記す）とＩＢＵＳを接続する。トランスファーゲート４３は、相補的な信号ＣＯＮＳと信号ＣＯＮＤにより動作し、ＩＢＵＳとデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬが接続されたバス（以下、ＤＢＵＳと記す）とを接続する。トランスファーゲート４２がオンのとき、トランスファーゲート４３はオフであり、トランスファーゲート４２のオフのとき、トランスファーゲート４３がオンである。

ラッチ回路４４は、複数のＰＭＯＳ４６〜４９と、複数のＮＭＯＳ５０〜５６及びインバータ回路６８により構成されている。ＰＭＯＳ４６とＮＭＯＳ５０のゲートにはセット信号ＳＥＴが供給され、ＰＭＯＳ４８のゲートにはリセット信号ＲＥＳＴが供給されている。ＮＭＯＳ５３のゲートには信号ＩＦＨが供給され、ＮＭＯＳ５５のゲートには信号ＩＦＬが供給されている。ＮＭＯＳ５４のゲートはインバータ回路６８を介してＩＢＵＳに接続され、ＮＭＯＳ５６のゲートはＩＢＵＳに接続されている。

設定回路４５は、ＰＭＯＳ５７〜６０と、ＮＭＯＳ６１〜６４により構成されている。ＰＭＯＳ５７のゲート及びＮＭＯＳ６１のゲートには、信号ＦＡＩＬが供給されている。この信号ＦＡＩＬは、ラッチ回路４４の一方の出力端としてのＰＭＯＳ４７とＮＭＯＳ５１の接続ノードの信号である。ＰＭＯＳ５９とＮＭＯＳ６３のゲートには、信号ＭＴＣＨが供給されている。この信号ＭＴＣＨは、ラッチ回路４４の他方の出力端としてのＰＭＯＳ４９とＮＭＯＳ５２の接続ノードの信号である。さらに、ＰＭＯＳ５８のゲートには信号Ｍ２ＨＢが供給され、ＰＭＯＳ６０のゲートには信号Ｆ２ＨＢが供給されている。ＮＭＯＳ６２のゲートにはＦ２Ｌが供給され、ＮＭＯＳ６４のゲートには信号Ｍ２Ｌが供給されている。

データラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬは、同一の構成であり、ラッチ回路６６と、このラッチ回路６６をＤＢＵＳに接続するトランスファーゲート６５と、により構成されている。各トランスファーゲート６５は、信号ＢＬＣＡ、ＢＬＣＢ、ＢＬＣＸとその反転信号ＢＬＣＡ＿Ｂ、ＢＬＣＢ＿Ｂ、ＢＬＣＸ＿Ｂにより制御されている。データラッチ回路ＸＤＬは、ＮＭＯＳ４１を介して外部のＩＯに接続される。ＮＭＯＳ４１のゲートには信号ＣＳＬが供給されている。

データ制御ユニット１０ｂは、前述したように、書き込みデータを保持するとともに読み出し時に、メモリセルから読み出されたデータを保持する。

データ入出力バッファ６から供給された２ビットの書き込みデータは、データラッチ回路ＸＤＬを介して、例えばデータラッチ回路ＡＤＬ、ＢＤＬに１ビットずつラッチされる。

図８に示す演算回路４０は、データラッチ回路ＡＤＬ、ＢＤＬのデータに対してＡＮＤやＯＲ、排他的ＮＯＲ等の演算を実行することが可能である。例えばＡＮＤの場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータがＤＢＵＳ及びＩＢＵＳに出力される。この場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータが共に“１”である場合のみ、ＩＢＵＳがＨレベルとなり、その他の場合、Ｌレベルとなる。すなわち、非書き込み時だけＩＢＵＳが“１”となり、書き込み時、ＩＢＵＳが“０”となる。このデータを、ＳＢＵＳを介し、図７に示すセンスアンプユニット１０ａに転送することで、書き込みが行われる。

図８に示す演算回路４０は、複数の図７に示すセンスアンプユニット（ＳＡＵ）１０ａ及び、複数の図８に示すデータ制御ユニット（ＤＣＵ）１０ｂに対し、１つの割合で配置することも可能である。これにより、回路面積を削減することが出来る。

演算回路４０の動作は種々変形可能であり、例えば１つの論理演算も種々の制御方法が適用可能であり、必要に応じて制御方法を変えることが可能である。

本実施形態において、データラッチ回路は、ＡＤＬ、ＢＤＬ、ＸＤＬの３つにより構成したが、書き込み中に、次のデータを入力する書き込みキャッシュが不要の場合、ＸＤＬは省略することも可能である。

また、２値のデータを記憶する場合は１つのデータラッチを省略することが可能である。データラッチを省略することでチップサイズを小さくすることが可能である。

本ＮＡＮＤ型フラッシュメモリは、多値メモリである。ため、１セルに２ビットのデータを記憶することができる。この２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なわれる。１セルに２ビット記憶する場合、２ページであるが、１セルに３ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ）によって各ビットが切り替えられる。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によってビットが切り替えられる。

（書き込み動作、読み出し動作）
次に、ロウ方向に並んだ全てのセル（１ページ単位）を一括して書き込み、又は読み出す場合の動作について、４値のデータの場合で説明する。ここで、メモリセルの閾値電圧は４値のデータに対応するように設定されている。

図３、図８及び図１０に示すように、先ず、１ページ分のデータが外部より供給され、各データ記憶回路のラッチ回路ＸＤＬに保持される。この後、選択された１本のワード線にデータが書き込まれる。１ブロック内の複数のワード線は、ソース側のワード線ＷＬ０から順に選択され、選択されたワード線に接続されたメモリセルにデータが書き込まれる。

図９（ａ）〜（ｄ）、及び図１０（ａ）（ｂ）は書込み順序を示している。

図１０（ａ）（ｂ）に示すように、データの書き込みは、例えば次のような順序で実行される。

(1)ワード線ＷＬ０の第１ページ
(2)ワード線ＷＬ１の第１ページ
(3)ワード線ＷＬ０の第２ページ
(4)ワード線ＷＬ２の第１ページ
(5)ワード線ＷＬ１の第２ページ
(6)ワード線ＷＬ３の第１ページ
(7)…
図９（ａ）に示すように、消去状態のメモリセルのデータは、“０”の閾値電圧であり、第１ページの書込みにおいて、データ“０”が書き込まれることにより、“１”の閾値電圧となる。図９（ａ）において“ＬＭＶ”は、データ“１”のベリファイ電圧である。

この後、隣接するメモリセルにデータが書き込まれると、浮遊ゲート間の容量結合により、セルの閾値電圧が、図９（ｂ）に示すように、ベリファイ電圧“ＬＭＶ”より若干高くなる。ベリファイ電圧“ＬＭＶ”は、データリテンションマージンを持たせるため、読み出し電圧“ＬＭＲ”より若干高いレベルである。

次に、第２ページの書き込みにより、データ“０”、または、“１”が書き込まれることにより、メモリセルのデータは、図９（ｃ）に示すように、“０”、“２”、“３”、“４”となる。すなわち、第１ページデータが“１”で第２ページのデータが“１”である場合、データ“０”のままであり、第１ページデータが“１”で第２ページのデータが“０”である場合、データ“２”となる。また、第１ページデータが“０”で第２ページのデータが“１”である場合、データ“３”となり、第１ページデータが“０”で第２ページのデータが“０”である場合、データ“４”となる。

書き込み時のベリファイ電圧は、図９（ｃ）に示すように、ＡＶ、ＢＶ、ＣＶに設定される。ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、データリテンションマージンを持たせるため、読み出し電圧ＡＲ、ＢＲ、ＣＲより若干高いレベルである。

この後、図９（ｄ）に示すように、隣接するメモリセルにデータが書き込まれると、浮遊ゲート間の容量結合により、セルの閾値がベリファイ電圧ＡＶ、ＢＶ、ＣＶより上昇してしまう。この場合、読み出し電圧は、ＡＲ、ＢＲ、ＣＲより若干高いレベルであるＡＲＲ、ＢＲＲ、ＣＲＲで読み出すほうが、確実にデータを読み出すことが可能である。

このため、各ワード線に、第２ページのデータが書き込まれたかどうかを判断する第２のフラグセルを有し、隣接するメモリセルの第２ページのデータが書き込まれたときに、この第２のフラグセルの閾値が変動するように昇圧セルＰＣを配置する。

（第１の実施形態）
図１１、図１２は、第１の実施形態を示している。

前述したように、メモリセルアレイ１は、複数のフラグセルを含んでいる。図１１、図１２は、メモリセルアレイ１の一部を示している。

図１１、図１２において、メモリセルアレイ１は、データが記憶されるデータ領域１−１と、データ領域１−１のメモリセルに第２ページのデータが書き込まれたかどうかを判別するための第１のフラグ領域１−２と、隣接するセルが書き込まれたかどうかを判別するための第２のフラグ領域１−３、１−４とを含んでいる。第２のフラグ領域１−３と第２のフラグ領域１−４は同一構成であり、後述するように、第２のフラグセルＦＣ２Ｂと、第２のフラグセルＦＣ２Ａに設定される閾値電圧のみが相違する。

図１１、図１２において、ワード線ＷＬ０、ＷＬ１…ＷＬ４は、メモリセルのソース側からドレイン側に向かって配置されており、ソース側のメモリセルから順次書き込み動作が実行される。

図１１に示す第１のフラグ領域１−２において、各ワード線ＷＬ０、ＷＬ１…ＷＬ４に第１のフラグセルＦＣ１が配置されている。第１のフラグセルＦＣ１は、データ領域１−１のメモリセルに第２ページがデータ記憶される場合、同時に一定の閾値電圧に書き込まれる。

図１１は、１つのワード線に１つの第１のフラグセルＦＣ１が接続されている場合を示している。しかし、第１のフラグセルＦＣ１は、１つに限定されるものではなく、１つのワード線ＷＬに複数の第１のフラグセルＦＣ１を接続し、複数の第１のフラグセルＦＣ１に記憶されたデータの多数決により、第２ページが記憶されたかどうかを判別することも可能である。また、複数の第１のフラグセルＦＣ１に記憶された所定のデータの数（例えば、データ“３”）が規定数以上の場合に第２ページが記憶されたかどうかを判別することもできる。

以降、「第１のフラグセルの閾値電圧が高い、低い」とは、データの多数決を取った結果も踏まえて「高い、低い」を判断している場合も含まれる。また、図２９に示すように、第１のフラグセルＦＣ１に、同じワード線ＷＬに接続される第１のフラグセルＦＣ１Ａ、第１のフラグセルＦＣ１Ｂの２種類のフラグセルを設けることもできる。第２ページを書き込むとき、第１のフラグセルＦＣ１Ａはデータ“２”の閾値レベルに書きこむことができ、第１のフラグセルＦＣ１Ｂはデータ“３”の閾値レベルに書き込むことができる。ここで、第１のフラグセルＦＣ１Ａ、第１のフラグセルＦＣ１Ｂはそれぞれ複数のフラグセルから構成されていても良い。この場合、複数の第１のフラグセルＦＣ１Ａ、複数の第１のフラグセルＦＣ１Ｂに書き込まれたデータの多数決により第２ページが記憶されたかどうかを判別することもできる。

また、複数の第１のフラグセルＦＣ１Ａ、複数の第１のフラグセルＦＣ１Ｂに記憶された所定のデータの数（例えば、第１のフラグセルＦＣ１Ａがデータ“２”、第１のフラグセルＦＣ１Ｂがデータ“３”）が規定数以上の場合に第２ページが記憶されたかどうかを判別することもできる。

また、ワード線ＷＬｎの第２ページ書込みは、全ての複数の第１のフラグセルＦＣ１Ａ及び複数の第１のフラグセルＦＣ１Ｂを書き込む。一方、読み出し動作時において、第１のフラグセルＦＣ１Ａ及び複数の第１のフラグセルＦＣ１Ｂの両端のフラグセルに記憶されたデータは、データの多数決などに使用しないようにすることも可能である。その結果、ワード線方向に隣接するメモリセルの影響による誤読み出しを防ぐことができる。なお、第１のフラグセルＦＣ１Ａ及び複数の第１のフラグセルＦＣ１Ｂの両端のフラグセルは、書き込み動作のときも書き込まず、ダミーセルとして扱うことも可能である。

なお、第１のフラグセルＦＣ１Ａと第１のフラグセルＦＣ１Ｂを特に区別しない場合は、単に「第１のフラグセルＦＣ１」と称する場合がある。また、２種類の第１フラグセル（第１のフラグセルＦＣ１Ａ、ＦＣ１Ｂ）を設けない場合、第１のフラグセルは、例えば、図２９に示す第１のフラグセルＦＣ１Ｂのみとなる。

第２のフラグ領域１−３において、各ワード線には、例えばワード線ＷＬｎ＋１のセルにデータが書き込まれたかどうかを判別するための第２のフラグセルＦＣ２Ｂが配置されている。ここで、第２のフラグセルＦＣＢ２は、ワード線ＷＬ毎にビット線方向にずれるように配置されている。言い換えると、ワード線ＷＬｎに配置された第２のフラグセルＦＣ２Ｂはワード線ＷＬｎ−１、ＷＬｎ＋１に配置された第２のフラグセルＦＣ２Ｂとビット線方向において隣接していない。本実施形態では、各ワード線ＷＬには、例えば３つの第２のフラグセルＦＣ２Ｂが接続されている場合を例に挙げて説明する。これら３つの第２のフラグセルＦＣ２Ｂの閾値電圧を判別することにより、隣接するメモリセルが書き込まれたかどうかを判別する。具体的には、例えば３個の第２のフラグセルＦＣ２Ｂの閾値電圧がそれぞれ一定電圧以上であるかどうかが判別される。この後、制御回路７は、読み出し動作により、第２のフラグセルＦＣ２Ｂが一定電圧以上の閾値電圧であるかどうか判断する。その結果、制御回路７が規定値、例えば一定の閾値電圧を超えたフラグセルＦＣＢ２が２個以上あるかどうかを判別することにより、隣接するメモリセルにデータが書き込まれたかどうかが判別される。

第２のフラグ領域１−３において、各ワード線には、第２のフラグセルＦＣ２Ｂのドレイン側に隣接して、第２のフラグセルＦＣ２Ｂの閾値電圧を浮遊ゲート間の容量結合により上昇させる昇圧セルＰＣが配置されている。この昇圧セルＰＣは、第２のフラグセルＦＣ２Ｂの斜め隣接を含むドレイン側にも配置されている。本例では、３個の第２のフラグセルＦＣ２Ｂに対して、例えば５個の昇圧セルＰＣが配置され、第２のフラグセルＦＣ２Ｂのビット線方向にそれぞれ１個ずつ飛び出すように配置されている。

ここで、メモリセルの縮小化のため、メモリセルはマトリックス状に配置されている。そのため、第２のフラグセルＦＣ２Ｂ及び昇圧セルＰＣもマトリクス状に配置されるのが好ましい。すなわち、３個の第２のフラグセルＣ２Ｂのビット線方向に隣接するメモリセルはダミーセルとして扱われる。

ここで、第２のフラグセルＦＣ２Ｂの閾値電圧は、ドレイン側に隣接するワード線に接続されたメモリセルにデータが書き込まれることにより閾値電圧が上昇する。すなわち、３つの第２のフラグセルＦＣ２Ｂの斜め隣接する２つのメモリセルの閾値電圧の上昇も第２のフラグセルＦＣ２Ｂの閾値電圧を変動させる。このように、第２のフラグセルＦＣ２Ｂの閾値電圧をより大きく上昇させるため、第２のフラグセルＦＣ２Ｂに対応して５個の昇圧セルＰＣが配置することができる。

具体的には、例えばワード線ＷＬ０に配置される３個の第２のフラグセルＦＣ２Ｂに対応して、ワード線ＷＬ１に５個の昇圧セルＰＣが配置されている。また、ワード線ＷＬ１に配置される３個の第２のフラグセルＦＣ２Ｂに対応して、ワード線ＷＬ２に５個の昇圧セルＰＣが配置されている。さらに、ワード線ＷＬ２に配置される３個の第２のフラグセルＦＣ２Ｂに対応して、ワード線ＷＬ３に５個の昇圧セルＰＣが配置されている。このように、３個の第２のフラグセルＦＣ２Ｂと５個の昇圧セルＰＣの構成（「フラグ昇圧セル群」と称する場合がある）が繰り返し配置される。尚、フラグセルＦＣ２Ｂの数は、３個に限定されるものではなく、４個以上でもよい。また、昇圧セルＰＣの数は、フラグセルＦＣ２Ｂと同じ数で有っても良いし、フラグセルＦＣ２Ｂより２個以上多くても良い。

また、第２のフラグ領域１−３において、第２のフラグセルＦＣ２Ｂと昇圧セルＰＣ以外のメモリセルは、ダミーセルＤＭＣである。これらダミーセルＤＭＣはデータの記憶に寄与しないメモリセルである。また、隣接するメモリセル間の容量結合の影響が問題にならない場合、ダミーセルＤＭＣは不要である。この場合、図３０、図３１に示すように、ワード線方向における第２のフラグセルＦＣ２Ｂ、ＦＣ２Ａを詰めて配置することも可能である。この構成によれば、隣接するワード線に接続される第２のフラグセルＦＣ２Ｂ、又は、ＦＣ２Ａは、ワード線方向にダミーセルＤＭＣを含まないため、半導体記憶装置を小型化することができる。

また、フラグ昇圧セル群はワード線方向においてずれている。すなわち、ワード線ＷＬ１とワード線ＷＬ２に跨るフラグ昇圧セル群は、ワード線ＷＬ０とワード線ＷＬ１に跨るフラグ昇圧セル群に対してダミーセルＤＭＣを挟んでしてビット線方向にずれている。

同様に、ワード線ＷＬ２とワード線ＷＬ３に跨るフラグ昇圧セル群は、ワード線ＷＬ１とワード線ＷＬ２に跨るフラグ昇圧セル群に対してダミーセルＤＭＣを挟んでしてビット線方向にずれている。一方、ワード線方向における第２のフラグ領域１−３の面積を縮小化するために、フラグ昇圧セル群は３個の単位でビット線方向に周期的に配置されている。

図１２は、第２のフラグ領域１−４の構成を示している。第２のフラグ領域１−４において、第２のフラグセルをＦＣ２Ａで示している。その他の構成は、第２のフラグ領域１−３と同一であるため、同一部分には同一符号を付し、説明は省略する。

（第１のフラグセルＦＣ１、昇圧セルＰＣの書き込み動作）
図１３（ａ）（ｂ）は、昇圧セルＰＣの動作を示し、図１３（ｃ）（ｄ）（ｅ）（ｆ）は、第１のフラグセルＦＣ１Ａ、ＦＣ１Ｂの動作を示している。

第１のフラグセルＦＣ１Ａ、ＦＣ１Ｂは、データ領域１−１の例えばワード線ＷＬｎのメモリセルＭＣに第１ページのデータが書き込まれるとき書き込まれず、第２ページのデータが書き込まれるとき、書き込まれる。すなわち、第１のフラグセルＦＣ１Ａ、ＦＣ１Ｂは、第２ページの書き込みにおいて、図１３（ｃ）（ｅ）に示す消去状態の閾値電圧から、図１３（ｄ）（ｆ）に示すベリファイ電圧“ＡＶ”、“ＢＶ”以上にそれぞれ上昇される。

尚、２種類の第１フラグセル（第１のフラグセルＦＣ１Ａ、ＦＣ１Ｂ）を設けず１種類のフラグセルを設ける場合、第１のフラグセルは第１のフラグセルＦＣ１Ｂと同様に、第２ページの書込みにおいて、図１３（ｅ）に示す消去状態の閾値電圧から、図１３（ｆ）に示すベリファイ電圧”ＢＶ”以上に上昇させる。

また、昇圧セルＰＣは、例えばワード線ＷＬｎのメモリセルＭＣに第１ページのデータが書き込まれるとき書き込まれず、第２ページのデータが書き込まれるとき、書き込まれる。すなわち、昇圧セルＰＣも第１のフラグセルＦＣ１と同様に、昇圧セルＰＣが接続されたワード線に接続されたメモリセルＭＣに第２ページのデータが書き込まれるとき、図１３（ａ）に示す消去状態の閾値電圧から、図１３（ｂ）に示す閾値電圧“ＣＶ”に上昇される。

（第２のフラグセルＦＣ２Ａ、ＦＣ２Ｂの動作）
図１４（ａ）（ｂ）は、第２のフラグセルＦＣ２Ａの動作を示し、図１４（ｃ）（ｄ）は、第２のフラグセルＦＣ２Ｂの動作を示している。

第２のフラグセルＦＣ２Ａは、隣接するメモリセルとしての昇圧セルＰＣが書き込まれる以前は、消去レベル、又は、図１４（ａ）に破線で示すように、消去レベルより若干高い閾値電圧に書き込まれている。ここで、第２のフラグセルＦＣ２Ａの閾値電圧が消去レベルより若干高くするために、例えば消去動作後、又は、データ領域１−１のメモリセルＭＣの第１ページの書き込みと同時に第２のフラグセルＦＣ２Ａの閾値電圧をあらかじめ上昇させておいても良い。

この後、昇圧セルＰＣがベリファイ電圧“ＣＶ”以上に書き込まれた場合、昇圧セルＰＣとソース側に隣接する（斜め方向に隣接する場合も含む）第２のフラグセルＦＣ２Ａは、昇圧セルＰＣとの容量結合により、図１４（ｂ）に示すように、第２のフラグセルＦＣ２Ａの閾値電圧が例えばベリファイ電圧“ＡＶ”を含む範囲に上昇される。ここで、第２のフラグセルＦＣ２Ａの閾値電圧を大きく上昇させるために、昇圧セルＰＣはベリファイ電圧“ＣＶ”以上に書き込まれることが好ましい。

また、第２のフラグセルＦＣ２Ｂは、図１４（ｃ）に示すように、隣接するメモリセルとしての昇圧セルＰＣが書き込まれる以前に、例えばベリファイ電圧“ＡＶ”以上の範囲に書き込まれる。この書き込みは、例えばデータ領域１−１のメモリセルＭＣの第１ページの書き込みと同時に実行される。

この後、昇圧セルＰＣがベリファイ電圧“ＣＶ”以上に書き込まれた場合、昇圧セルＰＣとソース側に隣接する（斜め方向に隣接する場合も含む）第２のフラグセルＦＣ２Ｂは、昇圧セルＰＣとの容量結合により、図１４（ｄ）に示すように、第２のフラグセルＦＣ２Ｂの閾値電圧が例えばベリファイ電圧“ＢＶ”を含む範囲に上昇される。ここで、第２のフラグセルＦＣ２Ｂの閾値電圧を大きく上昇させるために、昇圧セルＰＣはベリファイ電圧“ＣＶ”以上に書き込まれることが好ましい。

第２のフラグセルＦＣ２Ａは、後述するように、メモリセルＭＣの第２ページの読み出し時に、隣接するメモリセルが書き込まれているかどうかを判別するために使用される。

また、第２のフラグセルＦＣ２Ｂは、後述するように、メモリセルＭＣの第１ページの読み出し時に、隣接するメモリセルが書き込まれているかどうかを判別するために使用される。

（第１ページの読み出し動作）
データ領域１−１のメモリセルＭＣから第１ページのデータを読み出す場合において、第２ページのデータが書き込まれておらず、隣接するメモリセルも書き込まれていない場合、データ領域１−１のメモリセルＭＣの読み出し電圧は、図９（ｂ）に示す読み出し電圧“ＬＭＲ”で読み出せばよい。しかし、第２ページのデータが書き込まれ、さらに、隣接するメモリセルが書き込まれている場合、閾値電圧が図９（ｄ）に示すように、データ領域１−１のメモリセルＭＣの閾値電圧は、図９（ｃ）に示す閾値電圧より若干高くシフトしている。このため、制御回路７は、第２のフラグセルＦＣ２Ｂのデータを読み出して隣接するメモリセルが書き込まれているかどうかを判別し、さらに、第２ページのデータか書き込まれているかどうかを判別することにより、読み出し電圧が決定する。

図１５は、第１ページの読み出し動作を示している。この動作は、例えば図１に示す制御回路７により、メモリセルアレイ１、ビット線制御回路２、ワード線制御回路６等を制御することにより実行される。

第１ページの読み出し動作において、先ず、ワード線ＷＬｎに、例えば図９に示す読み出し電圧“ＢＲＲ”が印加され、ワード線ＷＬｎに接続されたメモリセルＭＣ（「選択メモリセルＭＣ」と称する場合がある）、第１のフラグセルＦＣ１（ＦＣ１Ｂ）、第２のフラグセルＦＣ２Ｂからデータが読み出される（Ｓ１１）。この読み出されたデータは、具体的には前述したデータ記憶回路１０に保持される。

この後、第２のフラグセルＦＣ２Ｂのデータにより、隣接するメモリセルの第２ページにデータが書き込まれているかどうかが判別される（Ｓ１２）。この判別は、次のように実行される。第２のフラグセルＦＣ２Ｂは、３個存在する。３個の第２のフラグセルＦＣ２Ｂのうち、読み出し電圧“ＢＲＲ”以上のセルが規定値、例えば２個を以上であれば、隣接するメモリセルの第２ページにデータが書き込まれており、２個未満であれば、隣接するメモリセルの第２ページにデータが書き込まれていないと判別される。

この判別の結果、隣接するメモリセルの第２ページにデータが書き込まれていないと判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧により、第２ページのデータが書き込まれているかどうかが判別される（Ｓ１３）。この第１のフラグセルＦＣ１（ＦＣ１Ｂ）の読み出しは、第２のフラグセルＦＣ２Ｂの読み出しと同時に行われるため、読み出し時間は長くならない。

この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲＲ”以上であり、第２ページのデータが書き込まれていると判別された場合、ワード線ＷＬｎに読み出し電圧“ＢＲ”が印加され、メモリセルＭＣから第１ページのデータが読み出される（Ｓ１４）。この読み出された第１ページのデータは外部に出力される（Ｓ１５）。

一方、ステップＳ１３において、第１のフラグセルＦＣ１（ＦＣ１Ｂ）のデータが読み出し電圧“ＢＲＲ”より低く、第２ページのデータが書き込まれていないと判別された場合、ワード線ＷＬｎに例えば図９に示す読み出し電圧“ＬＭＲ”が印加され、メモリセルＭＣから第１ページのデータが読み出される（Ｓ１６）。この読み出された第１ページのデータは外部に出力される（Ｓ１５）。

さらに、上記ステップＳ１２において、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１の閾値電圧により、第２ページのデータが書き込まれているかどうかが判別される（Ｓ１７）。

この判別の結果、第１のフラグセルＦＣ１の閾値電圧が読み出し電圧“ＢＲＲ”以上であり、第２ページのデータが書き込まれていると判別された場合、メモリセルＭＣから例えば図９に示す読み出し電圧“ＢＲＲ”により読み出された領域１−１のメモリセルＭＣの第１ページのデータがそのまま外部に出力される（Ｓ１５）。

また、第１のフラグセルＦＣ１のデータが読み出し電圧“ＢＲＲ”より低く、第２ページのデータが書き込まれていないと判別された場合、読み出し電圧“ＬＭＲ”が印加され、メモリセルＭＣから第１ページのデータが読み出される（Ｓ１６）。この読み出された第１ページのデータは外部に出力される（Ｓ１５）。

尚、ワード線ＷＬｎ＋１に接続されるメモリセルの第２ページの書込み後でワード線ＷＬｎに接続されるメモリセルの第２ページが書き込まれていない場合、ステップＳ１６で読み出し電圧を“ＬＭＲ”としてワード線ＷＬｎに接続されるメモリセルのデータを読み出した。ここで、ワード線ＷＬｎに接続されるメモリセルの第２ページが書き込まれているため、読み出しレベルを“ＬＭＲから若干変えて（例えば“ＬＭＲより高い電圧で）ワード線ＷＬｎに接続されるメモリセルのデータを読み出しても良い。

上記第１の実施形態に係る第１ページ読み出しによれば、各ワード線ＷＬｎに隣接するメモリセルの第２ページが書き込まれたかどうかを判別するための第２のフラグセルＦＣ２Ｂを設けるとともに、第２のフラグセルＦＣ２Ｂよりドレイン側に位置する各ワード線ＷＬｎ＋１に、第２のフラグセルＦＣ２Ｂと隣接して昇圧セルＰＣを設けている。ここで、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに第２ページのデータを書き込むとき、昇圧セルＰＣにもデータを書き込み、この昇圧セルＰＣと第２のフラグセルＦＣ２Ｂの浮遊ゲートの容量結合により、第２のフラグセルＦＣ２Ｂの閾値電圧を上昇方向にシフトさせている。このため、データの読み出し時、第２のフラグセルＦＣ２Ｂの閾値電圧を判別することにより、隣接するメモリセルに第２ページのデータが書き込まれたかどうかを判別することができ、この判別結果に基づき、メモリセルＭＣの読み出し電圧を適正に設定することができる。したがって、隣接するメモリセルとの容量結合の影響を抑制してメモリセルＭＣの第１ページの読み出し電圧を最適値に設定することができ、メモリセルＭＣの第１ページのデータを正確に読み出すことが可能である。

しかも、第２のフラグセルＦＣ２Ｂのデータは、第１のフラグセルＦＣ１（ＦＣ１Ｂ）やメモリセルＭＣのデータと同時に読み出され、この読み出し結果に応じてメモリセルＭＣの読み出し電圧が決定される。すなわち、読み出し電圧を最適地に設定するために選択メモリセルＭＣのドレイン側に隣接するメモリセルＭＣのデータを読み出す必要がない。その結果、本実施の形態では、高速な読み出しが可能である。

（第１ページの読み出し動作）（第１の変形例）
図１６は、図１５の第１の変形例を示すものであり、図１５と同一部分には同一符号を付している。

図１５のステップＳ１２において、第２のフラグセルＦＣ２Ｂのデータが読み出し電圧“ＢＲＲ”以上であり、隣接するメモリセルにデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１の閾値電圧を判別した。しかし、第１のフラグセルＦＣ１（ＦＣ１Ｂ）は、上述したように、選択メモリセルＭＣの第２ページの書き込みと同時に書き込まれている。例えば、図１１、１２のメモリセルＭＣの書き込み順序を考える。ワード線ＷＬｎ＋１に接続されるメモリセルＭＣに第２ページが書き込まれているのであれば、ワード線ＷＬｎに接続されるメモリセルＭＣの第２ページの書き込みは終了している。このため、ステップＳ１２において、隣接するメモリセルにデータが書き込まれていると判別された場合、メモリセルＭＣに第２ページのデータが書き込まれているかどうかを判別する必要がない。

そこで、図１６に示す第１の変形例では、第１のフラグセルＦＣ１（ＦＣ１Ｂ）にデータが書き込まれているかどうかの判別を省略している。すなわち、ステップＳ１２において、第２のフラグセルＦＣ２Ｂのデータが読み出し電圧“ＢＲＲ”以上であると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧を判別せず、ステップＳ１１において、読み出し電圧“ＢＲＲ”により、メモリセルＭＣから読み出された第１ページのデータが直ちに外部に出力される（Ｓ１５）。

上記第１の変形例によっても第１の実施形態と同様の効果を得ることができる。しかも、第１の変形例によれば、第２のフラグセルＦＣ２Ｂのデータが読み出し電圧“ＢＲＲ”以上であり、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧を判別せず、読み出し電圧“ＢＲＲ”により、メモリセルＭＣから読み出されたデータを直ちに出力している。したがって、回路を簡略化することが可能である。

（第１ページの読み出し動作）（第２の変形例）
図１７は、第１ページの読み出し動作の第２の変形例を示している。

第１の実施形態、及び第１の変形例において、ワード線ＷＬｎの読み出し電圧は、メモリセルＭＣに第２ページのデータが書き込まれ、さらに隣接するメモリセルに第２ページのデータが書き込まれていることを前提として読み出し電圧が図９に示す“ＢＲＲ”に設定されている。これに対して、第２の変形例は、隣接するメモリセルに第２ページのデータが書き込まれていないことを前提とし、読み出し電圧が図９に示す“ＢＲ”に設定されている。

すなわち、先ず、ワード線ＷＬｎに読み出し電圧“ＢＲ”が印加され、ワード線ＷＬｎに接続されたメモリセルＭＣ、第１のフラグセルＦＣ１（ＦＣ１Ｂ）、第２のフラグセルＦＣ２Ｂのデータがデータ記憶回路１０に読み出される（Ｓ２１）。

この後、第２のフラグセルＦＣ２Ｂの閾値電圧が“ＢＲ”以上かどうかが判別される（Ｓ２２）。この結果、第２のフラグセルＦＣ２Ｂの閾値電圧が“ＢＲ”より低く、隣接するメモリセルの第２ページが書き込まれていないと判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”以上かどうかが判別される（Ｓ２３）。

この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”以上であり、第２ページのデータがメモリセルに書き込まれていると判別された場合、読み出し電圧“ＢＲ”により読み出されたメモリセルＭＣの第１ページのデータが直ちに外部に出力される（Ｓ２４）。

一方、ステップＳ２３の判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”より低く、第２ページのデータがメモリセルに書き込まれていないと判別された場合、ワード線ＷＬｎに読み出し電圧“ＬＭＲ”が印加され、メモリセルＭＣのデータが読み出される（Ｓ２５）。この読み出された第１ページのデータは外部に出力される（Ｓ２４）。

また、ステップＳ２２において、第２のフラグセルＦＣ２Ｂの閾値電圧が“ＢＲ”以上であり、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”以上かどうかが判別される（Ｓ２６）。

この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”より小さい場合、すなわち、隣接するメモリセルが書き込まれているが、メモリセルＭＣに第２ページが書き込まれていないと判別された場合、ワード線ＷＬｎに読み出し電圧“ＬＭＲ”が印加され、メモリセルＭＣからデータが読み出される（Ｓ２５）。この読み出された第１ページのデータは、外部に出力される（Ｓ２４）。

また、ステップＳ２６の判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”以上である場合、すなわち、メモリセルに第２ページのデータが書き込まれ、さらに、隣接するメモリセルが書き込まれている場合、ワード線ＷＬｎに読み出し電圧“ＢＲＲ”が印加され、メモリセルＭＣからデータが読み出される（Ｓ２７）。この読み出された第１ページのデータは、外部に出力される（Ｓ２４）。

上記第２の変形例によっても第１の実施形態と同様に、第１ページのデータを正確に読み出すことができる。しかも、第２フラグセルＦＣ２Ｂは読み出し電圧“ＢＲ”で読み出している。第２フラグセルＦＣ２Ｂは隣接するメモリセルの容量結合によって閾値が上昇しているため第２フラグセルＦＣ２Ｂの閾値電圧は、読み出し電圧”ＢＲＲ”より十分に高くなっていない可能性がある。そのため、読み出し電圧“ＢＲＲ”で読み出す場合に比べて、読み出しマージンを大きくすることができる。したがって、第２のフラグセルＦＣ２Ｂの閾値電圧を正確に読み出すことが可能であり、メモリセルＭＣの読み出し電圧を確実に設定することが可能である。

（第１ページの読み出し動作）（第３の変形例）
図１８は、第１ページの読み出し動作の第３の変形例を示すものであり、図１７と同一部分には同一符号を付している。

図１７のステップＳ２２において、第２のフラグセルＦＣ２Ｂのデータが読み出し電圧“ＢＲ”以上であり、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧を判別した。

図１８に示す第３の変形例では、第１のフラグセルＦＣ１（ＦＣ１Ｂ）にデータが書き込まれているかどうかの判別を省略している。例えば、図１１、１２のメモリセルＭＣの書き込み順序を考える。ＷＬｎ＋１のメモリセルＭＣに第２ページが書き込まれているのであれば、ＷＬｎのメモリセルＭＣの第２ページの書き込みは終了している。すなわち、ステップＳ２２において、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧を判別せず、ワード線ＷＬｎに読み出し電圧“ＢＲＲ”が印加され、メモリセルＭＣから第１ページのデータが読み出される（Ｓ２７）。この読み出された第１ページのデータは外部に出力される（Ｓ２４）。上記第３の変形例によっても第２の変形例と同様の効果を得ることができる。しかも、第３の変形例によれば、第２のフラグセルＦＣ２Ｂのデータが読み出し電圧“ＢＲ”以上であり、隣接するメモリセルの第２ページにデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧を判別せず、読み出し電圧“ＢＲＲ”により、メモリセルＭＣから第１ページのデータを読み出している。したがって、第２の変形例に比べて回路を簡略化することが可能である。

（第２ページの読み出し動作）
図１９は、第１の実施形態に係る第２ページの読み出し動作を示している。

第２ページは、図９（ｃ）に示すように、ベリファイ電圧“ＢＶ”により書き込まれたデータの他に、ベリファイ電圧“ＡＶ”、“ＣＶ”により書き込まれたデータが存在する。さらに、隣接するメモリセルに第２ページのデータが書き込まれている場合、図９（ｄ）に示すように、閾値電圧が上昇方向にシフトしている。

このため、第２ページの読み出し動作は、例えば第２のフラグセルＦＣ２Ａを用いて、隣接するメモリセルに第２ページのデータが書き込まれているかどうかが判別される。すなわち、先ず、ワード線ＷＬｎに読み出し電圧“ＡＲＲ”が印加され、ワード線ＷＬｎに接続されたメモリセルＭＣ、第１のフラグセルＦＣ１（ＦＣ１Ａ）、第２のフラグセルＦＣ２Ａのデータがデータ記憶回路１０に読み出される（Ｓ３１）。

この後、第２のフラグセルＦＣ２Ａのデータにより、隣接するメモリセルに第２ページのデータが書き込まれているかどうかが判別される。この判別動作は、第２のフラグセルＦＣ２Ｂを用いた判別動作と同様である。

この判別の結果、第２のフラグセルＦＣ２Ａの閾値電圧が読み出し電圧“ＡＲＲ”より低く、隣接するメモリセルに第２ページのデータが書き込まれていないと判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲＲ”以上かどうかが判別される（Ｓ３３）。

この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲＲ”以上である場合、すなわち、メモリセルＭＣに第２ページのデータが書き込まれ、隣接するメモリセルに第２ページのデータが書き込まれていない場合、第２ページ書き込み後のメモリセルＭＣの閾値電圧は、上昇方向にシフトしていない。このため、ワード線ＷＬｎに読み出し電圧“ＡＲ”が印加されてメモリセルＭＣの第２のデータが読み出され（Ｓ３４）、さらに、ワード線ＷＬｎに読み出し電圧“ＣＲ”が印加されてメモリセルＭＣの第２のデータが読み出される（Ｓ３５）。このようにして読み出された第２ページのデータは、外部に出力される（Ｓ３６）。

また、ステップＳ３３の判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲＲ”未満である場合、メモリセルＭＣには第２ページのデータが書き込まれていないため、出力データが“１”に設定され（Ｓ３７）、外部に出力される（Ｓ３６）。

さらに、ステップＳ３２の判別の結果、第２のフラグセルＦＣ２Ａの閾値電圧が読み出し電圧“ＡＲＲ”以上であり、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲＲ”以上かどうかが判別される（Ｓ３８）。

この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲＲ”より低く、第２ページのデータがメモリセルＭＣに書き込まれていないと判別された場合、出力データが“１”に設定され（Ｓ３７）、外部に出力される（Ｓ３６）。

尚、第２ページの読み出し動作において、ステップＳ３４でワード線ＷＬｎの読み出し電圧を“ＡＲ“として読み直したが、ステップＳ３４を省略し、ステップＳ３１でワード線ＷＬｎの読み出し電圧を”ＡＲＲ“で読んだ結果を代わりに使ってもよい。この場合、隣接するメモリセルの第２ページにデータが書き込まれていた場合の読み出し電圧は次のようにできる。データ”２“の読み出し電圧は読み出し電圧”ＡＲＲ“を使用し、データ”４“の読み出し電圧はワード線ＷＬｎ＋１に接続される第１のフラグセルＦＣ１（ＦＣ１Ａ）に応じて、読み出し電圧”ＣＲ“又は”ＣＲＲ“を使用することができる。

また、ステップＳ３８の判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲＲ”以上であり、第２ページのデータがメモリセルＭＣに書き込まれていると判別された場合、第２ページのデータは、上昇方向にシフトされているため、ワード線ＷＬｎに読み出し電圧“ＣＲＲ”が印加され、メモリセルＭＣから第２ページのデータが読み出される（Ｓ３９）。この読み出された第２ページのデータは、外部に出力される（Ｓ３６）。

上記第２ページの読み出し動作によれば、ワード線ＷＬｎに隣接するメモリセルが書き込まれたかどうかを判別するための第２のフラグセルＦＣ２Ａを設けるとともに、第２のフラグセルＦＣ２Ａよりドレイン側に位置する各ワード線ＷＬｎ＋１に、第２のフラグセルＦＣ２Ａと隣接して昇圧セルＰＣを設け、ワード線ＷＬｎ＋１に接続されたメモリセルＭＣに第２ページのデータを書き込むとき、昇圧セルＰＣにもデータを書き込み、この昇圧セルＰＣと第２のフラグセルＦＣ２Ａの浮遊ゲートの容量結合により、第２のフラグセルＦＣ２Ａの閾値電圧を上昇方向にシフトさせている。このため、データの読み出し時、第２のフラグセルＦＣ２Ａの閾値電圧を判別することにより、隣接するメモリセルに第２ページのデータが書き込まれたかどうかを判別することができ、この判別結果に基づき、メモリセルＭＣの読み出し電圧を設定できる。したがって、隣接するメモリセルとの容量結合の影響を抑制してメモリセルＭＣの第２ページの読み出し電圧を最適値に設定することができ、メモリセルＭＣの第２ページのデータを正確に読み出すことが可能である。

しかも、第２のフラグセルＦＣ２Ａのデータは、選択メモリセルＭＣのデータと同時に読み出され、この読み出し結果に応じてメモリセルＭＣの読み出し電圧が決定される。すなわち、読み出し電圧を最適地に設定するために選択メモリセルＭＣのドレイン側に隣接するメモリセルＭＣのデータを読み出す必要がない。その結果、本実施の形態では、高速な読み出しが可能である。

（第２ページの読み出し動作）（第１の変形例）
図２０は、第２ページの読み出し動作の第１の変形例を示すものであり、図１９と同一部分には同一符号を付している。

図１９のステップＳ３２において、第２のフラグセルＦＣ２Ａのデータが読み出し電圧“ＡＲＲ”以上であり、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧を判別した。しかし、第２のフラグセルＦＣ２Ａは、上述したように、選択メモリセルＭＣのドレイン側に隣接するメモリセルＭＣの第２ページの書き込みによって閾値電圧が上昇している。このため、ステップＳ３２において、ドレイン側に隣接するメモリセルＭＣにデータが書き込まれていると判別された場合、選択メモリセルＭＣに第２ページのデータが書き込まれているかどうかを判別する必要がない。例えば、図１１、１２のメモリセルＭＣの書き込み順序を考える。ＷＬｎ＋１のメモリセルＭＣに第２ページが書き込まれているのであれば、ＷＬｎのメモリセルＭＣの第２ページの書き込みは終了している。

そこで、図２０に示す第１の変形例では、第１のフラグセルＦＣ１（ＦＣ１Ａ）にデータが書き込まれているかどうかの判別を省略している。すなわち、ステップＳ３２において、第２のフラグセルＦＣ２Ａのデータが読み出し電圧“ＡＲＲ”以上であると判別された場合、ワード線ＷＬｎに読み出し電圧“ＣＲＲ”が印加され、メモリセルＭＣから第２ページのデータが読み出される（Ｓ３９）。この読み出された第２ページのデータは、外部に出力される（Ｓ３６）。

尚、第２ページの読み出し動作において、ステップＳ３４でワード線ＷＬｎの読み出し電圧を“ＡＲＲ“として読み直したが、ステップＳ３４を省略し、ステップＳ３１でワード線ＷＬｎの読み出し電圧を”ＡＲ“で読んだ結果を代わりに使ってもよい。この場合、隣接するメモリセルの第２ページにデータが書き込まれていた場合の読み出し電圧は次のようにできる。データ”２“の読み出し電圧は読み出し電圧”ＡＲＲ“を使用し、データ”４“の読み出し電圧はワード線ＷＬｎ＋１に接続される第１のフラグセルＦＣ１（ＦＣ１Ａ）に応じて、読み出し電圧”ＣＲ“又は”ＣＲＲ“を使用することができる。

上記第１の変形例によっても第２ページ読み出し動作と同様の効果を得ることができる。しかも、第１の変形例によれば、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧の判別動作を省略し、読み出し電圧“ＣＲＲ”により、メモリセルＭＣから読み出されたデータを直ちに出力している。したがって、図１９に比べて回路を簡略化することが可能である。

（第２ページの読み出し動作）（第２の変形例）
図２１は、第２ページの読み出し動作の第２の変形例を示している。

図１９、図２０に示す第２ページの読み出し動作は、隣接するメモリセルに第２ページのデータが書き込まれていることを前提とし、ワード線ＷＬｎに読み出し電圧“ＡＲＲ”を印加してメモリセルＭＣ、第１のフラグセルＦＣ１（ＦＣ１Ａ）、及び第２のフラグセルＦＣ２Ａからデータを読み出した。

これに対して、第２の変形例は、隣接するメモリセルに第２ページのデータが書き込まれていないことを前提としている。このため、先ず、ワード線ＷＬｎに読み出し電圧“ＡＲ”を印加してメモリセルＭＣ、第１のフラグセルＦＣ１（ＦＣ１Ａ）、及び第２のフラグセルＦＣ２Ａからデータが読み出される（Ｓ４１）。

この後、第２のフラグセルＦＣ２Ａから読み出された閾値電圧が読み出し電圧“ＡＲ”以上かどうかが判別される（Ｓ４２）。この結果、第２のフラグセルＦＣ２Ａから読み出された閾値電圧が読み出し電圧“ＡＲ”未満であり、隣接するメモリセルに第２ページのデータが書き込まれていないと判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）から読み出された閾値電圧が読み出し電圧“ＡＲ”以上かどうかが判別される（Ｓ４３）。

この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ａ）から読み出された閾値電圧が読み出し電圧“ＡＲ”以上であり、メモリセルＭＣに第２ページのデータが書き込まれていると判別された場合、ワード線ＷＬｎに読み出し電圧“ＣＲ”が印加される。その後、ステップ４１において読み出し電圧“ＡＲ”で読み出された選択メモリセルＭＣの第２ページのデータ及びステップＳ４４において読み出し電圧“ＣＲ”で読み出された選択メモリセルＭＣの第２ページのデータは外部に出力される（Ｓ４５）。

また、ステップＳ４３において、第１のフラグセルＦＣ１（ＦＣ１Ａ）から読み出された閾値電圧が読み出し電圧“ＡＲ”未満であり、メモリセルＭＣに第２ページのデータが書き込まれていないと判別された場合、出力データが“１”に設定され（Ｓ４６）、外部に出力される（Ｓ４５）。

一方、ステップＳ４２において、第２のフラグセルＦＣ２Ａから読み出された閾値電圧が読み出し電圧“ＡＲ”以上であり、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）から読み出された閾値電圧が読み出し電圧“ＡＲ”以上かどうかが判別される（Ｓ４７）。

この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ａ）から読み出された閾値電圧が読み出し電圧“ＡＲ”未満であり、メモリセルＭＣに第２ページのデータが書き込まれていないと判別された場合、出力データが“１”に設定され（Ｓ４６）、外部に出力される（Ｓ４５）。

また、ステップＳ４７の判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ａ）から読み出された閾値電圧が読み出し電圧“ＡＲ”以上であり、メモリセルＭＣに第２ページのデータが書き込まれていると判別された場合、ドレイン側に隣接するメモリセルＭＣの第２ページにもデータが書き込まれているため、メモリセルＭＣの閾値電圧は、図９（ｄ）に示すように、上昇方向のシフトしている。このため、ワード線ＷＬｎに読み出し電圧“ＡＲＲ”が印加されて、メモリセルＭＣからデータが読み出され（Ｓ４８）、次いで、ワード線ＷＬｎに読み出し電圧“ＡＲＲ”が印加されて、メモリセルＭＣからデータが読み出され（Ｓ４９）。これら読み出された第２ページのデータは、外部に出力される（Ｓ４５）。

尚、第２ページの読み出し動作において、ステップＳ４８でワード線ＷＬｎの読み出し電圧を“ＡＲＲ“として読み直したが、ステップＳ４８を省略し、ステップＳ４１でワード線ＷＬｎの読み出し電圧を”ＡＲ“で読んだ結果を代わりに使ってもよい。この場合、隣接するメモリセルの第２ページにデータが書き込まれていた場合の読み出し電圧は次のようにできる。データ”２“の読み出し電圧は読み出し電圧”ＡＲ“を使用し、データ”４“の読み出し電圧はワード線ＷＬｎ＋１に接続される第１のフラグセルＦＣ１（ＦＣ１Ａ）に応じて、読み出し電圧”ＣＲ“又は”ＣＲＲ“を使用することができる。

上記第２の変形例によれば、第２のフラグセルＦＣ２Ａの閾値電圧を読み出し電圧“ＡＲ”によって判別し、隣接するメモリセルに第２ページのデータが書かれていない場合で、メモリセルＭＣに第２ページのデータが書かれている場合は、読み出し電圧“ＣＲ”によりメモリセルＭＣのデータを読み出し、隣接するメモリセルに第２ページのデータが書かれており、メモリセルＭＣに第２ページのデータが書かれている場合は、読み出し電圧“ＡＲＲ”“ＣＲＲ”によりメモリセルＭＣのデータを読み出している。このため、上記、第１ページの読み出し動作の第２の変形例と同様の理由により確実にメモリセルＭＣのデータを読み出すことが可能である。

（第２ページの読み出し動作）（第３の変形例）
図２２は、第２ページの読み出し動作の第３の変形例を示すものであり、図２１と同一部分には同一符合を付している。

図２１に示す第２の変形例において、第２のフラグセルＦＣ２Ａから読み出された閾値電圧が読み出し電圧“ＡＲ”以上であり、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）から読み出された閾値電圧が読み出し電圧“ＡＲ”以上かどうかが判別されている（Ｓ４２、Ｓ４７）。

しかし、第２のフラグセルＦＣ２Ａは、ドレイン側に隣接するメモリセルＭＣに第２ページのデータを書き込むとき、昇圧セルＰＣとの容量結合により、閾値電圧が上昇方向にシフトされている。隣接するメモリセルに第２ページのデータを書き込むとき、第２のフラグセルＦＣ２Ａと同時選択されるメモリセルＭＣは、既に、第２ページのデータが書き込まれているため、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧を判断する必要がない。例えば、図１１、１２のメモリセルＭＣの書き込み順序を考える。ＷＬｎ＋１のメモリセルＭＣに第２ページが書き込まれているのであれば、ＷＬｎのメモリセルＭＣの第２ページの書き込みは終了している。

このため、図２２に示す第３の変形例では、隣接するメモリセルに第２ページのデータが書き込まれている場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧の判断を省略し、ステップＳ４２に次いで、読み出し電圧“ＡＲＲ”、“ＣＲＲ”により、メモリセルＭＣからデータを読み出して出力している（Ｓ４８、Ｓ４９、Ｓ４５）。

上記第３の変形例によれば、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧の判断を省略し、読み出し電圧“ＡＲＲ”、“ＣＲＲ”により、メモリセルＭＣからデータを読み出して出力している。このため、第２ページのデータの読み出し速度を、第２の変形例に比べて高速化することが可能である。

第１の実施例では、第２のフラグセルＦＣ２ＡとＦＣ２Ｂの２種類用意し、昇圧セルＰＣによりこれらの第２のフラグセルＦＣ２Ａ、ＦＣ２Ｂの閾値電圧を上昇させた。しかし、複数種類の第２のフラグセルが必要ない場合は、複数種類の第２のフラグセルのうちいずれかを省略し、１種類の第２のフラグセルのみを配置してもよい。例えば、フローティングゲート間による閾値電圧の変動が大きい場合は、第２のフラグセルＦＣ２Ａは省略し、第２のフラグセルＦＣ２Ｂのみを配置する。そして、昇圧セルＰＣにより、第２のフラグセルＦＣ２Ｂの閾値電圧を図１４（ａ）から図１４（ｄ）に上昇させることも可能である。その結果、第２のフラグセルの占有面積を小さくすることができる。

（第２の実施形態）
（第１ページの読み出し動作）
図２３、図２７は、第２の実施形態を示すものであり、第１ページの読み出し動作を示している。第１の実施形態は、第２のフラグセルＦＣ２Ａ、ＦＣ２Ｂを用いて隣接するメモリセルに第２ページのデータが書き込まれたかどうかを判別した。

これに対して、第２の実施形態は、第２のフラグセルＦＣ２Ａ、ＦＣ２Ｂを用いず、読み出し対象のワード線ＷＬｎに接続されたメモリセルのドレイン方向に隣接するワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１の閾値電圧を判別することにより、隣接するメモリセルに第２ページのデータが書き込まれたかどうかを判別する。

すなわち、先ず、読み出し対象のワード線ＷＬｎに対してドレイン方向に隣接するワード線ＷＬｎ＋１に読み出し電圧、例えば“ＡＲ”を印加して、ワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１のデータが読み出される（Ｓ５１、図２７）。

この後、ワード線ＷＬｎ＋１の第１のフラグセルＦＣ１（第１のフラグセルＦＣ１Ａでも第１のフラグセルＦＣ１Ｂでもどちらでも良いが、第１のフラグセルＦＣ１Ｂのセルを読み出したほうがマージンを広くとれる）の閾値電圧が読み出し電圧“ＡＲ”以上であるかどうかが判別される（Ｓ５２）。

尚、ワード線ＷＬｎ＋１の読み出し動作は、第１のフラグセルＦＣ１のみ読み出せば良い。すなわち、読み出し対象のメモリセルＭＣはデータを読み出す必要がない。そこで、読み出し対象のメモリセルＭＣの読み出し動作に関係のある回路を動作させない（例えば、読み出し対象のメモリセルＭＣに接続されるデータ記憶回路１０を動作させないなど）ことにより消費電力を抑えることが可能である。

この結果、ワード線ＷＬｎ＋１に接続される第１のフラグセルＦＣ１の閾値電圧が読み出し電圧“ＡＲ”未満であり、隣接するメモリセルに第２ページのデータが書き込まれていないと判別された場合、読み出し対象としてのワード線ＷＬｎに読み出し電圧“ＢＲ”が印加され、メモリセルＭＣ、及び第１のフラグセルＦＣ１（ＦＣ１Ｂ）のデータが読み出される（Ｓ５３、図２７）。

この後、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”以上かどうかが判別される（Ｓ５４）。この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”以上である場合、第２ページのデータが書き込まれているため、読み出し電圧“ＢＲ”で読み出されたメモリセルＭＣのデータが外部に出力される（Ｓ５５）。

また、ステップＳ５４の判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲ”未満である場合、第２ページのデータが書き込まれておらず、隣接するメモリセルの第２ページのデータも書き込まれていない。このため、ワード線ＷＬｎに図９に示す読み出し電圧“ＬＭ”が印加され、メモリセルＭＣから第１ページのデータが読み出される（Ｓ５６）。この読み出されたデータは外部に出力される（Ｓ５５）。

一方、ステップＳ５２において、ワード線ＷＬｎ＋１の第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＡＲ”以上であり、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、読み出し対象としてのワード線ＷＬｎに読み出し電圧“ＢＲ”より高い“ＢＲＲ”が印加され、第１のフラグセルＦＣ１（ＦＣ１Ｂ）、及びメモリセルＭＣのデータが読み出される（Ｓ５７）。

この後、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲＲ”以上であるかどうかが判別される（Ｓ５８）。この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ｂ）の閾値電圧が読み出し電圧“ＢＲＲ”以上である場合、選択メモリセルＭＣは、第２ページのデータが書き込まれ、且つ隣接するメモリセルに第２ページのデータが書き込まれているため、読み出し電圧“ＢＲＲ”によりメモリセルＭＣから読み出された第１ページのデータが外部に出力される（Ｓ５５）。

また、ステップ（Ｓ５８）において、第１のフラグセルＦＣ１の閾値電圧が読み出し電圧“ＢＲＲ”未満であり、隣接するメモリセルの第２ページが書き込まれ、メモリセルＭＣの第２ページが書き込まれていないと判別された場合、ワード線ＷＬｎに読み出し電圧“ＬＭＲ”、又は“ＬＭＲ”より若干低い“ＬＭ”により、メモリセルＭＣから第１ページのデータが読み出される（Ｓ５９）。この読み出された第１ページのデータは外部に出力される（Ｓ５５）。

上記第２の実施形態に係る第１ページの読み出し動作によれば、読み出し対象のワード線ＷＬｎに対してドレイン方向に隣接するワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１の閾値電圧を判別し、読み出し対象のメモリセルＭＣに隣接するセルに第２ページのデータが書き込まれている場合と、書き込まれていない場合とで、読み出し対象のワード線ＷＬｎの読み出し電圧を変えている。このため、読み出し対象のワード線ＷＬｎに接続された第１のフラグセルＦＣ１のデータを正確に読み出すことが可能であるため、メモリセルＭＣの読み出し電圧を適正に設定することが可能である。したがって、メモリセルＭＣから確実に第１ページのデータを読み出すことが可能である。また、第２のフラグセルＦＣ２Ａ、ＦＣ２Ｂを設ける必要が無いので、メモリセルアレイの面積を小さくすることができる。

なお、図２７に示すように、ワード線ＷＬｎ＋１の第１のフラグセルＦＣ１及びワード線ＷＬｎの選択メモリセルＭＣを読み出している時、Ｒｅｄｙ／Ｂｕｓｙ信号は“Ｌ”となっている。また、第１ページのデータは外部に出力される（Ｓ５５）の時にはＲｅｄｙ／Ｂｕｓｙ信号は“Ｈ”となる。

（第１ページの読み出し動作）（変形例）
図２４は、第２の実施形態に係る第１ページの読み出し動作の変形例を示しており、図２３と同一部分には同一符合を付している。

図２３に示す第１の読み出し動作は、読み出し対象ワード線ＷＬｎとドレイン側に隣接するワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１のデータに基づき、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、読み出し対象としてのワード線ＷＬｎに読み出し電圧“ＢＲＲ”を印加して、第１のフラグセルＦＣ１のデータを読み出し、メモリセルＭＣに第２ページのデータが書き込まれているかどうかを判別した（Ｓ５７、Ｓ５８）。

しかし、ドレイン側に隣接したメモリセルＭＣに第２ページのデータが書き込まれる場合、読み出し対象としてのワード線ＷＬｎに接続されたメモリセルＭＣには、第２ページのデータが書き込まれている場合がある。例えば、図１１、１２のメモリセルＭＣの書き込み順序を考える。ＷＬｎ＋１のメモリセルＭＣに第２ページが書き込まれているのであれば、ＷＬｎのメモリセルＭＣの第２ページの書き込みは終了している。このため、ワード線ＷＬｎに接続された第１のフラグセルＦＣ１のデータを判別する必要はない。

そこで、第５の変形例は、図２４に示すように、ワード線ＷＬｎに接続された第１のフラグセルＦＣ１の閾値電圧が読み出し電圧“ＢＲＲ”以上であるかどうかの判別を省略している。

すなわち、ステップＳ５２において、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、ステップＳ５７において、ワード線ＷＬｎに読み出し電圧“ＢＲＲ”が印加されてメモリセルＭＣから第１ページのデータが読み出される（Ｓ５７）。この読み出された第１ページのデータは外部に出力される（Ｓ５５）。

上記変形例によれば、読み出し対象のワード線ＷＬｎと隣接するワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１の閾値電圧を判別することにより、隣接するメモリセルに第２のデータが書き込まれていると判別された場合、読み出し対象ワード線ＷＬｎに接続された第１のフラグセルＦＣ１の閾値電圧の判別を省略している。このため、第１ページの読み出し動作をさらに高速化することが可能である。

（第２ページの読み出し動作）
図２５、図２８は、第２の実施形態に係る第２ページの読み出し動作を示している。

第２ページの読み出し動作も第１ページの読み出し動作と同様に、読み出し対象ワード線ＷＬｎに対してドレイン側に隣接するワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１の閾値電圧を判別することにより、隣接するメモリセルに第２ページのデータが書き込まれているかどうかを判別している。

すなわち、先ず、読み出し対象ワード線ＷＬｎに対してドレイン側に隣接するワード線ＷＬｎ＋１に読み出し電圧、例えば“ＡＲ”が印加され、ワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１（第１のフラグセルＦＣ１Ａでも第１のフラグセルＦＣ１Ｂでもどちらでも良いが、第１のフラグセルＦＣ１Ｂのセルを読み出したほうがマージンが広くとれる）のデータが読み出される（Ｓ６１、図２８）。尚、ワード線ＷＬｎ＋１の読み出し動作は、第１のフラグセルＦＣ１のみ読み出せば良い。すなわち、読み出し対象のメモリセルＭＣはデータを読み出す必要がない。そこで、読み出し対象のメモリセルＭＣの読み出し動作に関係のある回路を動作させない（例えば、読み出し対象のメモリセルＭＣに接続されるデータ記憶回路１０を動作させないなど）ことにより消費電力を抑えることが可能である。

この後、ワード線ＷＬｎ＋１に接続される第１のフラグセルＦＣ１の閾値電圧が読み出し電圧“ＡＲ”以上かどうかが判別される（Ｓ６２）。

この結果、第１のフラグセルＦＣ１の閾値電圧が読み出し電圧“ＡＲ”未満であり、ドレイン側に隣接するメモリセルＭＣの第２ページにデータが書き込まれていないと判別された場合、読み出し対象ワード線ＷＬｎに読み出し電圧“ＡＲ”が印加され、ワード線ＷＬｎに接続されたメモリセルＭＣ、及び第１のフラグセルＦＣ１（ＦＣ１Ａ）のデータが読み出される（Ｓ６３、図２８）。

この後、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲ”以上であるかどうかが判別される（Ｓ６４）。

この判別の結果、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲ”以上である場合、すなわち、メモリセルＭＣに第２ページのデータが書き込まれ、隣接するメモリセルに第２ページのデータが書き込まれていない場合、ワード線ＷＬｎに読み出し電圧“ＣＲ”が印加され、メモリセルＭＣから第２ページのデータが読み出される（Ｓ６５、図２８）。

この読み出し電圧“ＣＲ”で読み出されたデータ、及びステップＳ６３において、読み出し電圧“ＡＲ”で読み出された選択メモリセルＭＣの第２ページのデータは、外部に出力される（Ｓ６６）。

また、ステップＳ６４において、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲ”未満であり、メモリセルＭＣに第２ページのデータが書き込まれていないと判別された場合、出力データが“１”に設定され（Ｓ６７）、外部に出力される（Ｓ６６）。

一方、ステップＳ６２において、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲ”以上であると判別された場合、すなわち、隣接するメモリセルに第２ページのデータが書き込まれていると判別された場合、読み出し対象ワード線ＷＬｎに読み出し電圧“ＡＲＲ”が印加され、ワード線ＷＬｎに接続された第１のフラグセルＦＣ１（ＦＣ１Ａ）からデータが読み出される（Ｓ６８、図２８）。

この後、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲＲ”以上かどうかが判別される（Ｓ６９）。

この判別の結果、第１のフラグセルＦＣ１の閾値電圧が読み出し電圧“ＡＲＲ”未満であり、メモリセルＭＣに第２ページのデータが書き込まれていないと判別された場合、出力データが“１”に設定され（Ｓ６７）、外部に出力される（Ｓ６６）。

また、ステップＳ６９の判別において、第１のフラグセルＦＣ１（ＦＣ１Ａ）の閾値電圧が読み出し電圧“ＡＲＲ”以上であると判別された場合、ワード線ＷＬｎに読み出し電圧“ＣＲＲ”が印加され、ワード線ＷＬｎに接続されたメモリセルＭＣから第２ページのデータが読み出され（Ｓ７０）、外部に出力される（Ｓ６６）。

上記第２の実施形態に係る第２ページの読み出し動作によれば、読み出し対象のワード線ＷＬｎと隣接するワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１の閾値電圧を判別することにより、ドレイン側に隣接するメモリセルＭＣに第２のデータが書き込まれていると判別し、この判別結果に基づき、読み出し対象ワード線ＷＬｎに印加される読み出し電圧を変えて、読み出し対象ワード線ＷＬｎに接続された選択メモリセルＭＣの読み出し電圧を変化させている。

したがって、メモリセルＭＣの第２ページのデータを正確に読み出すことが可能である。また、第２のフラグセルＦＣ２Ａ、ＦＣ２Ｂを設ける必要が無いので、メモリセルアレイの面積を小さくすることができる。

なお、図２８に示すように、ワード線ＷＬｎ＋１の第１のフラグセルＦＣ１及びワード線ＷＬｎの選択メモリセルＭＣを読み出している時、Ｒｅｄｙ／Ｂｕｓｙ信号は“Ｌ”となっている。また、第１ページのデータは外部に出力される（Ｓ５５）の時にはＲｅｄｙ／Ｂｕｓｙ信号は“Ｈ”となる。

（第２ページの読み出し動作）（変形例）
図２６は、第２の実施形態に係る第２ページの読み出し動作の変形例を示しており、図２５と同一部分には、同一符号を付している。

図２５のステップＳ６２において、ワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１の閾値電圧が読み出し電圧“ＡＲ”以上であると判別された場合、読み出し対象ワード線ＷＬｎに読み出し電圧“ＣＲＲ”が印加され、ワード線ＷＬｎに接続された第１のフラグセルＦＣ１の閾値電圧が判別され、この判別結果に基づき、再度、ワード線ＷＬｎに読み出し電圧“ＣＲＲ”を印加してメモリセルＭＣから第２ページのデータを読み出している。

ここで、読み出し対象ワード線ＷＬｎに対してドレイン方向に隣接するワード線ＷＬｎ＋１に接続されたメモリセルに第２ページのデータが書き込まれている場合、読み出し対象ワード線ＷＬｎに接続されたメモリセルＭＣにも第２ページのデータが書き込まれている場合がある。例えば、図１１、１２のメモリセルＭＣの書き込み順序を考える。ＷＬｎ＋１のメモリセルＭＣに第２ページが書き込まれているのであれば、ＷＬｎのメモリセルＭＣの第２ページの書き込みは終了している。このため、読み出し対象ワード線ＷＬｎに接続された第１のフラグセルＦＣ１の閾値電圧を判別する必要がない。

そこで、図２６に示す変形例では、ステップＳ６２において、読み出し対象ワード線ＷＬｎに対してドレイン方向に隣接するワード線ＷＬｎ＋１に接続されたメモリセルに第２ページのデータが書き込まれていると判別された場合、読み出し対象ワード線ＷＬｎに読み出し電圧“ＡＲＲ”と“ＣＲＲ”を印加してメモリセルＭＣから第２ページのデータを読み出し（Ｓ６８）（Ｓ６９）、この読み出された第２ページのデータを外部に出力している（Ｓ６６）。

上記第２ページの読み出しの変形例によれば、読み出し対象のワード線ＷＬｎに対してドレイン方向に隣接するワード線ＷＬｎ＋１に接続された第１のフラグセルＦＣ１の閾値電圧を判別することにより、隣接するメモリセルに第２のデータが書き込まれていると判別された場合、読み出し対象ワード線ＷＬｎに接続された第１のフラグセルＦＣ１の閾値電圧の判別を省略している。このため、図２５に示す読み出し動作に比べて第２ページの読み出し動作を高速化することが可能である。また、第２の実施例においても、２種類の第１フラグセル（第１のフラグセルＦＣ１Ａ、ＦＣ１Ｂ）を設けず、第１のフラグセルは、例えば、図２９に示す第１のフラグセルＦＣ１Ｂのみとしてもよい。

本発明の実施形態では、隣接ワード線の書き込み状態により、読み出し電圧を変更するなど、読み出し条件を変更し読み出しマージンを上げて読み出し動作を行っていた。ここで、読み出し条件を変更せず読み出し動作を行い、この読み出されたデータがＥＣＣなどでエラー訂正できない時（読み出しエラーとなった時）、本発明の実施形態のように隣接ワード線の書き込み状態により、読み出し条件を変更し再度読み出し動作を行っても良い。その結果、読み出しマージンが十分ある場合に、ワード線ＷＬｎ＋１に接続されるメモリセルの読み出し動作を省略することができる。また、再度の読み出し動作は、更に選択ワード線の電位を若干変えて読み出すことも可能である。

尚、上記第１、第２の実施形態は、読み出し対象のワード線の読み出し電圧を変更したが、読み出し時に隣接ワード線の読み出し電圧を変えても良い。また、フラグセルの数は、図１１、図１２では３個のメモリセル、図２９、図３０では５個のメモリセルで多数決をとっていたが、信頼性を向上させるため、メモリセルの個数を増やしてもよい。また、複数のフラグセルに記憶された所定のデータの数が規定数以上の場合にフラグセルにデータが書き込まれるとしても良い。

また、上記第１、第２の実施形態は、メモリセルに４値のデータを記憶する場合について説明したが、メモリセルに例えば８値などｎ値（ｎは２以上の自然数）を記憶するメモリに適用することが可能である。

本発明の実施形態では４値のデータを例に挙げて説明したが、ｋ値（ｋは２以上の自然数）のデータを記憶する場合にも対応することができる。また、４値のデータ以上を記憶する場合、第２のフラグセルＦＣ２Ａ、ＦＣ２Ｂに加え、さらに第２のフラグセルを追加することにより対応することができる。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１…メモリセルアレイ、７…制御信号及び制御電圧発生回路、１０…データ記憶回路、ＭＣ…メモリセル、ＦＣ１…第１のフラグセル、ＦＣ２Ａ、ＦＣ２Ｂ…第２のフラグセル、ＰＣ…昇圧セル、ＷＬｎ、ＷＬｎ＋１…ワード線。

Claims

第１メモリセル、第２メモリセル、第３メモリセル、第４メモリセルを有し、前記第１メモリセルと前記第２メモリセルは隣接し、前記第３メモリセルと前記第４メモリセルは隣接し、前記第１メモリセルと前記第３メモリセルは同時に選択され、前記第２メモリセルと前記第４メモリセルが同時に選択され、前記第１メモリセル及び前記第２メモリセルは値（ｋは２以上の自然数）のデータを記憶するメモリセルアレイと、
前記メモリセルアレイの前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、前記第４メモリセルにデータを書き込み、前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、前記第４メモリセルからデータを読み出す制御部と、を具備し、
前記制御部は、
前記第１メモリセルにｎ値（ｎは２以上でｋ以下の自然数）のデータを書き込んだ後、前記第２メモリセルにｎ値のデータを書き込むと同時に前記第４メモリセルにも書き込み、
前記第１メモリセルからデータを読み出す時、前記第１メモリセル及び前記第１メモリセルと同時に選択される前記第３メモリセルのデータを読み出し、前記第３メモリセルから読み出されたデータに基づき、前記第１メモリセルの読み出し電圧を変えることを特徴とする半導体記憶装置。
前記制御部は、
前記第１メモリセルからデータを読み出す時、前記第１メモリセル及び前記第１メモリセルと同時に選択される前記第３メモリセルのデータを読み出し、前記第３メモリセルから読み出されたデータに基づき、ｊ値（ｊはｋのうちの１つ）のデータを読み出すための読み出し電圧を変えることを特徴とする請求項１記載の半導体記憶装置。
前記メモリセルアレイは、前記第１メモリセル及び第３メモリセルと同時に選択される第５メモリセルを有し、
前記制御部は、
前記第１メモリセルにデータを書き込む時、前記第５メモリセルにもデータを書き込み、
前記第１メモリセルからデータを読み出す時、前記第３メモリセルから読み出されたデータに基づき、前記第２メモリセルにデータが書き込まれていないと判別された場合、前記第５メモリセルのデータに基づき、前記第１メモリセルのデータを読み出すための読み出し電圧を変えることを特徴とする請求項２記載の半導体記憶装置。
前記メモリセルアレイは、前記第１メモリセル及び前記第３メモリセルと同時に選択される第５メモリセルを有し、
前記制御部は、
前記第１メモリセルにデータを書き込む時、前記第５メモリセルにもデータを書き込み、
前記第１メモリセルからデータを読み出す時、前記第３メモリセルから読み出されたデータに基づき、前記第２メモリセルにデータが書き込まれたと判別された場合、前記第５メモリセルのデータに基づき、前記第１メモリセルのデータを読み出すための読み出し電圧を変えることを特徴とする請求項２記載の半導体記憶装置。
前記第３メモリセルはｍ個（ｍは３以上の自然数）のメモリセルにより構成され、前記ｍ個のメモリセルの多数決により決定された値を読み出しデータとすることを特徴とする請求項１記載の半導体記憶装置。
前記第３メモリセル又は、前記第５メモリセルはｍ個（ｍは３以上の自然数）のメモリセルにより構成され、前記ｍ個のメモリセルの多数決により決定された値を読み出しデータとすることを特徴とする請求項３又は４記載の半導体記憶装置。
前記第３メモリセルはｍ個（ｍは３以上の自然数）のメモリセルにより構成され、前記ｍ個のメモリセルのうちｐ個（ｐ＜ｍ個）のメモリセルが、第１データの場合、前記第３メモリセルの読み出しデータは前記第１データとすることを特徴とする請求項１又は３記載の半導体記憶装置。
前記第２、第４メモリセルは、前記第１、第３メモリセルのドレイン側に配置されていることを特徴とする請求項１記載の半導体記憶装置。
前記第３メモリセルはｍ個（ｍは３以上の自然数）のメモリセルにより構成され、前記第４メモリセルは、ｍ＋２個のメモリセルにより構成されていることを特徴とする請求項１記載の半導体記憶装置。
第１メモリセル、第２メモリセル、第３メモリセル、第４メモリセルを有し、前記第１メモリセルと第２メモリセルは隣接し、第３メモリセルと第４メモリセルは隣接し、第１メモリセルと、第３メモリセルは同時に選択され、第２メモリセルと第４メモリセルも同時に選択され前記第１メモリセル及び前記第２メモリセルは値（ｋは２以上の自然数）のデータを記憶するメモリセルアレイと、
前記メモリセルアレイの前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、前記第４メモリセルにデータを書き込み、前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、前記第４メモリセルからデータを読み出す制御部と、を具備し、
前記制御部は、
前記第１メモリセルにｎ値（ｎは２以上でｋ以下の自然数）のデータを書き込んだ後、前記第２メモリセルにｎ値データを書き込むと同時に前記第４メモリセルにもデータを書き込み、
前記第１メモリセルからデータを読み出す時、前記第４メモリセルのデータを読み出し、前記第４メモリセルから読み出されたデータに基づき、前記第１メモリセルのデータを読み出すための読み出し電圧を変えることを特徴とする半導体記憶装置。
前記第３メモリセルはｍ個（ｍは３以上の自然数）のメモリセルにより構成され、前記ｍ個のメモリセルの多数決により決定された値を読み出しデータとすることを特徴とする請求項１０記載の半導体記憶装置。
前記第３メモリセルはｍ個（ｍは３以上の自然数）のメモリセルにより構成され、前記ｍ個のメモリセルのうちｐ個（ｐ＜ｍ個）のメモリセルが、第１データの場合、前記第３メモリセルの読み出しデータは前記第１データとすることを特徴とする請求項１０記載の半導体記憶装置。
前記制御部は、
前記第１メモリセルからデータを読み出す時、前記第４メモリセルのデータを読み出し、前記第４メモリセルから読み出されたデータに基づき、ｊ値（ｊはｋのうちの１つ）のデータを読み出すための読み出し電圧を変えることを特徴とする請求項７記載の半導体記憶装置。