JP2014157650A - 半導体記憶装置 - Google Patents

Abstract

【課題】ソフトビットリードの時間を短縮することが可能な半導体記憶装置を提供する。
【解決手段】センスアンプは、ビット線に接続され、ビット線の電圧を検出する。メモリセルに記憶された（ｋ−１）レベル（ｋ＜＝ｎ）の読み出しにおいて、ワード線に一定の電圧を印加したとき、センスアンプによりビット線の電圧を第１のタイミングで読み出した第１のデータと、第１のタイミングとは異なる第２のタイミングで読み出した第２のデータにより、読み出しデータを決定する。
【選択図】図１４

Description

本発明は、例えばＮＡＮＤフラッシュメモリに係わり、２値及び多値データを記憶することが可能な半導体記憶装置に関する。

ＮＡＮＤフラッシュメモリは、素子の微細化に伴い、閾値電圧分布幅が広く、データリテンション特性も悪化する傾向がある。このため、ＬＤＰＣ(Low Density Parity Check)等の強力な訂正能力を有するＥＣＣ(Error Checking and Correction)を使用したりする。しかし、ＬＤＰＣ等のＥＣＣは、軟値と呼ばれる、通常の読み出しレベルで読み出された値以外にべつの情報が必要である。このため、従来、通常の読み出しレベルとは別のレベルでも読み出し（ソフトビットリード）を行い、この結果をＬＤＰＣ等のＥＣＣで使用する軟値とした。しかし、読み出し時間が延びる問題がった。

米国特許出願公開第2012/268994号明細書 米国特許出願公開第2011/075485号明細書 米国特許出願公開第2008/055990号明細書 米国特許出願公開第2006/279993号明細書

本実施形態は、ソフトビットリードの時間を短縮することが可能な半導体記憶装置を提供する。

本実施形態の半導体記憶装置は、ｎレベル（ｎは２以上の自然数）を記憶するメモリセルと、前記メモリセルに接続されたビット線と、前記メモリセルに接続されたワード線と、前記ビット線に接続され、前記ビット線の電圧を検出するセンスアンプと、を具備し、前記メモリセルに記憶された（ｋ−１）レベル（ｋ＜＝ｎ）の読み出しにおいて、前記ワード線に一定の電圧を印加したとき、前記センスアンプにより前記ビット線の電圧を第１のタイミングで読み出した第１のデータと、前記第１のタイミングとは異なる第２のタイミングで読み出した第２のデータにより、読み出しデータを決定することを特徴とする。

本実施形態に適用される半導体記憶装置を示す図。 図１に示すメモリセルアレイ及びビット線制御回路の一例を示す回路図。 図１に示すメモリセルアレイ及びビット線制御回路の他の例を示す回路図。 図４（ａ）（ｂ）はメモリセル及び選択トランジスタの一例を示す断面図。 ＮＡＮＤフラッシュメモリの一例を示す断面図。 図５に示す各領域に供給される電圧の例を示す図。 図３に示すデータ記憶回路の一部分の例を示す回路図。 図３に示すデータ記憶回路の他の部分の例を示す回路図。 図９（ａ）（ｂ）は、２ビット、４値における閾値電圧と、ベリファイレベル、及び読み出しレベルの例を示す図。 読み出し時における各部の信号の一例を示す波形図。 通常の読み出し動作と読み出されたデータとの関係を示す図。 一般的なソフトビットリード時の読み出しデータと読み出しレベルの関係を示す図。 第１の実施形態に係り、メモリセルに流れる電流とメモリセルの閾値電圧との関係を示す図。 第１の実施形態に係る読み出し動作時の各部の信号の一例を示す波形図。 第１の実施形態に係り、センスタイミングを変えてソフトビットリードにより得たデータの一例を示す図。 最適な読み出しレベルを決めるための一例を示す図。 第２の実施形態に係り、最適な読み出しレベルを決めるための一例を示す図。 第３の実施形態に係り、第１ページ、第２ページ及びソフトビットの読み出しデータの関係を示す図。 第２の実施形態の変形例を示すタイミングチャート。 第２の実施形態の変形例を示す図。 第２の実施形態の他の変形例を示す図。

本実施形態は、通常の読み出しレベルとは、別のレベルでも読み出しを行うソフトビットリードにおいて、通常の読み出し時におけるセンスタイミングを変えた読み出し動作によってデータを読み出すことにより、ソフトビットリードの時間を短縮する。

また、近年メモリセルのデータリテンションの程度により、最適な読み出しレベルを求めてデータを読み出す方式が提案されている。しかし、この読み出し方式は、最適な読み出しレベルを設定するために複数回数の読み出し動作を行う必要があり、時間が掛かっていた。そこで、本実施形態は、通常の読み出し時でのセンスタイミングを変えたリード動作によってデータを読み出すことにより、データの読み出し時間を短縮する。

また、本実施形態は、データの出力時、閾値電圧分布の主分布の出力データのビット数を少なくし、数が少ない閾値電圧分布の裾野の分布の出力データのビット数を多くすることにより、トータルの出力データ量を減らしている。

以下、実施の形態について、図面を参照して説明する。全図面において、同一部分には同一符号を付している。

（第の実施形態）
図１は、メモリセルに２値（１ビット）、又は４値（２ビット）を記憶する半導体記憶装置としてのＮＡＮＤフラッシュメモリを示している。

メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。

ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤフラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。

ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。

メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リードイネーブル）によって制御される。この制御信号及び制御電圧発生回路７は、データの書き込み時にワード線やビット線の電圧を発生するとともに、後述するように、ウェルに供給される電圧を発生する。制御信号及び制御電圧発生回路７は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧及びその他高電圧を生成可能とされている。

前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。

図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤユニットが配置されている。１つのＮＡＮＤユニットは、例えば直列接続された例えばＥＥＰＲＯＭを用いたメモリセルＭＣが６４個接続され、この直列接続されたメモリセルＭＣの列の両端にそれぞれ直列接続された選択ゲートＳ１、Ｓ２を有する。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。

ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬｎｅ、ＢＬｎｏ）が接続されている。

メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤユニットにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。

また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、ページを構成する。このページ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。

リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。

１セルに２ビット記憶する場合は２ページであるが、１セルに１ビット記憶する場合は１ページ、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページとなる。

図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。

尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図３を使用する場合について説明する。

図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板１５１（後述するＰ型ウェル領域１５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層１４２が形成されている。Ｐ型ウェル領域１５５の上にはゲート絶縁膜１４３を介して電荷蓄積層１４４が形成され、この電荷蓄積層１４４の上には絶縁膜１４５を介して制御ゲート（ＣＧ）１４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域１５５にはソース、ドレインとしてのｎ型拡散層１４７が形成されている。Ｐ型ウェル領域１５５の上にはゲート絶縁膜１４８を介して制御ゲート１４９が形成されている。

図５は、ＮＡＮＤフラッシュメモリの断面図を示している。例えばＰ型半導体基板１５１内には、Ｎ型ウェル領域１５２、１５３、１５４、Ｐ型ウェル領域１５６が形成されている。Ｎ型ウェル領域１５２内にはＰ型ウェル領域１５５が形成され、このＰ型ウェル領域１５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域１５３、Ｐ型ウェル領域１５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板１５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域１５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。

図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧である。Ｖｐｇｍｈはデータの書き込み時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、ワード線の書き込み電圧Ｖｐｇｍを通すための電位である。つまり、ワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。Ｖｒｅａｄｈは読み出し時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、Ｖｒｅａｄを通すための電位である。つまり、ワード線に供給される電圧であり、読み出し時にＶｒｅａｄ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。

その他、データの書き込み時、非選択セルのワード線の供給される電圧としてＶｐａｓｓ、データの読み出し時に非選択ワード線に供給される電圧としてＶｒｅａｄがある。

図７、図８は、図３に示すデータ記憶回路１０の一例を示している。データ記憶回路１０は、図７に示すセンスアンプユニット（ＳＡＵ）１０ａと、図８に示すデータ制御ユニット（ＤＣＵ）１０ｂと、を備える。

図７において、センスアンプユニット１０ａは、複数のＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す）２１〜２７と、複数のＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳと称す）２８、２９と、トランスファーゲート３０、３１、ラッチ回路３２、及びキャパシタ３３を備える。ラッチ回路３２は例えばクロックドインバータ回路３２ａ、３２ｂを備える。

ＮＭＯＳ２１の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はトランスファーゲート３０、ＮＭＯＳ２４、トランスファーゲート３１を介して接地されている。ＮＭＯＳ２４とトランスファーゲート３１の接続ノードにはＮＭＯＳ２５の電流通路の一端が接続されている。このＮＭＯＳ２５の他端は、メモリセルアレイに配置されたビット線ＢＬに接続されている。ＮＭＯＳ２１には、ＮＭＯＳ２２、２３の直列回路が並列接続されている。

また、ＰＭＯＳ２８の電流通路の一端は、電源Ｖｄｄが供給されるノードに接続され、他端はＰＭＯＳ２９を介してラッチ回路３２を構成するインバータ回路３２ａの入力端に接続されるとともに、ＮＭＯＳ２６を介して接地されている。このインバータ回路３２ａと交差接続されたクロックドインバータ回路３２ｂの入力端は、ＮＭＯＳ２７を介してデータ制御ユニット（ＤＣＵ）１０ｂに接続されている。また、ＰＭＯＳ２９のゲートは、ＮＭＯＳ２２，２３の接続ノードに接続され、この接続ノードにキャパシタ３３の一端が接続されている。このキャパシタ３３の他端にはクロック信号ＣＬＫが供給されている。

ＮＭＯＳ２１のゲートには信号ＢＬＸが供給されている。トランスファーゲート３０を構成するＮＭＯＳのゲートにはラッチ回路３２を構成するインバータ回路３２ａの出力端の信号ＬＡＴが供給され、ＰＭＯＳトランジスタのゲートには、インバータ回路３２ａの入力端の信号ＩＮＶが供給されている。ＮＭＯＳ２４のゲートには、信号ＢＬＣが供給され、ＮＭＯＳ２５のゲートには信号ＢＬＳが供給されている。

ＮＭＯＳ２２のゲートには信号ＨＬＬが供給され、ＮＭＯＳ２３のゲートには、信号ＸＸＬが供給されている。

ＰＭＯＳ２８のゲートには信号ＳＴＢが供給され、ＮＭＯＳ２６のゲートにはリセット信号ＲＳＴが供給されている。ＮＭＯＳ２７のゲートには信号ＮＣＯが供給されている。

上記センスアンプユニットの動作について概略的に説明する。

（書き込み動作）
メモリセルにデータを書き込む場合、先ず、信号ＳＴＢがハイレベル（以下、Ｈレベルと記す）、リセット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされてＬＡＴがＨレベル、信号ＩＮＶがローレベル（以下、Ｌレベルと記す）とされる。

この後、信号ＮＣＯがＨレベルとされ、データ制御ユニット１０ｂからデータが取り込まれる。このデータが書き込みを示すＬレベル（“０”）である場合、信号ＬＡＴがＬレベル，信号ＩＮＶがＨレベルとなる。また、データが非書き込みを示すＨレベル（“１”）である場合、ラッチ回路３２のデータは変わらず、ＬＡＴがＨレベル、信号ＩＮＶがＬレベルに保持される。

次いで、信号ＢＬＸ、ＢＬＣ、ＢＬＳをＨレベルとすると、ラッチ回路の信号ＬＡＴがＬレベル、信号ＩＮＶがＨレベル（書き込み）の場合、トランスファーゲート３０がオフ、トランスファーゲート３１がオンしてビット線ＢＬはＶｓｓとなる。この状態において、ワード線がプログラム電圧Ｖｐｇｍとなると、メモリセルにデータが書き込まれる。

一方、ラッチ回路３２において、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベル（非書き込み）の場合、トランスファーゲート３０がオン、トランスファーゲート３１がオフであるため、ビット線ＢＬはＶｄｄに充電される。このため、ワード線がＶｐｇｍとなった場合、セルのチャネルが高い電位にブーストされるため、メモリセルにデータが書き込まれない。

（読み出し動作、プログラムベリファイ読み出し動作）
メモリセルからデータを読み出す場合、先ず、セット信号ＲＳＴが一旦Ｈレベルとされ、ラッチ回路３２がリセットされ、信号ＬＡＴがＨレベル、信号ＩＮＶがＬレベルとされる。この後、信号ＢＬＳ、ＢＬＣ、ＢＬＸ、ＨＬＬ、ＸＸＬが所定の電圧とされ、ビット線ＢＬが充電される。これとともに、キャパシタ３３のＮｏｄｅがＶｄｄに充電される。ここで、メモリセルの閾値電圧が読み出しレベルより高い場合、メモリセルはオフ状態であり、ビット線はＨレベルに保持される。つまり、ＮｏｄｅはＨレベルに保持される。また、メモリセルの閾値電圧が読み出しレベルより低い場合、メモリセルはオン状態となり、ビット線ＢＬの電荷が放電される。このため、ビット線ＢＬはＬレベルとなる。このため、ＮｏｄｅはＬレベルとなる。

次いで、信号ＳＴＢがＬレベルされると、メモリセルがオンしている場合、ＮｏｄｅはＬレベルであるため、ＰＭＯＳ２９がオンし、ラッチ回路３２の信号ＩＮＶがＨレベル、信号ＬＡＴがＬレベルとなる。一方、メモリセルがオフしている場合、ラッチ回路３２の信号ＩＮＶがＬレベル、信号ＬＡＴがＨレベルに保持される。

この後、信号ＮＣＯがＨレベルとされると、ＮＭＯＳ２７がオンし、ラッチ回路３２のデータがデータ制御ユニット１０ｂへ転送される。

書き込み動作後、メモリセルの閾値電圧を検証するプログラムベリファイ動作は、上記読み出し動作とほぼ同様である。

図８は、データ制御ユニット（ＤＣＵ）１０ｂの一例を示している。

図８に示すデータ制御ユニット１０ｂは、演算回路４０と複数のデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬ、及びＮＭＯＳ４１により構成されている。

演算回路４０は、バス（以下、ＩＢＵＳと記す）と、ＩＢＵＳの両端に接続され、相補的に動作するトランスファーゲート４２、４３と、ＩＢＵＳのデータをラッチするラッチ回路４４、このラッチ回路４４のデータに応じてデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬのレベルを設定する設定回路４５とにより構成されている。

トランスファーゲート４２は、相補的な信号ＣＯＮＤと信号ＣＯＮＳにより動作し、センスアンプユニットＳＡＵ１０ａのバス（ＳＢＵＳと記す）とＩＢＵＳを接続する。トランスファーゲート４３は、相補的な信号ＣＯＮＳと信号ＣＯＮＤにより動作し、ＩＢＵＳとデータラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬが接続されたバス（以下、ＤＢＵＳと記す）とを接続する。トランスファーゲート４２がオンのとき、トランスファーゲート４３はオフであり、トランスファーゲート４２のオフのとき、トランスファーゲート４３がオンである。

ラッチ回路４４は、複数のＰＭＯＳ４６〜４９と、複数のＮＭＯＳ５０〜５６及びインバータ回路６８により構成されている。ＰＭＯＳ４６とＮＭＯＳ５０のゲートにはセット信号ＳＥＴが供給され、ＰＭＯＳ４８のゲートにはリセット信号ＲＥＳＴが供給されている。ＮＭＯＳ５３のゲートには信号ＩＦＨが供給され、ＮＭＯＳ５５のゲートには信号ＩＦＬが供給されている。ＮＭＯＳ５４のゲートはインバータ回路６８を介してＩＢＵＳに接続され、ＮＭＯＳ５６のゲートはＩＢＵＳに接続されている。

設定回路４５は、ＰＭＯＳ５７〜６０と、ＮＭＯＳ６１〜６４により構成されている。ＰＭＯＳ５７のゲート及びＮＭＯＳ６１のゲートには、信号ＦＡＩＬが供給されている。この信号ＦＡＩＬは、ラッチ回路４４の一方の出力端としてのＰＭＯＳ４７とＮＭＯＳ５１の接続ノードの信号である。ＰＭＯＳ５９とＮＭＯＳ６３のゲートには、信号ＭＴＣＨが供給されている。この信号ＭＴＣＨは、ラッチ回路４４の他方の出力端としてのＰＭＯＳ４９とＮＭＯＳ５２の接続ノードの信号である。さらに、ＰＭＯＳ５８のゲートには信号Ｍ２ＨＢが供給され、ＰＭＯＳ６０のゲートには信号Ｆ２ＨＢが供給されている。ＮＭＯＳ６２のゲートにはＦ２Ｌが供給され、ＮＭＯＳ６４のゲートには信号Ｍ２Ｌが供給されている。

データラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬは、同一の構成であり、ラッチ回路６６と、このラッチ回路６６をＤＢＵＳに接続するトランスファーゲート６５と、により構成されている。各トランスファーゲート６５は、信号ＢＬＣＡ、ＢＬＣＢ、ＢＬＣＸにより制御されている。データラッチ回路ＸＤＬは、ＮＭＯＳ４１を介して外部のＩＯに接続される。ＮＭＯＳ４１のゲートには信号ＣＳＬが供給されている。

データ制御ユニット１０ｂは、前述したように、書き込みデータを保持するとともに読み出し時に、メモリセルから読み出されたデータを保持する。

データ入出力バッファ６から供給された２ビットの書き込みデータは、データラッチ回路ＸＤＬを介して、例えばデータラッチ回路ＡＤＬ、ＢＤＬに１ビットずつラッチされる。

図８に示す演算回路４０は、データラッチ回路ＡＤＬ、ＢＤＬのデータに対してＡＮＤやＯＲ、排他的ＮＯＲ等の演算を実行することが可能である。例えばＡＮＤの場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータがＤＢＵＳ及びＩＢＵＳに出力される。この場合、データラッチ回路ＡＤＬ、ＢＤＬに保持されたデータが共に“１”である場合のみ、ＩＢＵＳがＨレベルとなり、その他の場合、Ｌレベルとなる。すなわち、非書き込み時だけＩＢＵＳが“１”となり、書き込み時、ＩＢＵＳが“０”となる。このデータを、ＳＢＵＳを介し、図７に示すセンスアンプユニット１０ａに転送することで、書き込みが行われる。

図８に示す演算回路４０は、複数の図７に示すセンスアンプユニット（ＳＡＵ）１０ａ及び、複数の図８に示すデータ制御ユニット（ＤＣＵ）１０ｂに対し、１つの割合で配置することも可能である。これにより、回路面積を削減することが出来る。

演算回路４０の動作は種々変形可能であり、例えば１つの論理演算も種々の制御方法が適用可能であり、必要に応じて制御方法を変えることが可能である。

本ＮＡＮＤフラッシュメモリは、多値メモリである。ため、１セルに２ビットのデータを記憶することができる。この２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なわれる。１セルに２ビット記憶する場合、２ページであるが、１セルに３ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ）によって各ビットが切り替えられる。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によってビットが切り替えられる。

本実施形態は、１つのメモリセルに１ビットのデータを記憶することができるが、１つのメモリセルに２ビットのデータを記憶する場合、アドレス（第１ページ、第２ページ）によって２ビットのデータが切り替えられる。また、１つのメモリセルに３ビットを記憶する場合、アドレス（第１ページ、第２ページ、第３ページ）によって３ビットのデータが切り替えられる。さらに、１つのメモリセルに４ビット記憶する場合、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって４ビットのデータが切り替えられる。

また、以下の説明は、例えば図３に示すロウ方向に並んだ全メモリセルを一括して書き込み、一括して読み出す場合において、１つのメモリセルに２ビット、４値のデータを記憶する場合である。

（閾値電圧分布）
図９（ａ）（ｂ）は、２ビット、４値における第１、第２ページ書き込み後のメモリセルのデータと、閾値電圧と、ベリファイレベルと、読み出しレベルを示している。

図９（ａ）に示すように、消去動作によりメモリセルのデータは“１１”の閾値電圧となる。第１ページのデータが書き込まれることより、メモリセルは、消去状態のまま、又はレベルＬＭＶに書き込まれ、メモリセルのデータは“１１”又は“１０”の閾値電圧となる。

図９（ｂ）に示すように、第２ページのデータが書き込まれることにより、メモリセルは、消去状態のまま、ＡＶ、ＢＶ、ＣＶのいずれかのレベルに書き込まれ、メモリセルのデータは“１１”、“０１”、“００”、“１０”の閾値となる。書き込み時のベリファイレベルは、データリテンションマージンを持たせるため、読み出し時のレベルより若干高いレベルに設定されている。図９（ａ）（ｂ）において、読み出しレベルは“ＬＭＲ、ＡＲ、ＢＲ、ＣＲ”、ベリファイ読み出しレベルは“ＬＭＶ、ＡＶ、ＢＶ、ＣＶ”で表している。

（プログラム動作）
データの書き込みは、ソース線に近いメモリセルから順次書き込まれる。すなわち、図３に示すワード線ＷＬ０に接続されたメモリセルからワード線ＷＬ６３に接続されたメモリセルが順次書き込まれる。

先ず、ワード線ＷＬ０に書き込まれる第１ページのデータが、図８に示すデータ記憶回路１０のデータラッチ回路ＸＤＬに一時的に記憶される。

この後、ワード線WL0のメモリセルの第１ページにデータラッチ回路XDLに記憶されたデータが書き込まれる。

次に、ワード線ＷＬ１に書き込まれる第１ページのデータが図８に示すデータ記憶回路１０をのデータラッチ回路ＸＤＬに一時的に記憶される。

この後、ワード線WL１のメモリセルの第１ページにデータラッチ回路ＸＤＬに記憶されたデータが書き込まれる。

さらに、ワード線ＷＬ０に書き込まれる第２ページのデータが、図８に示すデータ記憶回路１０のデータラッチ回路ＸＤＬに一時的に記憶される。

この後、ワード線ＷＬ０のメモリセルの第２ページにデータラッチ回路ＸＤＬに記憶されたデータが書き込まれる。

このようにして、第１、第２ページのデータが書き込まれると、図９（ａ）（ｂ）に示すような、閾値電圧分布が得られる。

この後、ワード線ＷＬ２の第１ページの書込み、ワード線ＷＬ１の第２ページの書込みの順で書き込む。

（リード動作）
一方、上記のようにして、データが書き込まれたメモリセルからデータを読み出す場合、ソフトビットリードが実行される。本実施形態において、ソフトビットリードは、通常の読み出しにけるセンスタイミングを変えてデータを読み出す。

図１０は、読み出し時におけるメモリセルアレイ１及びデータ記憶回路１０の各部の信号波形を示している。

データ読み出し時、ビット線に所定電圧（例えば０．６Ｖ＋Ｖｆｉｘ、Ｖｆｉｘは一定の電圧）を供給すると共に、選択ワード線に図９（ｂ）に示す読み出しレベルの電圧“ＡＲ”“ＢＲ”“ＣＲ”のうちの１つを供給する。メモリセルの閾値電圧がワード線の電圧より低い場合、セルがオンとなりビット線の電圧は“Ｌ”（ローレベル）となり、メモリセルの閾値電圧がワード線の電圧より高い場合、セルがオフとなりビット線の電位は“Ｈ”（ハイレベル）となる。

ここで、図７に示すセンスアンプユニット１０ａのＮｏｄｅをプリチャージし、ＣＬＫを“Ｈ”とした後、信号ＸＸＬを例えば０．４５Ｖ＋Ｖｔｈ＋Ｖｆｉｘとすると、ビット線の電位が“Ｌ”の時、センスアンプユニット１０ａのＮｏｄｅは“Ｌ”となり、ビット線の電位が“Ｈ”の時、Ｎｏｄｅは“Ｈ”となる。この後、クロック信号ＣＬＫを“Ｌ”に設定した後、ビット線の電圧が読み出される。

（通常の読み出し動作）
図１１は、通常の読み出し動作と読み出されたデータとの関係を示している。第２ページの読み出しにおいて、ワード線の電位が“ＢＲ”に設定される。メモリセルの閾値電圧が“ＢＲ”より低い場合、データラッチ回路ＸＤＬは“Ｌ”となり、データ“１”が出力される。一方、メモリセルの閾値電圧が“ＢＲ”より高い場合、データラッチ回路ＸＤＬは“Ｈ”となり、データ“０”が出力される。

次に、第１ページの第１回目の読み出しにおいて、先ず、ワード線の電位が“ＡＲ”に設定される。メモリセルの閾値電圧が“ＡＲ”より低い場合、センスアンプユニット１０ａのＮｏｄｅは“Ｌ”となる。一方、メモリセルの閾値電圧が“ＡＲ”より高い場合、Ｎｏｄｅは、“Ｈ”となる。この結果は、データラッチ回路ＡＤＬ、ＢＤＬ、ＸＤＬのいずれか、例えばＡＤＬに保持される。

この後、第１ページの第２回目の読み出しにおいて、ワード線の電位が“ＣＲ”に設定される。メモリセルの閾値電圧が“ＣＲ”より低い場合、センスアンプユニット１０ａのＮｏｄｅは“Ｌ”となる。一方、メモリセルの閾値電圧が“ＣＲ”より高い場合、Ｎｏｄｅは“Ｈ”となる。この結果は、データラッチ回路ＢＤＬに保持される。

データラッチ回路ＢＤＬに保持された第２回目の読み出し結果と、データラッチ回路ＡＤＬに保持された第１回目の読み出し結果が、演算回路４０において論理演算、例えばＸＮＯＲされる。この演算の結果、メモリセルの閾値電圧が“ＡＲ”より低いか、又は、“ＣＲ”より高い場合、出力データは“１”となり、メモリセルの閾値が“ＡＲ”より高く、且つ、“ＣＲ”より低い場合、出力データ“０”となる。

（ソフトビットリード時の読み出し動作）
ＬＤＰＣ等のＥＣＣは、軟値と呼ばれる、通常の読み出しレベルで読み出された以外のデータが必要である。図１２は、ソフトビットリード時の読み出しデータと読み出しレベルの関係を示している。

ソフトビットリードの読み出しレベルは、通常の読み出しレベル“ＡＲ”、“ＢＲ”、“ＣＲ”から、読み出しレベルを其々“ＡＲ”、“ＢＲ”、“ＣＲ”から若干低めに設定した読み出しレベル“ＡＲ−ｄ”、“ＢＲ−ｄ”、“ＣＲ−ｄ”と、其々“ＡＲ”、“ＢＲ”、“ＣＲ”から若干高めに設定した読み出しレベル“ＡＲ＋ｄ”、“ＢＲ＋ｄ”、“ＣＲ＋ｄ”とによりメモリセルの閾値電圧を読み出した後、これらの結果をＸＮＯＲした値を外部に出力する。

さらに、第１ページと第２ページのソフトビットリードの結果をＸＮＯＲして、１ビットデータとして外部に出力することもできる。

図１２に示すように、ソフトビットリードのデータが“０”である範囲は、メモリセルの閾値電圧分布の主分布ではない。このため、これらのデータが誤っている確率は低いと考え、ＥＣＣ訂正を行う。従来は“ＡＲ”、“ＢＲ”、“ＣＲ”の３回のリード動作によりメモリセルのデータを読み出しているが、各読み出しレベルにおいて、読み出しレベルより若干低めに設定した読み出しレベルと、読み出しレベルより若干高めに設定した読み出レベルにより読み出し動作を行う必要がある。このため、３×３＝９回の読み出し動作が必要となり、読み出し動作に要する時間が長いという問題がある。

（第１の実施形態）
図１３は、メモリセルに流れる電流とメモリセルの閾値電圧との関係を示している。メモリセルの閾値電圧が、例えば読み出しレベル“ＢＲ−ｄ”に等しいメモリセルは、ワード線の電位を“ＢＲ”として読むと、メモリセルの電流は多くなる。したがって、図１４に示すように、ビット線の放電が速いため、ビット線の放電時間を短くして、センス動作を行う。

一方、メモリセルの閾値電圧が、読み出しレベル“ＢＲ＋ｄ”に等しいメモリセルは、ワード線の電位を“ＢＲ”として読むと、メモリセルの電流は少なくなる。したがって、図１４に示すように、ビット線の放電が遅いため、ビット線の放電時間を延ばして、センス動作を行う。

具体的には、データの読み出し時、図７に示すセンスアンプユニット１０ａを構成するトランジスタ２２のゲート電極に供給される信号ＨＬＬ、及びキャパシタ３３に供給されるクロック信号ＣＬＫが、ビット線の放電開始後、３回供給される。この操作に従って、Ｎｏｄｅの電位がラッチ回路３２に保持される。すなわち、メモリセルの閾値電圧がワード線の電圧より大きく低い場合、ビット線の放電時間が短いため、１回目にクロック信号が供給された時点において、Ｎｏｄｅの電位はＬレベルとなっている。また、メモリセルの閾値電圧がワード線の電圧より僅かに低い場合、ビット線の放電時間が若干短いため、１回目にクロック信号が供給された時点において、Ｎｏｄｅの電位はＬレベルとはならず、２回目のクロック信号が供給された時点において、Ｌレベルとなる。さらに、メモリセルの閾値電圧がワード線の電圧より僅かに低い場合、ビット線の放電時間が若干短いため、２回目にクロック信号が供給された時点において、Ｎｏｄｅの電位はＬレベルとはならず、３回目のクロック信号が供給された時点において、Ｌレベルとなる。さらにまた、メモリセルの閾値電圧がワード線の電圧より高い場合、ビット線はＨレベルに保持されているため、３回目にクロック信号が供給された時点においても、Ｎｏｄｅの電位はＨレベルとなっている。このＮｏｄｅの電位がラッチ回路３２に保持される。

このようなセンス動作を行うことにより、上記のように、ワード線のレベルを１つの読み出しレベルと、これより若干高い読み出しレベル、及び若干低い読み出しレベルに替えて３回の読み出し動作を行う必要がなくなる。すなわち、ワード線のレベルを変えず、ビット線のセンスタイミングを替えて読み出すことで、複数のレベルで読み出した場合と同様の読出し結果を得ることができる。

図１５は、第１の実施形態に係り、センスタイミングを変えてソフトビットリードにより読み出したデータを示している。１つのワード線に対する読み出し動作において、ビット線の放電時間、及びセンス動作のタイミング替えることにより、ソフトビットリードを行うことができる。

先ず、第２ページの読み出し動作が実行される。第２ページの読み出し動作は、選択ワード線の電圧が例えば“ＢＲ”に固定され、ビット線のセンス時間を変えて３回データが読み出される。すなわち、図１５に示すように、第２ページ読み出しの第１センス、第２センス、第３センスにより、３つのデータが読み出される。 “ＢＲ”の第２センス後のデータは第２ページの読み出しデータであるため、このまま外部に出力してもよい。“ＢＲ”の第１センス後のデータと“ＢＲ”の第３センス後のデータは、演算回路４０において、論理演算、例えばＸＮＯＲされる。これらのデータは、例えばＡＤＬ、ＢＤＬ、ＸＤＬのいずれかにラッチに保持される。

次に、第１ページの１回目の読み出し動作が実行される。第１ページの１回目の読み出し動作は、選択ワード線の電圧が例えば“ＡＲ”に固定され、ビット線のセンス時間を変えて３回データが読み出される。すなわち、図１５に示すように、第１ページの１回目読み出しの第１センス、第２センス、第３センスにより３つのデータが読み出される。“AＲ”の第２センス後のデータは第１ページの“ＡＲ”読み出しデータである。“ＡＲ”の第１センス後のデータと“ＡＲ”の第３センス後のデータは、演算回路４０において、論理演算、例えばＸＮＯＲされる。ここでさらに、“ＡＲ”のＸＮＯＲで演算した結果は、先の“ＢＲ”のＸＮＯＲで演算した結果は、更にＸＮＯＲで演算しても良い。これらのデータは、例えばＡＤＬ、ＢＤＬ、ＸＤＬのいずれかにラッチに保持される。

最後に、第１ページの２回目の読み出し動作が実行される。第１ページの２回目の読み出し動作は、選択ワード線の電圧が例えば“ＣＲ”に固定され、ビット線のセンス時間を変えて３回データが読み出される。すなわち、図１５に示すように、第１ページの２回目読み出しの第１センス、第２センス、第３センスにより３つのデータが読み出される。“ＣＲ”の第２センス後のデータと“ＡＲ”の第２センス後のデータは演算回路４０において、論理演算、例えばＸＮＯＲされ、第１ページの読み出しデータであるため、外部に出力される。

“ＣＲ”の第１センス後のデータと“ＣＲ”の第３センス後のデータは、演算回路４０において、論理演算、例えばＸＮＯＲされる。ここで、さらに、“ＣＲ”のＸＮＯＲした結果は、先の“ＡＲ”と“ＢＲ”のＸＮＯＲした結果と、さらにＸＮＯＲしても良い。これらのデータは、例えばＡＤＬ、ＢＤＬ、ＸＤＬのいずれかにラッチに保持される。この後、外部に出力される。

上記読み出し後のデータをＸＮＯＲすることにより、図１３と同じ読み出しデータ及びソフトビットのデータを得ることができる。

上記第１の実施形態によれば、データの読み出し時、選択ワード線に所定レベルの電圧を印加し、センスアンプのセンスタイミングを変えることにより、ソフトビットリードを可能としている。このため、ワード線の電圧を変えてソフトビットリードを実行する場合に比べて読み出し時間を短縮することが可能である。

尚、第１の実施形態は、１つのワード線で１つの読み出しデータ及び２つのレベルのソフトビットリードを行ったが、例えば読み出しは通常の読み出し動作とし、ソフトビットの読み出しのみ、センスタイミングを変えることで、ソフトビットのデータを読み出してもよい。

また、読み出しレベルＡＲ、ＢＲ、ＣＲの読み出し、及びそれぞれのレベルのソフトビットの読み出しを、１つのワード線レベル若しくは数レベルのワード線レベルで読み出しても良い。

センスタイミングは、それぞれのセンスタイミング毎にパラメータを設定し、このパラメータをチップ内に記憶する。

通常の読み出し、及びソフトビットリードを行うと、若干のずれが生まれる可能はあるが、これらのずれも含めて軟値としてＥＣＣの訂正を行う。

（第２の実施形態）
図１６に示すように、近時、最適な読み出しレベルを決めるため、ワード線の読み出しレベルを少しずつ変化させ、閾値電圧分布の端部を探索し、最適な読み出しレベルを決めた後、読み出し動作を行う方法が考案されている。しかし、この方法は、読み出しレベルを少しずつ変化させるため、時間が掛かる問題がある。

そこで、第２の実施形態は、図１７に示すように、１つのレベル、又は閾値電圧分布の数に基づく数個のレベルをワード線電位として用いて、第１の実施形態と同様に、１つのワード線電位毎のリード動作において、ビット線の放電時間に対してセンスアンプのセンスタイミングを替えることにより、閾値電圧分布の端部を探索する。すなわち、センスタイミングを変えてビット線の電位を検出し、図１７に示すように、電流が増加開始するタイミングから、閾値電圧の端部を探索する。この探索した閾値電圧＋αの電圧、すなわち、閾値電圧にオフセットを付加した電圧を最適な読み出し電圧とする。

第２の実施形態によれば、閾値電圧分布毎に最適な読み出しレベルを決定することができる。しかも、ワード線レベルを各ワード線の電位に対してそれより高い電位又は低い電位を設定して複数回読み出しを行う必要がないため、最適な読み出しレベルを高速に探索することが可能である。

尚、複数レベルでの読み出し結果により、集計されたビットメモリセルの数のうち、一番小さい値、若しくは一番小さい値にオフセットを付加した値を最適な読み出しレベルとすることが可能である。

（変形例）
第２の実施形態では、センスタイミングを図１４に示すように、複数回変えていたが、各センスタイミング間には安定するための時間が必要である。このため、タイミング間隔を短くすることが難しい場合がある。

本実施形態は、閾値電圧分布の端部を探索することであり、例えばページサイズが１６ｋＢのとき、１６ｋＢ全てのデータの分布を探索しなくとも、例えば１ｋＢの分布のデータから分布の端部を探すことが可能である。このため、図２又は図３に示す複数のビット線を複数のグループに分け、グループ毎にセンスタイミングを変えることにより、閾値電圧分布の端部を探索してもよい。

図１９は、第２の実施形態の変形例を示すタイミングチャートである。図１９に示すように、ビット線を複数のグループ１、グループ２、グループ３…に分け、センスタイミングを変えることにより、例えば１ｋＢの分布のデータをから分布の端部を探すことが可能である。

また、ワード線駆動回路に近いセルは、ワード線駆動回路から遠いセルに比べて、ワード線が早く立ち上がるため、センスタイミングが安定するまでの時間が早い傾向がある。このため、ワード線駆動回路からのビット線までの位置によってＮＡＮＤユニットを複数のグループに分け、これらグループ毎に閾値電圧分布の端部を探索してもよい。無論、この場合も、グループ毎にセンスタイミングを変えたり、又は、センスタイミングを変えるため、ワード線の立ち上がり時間を通常より遅らしても良い。

また、第２の実施形態において、最適な読み出しレベルを決めるため、ワード線の読み出しレベルを少しずつ変化させたり、センスタイミングを複数回数変えて閾値電圧分布の端部を探索している。このとき、各ワード線又はセンスタイミングで読み出したデータをＮＡＮＤフラッシュメモリの外部の例えばコントローラに出力し、このコントローラで処理をしても良い。しかし、外部に出力する時間が問題になる場合がある。

この場合、図２０に示すように、例えば第１のワード線レベル、又はセンスタイミングで読み出した結果を外部に出力している間に、次の第２のワード線レベル、又はセンスタイミングでの読み出しを行うというように、キャッシュ機能を使用しても良い。

また、読み出した結果を外部に出力せず、ＮＡＮＤフラッシュメモリの内部にカウンターを設け、このカウンタを用いて読み出した結果をチップ内部で計数し、チップ外部に計数結果のみ出力するようにしても良い。

また、さらに、外部に計数結果を出力せず、チップ内部で計数結果を保持し、複数回のワード線レベル、又はセンスタイミングの読み出し結果により、自動的に最適な読み出しレベルを設定しても良い。

また、ＮＡＮＤフラッシュメモリの内部のカウンタにより計数する場合、１ビット乃至数ビット毎に計数するため、数える時間が長い場合ある。

この場合、図２１に示すように、第１のワード線のレベル、又はセンスタイミングで読み出した結果をカウントしている間に、次の第２のワード線のレベル、又はセンスタイミングにより読み出しできるようにキャッシュ機能を使用しても良い。

（第３の実施形態）
図１８はメモリセルと、第１ページ、第２ページ及びソフトビットリードにより読み出したデータの関係を示している。メモリセルの閾値レベル“ａ”〜“ｊ”により、３ビットのデータが出力される。しかし、書き込まれたメモリセルの主分布は、“ａ”、“ｄ”、“ｇ”、“ｊ”に存在している。このため、読み出し動作により、これらのデータが出力される場合が多い。そこで、“ａ”、“ｄ”、“ｇ”、“ｊ”に対応するデータは、例えば主に２ビットで表し、これ以外のデータは３ビット又は４ビットとする。

上記第３の実施形態によれば、主分布“ａ”、“ｄ”、“ｇ”、“ｊ”に対応するデータを２ビットとし、これ以外のデータは３ビット又は４ビットとすることにより、トータルの出力データを減らすことが可能である。

上記第１、第２の実施形態は、それぞれ図１３及び図１７に示すように、センスタイミングを変えることにより、複数回のワード線レベルの読み出しに相当するデータを得ていた。しかし、ＮＡＮＤフラッシュメモリは、書き換え回数が増加するとセル電流（Icell）が減少することが知られている。

このセル電流の減少は、読み出し時のビット線のレベルを上げることによりセル電流（Icell）を増加させることができる。このため、セル電流の減少が問題である場合、消去のループ回数を、消去単位であるブロック毎に記憶する領域を設け、消去が実行されたとき、この領域に消去回数を記憶する。この後、リード又はプログラム時において、この領域に記憶された消去回数を読み出し、この読み出された消去回数に応じてリード及びプログラムベリファイリード時のビット線のレベルを替えることによりセル電流を増加させることができる。

無論、このように、消去回数により読み出し時におけるビット線のレベルは、第１の実施形態のソフトビットや、第２の実施形態における閾値電圧分布の端部の探索以外の通常のリード及びプログラムベリファイリードときに使用することも可能である。

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１…メモリセルアレイ、２…ビット線制御回路、７…制御信号及び制御電圧発生回路、１０…データ記憶回路、１０ａ…センスアンプユニット、１０ｂ…データ制御ユニット。

Claims (9)

1. ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記ビット線に接続され、前記ビット線の電圧を検出するセンスアンプと、前記ワード線、及びビット線の電位を制御する制御回路と、を有し、前記複数のメモリセルのうち、ｈ個のメモリセルは前記メモリセルアレイより同時に読み出される半導体記憶装置において、前記メモリセルに記憶された（ｋ−１）レベル（ｋ＜＝ｎ）（ｎは２以上の自然数）の読み出しにおいて、前記ワード線に一定の電圧を印加したとき、
   前記センスアンプにより前記ビット線の電圧を第１のタイミングで読み出した第１のデータと、第２のタイミングで読み出した第２のデータと、第３のタイミングで読み出した第３のデータと、第ｋ（ｋは自然数）のタイミングで読み出した第ｋのデータを求め、
   前記第１のデータと前記第２のデータとの間に含まれる第１のメモリセルの数（ｈ個以下）と、前記第２のデータと前記第３のデータとの間に含まれる第２のメモリセルの数（ｈ個以下）と、前記第ｋのデータと前記第３のデータとの間に含まれる第(k-1)のメモリセルの数（ｈ個以下）を求め、
   前記第１、第２、…第（k-1)のメモリセルの数のうち、一番小さい値、又は前記一番小さい値にオフセットを加えた値を前記メモリセルの読み出しレベルとし、
   前記ｈ個のメモリセルの内のｉ個のメモリセルより前記第１のタイミングで読み出して第１のデータとし、
   前記ｈ個のメモリセルの内のｉ個のメモリセルより前記第２のタイミングで読み出して第２のデータとし、
   前記ｈ個のメモリセルの内のｉ個のメモリセルより前記第３のタイミングで読み出して第３のデータとし、
   前記ｈ個のメモリセルの内のｉ個のメモリセルより前記第ｋ（ｋは自然数）のタイミングで読み出して第ｋのデータとすることを特徴とする半導体記憶装置。
2. ｎレベル（ｎは２以上の自然数）を記憶するメモリセルと、
   前記メモリセルに接続されたビット線と、
   前記メモリセルに接続されたワード線と、
   前記ビット線に接続され、前記ビット線の電圧を検出するセンスアンプと、を具備し、
   前記メモリセルに記憶された（ｋ−１）レベル（ｋ＜＝ｎ）の読み出しにおいて、前記ワード線に一定の電圧を印加したとき、前記センスアンプにより前記ビット線の電圧を第１のタイミングで読み出した第１のデータと、前記第１のタイミングとは異なる第２のタイミングで読み出した第２のデータにより、読み出しデータを決定することを特徴とする半導体記憶装置。
3. 前記読み出しにおいて、前記センスアンプは、第１、第２のクロック信号を受け、第１、第２のクロック信号に基づき、前記第１、第２のデータを検出することを特徴とする請求項２記載の半導体記憶装置。
4. １レベル、２レベル、…（ｋ−１）レベルの第１のタイミングの読み出しデータは、前記ｎレベルを記憶する前記メモリのｈビット（２^ｈ＝ｎ）のデータとし、
   前記１レベル、２レベル、…（ｋ−１）レベルの第２のタイミングの読み出しデータは、前記ｈビットの読み出しデータの誤りを訂正するデータとして使用することを特徴とする請求項２記載の半導体記憶装置。
5. ｎレベル（ｎは２以上の自然数）を記憶するメモリセルと、
   前記メモリセルに接続されたビット線と、
   前記メモリセルに接続されたワード線と、
   前記ビット線に接続され、前記ビット線の電圧を検出するセンスアンプと、を具備し、
   前記メモリセルから第１のタイミングで読み出した第１のデータと、前記第１のタイミングとは異なる第２のタイミングで読み出した第２のデータと、前記第１及び前記第２のタイミングとは異なる第ｋ（ｋは自然数）のタイミングで読み出した第ｋのデータにより、最適な読み出しレベルを設定することを特徴とする半導体記憶装置。
6. 前記読み出しにおいて、前記センスアンプは、第１、第２、第ｋのクロック信号を受け、第１、第２、第ｋのクロック信号に基づき、前記第１、第２、第ｋのデータを検出することを特徴とする請求項５記載の半導体記憶装置。
7. １レベル、２レベル、…（ｋ−１）レベルの第１のタイミングの読み出しデータは、前記ｎレベルを記憶する前記メモリのｈビット（２^ｈ＝ｎ）のデータとし、
   前記１レベル、２レベル、…（ｋ−１）レベルの第２のタイミングの読み出しデータと第ｋのタイミングの読み出しデータは、前記ｈビットの読み出しデータの誤りを訂正するデータとして使用することを特徴とする請求項５記載の半導体記憶装置。
8. 前記読み出しデータは、閾値電圧分布の主分布に対応するデータが第１のビット数に設定され、前記主分布以外に対応するデータのビット数が前記第１のビット数より多い第２のビット数に設定されることを特徴とする請求項２記載の半導体記憶装置。
9. ワード線、及びビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記ビット線に接続され、前記ビット線の電圧を検出するセンスアンプと、前記ワード線、及びビット線の電位を制御する制御回路と、を有し、前記複数のメモリセルのうち、ｈ個のメモリセルは前記メモリセルアレイより同時に読み出される半導体記憶装置において、前記メモリセルに記憶された（ｋ−１）レベル（ｋ＜＝ｎ）の読み出しにおいて、前記ワード線に一定の電圧を印加したとき、
   前記センスアンプにより前記ビット線の電圧を第１のタイミングで読み出した第１のデータと、第２のタイミングで読み出した第２のデータと、第３のタイミングで読み出した第３のデータと、第ｋ（ｋは自然数）のタイミングで読み出した第ｋのデータを求め、
   第１のデータと第２のデータとの間に含まれる第１のメモリセルの数（ｈ個以下）と第２のデータと第３のデータとの間に含まれる第２のメモリセルの数（ｈ個以下）と、第ｋのデータと第３のデータとの間に含まれる第(k-1)のメモリセルの数（ｈ個以下）を求め、
   前記第１、第２、…第（k-1)のメモリセルの数のうち、一番小さい値、又は前記一番小さい値にオフセットを加えた値を前記メモリセルの読み出しレベルとすることを特徴とする半導体記憶装置。

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