JP2012113809A - フラッシュメモリ装置及びそれの読み出す方法 - Google Patents
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Abstract
【解決手段】本発明のフラッシュメモリの読み出す方法は、ソフト判定読出しコマンドとアドレスとに応答して対応されるフラッシュメモリセルから複数の読出し動作を遂行する段階と、前記複数の読出し結果からハード判定データと、1つ又はその以上の信頼性データビットを決定する段階と、連続的に発生した複数のソフト判定出力コマンドに応答して、前記ハード判定データと、前記信頼性データの各ビットを最上位ビットから最下位ビット順に順次的に出力する段階と、を含み、前記順次的に出力された前記ハード判定データと前記信頼性データの各ビットとはエラー訂正回路に提供されて前記ハード判定データを適用したエラー訂正動作と、前記信頼性データの各ビットを利用する複数のエラー訂正動作に段階的に適用され、前記ソフト判定出力コマンドは前記複数のエラー訂正動作結果にしたがって選択的に発生し得る。
【選択図】図11A
Description
図19を参照すれば、本発明によるメモリシステム2000はフラッシュメモリ100とメモリコントローラー2100とを包含できる。
110 セルアレイ
120 デコーディング回路
130 ページバッファー回路
150 制御ロジック
160 電圧発生回路
1000 SSDシステム
2000 メモリシステム
3000 コンピューティングシステム
Claims (33)
- 不揮発性メモリセルアレイで複数のメモリセルを読み出す方法において、
シングル読出しコマンドに基づいて、複数のハード判定電圧のセット及び複数のソフト判定電圧の少なくとも第1セットを利用してメモリセルからデータを読み出す段階を含む読み出す方法。 - 前記読み出す段階は、シングル読出しコマンド、アドレス、及び解像度指示器に基づいて、複数のハード判定電圧の前記セット及び複数のソフト判定電圧の少なくとも前記第1セットを利用してデータを読み出し、前記解像度指示器はソフト判定電圧のセットの個数を指示する請求項1に記載の読み出す方法。
- もし、読出し解像度が2つのセットを指示すれば、前記読み出す段階は複数のハード判定電圧の前記セット、複数のソフト判定電圧の前記第1セット、及び複数のソフト判定電圧の第2セットを利用して前記メモリセルからデータを読み出す請求項2に記載の読み出す方法。
- 前記第2セットで複数のソフト判定電圧の個数は、前記第1セットより大きい請求項3に記載の読み出す方法。
- 第1読出し出力コマンドに応答して、前記ハード判定電圧に基づいて第1読出し結果を出力する段階をさらに含む請求項1に記載の読み出す方法。
- 第2読出し出力コマンドに応答して、複数のソフト判定電圧の前記第1セットに基づいて第2読出し結果を出力する段階をさらに含む請求項5に記載の読み出す方法。
- 前記読み出す段階は前記読出しコマンドに応答して、ハード判定電圧の前記セットを利用し、前記複数のソフト判定電圧の前記第1セットを利用し、複数のソフト判定電圧の第2セットを利用して前記メモリセルからデータを読み出し、第3読出し出力コマンドに応答して複数のソフト判定電圧の前記第2セットに基づいて第3読出し結果を出力する段階をさらに含む請求項6に記載の読み出す方法。
- 前記第2読出し結果を出力する段階は、前記第1読出し結果を出力する段階で各々のハードビットを出力するためにシングルソフトビットを出力し、
前記第3読出し結果を出力する段階は、前記第1読出し結果を出力する段階で各々のハードビットを出力するためにシングルソフトビットを出力する請求項7に記載の読み出す方法。 - 前記第2読出し結果を出力する段階は、前記第1読出し結果を出力する段階で各々のハードビットを出力するためのシングルソフトビットを出力する請求項6に記載の読み出す方法。
- 前記読み出す段階は前記読出しコマンドに応答して、複数のハード判定電圧の前記セット、複数のソフト判定電圧の前記第1セット、及び複数のソフト判定電圧の前記第2セットに基づいてデータを読み出す動作を順次的に遂行する請求項7に記載の読み出す方法。
- 前記読み出す段階は、前記読出しコマンドに応答して複数のハード判定電圧の前記セット及び複数のソフト判定電圧の前記第1セットに基づいてデータを読み出す動作を順次的に遂行する請求項1に記載の読み出す方法。
- 前記読み出す段階は、
前記読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、
前記第1読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第1セットを利用して前記メモリセルからデータを読み出す段階と、
前記第2読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第2セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項7に記載の読み出す方法。 - 前記読み出す段階は、
前記読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、
前記第1読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第1セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項5に記載の読み出す方法。 - 前記読み出す段階は、
前記読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、
複数のハード判定電圧の前記セットを利用して読み出されたデータを出力した後に、複数のソフト判定電圧の前記第1セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項1に記載の読み出す方法。 - 前記読み出す段階は、
前記第1読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第1セットに基づいてデータを読み出す段階と、
前記第2読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第2セットに基づいてデータを読み出す段階と、を含む請求項7に記載の読み出す方法。 - 前記読み出す段階は、前記第1読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第1セットに基づいてデータを読み出す段階を含む請求項5に記載の読み出す方法。
- 前記複数のメモリセルは複数のマルチ−レベルメモリセルである請求項1に記載の読み出す方法。
- 不揮発性メモリセルアレイで複数のメモリセルを読み出す方法において、
読出しコマンドを伝送する段階と、
第1読出し出力コマンドを伝送する段階と、
前記第1読出し出力コマンドに応答して、複数のハード判定電圧のセットを利用する読出し動作に基づいて遂行された第1読出し結果を受信する段階と、
第2読出し結果で複数のエラーが訂正できるか否かを判定する第1判定段階と、
前記第1判定段階が前記第1読出し結果で複数のエラーが訂正できないと判定すれば、関連した読出しコマンドを伝送せずに第2読出し出力コマンドを伝送する段階と、
前記第2読出し出力コマンドに応答して、複数のソフト判定電圧の第1セットを利用する読出し動作に基づいて遂行された前記第2読出し結果を受信する段階と、を含む読み出す方法。 - 前記第1判定段階が前記第1読出し出力結果で複数のエラーが訂正できると判定すれば、前記読出し出力コマンドは伝送しない請求項18に記載の読出し方法。
- 前記読出しコマンドに関連した読出し解像度を伝送する段階をさらに含み、
前記読出し解像度はハード読出し動作と共に遂行するために複数のソフト読出し動作の個数を指示し、
前記ハード読出し動作は複数のハード判定電圧の前記セットに基づいて遂行され、
各ソフト読出し動作は複数のソフト判定電圧の他のセットに基づいて遂行される請求項18に記載の読み出す方法。 - 読出し解像度が2つのソフト読出し動作を指示すれば、前記読み出す方法は、
第2読出し結果で複数のエラーが訂正できるか否かを判定する第2判定段階と、
前記第2判定段階が第2読出し結果で複数のエラーが訂正できないと判定すれば、関連した読出しコマンドを伝送せずに第3読出し出力コマンドを伝送する段階と、
前記第3読出し出力コマンドに応答して、複数のソフト判定電圧の第2セットを利用する読出し動作に基づいて遂行された第3読出し結果を受信する段階と、をさらに含む請求項20に記載の読み出す方法。 - 前記第2判定段階が前記第1読出し結果で複数のエラーが訂正できないと判定すれば、前記第3読出し出力コマンドが伝送されない請求項21に記載の読み出す方法。
- 前記第2読出し結果で複数のエラーが訂正できるか否か判定する第3判定段階をさらに含む請求項21に記載の読み出す方法。
- 前記第2読出し結果で複数のエラーが訂正できるか否かを判定する第2判定段階と、
前記第2判定段階が前記第2読出し結果で複数のエラーが訂正できないと判定すれば、関連した読出しコマンドを伝送せずに第3読出し出力コマンドを伝送する段階と、
前記第3読出し出力コマンドに応答して、複数のソフト判定電圧の第2セットを利用する読出し動作に基づいて遂行された前記第3読出し結果を受信する段階と、をさらに含む請求項18に記載の読み出す方法。 - 前記第2判定段階が前記第1読出し結果で複数のエラーが訂正できないと判定すれば、第3読出し出力コマンドが伝送されない請求項24に記載の読み出す方法。
- 前記第2読出し結果で複数のエラーが訂正できるか否かを判定する第3判定段階をさらに含む請求項24に記載の読み出す方法。
- 前記第2読出し結果を受信する段階は、前記第1読出し結果を受信する段階で入力された各ハードビットのためにシングルソフトビットを受信し、
前記第3読出し結果を受信する段階は、前記第1読出し結果を受信する段階で入力された各ハードビットのためにシングルソフトビットを受信する請求項24に記載の読み出す方法。 - 前記第2読出し結果を受信する段階は、前記第1読出し結果を受信する段階で入力された各ハードビットのためにシングルビットを受信する請求項24に記載の読み出す方法。
- 前記複数のメモリセルは複数のマルチ−レベルメモリセルである請求項18に記載の読み出す方法。
- 不揮発性マルチ−レベルメモリ装置において、
不揮発性メモリセルアレイと、
シングル読出しコマンドにに基づいて、複数のハード判定電圧のセット及び複数のソフト判定電圧の少なくとも第1セットを利用して前記メモリセルアレイからデータを読み出す制御ロジックと、を含むメモリ装置。 - データ格納システムにおいて、
請求項20のメモリ装置と、
前記読出しコマンドを提供する制御器と、を含むデータ格納システム。 - 電子装置において、
請求項30のメモリ装置と、
制御器と、を含み、
前記制御器は、前記メモリ装置から出力される読出し結果をエラー訂正するエラー訂正コーディングユニット及び前記読出しコマンドを提供するプロセッサーを含む電子装置。 - コンピューティングシステムにおいて、
プロセッサーと、
請求項30の前記メモリ装置及び前記読出しコマンドを提供する制御器を含むメモリシステムと、
前記プロセッサー及び前記メモリシステムを通信的に連結するバスと、を含むコンピューティングシステム。
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