KR102083491B1

KR102083491B1 - 메모리 장치, 메모리 시스템 및 이의 동작 방법

Info

Publication number: KR102083491B1
Application number: KR1020120140512A
Authority: KR
Inventors: 변대석; 김보근; 박재우
Original assignee: 삼성전자 주식회사
Priority date: 2012-12-05
Filing date: 2012-12-05
Publication date: 2020-03-02
Also published as: US20140153338A1; US8923067B2; KR20140072697A

Abstract

메모리 장치, 메모리 시스템 및 이의 동작 방법이 개시된다. 본 발명의 실시예에 따른 메모리 시스템의 동작 방법은 제1 하드 리드 전압의 전압 레벨과 제1 전압 값만큼 전압 레벨의 차이를 갖는 제1 소프트 리드 전압으로 비휘발성 메모리 셀들을 독출하는 단계; 및 상기 제1 소프트 리드 전압과 쌍을 이루고, 상기 제1 하드 리드 전압의 전압 레벨과 상기 제1 전압 값과 상이한 제2 전압 값만큼 전압 레벨의 차이를 갖는, 제2 소프트 리드 전압으로 상기 비휘발성 메모리 셀들을 독출하는 단계를 포함하고, 상기 제1 전압 값 및 상기 제2 전압 값의 차이는, 상기 메모리 시스템의 상기 비휘발성 메모리 셀들에 대해 설정되는 다수의 문턱전압 산포 중, 인접하는 문턱전압 산포에 대한 비대칭성의 정도에 대응된다.

Description

메모리 장치, 메모리 시스템 및 이의 동작 방법 {Memory device, memory system and operating method of the same}

본 발명은 메모리 장치, 메모리 시스템 및 이의 동작 방법에 관한 것으로, 특히 동작의 신뢰성 또는 동작 속도를 향상시킬 수 있는 메모리 장치, 메모리 시스템 및 이의 동작 방법에 관한 것이다.

메모리 장치 또는 메모리 시스템에서 처리가 요구되는 데이터의 양이 증가됨에 따라 데이터 처리에 대한 메모리 장치 또는 메모리 시스템에서의 동작의 신뢰성 또는 동작 속도의 향상이 중요시 되고 있다.

본 발명이 이루고자 하는 기술적 과제는 동작의 신뢰성 또는 동작 속도를 향상시킬 수 있는 메모리 장치, 메모리 시스템 및 이의 동작 방법을 제공하는 것에 있다.

본 발명의 실시예에 따른 메모리 시스템의 동작 방법은 제1 하드 리드 전압의 전압 레벨과 제1 전압 값만큼 전압 레벨의 차이를 갖는 제1 소프트 리드 전압으로 비휘발성 메모리 셀들을 독출하는 단계; 및 상기 제1 소프트 리드 전압과 쌍을 이루고, 상기 제1 하드 리드 전압의 전압 레벨과 상기 제1 전압 값과 상이한 제2 전압 값만큼 전압 레벨의 차이를 갖는, 제2 소프트 리드 전압으로 상기 비휘발성 메모리 셀들을 독출하는 단계를 포함하고, 상기 제1 전압 값 및 상기 제2 전압 값의 차이는, 상기 메모리 시스템의 상기 비휘발성 메모리 셀들에 대해 설정되는 다수의 문턱전압 산포 중, 인접하는 문턱전압 산포에 대한 비대칭성의 정도에 대응된다.

본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은, 다수의 하드 리드 전압을, 각각 워드 라인에 인가하는 단계; 각각, 상기 다수의 하드 리드 전압 중 대응되는 하드 리드 전압에 대한 적어도 한 쌍의 소프트 리드 전압을 순차적으로 상기 워드 라인에 인가하는 단계; 및 상기 각 하드 리드 전압 및 상기 각 소프트 리드 전압을 상기 워드 라인에 인가하여 독출된 신뢰성 데이터에 근거하여, 상기 워드 라인에 연결된 비휘발성 메모리 셀들에 프로그램 된 데이터의 독출 에러를 정정하는 단계를 포함하고, 상기 적어도 한 쌍의 소프트 리드 전압은 각각, 상기 대응되는 하드 리드 전압에 의해 식별되는 하드 데이터의 비트 값을 달리하는 인접하여 위치하는 문턱전압 산포에 대한 비대칭성의 정도에 근거하여, 상기 대응되는 하드 리드 전압과의 전압 차이가 상이하게 설정되고, 상기 적어도 한 쌍의 소프트 리드 전압 각각에 대한 상기 대응되는 하드 리드 전압과의 전압 차이의 상이는, 이레이즈 상태에 대응되는 문턱전압 산포, 또는 전압 레벨이 가장 높은 문턱전압 산포에 포함되는 전압 레벨로 독출되는 임의의 비트 값의 개수를 카운팅한 결과에 대응된다.

본 발명의 실시예에 따른 메모리 장치, 메모리 시스템 및 이의 동작 방법에 의하면, 메모리 시스템의 현재 문턱 전압 분포에 대응되는 정확한 소프트 디시젼(soft decision)을 수행하여, 동작의 신뢰성을 향상시킬 수 있는 장점이 있다.

본 발명의 실시예에 따른 메모리 장치, 메모리 시스템 및 이의 동작 방법에 의하면, ECC(Error Check and Correction) 엔진으로 정확한 가중치를 갖는 신뢰성 데이터가 전송됨에 따라, ECC 엔진에서 소요되는 디코딩(decoding) 시간을 줄여, 메모리 시스템의 독출 동작 속도를 향상시킬 수 있는 장점이 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 2는 도 1의 동작 방법으로 동작하는 메모리 시스템을 나타내는 도면이다.
도 3 및 도 4는 각각, 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 6은 본 발명의 실시예에 따른 메모리 컨트롤러의 일 예를 나타내는 도면이다.
도 7은 본 발명의 실시예에 따른 메모리 시스템이 SSD(Solid State Drive)에 적용된 예를 나타내는 블록도이다.
도 8은 본 발명의 실시예에 따른 메모리 컨트롤러에 포함되는 펌웨어부를 개념적으로 나타내는 도면이다.
도 9는 본 발명의 실시예에 따른 플래시 메모리에 포함되는 메모리 셀 어레이의 구조의 예를 나타내는 도면이다.
도 10은 도 9의 블록의 예를 나타내는 도면이다.
도 11은 도 10의 메모리 셀의 일 예를 나타내는 단면도이다.
도 12는 도 9의 메모리 셀 어레이에 대해 설정되는 프로그램 상태에 따른 문턱 전압의 산포를 나타내는 도면이다.
도 13은 본 발명의 실시예에 따른 플래시 메모리에서의 문턱전압 산포가 변경되는 예를 나타내는 도면이다.
도 14는 에러 정정을 위해 수행될 수 있는 소프트 디시젼 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 실시예에 따른 소프트 디시젼 동작을 설명하기 위한 도면이다.
도 16 및 도 17은 각각, 도 15의 소프트 디시젼 동작이 수행되는 대상의 문턱 전압 분포의 예를 나타내는 도면이다.
도 18 및 도 19는 각각, 본 발명의 실시예에 따른 문턱 전압 분포의 변동을 검출하여 이에 대응되는 소프트 디시젼 전압을 설정하는 동작을 설명하기 위한 도면이다.
도 20은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.
도 21은 도 20의 동작 방법으로 동작하는 메모리 시스템의 예를 나타내는 도면이다.
도 22는 본 발명의 실시예에 따른 다수의 소프트 리드 전압이 구비되는 예에 대한 도면이다.
도 23은 본 발명의 실시예에 따른 신뢰성 데이터의 예를 설명하기 위한 도면이다.
도 24는 본 발명의 실시예에 따른 컴퓨터 장치를 나타내는 도면이다.
도 25은 본 발명의 실시예에 따른 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명의 실시 예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 실시예에 따른 메모리 시스템에서의 동작 방법을 나타내는 순서도이고, 도 2는 도 1의 동작 방법으로 동작하는 메모리 시스템을 나타내는 도면이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)의 동작 방법은 제1 하드 리드 전압(HRV1)의 전압 레벨과 제1 전압 값(△V1) 만큼 전압 레벨의 차이를 갖는 제1 소프트 리드 전압(SRV1a)으로 비휘발성 메모리 셀들을 독출하는 단계(S120) 및 제1 소프트 리드 전압(SRV1a)과 쌍을 이루고 제1 하드 리드 전압(HRV1)의 전압 레벨과 제1 전압 값(△V1) 과 상이한 제2 전압 값(△V2)만큼 전압 레벨의 차이를 갖는 제2 소프트 리드 전압(SRV1b)으로 비휘발성 메모리 셀들을 독출하는 단계(S140)를 포함한다. 제1 전압 값(△V1) 및 상기 제2 전압 값(△V2)의 차이는, 메모리 시스템(MSYS)에 대해 설정되는 문턱전압 산포들 중, 인접하는 문턱전압 산포에 대한 비대칭성에 대응된다. 이때, 인접한 문턱전압 산포에 대한 비대칭성이라 함은 후술되는 도 15에 도시되는 바와 같이, 인접한 문턱전압 산포 각각의 전압 범위가 상이(wd1≠wd2)한 경우를 포함할 수 있다. 이러한 비대칭성은 후술되는 도 18에 도시되는 바와 같이, 임의의 문턱전압 산포의 전압 범위에 포함되는 전압으로 독출하는 경우, 독출 결과에서 특정 비트 값의 개수를 카운팅함으로써 판단될 수 있다. 비대칭성은 후술되는 도 19에 대한 설명에서 제시되는 바와 같이, 내구성의 변화 등에 의해 야기될 수 있다.

메모리 시스템(MSYS)에 대해 설정되는 문턱전압 산포들은 각각, 서로 다른 데이터로 식별된다. 제1 전압 값(△V1) 및 제2 전압 값(△V2)의 차이, 및 문턱전압 산포들에 대한 좀더 자세한 설명은 후술된다.

본 발명의 실시예에 따른 메모리 시스템(MSYS)은 메모리 컨트롤러(MCtrl) 및 플래시 메모리(MEM)를 포함할 수 있다. 메모리 컨트롤러(MCtrl)는 호스트(미도시)의 요청에 응답하여, 플래시 메모리(MEM)로의 데이터의 기입 및 독출을 제어한다. 예를 들어, 메모리 컨트롤러(MCtrl)는 호스트의 요청에 응답하여 노말 리드 명령(RCMD_N)을 플래시 메모리(MEM)에 인가할 수 있다. 노말 리드 명령(RCMD_N)은 노말 리드 전압(NRV)의 전압 레벨에 대한 정보 및 독출하고자 하는 비휘발성 메모리 셀들에 대한 제1 어드레스(Addr1)를 포함할 수 있다. 다만, 노말 리드 전압(NRV) 및 제1 어드레스(Addr1)는 노말 리드 명령(RCMD_N)과 별개로 인가되는 제어 신호(미도시)로 플래시 메모리(MEM)에 제공될 수도 있다. 노말 리드 명령(RCMD_N) 및 노말 리드 전압(NRV)은 후술되는 소프트 디시젼 명령(RCMD_S) 및 이에 대한 전압(HRV1, SRV1a, SRV1b)과 달리, 각각, 독출하고자 하는 플래시 메모리(MEM)의 비휘발성 메모리 셀들에 에러가 존재하지 않거나 일반적인 ECC 동작으로 에러가 정정될 수 있는 것이 전제된 경우에 대해 설정된 리드 명령 및 리드 전압일 수 있다. 노말 리드 전압(NRV)에 대한 구체적인 예는 후술된다.

플래시 메모리(MEM)는 노말 리드 명령(RCMD_N)에 응답하여 노말 리드 데이터(NDTA)를 출력한다. 예를 들어, 플래시 메모리(MEM)는 노말 리드 명령(RCMD_N)에 포함되거나 별도의 제어 신호에 의해 제공되는 노말 리드 전압(NRV)을 제1 어드레스(Addr1)에 대응되는 워드 라인에 인가하여 독출되는 비휘발성 메모리 셀들을 노말 리드 데이터(NDTA)로 출력할 수 있다.

그런데, 노말 리드 데이터(NDTA)에 에러가 존재하고 정정되지 아니하는 경우, 메모리 컨트롤러(MCtrl)는 소프트 디시젼 명령(RCMD_S)을 플래시 메모리(MEM)에 전송할 수 있다. 플래시 메모리(MEM)는 소프트 디시젼 명령(RCMD_S)에 응답하여 제1 어드레스(Addr1)에 대응되는 워드 라인에 각각, 제1 하드 리드 전압(HRV1), 제1 소프트 리드 전압(SRV1a) 및 제2 소프트 리드 전압(SRV1b)을 순차적으로 인가하여, 신뢰성 데이터(RDTA)를 생성할 수 있다. 신뢰성 데이터(RDTA)의 생성에 대한 자세한 사항을 후술된다.

제1 하드 리드 전압(HRV1)에 대해 하나의 쌍을 이루는 제1 소프트 리드 전압(SRV1a) 및 제2 소프트 리드 전압(SRV1b)은 각각, 제1 하드 리드 전압(HRV1)의 전압 레벨과 제1 전압 값(△V1) 및 제2 전압 값(△V2)만큼 차이가 나는 전압 레벨을 갖는다. 예를 들어, 제1 소프트 리드 전압(SRV1a)은 제1 하드 리드 전압(HRV1)보다 제1 전압 값(△V1) 만큼 작은 전압 레벨을 가질 수 있고, 제2 소프트 리드 전압(SRV1b)은 제1 하드 리드 전압(HRV1)보다 제2 전압 값(△V2)만큼 높은 전압 레벨을 가질 수 있다. 전술한 바와 같이, 본 발명의 실시예에 따른 메모리 시스템 및 이의 동작 방법에 의하면, 제1 전압 값(△V1) 및 제2 전압 값(△V2)이 상이(△V1 ≠ △V2)할 수 있다.

도 2는 본 발명의 메모리 시스템(MSYS)에서, 메모리 컨트롤러(MCtrl)가 각각, 서로 상이한 제1 전압 값(△V1) 및 제2 전압 값(△V2)만큼 제1 하드 리드 전압(HRV1)과 차이가 나는 제1 소프트 리드 전압(SRV1a) 및 제2 소트프 리드 전압(SRV1b)에 대한 정보를 플래시 메모리(MEM)로 전송한 예를 도시하였다. 그러나, 이에 한정되는 것은 아니다.

도 3 및 도 4는 각각, 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 도면이다.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템(MSYS)의 플래시 메모리(MEM)는 메모리 어레이(MA) 및 온-칩 컨트롤러(OCC)를 포함한다. 온-칩 컨트롤러(OCC)는 메모리 시스템(MSYS)으로부터, 각각, 동일한 제1 전압 값(△V1) 만큼 제1 하드 리드 전압(HRV1)과 차이가 나는 제1 소프트 리드 전압(SRV1a) 및 제2 소트프 리드 전압(SRV1b)에 대한 정보를 수신하여, 제1 소프트 리드 전압(SRV1a) 및 제2 소트프 리드 전압(SRV1b)의 전압 레벨을 조절할 수 있다. 구체적으로, 제1 소프트 리드 전압(SRV1a) 및 제2 소트프 리드 전압(SRV1b)이 각각, 서로 상이한 제1 전압 값(△V1) 및 제2 전압 값(△V2)만큼 제1 하드 리드 전압(HRV1)과 차이가 나는 전압 레벨을 갖도록 설정할 수 있다.

온-칩 컨트롤러(OCC)는 메모리 컨트롤러(MCtrl)의 소프트 디시젼 명령(RCMD_S)에 응답하여, 제1 하드 리드 전압(HRV1), 그리고 서로 상이한 제1 전압 값(△V1) 및 제2 전압 값(△V2)만큼 제1 하드 리드 전압(HRV1)과 차이가 나는 제1 소프트 리드 전압(SRV1a) 및 제2 소트프 리드 전압(SRV1b)을 제1 어드레스(Addr1)에 인가하기 위한 제어 신호(XCON)를 생성할 수 있다. 도 3에서는 온-칩 컨트롤러(OCC)로부터 메모리 어레이(MA)로 직접 제어 신호(XCON)가 인가되는 것으로 도시하고 있으나, 이는 도시의 편의를 위한 것이다. 본 발명의 실시예에 따른 플래시 메모리(MEM)는 제어 신호(XCON)에 응답하여 메모리 어레이(MA)의 워드 라인에 리드 전압을 인가하기 위한, 제어 로직(미도시), 전압 생성부(미도시) 및 디코더(미도시) 등을 더 포함할 수 있다.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템(MSYS)의 플래시 메모리(MEM) 또한, 도 3과 마찬가지로, 메모리 어레이(MA) 및 온-칩 컨트롤러(OCC)를 포함한다. 다만, 도 4의 플래시 메모리(MEM)의 온-칩 컨트롤러(OCC)는 노말 리드 명령(RCMD_N)에 대한 노말 리드 데이터(NDTA)에 정정되지 못하는 에러가 포함되는 경우, 자체적으로 소프트 디시젼 동작을 수행할 수도 있다. 예를 들어, 온-칩 컨트롤러(OCC)는 노말 리드 명령(RCMD_N)에 대응되는 노말 리드 데이터(NDTA)에 대한 에러 정보(E_Inf)에 근거하여, 소프트 디시젼 동작을 수행할 수 있다. 노말 리드 데이터(NDTA)에 대한 에러 정보(E_Inf)는 메모리 컨트롤러(MCtrl)에 노말 리드 데이터(NDTA)를 전송하여 메모리 컨트롤러(MCtrl)로부터 수신하거나, 온-칩 컨트롤러(OCC)가 직접 노말 리드 데이터(NDTA)에 대한 에러를 검색하여 획득할 수도 있다.

도 4에서는 메모리 어레이(MA)로부터 온-칩 컨트롤러(OCC)로 직접 노말 리드 데이터(NDTA) 및 신뢰성 데이터(RDTA)가 전송되는 것으로 도시하고 있으나, 이는 도시의 편의를 위한 것이다. 본 발명의 실시예에 따른 플래시 메모리(MEM)는 메모리 어레이(MA)로부터 노말 리드 데이터(NDTA) 및 신뢰성 데이터(RDTA)를 독출하기 위한 페이지 버퍼(미도시) 및 데이터 입출력부(미도시)를 더 포함할 수 있다.

이상에서 설명한 바와 같이, 본 발명의 실시예에 따른 소프트 디시젼의 제어는 메모리 컨트롤러 또는 온-칩 컨트롤러에서 수행될 수 있다. 다만, 이하에서는, 설명의 편의를 위해, 별도의 언급이 없는 한, 도 2의 메모리 시스템이 전제되어 설명된다.

도 5는 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.

도 2 및 도 5를 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은, 도 1의 동작 방법을 수행하기에 앞서, 제1 전압 값(△V1) 및 제2 전압 값(△V2)의 차이를 설정하는 단계(S110)를 더 포함할 수 있다. 전술한 바와 같이, 제1 전압 값(△V1) 및 제2 전압 값(△V2)의 차이는 메모리 시스템(MSYS)에 대해 설정되는 다수의 문턱전압 산포들 중, 인접하는 문턱전압 산포에 대한 비대칭성에 대응된다. 이에 대한 자세한 설명에 앞서, 본 발명의 실시예에 따른 플래시 메모리(MEM)의 구조 및 동작에 대하여 설명한다.

도 6은 본 발명의 실시예에 따른 메모리 컨트롤러의 일 예를 나타내는 도면이다.

도 6을 참조하면, 본 발명의 실시예에 따른 본 발명의 실시예에 따른 메모리 컨트롤러(MCtrl)는 호스트 인터페이스부(HIF), 메모리 인터페이스부(MIF), 로컬 메모리(LMEM), 버퍼(BUF) 및 프로세서(PRO)가 버스(BUS)로 연결될 수 있다.

호스트 인터페이스부(HIF)는 외부의 호스트 장치(HOST)와의 인터페이스를 제공한다. 예를 들어, 호스트 인터페이스부(HIF)는 SATA(Serial Advanced Technology Attachment) 또는 SAS(Serial Attached SCSI) 프로토콜의 인터페이스를 제공할 수 있다. 다만, 이에 한정되는 것은 아니다. 호스트 인터페이스부(HIF)는 SATA 또는 SAS 프로토콜 이외에, USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트 장치(HOST)와의 인터페이스를 제공할 수 있다.

메모리 인터페이스부(MIF)는 호스트 장치(HOST)로부터의 요청에 응답하여, 메모리 장치(MDEV)에 데이터를 프로그램 하거나 리드 하기 위해, 메모리 장치(MDEV)와의 인터페이스를 제공할 수 있다. 예를 들어, 호스트 장치(HOST)로부터 전송되는 논리 블록 어드레스(Logical Block Address)에서 메모리 장치(MDEV)의 페이지에 대한 물리 어드레스로 변환된 결과를, 메모리 인터페이스부(MIF)는 메모리 장치(MDEV)에 제공할 수 있다.

버퍼(BUF)는 호스트 장치(HOST)와 메모리 장치(MDEV) 사이의 원활한 데이터 전송을 위해 사용될 수 있다. 예를 들어, 버퍼(BUF)는 호스트 장치(HOST)의 요청에 따라 메모리 장치(MDEV)에 프로그램 될 데이터를 임시적으로 저장할 수 있다. 또는 버퍼(BUF)는 호스트 장치(HOST)의 요청에 따라 메모리 장치(MDEV)로부터 리드 되는 데이터를 임시적으로 저장할 수 있다. 버퍼(BUF)는 DRAM 또는 SRAM과 같은 휘발성 메모리, 또는 MRAM, PRAM, FRAM 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다.

로컬 메모리(LMEM)는 메모리 컨트롤러(MCtrl)가 호스트 장치(HOST)의 요청이 메모리 장치(MDEV)에서 처리될 수 있도록 제어하는데 데이터 및 제어 모듈 또는 제어 프로그램이 로딩(loading)되거나 저장될 수 있다. 예를 들어, 로컬 메모리(LMEM)에는 펌웨어(firmware)가 저장될 수 있다. 그 메모리 시스템(MSYS)을 구동하는 명령 및 데이터를 포함하는 소프트웨어(software)가 특정 저장 수단에 저장되어 하드웨어화 된 것으로, 메모리 시스템(MSYS)에 대한 호스트 장치의 요청을 수행하기 위해 호스트 장치의 요청에 대한 기계어 처리, 데이터 전송, 리스트 처리, 부동 소수점 연산 및 채널 제어 등 적어도 하나 이상의 처리를 수행한다. 펌웨어는, 전술된 본 발명의 실시예에 따른 노말 리드 명령(RCMD_N) 및 소프트 디시젼 명령(RCMD_S)과, 그에 대응되는 리드 전압 레벨들의 설정을 제어할 수 있다.

그 밖에, 로컬 메모리(LMEM)는 운영 체제 및 어드레스 맵핑(address mapping)에 참조되는 맵핑 테이블(mapping table) 등이 저장되거나 로딩될 수 있다. 로컬 메모리(LMEM)는 버퍼와 마찬가지로, DRAM 또는 SRAM과 같은 휘발성 메모리, 또는 MRAM, PRAM, FRAM 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다. 다만, 펌웨어를 형성하는 로컬 메모리는 비휘발성 메모리로 구현될 수 있다. 로컬 메모리(LMEM)는 적어도 하나 이상의 동종 또는 이종의 메모리로 구현될 수 있다.

프로세서(PRO)는 메모리 컨트롤러(MCtrl)의 각 구성 요소의 동작을 제어하고, 로컬 메모리(LMEM)에 저장되거나 로딩되는 제어 모듈 또는 제어 프로그램을 해석하고 실행시켜, 호스트 장치(HOST)로부터의 요청을 처리한다.

본 발명의 실시예에 따른 메모리 시스템(MSYS)이 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD)를 포함하거나 SSD에 포함되는 경우, 도 6의 메모리 컨트롤러(MCtrl)는 도 7의 SSD 컨트롤러(SCtrl)에 포함될 수 있다.

도 7은 본 발명의 실시예에 따른 메모리 시스템이 SSD에 적용된 예를 나타내는 블록도이다.

도 7을 참조하면, SSD(MSYS)는 SSD 컨트롤러(SCtrl) 및 메모리 장치(MDEV)를 포함한다. SSD 컨트롤러(SCtrl)는 SSD(MSYS)의 제1 포트(PT1)를 통해 호스트 장치(HOST)로부터 수신되는 신호(SIG)에 응답하여 메모리 장치(MDEV)를 제어한다. SSD 컨트롤러(SCtrl)는 다수의 채널(Ch1~CHn)을 통해 메모리 장치(MDEV)와 연결될 수 있다. 메모리 장치(MDEV)는 다수의 플래시 메모리들을 포함할 수 있다. 다수의 플래시 메모리들은 전술된 본 발명의 실시예에 따른 플래시 메모리(MEM)들 일 수 있다. 다만, 이에 한정되는 것은 아니고, 다른 플래시 메모리 또는 다른 비휘발성 메모리들을 포함할 수 있다.

SSD(MSYS)는 보조 전원 장치(DSP)를 더 구비하여 제2 포트(PT2)를 통해 호스트 장치(HOST)로부터 전원(PWR)을 입력 받을 수 있다. 다만, 이에 한정되는 것은 아니고, SSD(MSYS)는 호스트 장치(HOST) 이외의 외부 장치로부터 전원을 공급받을 수 있다.

SSD(MSYS)는 제1 포트(PT1)를 통해 호스트 장치(HOST)의 요청을 처리한 결과(SIG)를 출력할 수 있다. SSD(MSYS)로부터 출력되는 신호(SIG)는 전술된 메인 응답(MRSP)일 수 있다.

이상에서 설명된 메모리 컨트롤러(MCtrl) 또는 SSD 컨트롤러(SCtrl)에서의 호스트 장치(HOST)의 요청에 대한 제어는, 전술한 바와 같이 펌웨어에 의해 설정된 데이터 및 명령 등에 의해 수행될 수 있다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)이 도 7와 같이, SSD(MSYS)를 포함하는 경우, 펌웨어는 도 8에 도시되는 바와 같을 수 있다.

도 8은 본 발명의 실시예에 따른 메모리 컨트롤러에 포함되는 펌웨어부를 개념적으로 나타내는 도면이다.

도 8을 참조하면, 본 발명의 실시예에 따른 펌웨어(firmware)는 호스트 인터페이스 레이어(HIL) 및 플래시 변환 레이어(FTL)를 포함할 수 있다. 호스트 인터페이스 레이어(HIL)는 호스트 장치(HOST)로부터 수신되는 요청을 처리한다. 예를 들어, 호스트 인터페이스 레이어(HIL)는 전술된 도 7의 호스트 장치(HOST)의 요청(SIG)에 대한 기계어 처리 및 데이터 전송 등의 기능을 포함할 수 있다.

플래시 변환 레이어(FTL)는 호스트 인터페이스 레이어(HIL)에서 처리된 결과에 따라, 호스트 장치(HOST)로부터 수신된 어드레스와 메모리 장치(MDEV)의 물리적 어드레스를 맵핑하기 위한 제어 내지 리소스 할당을 수행할 수 있다. 도 6의 버퍼(BUF)는 상기와 같은 맵핑 동작 등에 요구되는 데이터의 버퍼링을 수행할 수 있고, 도 6의 로컬 메모리(LMEM)는 상기와 같은 맵핑 동작 등에 요구되는 맵핑 테이블을 저장할 수 있다.

도 8은 펌웨어가 요청 처리 레이어(RDL)를 더 포함하는 예를 도시한다. 도 8의 요청 처리 레이어(RDL)는 전술된 본 발명의 실시예에 따른 도 1의 메모리 시스템의 동작 방법이 제어될 수 있다. 예를 들어, 펌웨어의 요청 처리 레이어(RDL)는 도 7의 호스트 장치(HOST)의 요청(SIG)에 대응되는, 도 2의 노말 리드 명령(RCMD_N) 및 소프트 디시젼 명령(RCMD_S)을 플래시 메모리(MEM)에 적용하고, 그에 대한 결과(예를 들어, 노말 리드 데이터(NDTA))를 호스트 장치(HOST)의 요청(SIG)에 대한 응답(SIG)으로 출력할 수 있다.

도 8에서는 요청 처리 레이어(RDL)가 호스트 인터페이스 레이어(HIL)와 별개의 레이어로 구비되는 예를 도시하였으나, 이는 설명의 편의를 위한 것에 불과하다. 요청 처리 레이어(RDL)는 호스트 인터페이스 레이어(HIL)에 포함될 수도 있다.

도 9는 본 발명의 실시예에 따른 플래시 메모리에 포함되는 메모리 셀 어레이의 구조의 예를 나타내는 도면이다.

도 5 및 도 9를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)의 플래시 메모리(MEM)는 메모리 셀 어레이(MA)를 포함할 수 있다. 메모리 셀 어레이(MA)는 a(a는 2 이상의 정수)개의 블록들(BLK0~BLKa-1)을 구비하고, 각 블록들(BLK0~BLKa-1)은 b(b는 2 이상의 정수)개의 페이지들(PAG0~PAGb-1)을 구비하며, 각 페이지들(PAG0~PAGb-1)은 c(c는 2 이상의 정수)개의 섹터들(SEC0~SECc-1)을 포함할 수 있다. 도 9에서는 도시의 편의를 위해, 블록 BLK0에 대하여만 페이지들(PAG0~PAGb-1) 및 섹터들(SEC0~SECc-1)을 도시하였으나, 다른 블록들(BLK1~BLKa-1)도 블록 BLK0와 동일한 구조를 가질 수 있다.

도 10은 도 9의 블록의 예를 나타내는 도면이다.

도 9 및 도 10을 참조하면, 도 9의 플래시 메모리(MEM)가 낸드 플래시 메모리(NAND Flash Memory)인 경우, 블록들(BLK0~BLKa-1)은 각각, 비트 라인(BL0~BLd-1) 방향으로, e개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들로 구비될 수 있다. 각 스트링(STR)은 또한, 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(Str1) 및 소스(source) 선택 트랜지스터(Str2)를 포함할 수 있다.

본 발명의 실시예에 따른 플래시 메모리(MEM)는 블록 단위로 이레이즈가 수행되고, 각 워드 라인(WL0~WLe-1)에 대응되는 페이지 단위로 프로그램을 수행한다. 본 발명의 실시예에 따른 플래시 메모리(MEM)는 이상에서 설명된 메모리 셀 어레이(MA)와 동일한 구조로 동일한 동작을 수행하는 복수개의 메모리 셀 어레이들이 구비될 수도 있다.

도 11은 도 10의 메모리 셀의 일 예를 나타내는 단면도이다.

도 10의 각 메모리 셀(MCEL)은 도 11과 같이 구현될 수 있다. 도 11을 참조하면, 기판(SUB) 상에 소스(S) 및 드레인(D)이 형성되고, 소스(S)와 드레인(D)의 사이에는 채널 영역이 형성될 수 있다. 채널 영역의 상부에는 플로팅 게이트(FG)가 형성되는데, 채널 영역과 플로팅 게이트(FG)의 사이에는 터널링(tunneling) 절연층과 같은 절연층이 배치될 수 있다. 플로팅 게이트(FG)의 상부에는 컨트롤 게이트(CG)가 형성되는데, 플로팅 게이트(FG)와 컨트롤 게이트(CG)의 사이에는 블로킹(blocking) 절연층과 같은 절연층이 배치될 수 있다. 기판(SUB), 소스(S), 드레인(D) 및 컨트롤 게이트(CG)에는 메모리 셀(MCEL)에 대한 프로그램, 소거 및 독출 동작에 필요한 전압들이 인가될 수 있다.

도 10의 플래시 메모리에서는 도 11의 메모리 셀(MCEL)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MCEL)에 저장된 데이터가 독출될 수 있다. 메모리 셀(MCEL)의 문턱 전압(Vth)은 플로팅 게이트(FG)에 저장된 전자(electron)의 양에 따라 결정될 수 있다. 예를 들어, 플로팅 게이트(FG)에 저장된 전자가 많을수록 메모리 셀(MCEL)의 문턱 전압은 높아질 수 있다.

메모리 셀(MCEL)의 문턱 전압(Vth)의 일정 범위에 대해, 한 비트, 두 비트 또는 세 비트 이상의 데이터가 설정될 수 있다. 이에 대응되어, 도 10의 각 워드라인에는 하나 또는 둘 이상의 페이지가 설정될 수 있다. 다시 말해, 각 워드라인에 하나 또는 둘 이상의 페이지가 프로그램 될 수 있다.

도 12은 도 9의 메모리 셀 어레이에 대해 설정되는 프로그램 상태에 따른 문턱 전압의 산포를 나타내는 도면이다.

도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 도 12의 (a)와 같이 각각의 문턱 전압의 범위, 즉 각각의 문턱전압 산포에 대해 하나의 비트의 데이터가 설정되는 낸드 플래시 메모리(MEM)를 포함할 수 있다. 이와 같은 구조의 낸드 플래시 메모리를 싱글-레벨 셀(SLC: Single-Level Cell) 낸드 플래시 메모리라 한다. SLC 낸드 플래시 메모리의 각 메모리 셀(MCEL)은 한 비트의 데이터가 프로그램 될 수 있다. SLC 낸드 플래시 메모리의 경우, 도 10의 각 워드 라인마다 하나의 페이지가 설정될 수 있다.

또는 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 도 12의 (b) 또는 도 12의 (c)와 같이 각각의 문턱 전압의 범위, 즉 각각의 문턱전압 산포에 대해 둘 이상의 비트의 데이터가 설정되는 낸드 플래시 메모리(MEM)를 포함할 수 있다. 이와 같은 구조의 낸드 플래시 메모리를 멀티-레벨 셀(MLC: Multi-Level Cell) 낸드 플래시 메모리라 한다. MLC 낸드 플래시 메모리의 각 메모리 셀(MCEL)은 두 비트 이상의 데이터가 프로그램 될 수 있다. MLC 낸드 플래시 메모리의 경우, 도 10의 각 워드 라인마다 두 개 이상의 페이지가 설정될 수 있다.

단, 메모리 셀에 3 비트의 데이터가 프로그램 되는 낸드 플래시 메모리의 경우, TLC(Tripple Level Cell) 낸드 플래시 메모리라 명명하기도 하나, 설명의 편의를 위해, 이하에서는 메모리 셀에 2 비트 이상의 데이터가 프로그램 되는 낸드 플래시 메모리를 MLC 낸드 플래시 메모리로 통칭한다. MLC 낸드 플래시 메모리에서, 4개 이상의 문턱전압 산포를 식별하기 위해, 도 2의 노말 리드 전압(NRV)은 3개 이상의 전압 레벨로 설정될 수 있다.

본 발명의 실시예에 따른 메모리 시스템(MSYS)은, 전술한 바와 같이, SLC 낸드 플래시 메모리 또는 MLC 낸드 플래시 메모리(MEM)를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 SLC 낸드 플래시 메모리 및 MLC 낸드 플래시 메모리를 함께 구비할 수 있다. 또는 본 발명의 실시예에 따른 플래시 메모리(MEM)는 도 9의 다수의 블록(BLK0~BLKa-1) 중 일부는 SLC 방식으로 데이터를 프로그램 하고, 나머지는 MLC 방식으로 데이터를 프로그램 할 수도 있다.

이상에서 설명된 본 발명의 실시예에 따른 플래시 메모리에서, 그 내제된 구조적 한계 및 주변 환경 변화에 따른 다양한 성능 열화가 발생할 수 있다. 예를 들어, 본 발명의 실시예에 따른 플래시 메모리는 도 10의 공통 소스 라인 잡음, 프로그램 및 이레이즈의 반복에 따른 내구성(endurance), 도 11의 플로팅 게이트(FG)에 트랩된 전자의 보유력(retention), 리드 디스터브(read disturb) 현상 및 온도 등에 의해, 도 12와 같이 설정된 문턱전압 산포가 도 13과 같이 변경될 수 있다.

도 13을 참조하면, 도 5의 (a)와 같이, 두 개의 문턱전압 산포(S1, S2)는 두 개의 문턱전압 산포(S1, S2) 사이의 전압 레벨로 설정된 도 2의 노말 리드 전압(NRV)에 의해 식별되었던 것이, 전술된 플래시 메모리(MEM)의 성능 열화에 의해, 문턱전압 산포가 도 5의 (b)와 같이 변경될 수 있다. 도 5의 (b)는 제1 문턱전압 산포(S1)가 제1 문턱전압 산포(S2) 방향으로 이동된 예를 보여준다. 도 5의 (b)의 예에서, 노말 리드 전압(NRV)으로 독출을 수행할 경우, 빗금친 부분은 프로그램 된 데이터와 다른 데이터로 독출되는 에러가 발생할 수 있다.

이러한 에러는 후술되는 ECC 엔진(Error Check and Correction)에 의해 정정될 수 있다. 예를 들어, ECC 엔진은 기입하고자 하는 데이터를 인코딩(encoding)하여 패리티 데이터를 생성하고, 독출된 데이터 및 이에 포함되는 패리티 데이터를 디코딩(decoding)하여 에러를 검출하고 정정할 수 있다. 그런데, 이에 의하여도 에러 정정이 되지 아니할 수 있다. 이 경우, 메모리 시스템(MSYS)은 리드 리트라이(read retry) 및 소프트 디시젼(soft decision) 등의 다양한 에러 정정 스킴(scheme)을 적용할 수 있다.

도 14는 에러 정정을 위해 수행될 수 있는 소프트 디시젼 동작을 설명하기 위한 도면이다.

도 2 및 도 14를 참조하면, 소프트 디시젼 동작은 제1 하드 리드 전압(HRV1)을 비휘발성 메모리 셀들에 대한 제1 어드레스(Addr1)에 인가하여, 각 메모리 셀의 문턱 전압이 제1 문턱전압 산포(S1) 및 제2 문턱전압 산포(S2) 중 어느 범위에 포함되는지를 식별한다. 제1 하드 리드 전압(HRV1)보다 작은 문턱 전압을 갖는 메모리 셀은 1로 식별되고, 제1 하드 리드 전압(HRV1)보다 작은 문턱 전압을 갖는 메모리 셀은 0으로 식별될 수 있다.

제1 하드 리드 전압(HRV1)은, 노말 리드 명령(RCMD_N)에서 제1 문턱전압 산포(S1) 및 제2 문턱전압 산포(S2)를 식별하기 위한 노말 리드 전압(NRV)과 동일한 전압 레벨을 가질 수 있다. 전술한 바와 같이, 문턱전압 산포가 4개 이상인 MLC 플래시 메모리에 대하여는 노말 리드 전압(NRV)이 다수의 전압 레벨을 가질 수 있는데, 이 경우, 제1 하드 리드 전압(HRV1)은 다수의 전압 레벨 중 제1 문턱전압 산포(S1) 및 제2 문턱전압 산포(S2)를 식별하기 위한 전압 레벨을 가질 수 있다. 제1 하드 리드 전압(HRV1)에 의해 식별된 데이터를 하드 데이터(HDTA)라 명명할 수 있다.

다음으로, 소프트 디시젼 동작은, 한 쌍을 이루고 각각 제1 하드 리드 전압(HRV1)과 제1 전압 값(△V1) 및 제2 전압 값(△V1)의 차이를 갖는 제1 소프트 리드 전압(SRV1a) 및 제2 소프트 리드 전압(SRV1b)을 순차적으로 제1 어드레스(Addr1)에 인가하여, 소프트 데이터(SDTA)를 센싱할 수 있다. 제1 소프트 리드 전압(SRV1a)보다 낮은 문턱 전압을 갖는 메모리 셀은 1로 식별되고, 제1 소프트 리드 전압(SRV1a)보다 높고 제2 소프트 리드 전압(SRV1b)보다 낮은 문턱 전압을 갖는 메모리 셀은 0으로 식별될 수 있다. 그리고, 제2 소프트 리드 전압(SRV1b)보다 높은 문턱 전압을 갖는 메모리 셀은 1로 식별될 수 있다. 소프트 데이터(SDTA)는 제1 소프트 리드 전압(SRV1a)에 따른 메모리 셀의 온-오프에 의한 비트 값과 제2 소프트 리드 전압(SRV1b)에 따른 메모리 셀의 온-오프에 의한 비트 값의 반전된 값을 배타적 논리합 하여 형성될 수 있다.

도 14의 예에서, 하드 데이터(HDTA) 및 소프트 데이터(SDTA)에 근거한 신뢰성 데이터(RDTA)는 구간 ①, ②, ③ 및 ④에 대해 각각 11, 10, 00 및 01의 값을 가질 수 있다. 다만, 이에 한정되는 것은 아니고, 하드 데이터(HDTA) 및 소프트 데이터(SDT)에 근거한 신뢰성 데이터(RDTA)는 다른 값으로 설정될 수도 있다.

메모리 시스템(MSYS)은 신뢰성 데이터(RDTA)가 11로 식별되는 구간 ①에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)를 스트롱 1(strong 1: 해당 데이터(비트) 값이 1로 식별되고 1일 확률이 높음을 나타냄)로 처리할 수 있다. 즉, 메모리 시스템(MSYS)은 신뢰성 데이터(RDTA)가 11로 식별되는 구간 ①에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)에 대해 스트롱 1이라는 가중치를 부여할 수 있다. 그리고, 메모리 시스템(MSYS)은 신뢰성 데이터(RDTA)가 10으로 식별되는 구간 ②에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)를 위크 1(weak 1: 해당 데이터(비트) 값이 1로 식별되나 1일 확률이 낮음을 나타냄)로 처리할 수 있다. 즉, 메모리 시스템(MSYS)은 신뢰성 데이터(RDTA)가 10으로 식별되는 구간 ②에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)에 대해 위크 1이라는 가중치를 부여할 수 있다.

마찬가지로, 메모리 시스템(MSYS)은 신뢰성 데이터(RDTA)가 00으로 식별되는 구간 ③에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)를 스트롱 0(해당 데이터(비트) 값이 0으로 식별되고 0일 확률이 높음을 나타냄)으로 가중치를 부여하여 처리하고, 신뢰성 데이터(RDTA)가 01로 식별되는 구간 ④에 포함되는 문턱 전압을 갖는 메모리 셀로부터 독출된 데이터(비트)를 위크 0(해당 데이터(비트) 값이 0으로 식별되나 0일 확률이 낮음을 나타냄)으로 가중치를 부여하여 처리할 수 있다.

이렇게 소프트 디시젼 수행 결과로 얻어지는 가중치는 후술되는 에러 정정의 기준이 될 수 있다. 따라서, 정확한 신뢰성 데이터(RDTA), 즉 소프트 디시젼 동작을 통해 메모리 셀의 각 문턱 전압을 식별한 결과에 의해 부여되는 가중치가 정확해야, 정확한 에러 정정 동작이 수행될 수 있다. 이를 위한 본 발명의 실시예에 따른 소프트 디시젼 동작에 대해 설명한다.

도 15는 본 발명의 실시예에 따른 소프트 디시젼 동작을 설명하기 위한 도면이다.

도 2 및 도 15를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 인접하여 위치하는 제1 문턱전압 산포(S1)및 제2 문턱전압 산포(S2)의 전압 범위의 차이(wd2-wd1)에 대응되는 차이로, 제1 전압 값(△V1) 및 제2 전압 값(△V2)을 설정할 수 있다. 예를 들어, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 인접하여 위치하는 문턱전압 산포(S1, S2) 중 넓은 전압 범위(wd1)의 문턱전압 산포(S1)에 대응되는 전압 값(△V2)이 좁은 범위(wd2)의 문턱전압 산포(S2)에 대응되는 다른 전압 값(△V1)보다 클 수 있다.

이때, 제1 전압 값(△V1) 및 제2 전압 값(△V2)이 달리 설정되는 인접하여 위치하는 문턱전압 산포(S1, S2)는, 도 16의 예와 같이, 이레이즈 상태(E) 및 이레이즈 상태(E)에 인접하는 제1 프로그램 상태(P1)에 대한 문턱전압 산포일 수 있다. 이레이즈 상태(E)는 전술된 도 12 등에 도시되는 바와 같이, 프로그램 상태와 다른 범위로 문턱전압 산포가 설정될 수 있다.

또는, 제1 전압 값(△V1) 및 제2 전압 값(△V2)이 달리 설정되는 인접하여 위치하는 문턱전압 산포(S1, S2)는, 도 12의 (b) 또는 (c)의 프로그램 상태들(도 12의 (b)의 P1~P3 또는 도 12의 (c)의 P1~P7) 중 인접하여 위치하는 프로그램 상태에 대한 문턱전압 산포일 수 있다. 예를 들어, 제1 전압 값(△V1) 및 제2 전압 값(△V2)이 달리 설정되는 인접하여 위치하는 문턱전압 산포(S1, S2)는, 도 17에 도시되는 바와 같이, 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)에 대한 문턱전압 산포일 수 있다. 동일한 범위로 문턱전압 산포가 설정되었던 각 프로그램 상태는 전술된 산포의 변동에 의해 서로 다른 전압 범위의 문턱전압 산포를 가지게 될 수 있다.

그런데 서로 다른 전압 범위를 갖는 문턱전압 산포에 대해, 하드 리드 전압에 대해 동일한 전압 차이를 갖는 소프트 데이터로 소프트 디지션을 수행하는 경우, 문턱전압 산포의 특성과 다른 가중치가 설정될 수 있다. 예를 들어, 도 15에서 제1 전압 값(△V1) 및 제2 전압 값(△V2)이 같다면, 제1 문턱전압 산포(S1)에 해당하는 문턱 전압을 가지면서도 제2 소프트 리드 전압(SRV1b)보다 문턱 전압이 커서 해당 메모리 셀에 저장된 값이 스트롱 0으로 식별되는 오류가 발생될 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 시스템 및 이의 동작 방법에 의하면 각 문턱 전압에 적응적인 전압 차이로 소프트 리드 전압을 설정하여 상기의 오류를 방지할 수 있다. 이하에서는 본 발명의 실시예에 따른 메모리 시스템 및 이의 동작 방법에서, 제1 전압 값(△V1) 및 제2 전압 값(△V2) 폭의 차이 또는 변동을 검출하여 설정하는 방법에 대하여 알아본다.

다시 도 2 및 도 5를 참조하면, 전술한 바와 같이, 제1 전압 값(△V1) 및 제2 전압 값(△V2)의 차이를 설정하는 단계를 더 포함할 수 있다. 예를 들어, 도 18에 도시되는 바와 같이, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 상기 문턱전압 산포들 중 이레이즈 상태(E)에 대응되는 문턱전압 산포에 포함되는 전압 레벨을 갖는 전압 Vr로 임의의 페이지(비휘발성 메모리 셀들)를 독출하여 동일한 비트 값의 개수를 카운팅함으로써, 제1 전압 값(△V1) 및 제2 전압 값(△V2)을 설정할 수 있다. 예를 들어, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 전압 Vr로 독출되는 임의의 페이지(비휘발성 메모리 셀들)에 포함되는 1의 개수를 카운팅할 수 있다. 1의 개수가 많은 경우, 이레이즈 상태(E)에 대응되는 문턱전압 산포가 전압 레벨이 높은 방향으로 전압 범위가 확장 된 것으로 판단될 수 있기 때문이다.

또는, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 상기 문턱전압 산포들 중 임의의 프로그램 상태(예를 들어, 도 18의 Pn 상태)에 대응되는 문턱전압 산포에 포함되는 전압 레벨을 갖는 전압 Vh로 임의의 페이지(비휘발성 메모리 셀들)를 독출하여 동일한 비트 값의 개수를 카운팅함으로써, 제1 전압 값(△V1) 및 제2 전압 값(△V2)을 설정할 수 있다.

본 발명의 실시예에 따른 메모리 시스템(MSYS)은 상기 독출된 페이지(비휘발성 메모리 셀들)로부터 동일한 비트 값을 갖는 비트의 개수를 카운팅하기 위한 카운터(미도시)를 포함할 수 있다.

이와 달리, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 상기 메모리 시스템의 내구성(endurance) 정보를 참조하여, 제1 전압 값(△V1) 및 제2 전압 값(△V2)를 설정할 수도 있다. 전술한 바와 같이, P/E cycle의 변화에 따라, 문턱전압 산포가 달라질 수 있다. 그리고, 문턱전압 산포의 변화에 따라 인접하여 위치하는 문턱전압 산포간의 비대칭이 야기될 수 있다. 도 19를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 내구성 정보(예를 들어, P/E cycle(Program/Erase cycle))에 따라 설정된 제1 전압 값(△V1) 및 제2 전압 값(△V2)을 저장하는 테이블을 구비하고, 이에 근거하여 제1 전압 값(△V1) 및 제2 전압 값(△V2)를 설정할 수도 있다. 예를 들어, 도 19의 테이블이 참조되어, P/E cycle이 1K 미만인 경우, 제1 전압 값(△V1) 및 제2 전압 값(△V2)은 각각 제1 값 VAL1 및 제2 값 VAL2으로 설정되고, P/E cycle이 1K 이상 2K 미만인 경우 제1 전압 값(△V1) 및 제2 전압 값(△V2)은 각각 제3 값 VAL3 및 제4 값 VAL4로 설정될 수 있다.

도 19의 테이블은 도 8의 펌웨어 등에 저장되거나 펌웨어에 의해 관리될 수 있다. 그리고, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 P/E cycle을 카운팅하기 위한 카운터(미도시)를 포함할 수 있다.

도 5의 제1 전압 값(△V1) 및 제2 전압 값(△V2)의 차이를 설정하는 단계는, 본 발명의 실시예에 따른 메모리 시스템(MSYS)이 턴-온되거나, 비휘발성 메모리 셀들을 독출한 결과에 에러가 포함되는 경우 수행될 수 있다. 그리고, 전술한 바와 같이, 제1 전압 값(△V1) 및 제2 전압 값(△V2)의 차이의 설정은, 메모리 컨트롤러(MCtrl)에서 수행될 수 있다. 또는, 제1 전압 값(△V1) 및 제2 전압 값(△V2)의 차이의 설정은, 플래시 메모리(MEM)에 포함되는 온-칩 컨트롤러(OCC)에서 수행될 수 있다.

도 20은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 순서도이다.

도 2 및 도 20을 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템의 동작 방법은, 도 1의 동작 방법으로 비휘발성 메모리 셀들을 독출한 후, 제1 하드 리드 전압(HRV1), 제1 소프트 리드 전압(SRV1a) 및 제2 소프트 리드 전압(SRV1b)으로 비휘발성 메모리 셀들을 독출한 결과에 대응되는, 비휘발성 메모리 셀들에 대한 신뢰성 데이터(RDTA)를 생성하는 단계(S160) 및 신뢰성 데이터(RDTA)에 근거하여 비휘발성 메모리 셀들에 대한 에러 정정 동작을 수행하는 단계(S160)를 더 포함할 수 있다. 신뢰성 데이터(RDTA)의 예는 전술된 도 14에서 설명되었으므로 더 자세한 사항에 대한 기재는 생략한다. 그리고, 본 발명의 실시예에 따른 에러 정정 동작은 전술된 바와 같이, 신뢰성 데이터(RDTA)에 근거하여 ECC 엔진에 의해 수행될 수 있고, ECC 엔진은 도 21에 도시되는 바와 같이, 메모리 컨트롤러(MCtrl)에 포함될 수 있다.

ECC 엔진은 신뢰성 데이터(RDTA)를 수신하여, 신뢰성 데이터(RDTA)에 포함된 가중치로 알고리즘을 실행하여, 독출된 비휘발성 메모리 셀들에 포함된 에러를 정정할 수 있다. 예를 들어, ECC 엔진은 LLR(Log-Likelihood Ratio) 알고리즘을 이용하여 해당 비트가 0과 1 중 어디에 더 적합한 지를 판단할 수 있다. 전술한 바와 같이, 본 발명의 실시예에 따른 메모리 시스템 및 이의 동작 방법에 의하면, 비대칭 산포를 정확히 반영한 가중치로 신뢰성 데이터를 생성함으로써, ECC 엔진이 잘못된 가중치에 의해 LLR 알고리즘을 다수 실행해야 함에 따른 디코딩 시간을 줄일 수 있다. 따라서 본 발명의 실시예에 따른 메모리 시스템 및 이의 동작 방법에 의하면, 좀더 정확한 에러 정정을 수행하면서도 동작 속도를 향상시킬 수 있다.

이상에서는 하나의 하드 리드 전압 및 이에 대응되는 한 쌍의 소프트 리드 전압에 의한 소프트 디시젼 동작에 대하여 설명하였다. 그러나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 시스템 및 이의 동작 방법에 의하면, 적어도 둘 이상의 하드 리드 전압 또는 각 하드 리드 전압에 대응되는 적어도 두 쌍 이상의 소프트 리드 전압에 의해 소프트 디시젼 동작이 수행될 수도 있다. 이에 대하여 설명한다.

도 22는 본 발명의 실시예에 따른 다수의 소프트 리드 전압이 구비되는 예에 대한 도면이다.

도 22를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 제1 하드 리드 전압(HRV1) 및 제1 하드 리드 전압(HRV1)에 대한 세 쌍의 소프트 리드 전압(SRV1a~SRV1f)에 의해 소프트 디시젼이 수행될 수 있다. 이때, 쌍을 이루는 소프트 리드 전압(SRV1a 및 SRV1b, SRV1c 및 SRV1d, SRV1e 및 SRV1f)은 각각, 제1 하드 리드 전압(HRV1)에 대해 서로 다른 전압 차이(△V1 및 △V2, △V3 및 △V4, △V5 및 △V6)로 설정될 수 있다. 각 전압 차이에 대한 내용은 전술된 제1 소프트 리드 전압(SRV1a) 및 제2 소프트 리드 전압(SRV1b)에 대한 제1 전압 값(△V1) 과 제2 전압 값(△V2)의 차이와 동일하므로 이에 대한 자세한 설명은 생략한다.

도 23은 본 발명의 실시예에 따른 신뢰성 데이터의 예를 설명하기 위한 도면이다.

도 23을 참조하면, 두 개의 하드 리드 전압(HRV1, HRV2) 및 각 하드 리드 전압(HRV1, HRV2)에 대한 세 쌍의 소프트 리드 전압(SRV1a~SRV1f, SRV2a~SRV2f)에 의해 소프트 디시젼 동작이 수행되고, 그에 따른 신뢰성 데이터가 생성되는 예를 도시한다. 각 메모리 셀 중 제1 하드 리드 전압(HRV1)보다 문턱 전압이 낮은 메모리 셀에 저장된 비트 값은 1로 식별되고 제1 하드 리드 전압(HRV1)보다 문턱 전압이 높고 제2 하드 리드 전압(HRV2)보다 문턱 전압이 낮은 메모리 셀에 저장된 비트 값은 0으로 식별되고 제2 하드 리드 전압(HRV2)보다 문턱 전압이 높은 메모리 셀에 저장된 비트 값은 1로 식별되어 하드 데이터(HDTA)로 독출될 수 있다. 각 메모리 셀 중 소프트 리드 전압 SRV1a보다 문턱 전압이 낮은 메모리 셀에 저장된 비트 값은 1로 식별되고 소프트 리드 전압 SRV1a보다 문턱 전압이 높고 소프트 리드 전압 SRV2a보다 문턱 전압이 낮은 메모리 셀에 저장된 비트 값은 0으로 식별되고 소프트 리드 전압 SRV2a보다 문턱 전압이 높은 메모리 셀에 저장된 비트 값은 1로 식별되어 제1 소프트 데이터(SDTA1)로 독출될 수 있다. 같은 스킴으로 제2 소프트 데이터(SDTA2) 내지 제6 소프트 데이터(SDTA6)가 독출될 수 있다.

각각의 하드 리드 전압 및 소프트 리드 전압에 의해 구분되는 각 구간에 대한 신뢰성 데이터는 해당 구간에 대한 하드 데이터(HDTA) 및 제1 내지 제6 소프트 데이터(SDTA1~SDTA6)의 동일한 위치의 비트 값들에 의해 형성될 수 있다. 예를 들어, 가장 낮은 전압 레벨을 갖는 구간에 대한 신뢰성 데이터는 1111111로 형성되고, 다음으로 낮은 전압 레벨을 갖는 구간에 대한 신뢰성 데이터는 1111101로 형성될 수 있다. 이때, 각 구간의 신뢰성 데이터에 의한 가중치는 1의 개수가 많을 수록 스트롱 1이 되고 0의 개수가 많을수록 스트롱 0으로 설정될 수 있다.

도 23에서는 제1 하드 리드 전압(HRV1)이 인가되는 인접하여 위치하는 문턱전압 산포(S1, S2)의 형상이 상이하고(비대칭), 제2 하드 리드 전압(HRV2)이 인가되는 인접하여 위치하는 문턱전압 산포(Sk, Sk+1)의 형상이 동일(대칭)한 경우를 도시하고 있으나, 이에 한정되는 것은 아니다. 서로 다른 하드 리드 전압이 인가되는 인접하여 위치하는 문턱전압 산포의 형상은 모두 동일하거나 모두 상이하거나 일부만 상이할 수도 있다. 또한, 도 23에서는 두 개의 하드 리드 전압 및 각 하드 리드 전압에 대한 세 쌍의 소프트 리드 전압으로 소프트 디시젼이 수행되는 예를 도시하였으나 이에 한정되는 것은 아니고, 다른 개수의 하드 리드 전압 및 소프트 리드 전압에 의해 수행될 수도 있다.

도 24는 본 발명의 실시예에 따른 컴퓨터 시스템을 나타내는 도면이다.

도 24를 참조하면, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)은 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 메모리 시스템(MSYS)을 구비한다. 메모리 시스템(MSYS)은 도 2 등의 메모리 시스템(MSYS)일 수 있다. 그리고, 메모리 시스템(MSYS)에 포함되는 메모리 장치(MDEV)는 도 3 등의 플래시 메모리(MEM)를 포함할 수 있다. 따라서, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)에 의하면, 메모리 장치 또는 메모리 시스템의 동작의 신뢰성과 동작의 속도를 향상시킬 수 있다.

본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)는 파워 공급 장치(PS)를 더 구비할 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)은 프로세서(CPU)와 메모리 시스템(MSYS) 사이의 데이터 송수신을 위한 휘발성 메모리 장치(예를 들어, RAM)를 더 구비할 수 있다.

본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)이 모바일 장치인 경우, 컴퓨터 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨터 시스템(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.

도 25는 본 발명의 실시예에 따른 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.

도 25를 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 25의 SSD는 도 7의 SSD일 수 있다. 따라서, 본 발명의 실시예에 따른 네트워크 시스템(NSYS) 및 서버 시스템(SSYS)에 의하면, 메모리 장치 또는 메모리 시스템의 동작의 신뢰성과 동작의 속도를 향상시킬 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

제1 하드 리드 전압의 전압 레벨과 제1 전압 값만큼 전압 레벨의 차이를 갖는 제1 소프트 리드 전압으로 비휘발성 메모리 셀들을 독출하는 단계; 및
상기 제1 소프트 리드 전압과 쌍을 이루고, 상기 제1 하드 리드 전압의 전압 레벨과 상기 제1 전압 값과 상이한 제2 전압 값만큼 전압 레벨의 차이를 갖는, 제2 소프트 리드 전압으로 상기 비휘발성 메모리 셀들을 독출하는 단계를 포함하고,
상기 제1 전압 값 및 상기 제2 전압 값 간의 차이는, 상기 비휘발성 메모리 셀들에 대해 설정되는 다수의 문턱전압 산포 중, 서로 인접하는 문턱전압 산포 각각의 전압 범위 간의 차이에 대응되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
제1 항에 있어서,
상기 서로 인접하는 문턱전압 산포는, 상기 다수의 문턱전압 산포 중 이레이즈 상태에 대응되는 문턱전압 산포 및 제1 프로그램 상태에 대응되는 문턱전압 산포인 것을 특징으로 하는 메모리 시스템의 동작 방법.
제1 항에 있어서,
상기 서로 인접하는 문턱전압 산포는 각각, 상기 다수의 문턱전압 산포 중 제1 프로그램 상태를 나타내는 문턱전압 산포 내지 제n(n은 자연수) 프로그램 상태를 나타내는 문턱전압 산포 중 하나인 것을 특징으로 하는 메모리 시스템의 동작 방법.
제1 항에 있어서,
상기 제1 전압 값 및 상기 제2 전압 값 간의 차이를 설정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
제4 항에 있어서,
상기 제1 전압 값 및 상기 제2 전압 값 간의 차이를 설정하는 단계는, 상기 다수의 문턱전압 산포 중 이레이즈 상태에 대응되는 문턱전압 산포에 포함되는 전압 레벨로 독출되는 임의의 비트 값의 개수 또는 전압 레벨이 가장 높은 문턱전압 산포에 포함되는 전압 레벨로 독출되는 임의의 비트 값의 개수를 카운팅하여, 상기 제1 전압 값 및 상기 제2 전압 값을 설정하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
제4 항에 있어서,
상기 제1 전압 값 및 상기 제2 전압 값 간의 차이를 설정하는 단계는, 상기 메모리 시스템의 내구성(endurance) 정보를 참조하여, 상기 제1 전압 값 및 상기 제2 전압 값의 차이를 설정하는 것을 특징으로 하고,
상기 내구성 정보는, P/E Cycle(Program/Erase Cycle) 정보를 포함하는 메모리 시스템의 동작 방법.
제1 항에 있어서,
상기 제1 전압 값은, 상기 서로 인접하는 문턱전압 산포 중 전압 범위가 더 넓은 제1 문턱전압 산포에 대응되고,
상기 제2 전압 값은, 상기 서로 인접하는 문턱전압 산포 중 전압 범위가 더 좁은 제2 문턱전압 산포에 대응되고,
상기 제1 전압 값은 상기 제2 전압 값보다 큰 것을 특징으로 하는 메모리 시스템의 동작 방법.
제1 항에 있어서,
상기 제1 하드 리드 전압의 전압 레벨과 제3 전압 값만큼 전압 레벨의 차이를 갖는 제3 소프트 리드 전압으로 상기 비휘발성 메모리 셀들을 독출하는 단계; 및
상기 제3 소프트 리드 전압과 쌍을 이루고, 상기 제1 하드 리드 전압의 전압 레벨과 상기 제3 전압 값과 상이한 제4 전압 값만큼 전압 레벨의 차이를 갖는, 제4 소프트 리드 전압으로 상기 비휘발성 메모리 셀들을 독출하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
제1 항에 있어서,
상기 제1 하드 리드 전압, 상기 제1 소프트 리드 전압 및 상기 제2 소프트 리드 전압으로 상기 비휘발성 메모리 셀들을 독출한 결과, 및 상기 제1 하드 리드 전압에 대한 상기 제1 소프트 리드 전압 및 상기 제2 소프트 리드 전압 이외의 다른 소프트 리드 전압이 존재하거나 상기 제1 하드 리드 전압 이외의 다른 하드 리드 전압이 존재하는 경우 상기 다른 소프트 리드 전압 또는 상기 다른 하드 리드 전압으로 상기 비휘발성 메모리 셀들을 독출한 결과에 대응되는, 상기 비휘발성 메모리 셀들에 대한 신뢰성 데이터를 생성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
다수의 하드 리드 전압을, 각각 워드 라인에 인가하는 단계;
각각, 상기 다수의 하드 리드 전압 중 대응되는 하드 리드 전압에 대한 적어도 한 쌍의 소프트 리드 전압을 순차적으로 상기 워드 라인에 인가하는 단계; 및
상기 각 하드 리드 전압 및 상기 각 소프트 리드 전압을 상기 워드 라인에 인가하여 독출된 신뢰성 데이터에 근거하여, 상기 워드 라인에 연결된 비휘발성 메모리 셀들에 프로그램 된 데이터의 독출 에러를 정정하는 단계를 포함하고,
상기 적어도 한 쌍의 소프트 리드 전압은 각각,
상기 대응되는 하드 리드 전압에 의해 식별되는 하드 데이터의 비트 값을 달리하는 인접하여 위치하는 문턱전압 산포 각각의 전압 범위 간의 차이에 근거하여, 상기 대응되는 하드 리드 전압과의 전압 차이가 상이하게 설정되고,
상기 적어도 한 쌍의 소프트 리드 전압 각각의 상기 대응되는 하드 리드 전압과의 전압 차이들에 있어서, 쌍을 이루는 소프트 리드 전압 각각의 전압 차이 간의 상이는, 이레이즈 상태에 대응되는 문턱전압 산포에 포함되는 전압 레벨로 독출되는 임의의 비트 값의 개수, 또는 전압 레벨이 가장 높은 문턱전압 산포에 포함되는 전압 레벨로 독출되는 임의의 비트 값의 개수를 카운팅한 결과에 대응되는 것을 특징으로 하는 메모리 시스템의 동작 방법.