KR20210027973A - 저장 장치 및 그 동작 방법 - Google Patents
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- 238000011017 operating method Methods 0.000 title 1
- 238000011156 evaluation Methods 0.000 claims abstract description 101
- 230000004044 response Effects 0.000 claims abstract description 40
- 238000012937 correction Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 27
- 238000005516 engineering process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 27
- 239000000872 buffer Substances 0.000 description 26
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 12
- 238000001514 detection method Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000012795 verification Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 101150013423 dsl-1 gene Proteins 0.000 description 3
- 101150064834 ssl1 gene Proteins 0.000 description 3
- 101100042613 Arabidopsis thaliana SIGC gene Proteins 0.000 description 2
- 101100481704 Arabidopsis thaliana TMK3 gene Proteins 0.000 description 2
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 101100537098 Mus musculus Alyref gene Proteins 0.000 description 1
- 101150095908 apex1 gene Proteins 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/5642—Sensing or reading circuits; Data output circuits
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
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Abstract
본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 리드 성능을 갖는 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 리드 동작부, 시프트 레벨 판단부 및 리드 동작 제어부를 포함한다. 리드 동작부는 복수의 메모리 셀들 중 선택된 메모리 셀들과 연결된 선택된 워드라인에 리드 전압을 인가하고, 선택된 메모리 셀들에 저장된 데이터를 센싱하기 위한 이벨류에이션 신호에 응답하여 선택된 메모리 셀들을 리드한다. 시프트 레벨 판단부는 선택된 메모리 셀들 중 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값인 시프트 값을 연산하고, 시프트 값을 기초로 선택된 메모리 셀들이 갖는 문턱 전압 분포의 시프트 레벨을 결정한다. 소프트 리드 테이블 저장부는 복수의 시프트 레벨들에 각각 대응되는 소프트 리드 설정 파라미터들을 저장한다. 시프트 레벨 및 소프트 리드 설정 파라미터들을 기초로 복수의 소프트 리드 전압들을 결정하고, 선택된 메모리 셀들을 결정된 복수의 소프트 리드 전압들로 리드하는 소프트 리드 동작을 수행하도록 리드 동작부를 이벨류에이션 신호를 이용하여 제어한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 리드 성능을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 셀 어레이, 리드 동작부, 시프트 레벨 판단부 및 리드 동작 제어부를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 리드 동작부는 복수의 메모리 셀들 중 선택된 메모리 셀들과 연결된 선택된 워드라인에 리드 전압을 인가하고, 선택된 메모리 셀들에 저장된 데이터를 센싱하기 위한 이벨류에이션 신호에 응답하여 선택된 메모리 셀들을 리드한다. 시프트 레벨 판단부는 선택된 메모리 셀들 중 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값인 시프트 값을 연산하고, 시프트 값을 기초로 선택된 메모리 셀들이 갖는 문턱 전압 분포의 시프트 레벨을 결정한다. 소프트 리드 테이블 저장부는 복수의 시프트 레벨들에 각각 대응되는 소프트 리드 설정 파라미터들을 저장한다. 시프트 레벨 및 소프트 리드 설정 파라미터들을 기초로 복수의 소프트 리드 전압들을 결정하고, 선택된 메모리 셀들을 결정된 복수의 소프트 리드 전압들로 리드하는 소프트 리드 동작을 수행하도록 리드 동작부를 이벨류에이션 신호를 이용하여 제어한다.
본 발명의 실시 예에 따른 저장 장치는 복수의 메모리 셀들을 포함하는 메모리 장치 및 메모리 컨트롤러를 포함한다. 메모리 컨트롤러는 복수의 메모리 셀들 중 선택된 메모리 셀들을 리드 전압으로 리드하는 리드 동작이 페일되면, 선택된 메모리 셀들 중 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값인 시프트 값을 연산하고, 시프트 값과 선택된 메모리 셀들에 대한 소프트 리드 동작을 지시하는 소프트 리드 커맨드를 메모리 장치에 제공한다. 메모리 장치는, 소프트 리드 커맨드에 응답하여, 시프트 값을 기초로 선택된 메모리 셀들이 갖는 문턱 전압 분포의 시프트 레벨을 결정하고, 선택된 메모리 셀들을 시프트 레벨을 기초로 결정된 복수의 소프트 리드 전압들로 리드하는 소프트 리드 동작을 수행한다.
본 기술에 따르면 향상된 리드 성능을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 4는 도 1의 메모리 장치의 다른 실시 예를 설명하기 위한 도면이다.
도 5는 도 4의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 6은 이벨류에이션 신호가 활성화되는 구간의 길이에 따른 소프트 리드 전압의 변화를 설명하기 위한 도면이다.
도 7은 도 4의 페이지 버퍼를 설명하기 위한 도면이다.
도 8은 실시 예에 따른 소프트 리드 동작을 설명하기 위한 타이밍도이다.
도 9는 실시 예에 따른 시프트 값을 설명하기 위한 도면이다.
도 10은 도 9의 시프트 값에 따른 시프트 레벨을 설명하기 위한 도면이다.
도 11a는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제1 실시 예를 설명하기 위한 도면이다.
도 11b는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제2 실시 예를 설명하기 위한 도면이다.
도 11c는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제3 실시 예를 설명하기 위한 도면이다.
도 12는 실시 예에 따른 소프트 리드 동작을 설명하기 위한 순서도이다.
도 13은 도 12를 상세히 설명하기 위한 순서도이다.
도 2는 도 1의 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 4는 도 1의 메모리 장치의 다른 실시 예를 설명하기 위한 도면이다.
도 5는 도 4의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 6은 이벨류에이션 신호가 활성화되는 구간의 길이에 따른 소프트 리드 전압의 변화를 설명하기 위한 도면이다.
도 7은 도 4의 페이지 버퍼를 설명하기 위한 도면이다.
도 8은 실시 예에 따른 소프트 리드 동작을 설명하기 위한 타이밍도이다.
도 9는 실시 예에 따른 시프트 값을 설명하기 위한 도면이다.
도 10은 도 9의 시프트 값에 따른 시프트 레벨을 설명하기 위한 도면이다.
도 11a는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제1 실시 예를 설명하기 위한 도면이다.
도 11b는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제2 실시 예를 설명하기 위한 도면이다.
도 11c는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제3 실시 예를 설명하기 위한 도면이다.
도 12는 실시 예에 따른 소프트 리드 동작을 설명하기 위한 순서도이다.
도 13은 도 12를 상세히 설명하기 위한 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다.
메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 리드 동작부(120), 시프트 레벨 판단부(130), 소프트 리드 테이블 저장부(140) 및 리드 동작 제어부(150)를 포함할 수 있다.
리드 동작부(120)는 메모리 셀 어레이의 복수의 메모리 셀들 중 선택된 메모리 셀들을 리드할 수 있다. 리드 동작부(120)는 선택된 메모리 셀들과 연결된 워드라인에 리드 전압을 인가하고, 이벨류에이션 신호에 응답하여 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다. 이벨류에이션 신호는 메모리 셀에 저장된 데이터를 센싱하기 위한 신호일 수 있다.
시프트 레벨 판단부(130)는 리드 동작이 수행되면 시프트 값을 연산할 수 있다. 시프트 값은 선택된 메모리 셀들 중 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값일 수 있다. 기준 개수는 선택된 메모리 셀들의 개수와 선택된 메모리 셀들이 저장하는 데이터 비트의 개수를 기초로 결정될 수 있다.
시프트 레벨 판단부(130)는 연산한 시프트 값을 기초로 시프트 레벨을 결정할 수 있다. 다른 실시 예에서, 시프트 레벨 판단부(130)는 메모리 컨트롤러(200)로부터 제공 받은 시프트 값을 기초로 시프트 레벨을 결정할 수 있다.
구체적으로, 시프트 레벨 판단부(130)는 복수의 기준 값들과 시프트 값을 비교하고, 복수의 기준 값들에 따라 결정된 복수의 기준 구간들 중 시프트 값이 속한 구간을 판단할 수 있다. 시프트 레벨 판단부(130)는 복수의 기준 구간들 각각에 대응되는 복수의 시프트 레벨들 중 시프트 값이 속한 구간에 대응되는 시프트 레벨을 결정할 수 있다.
소프트 리드 테이블 저장부(140)는 시프트 레벨에 따른 소프트 리드 설정 파라미터들을 저장할 수 있다. 소프트 리드 설정 파라미터들은 소프트 리드 동작의 소프트 리드 전압들에 관한 정보를 포함할 수 있다.
예를 들어, 소프트 리드 설정 파라미터들은 소프트 리드 전압들의 간격에 관한 정보를 포함할 수 있다. 소프트 리드 설정 파라미터들은 소프트 리드 전압들의 개수에 관한 정보를 포함할 수 있다.
리드 동작 제어부(150)는 리드 커맨드를 수신하면, 리드 동작부(120)가 리드 동작을 수행하도록 제어할 수 있다.
리드 동작 제어부(150)는 시프트 레벨 판단부(130)가 결정한 시프트 레벨과 소프트 리드 테이블 저장부(140)에 저장된 소프트 리드 설정 파라미터들을 기초로, 소프트 리드 전압들을 결정할 수 있다. 리드 동작 제어부(150)는 결정된 소프트 리드 전압들에 따라 리드 동작부(120)가 소프트 리드 동작을 수행하도록 이벨류에이션 신호를 제어할 수 있다.
실시 예에서, 리드 동작 제어부(150)는 소프트 리드 커맨드를 수신하면, 리드 동작부(120)가 소프트 리드 동작을 수행하도록 제어할 수 있다.
다른 실시 예에서, 리드 동작 제어부(150)는 리드 동작이 페일되면, 리드 동작부(120)가 소프트 리드 동작을 수행하도록 제어할 수 있다. 리드 동작 제어부(150)는 메모리 장치(100)의 리드 페일 감지 회로(미도시)로부터 리드 동작의 패스/페일 여부를 나타내는 정보를 획득할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 커맨드 제어부(210) 및 에러 정정부(220)를 포함할 수 있다.
커맨드 제어부(210)는 선택된 메모리 셀들에 대한 리드 동작을 수행하기 위한 리드 커맨드를 메모리 장치(100)에 제공할 수 있다.
커맨드 제어부(210)는 에러 정정부(220)가 제공하는 에러 정정 디코딩 정보를 기초로 리드 동작의 페일 여부를 판단할 수 있다. 커맨드 제어부(210)는 리드 동작이 페일되면 소프트 리드 동작을 위한 소프트 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 소프트 리드 동작은 복수의 소프트 리드 전압들로 선택된 메모리 셀들을 리드하는 동작일 수 있다.
실시 예에서, 소프트 리드 동작은 리드 동작과 동일한 리드 전압을 이용하되 이벨류에이션 신호가 활성화되는 이벨류에이션 구간들을 제어하는 방식으로 수행될 수 있다.
에러 정정부(220)는 메모리 장치(100)로부터 리드 동작에 따른 리드 데이터를 획득할 수 있다. 에러 정정부(220)는 리드 데이터에 대한 에러 정정 디코딩을 수행할 수 있다. 에러 정정부(220)는 리드 동작의 패스 또는 페일 여부를 나타내는 에러 정정 디코딩 정보를 생성할 수 있다. 에러 정정부(220)는 생성한 에러 정정 디코딩 정보를 커맨드 제어부(210)에 제공할 수 있다.
에러 정정부(220)는 메모리 장치(100)로부터 소프트 리드 동작에 따른 소프트 데이터를 획득할 수 있다. 에러 정정부(220)는 소프트 데이터를 이용하여 LDPC(Low Density Parity Check) 디코딩을 수행할 수 있다. 에러 정정부(220)는 LDPC 디코딩을 통해 리드 동작이 페일된 리드 데이터의 에러를 정정하고 리드 데이터를 복구할 수 있다.
호스트는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 컨트롤러의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(200)는 커맨드 제어부(210) 및 에러 정정부(220)를 포함할 수 있다.
커맨드 제어부(210)는 선택된 메모리 셀들에 대한 리드 동작을 수행하기 위한 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 리드 동작은 리드 전압으로 선택된 메모리 셀들을 리드하는 동작일 수 있다.
커맨드 제어부(210)는 에러 정정부(220)가 제공하는 에러 정정 디코딩 정보를 기초로 리드 동작의 페일 여부를 판단할 수 있다. 커맨드 제어부(210)는 리드 동작이 페일되면 소프트 리드 동작을 위한 소프트 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 소프트 리드 동작은 복수의 소프트 리드 전압들로 선택된 메모리 셀들을 리드하는 동작일 수 있다.
실시 예에서, 커맨드 제어부(210)는 에러 정정 디코딩 정보를 기초로 시프트 값을 연산할 수 있다. 시프트 값은 선택된 메모리 셀들 중 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값일 수 있다. 기준 개수는 선택된 메모리 셀들의 개수와 선택된 메모리 셀들이 저장하는 데이터 비트의 개수를 기초로 결정될 수 있다.
실시 예에서, 커맨드 제어부(210)는 시프트 값과 함께 소프트 리드 커맨드를 메모리 장치(100)에 제공할 수 있다.
에러 정정부(220)는 메모리 장치(100)로부터 리드 동작에 따른 리드 데이터를 획득할 수 있다. 에러 정정부(220)는 리드 데이터에 대한 에러 정정 디코딩을 수행할 수 있다. 실시 예에서 에러 정정 코드(Error Correction Code)는 BCH(Bose-Chaudhuri-Hocquenghem) 코드, LDPC(Low Density Parity Check) 코드 등이 있을 수 있다. BCH 코드는 산술 디코딩(Arithmetic Decoding)을 사용하기에 정정 가능한 비트의 수가 고정된 값을 가질 수 있다. 따라서, BCH 코드는 에러 비트의 수가 정정 가능한 비트의 수 이하이면 에러를 모두 정정할 수 있다. BCH 코드는 에러 비트의 수가 정정 가능한 비트의 수를 초과하면 에러를 정정할 수 없다. LDPC 코드는 다른 ECC코드와 비교하여 샤논 한계(Shannon limit)에 근접한 성능을 가질 수 있다. 다만, LDPC 코드는 디코딩 과정의 복잡도가 높고, 비교적 높은 SNR(Signal-to-Noise Ratio) 구역에서 에러 발생률의 감소하는 경향이 더뎌지는 에러 플로어(error floor)를 가질 수 있다.
에러 정정부(220)는 리드 동작의 패스 또는 페일 여부를 나타내는 에러 정정 디코딩 정보를 생성할 수 있다.
예를 들어, 에러 정정 디코딩의 수행 결과, 에러 정정 디코딩이 패스이면 리드 동작은 패스일 수 있다. 에러 정정 디코딩이 페일이면 리드 동작은 페일일 수 있다. 리드 데이터에 포함된 페일 비트의 개수가 에러 정정부(220)가 정정 가능한 비트의 개수보다 많으면, 에러 정정 디코딩은 페일일 수 있다. 리드 데이터에 포함된 페일 비트의 개수가 에러 정정부(220)가 정정 가능한 비트의 개수보다 적거나 같으면, 에러 정정 디코딩은 패스일 수 있다.
페일 비트의 개수는 리드 전압에 의해 온-셀로 판독될 메모리 셀들 중 오프-셀로 판독되는 메모리 셀의 개수일 수 있다. 페일 비트의 개수는 리드 전압에 의해 오프-셀로 판독될 메모리 셀들 중 온-셀로 판독되는 메모리 셀의 개수일 수 있다.
에러 정정부(220)는 생성한 에러 정정 디코딩 정보를 커맨드 제어부(210)에 제공할 수 있다.
에러 정정부(220)는 메모리 장치(100)로부터 소프트 리드 동작에 따른 소프트 데이터를 획득할 수 있다. 에러 정정부(220)는 소프트 데이터를 이용하여 LDPC(Low Density Parity Check) 디코딩을 수행할 수 있다. 에러 정정부(220)는 LDPC 디코딩을 통해 리드 데이터에 포함된 페일 비트를 정정하고 리드 데이터를 복구할 수 있다.
도 3은 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 리드 동작부(120), 시프트 레벨 판단부(130), 소프트 리드 테이블 저장부(140) 및 리드 동작 제어부(150)를 포함할 수 있다.
리드 동작부(120)는 메모리 셀 어레이(110)의 복수의 메모리 셀들 중 선택된 메모리 셀들을 리드할 수 있다.
구체적으로, 리드 동작부(120)는 리드 제어 신호에 응답하여 선택된 메모리 셀들과 연결된 워드라인에 리드 전압을 인가하고, 선택된 메모리 셀들에 저장된 데이터를 리드할 수 있다. 리드 제어 신호는 이벨류에이션 신호를 포함할 수 있다.
실시 예에서, 리드 동작부(120)는 선택된 메모리 셀들과 연결된 워드라인에 리드 전압을 인가하고, 이벨류에이션 신호가 활성화되는 이벨류에이션 구간들에 응답하여, 선택된 메모리 셀들을 복수의 소프트 리드 전압들로 리드하는 소프트 리드 동작을 수행할 수 있다. 본 발명의 실시 예에 따른 소프트 리드 동작은 도 6에서 후술하기로 한다.
리드 동작부(120)는 선택된 메모리 셀들을 리드 전압으로 리드한 리드 데이터를 시프트 레벨 판단부(130)와 메모리 컨트롤러(200)에 제공할 수 있다. 리드 동작부(120)는 선택된 메모리 셀들과 연결된 워드라인에 리드 전압을 인가하고, 선택된 메모리 셀들 복수의 소프트 리드 전압들로 리드한 소프트 데이터를 메모리 컨트롤러(200)에 제공할 수 있다.
시프트 레벨 판단부(130)는 리드 동작부(120)로부터 제공받은 리드 데이터를 기초로 시프트 값을 연산할 수 있다. 시프트 값은 선택된 메모리 셀들 중 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값일 수 있다. 기준 개수는 선택된 메모리 셀들의 개수와 선택된 메모리 셀들이 저장하는 데이터 비트의 개수를 기초로 결정될 수 있다.
시프트 레벨 판단부(130)는 연산한 시프트 값을 기초로 시프트 레벨을 결정할 수 있다. 다른 실시 예에서, 시프트 레벨 판단부(130)는 메모리 컨트롤러(200)로부터 제공 받은 시프트 값을 기초로 시프트 레벨을 결정할 수 있다.
구체적으로, 시프트 레벨 판단부(130)는 복수의 기준 값들과 시프트 값을 비교하고, 복수의 기준 값들에 따라 결정된 복수의 기준 구간들 중 시프트 값이 속한 구간을 판단할 수 있다. 시프트 레벨 판단부(130)는 복수의 기준 구간들 각각에 대응되는 복수의 시프트 레벨들 중 시프트 값이 속한 구간에 대응되는 시프트 레벨을 결정할 수 있다.
시프트 레벨 판단부(130)는 결정된 시프트 레벨에 관한 정보를 리드 동작 제어부(150)에 제공할 수 있다.
소프트 리드 테이블 저장부(140)는 시프트 레벨에 따른 소프트 리드 설정 파라미터들을 저장할 수 있다. 소프트 리드 설정 파라미터들은 소프트 리드 동작의 소프트 리드 전압들에 관한 정보를 포함할 수 있다.
소프트 리드 설정 파라미터들은 메모리 셀 어레이(110)의 시스템 블록에 저장될 수 있다. 시스템 블록에 저장된 소프트 리드 설정 파라미터들은 메모리 장치(100)가 부팅되면 소프트 리드 테이블 저장부(140)에 업로드(Upload)될 수 있다.
예를 들어, 소프트 리드 설정 파라미터들은 시프트 레벨에 따른 소프트 리드 전압들의 간격에 관한 정보를 포함할 수 있다. 소프트 리드 설정 파라미터들은 시프트 레벨에 따른 소프트 리드 전압들의 개수에 관한 정보를 포함할 수 있다.
실시 예에서, 시프트 레벨이 높아질수록 소프트 리드 전압들의 간격은 증가할 수 있다. 시프트 레벨이 높아질수록 소프트 리드 전압들의 개수는 증가할 수 있다.
리드 동작 제어부(150)는 리드 커맨드를 수신하면, 리드 동작부(120)가 리드 동작을 수행하도록 리드 제어 신호를 리드 동작부(120)에 제공할 수 있다. 리드 제어 신호는 이벨류에이션 신호를 포함할 수 있다.
리드 동작 제어부(150)는 소프트 리드 커맨드를 수신하면, 리드 동작부(120)가 소프트 리드 동작을 수행하도록 이벨류에이션 신호가 활성화되는 이벨류에이션 구간들을 제어할 수 있다.
리드 동작 제어부(150)는 시프트 레벨 정보와 소프트 리드 설정 파라미터들을 기초로, 소프트 리드 전압들을 결정할 수 있다.
예를 들어, 리드 동작 제어부(150)는 제1 시프트 레벨 보다 높은 제2 시프트 레벨에 대응되는 소프트 리드 전압들의 개수를 제1 시프트 레벨에 대응되는 소프트 리드 전압들의 개수보다 많거나 같도록 설정할 수 있다. 예를 들어, 리드 동작 제어부(150)는 제2 시프트 레벨에 대응되는 소프트 리드 전압들의 간격을 제1 시프트 레벨에 대응되는 소프트 리드 전압들의 간격보다 넓거나 같도록 설정할 수 있다.
리드 동작 제어부(150)는 결정된 소프트 리드 전압들에 따라 리드 동작부(120)가 소프트 리드 동작을 수행하도록 이벨류에이션 구간들을 제어할 수 있다.
다른 실시 예에서, 리드 동작 제어부(150)는 리드 동작이 페일되면, 리드 동작부(120)가 소프트 리드 동작을 수행하도록 이벨류에이션 구간들을 제어할 수 있다. 리드 동작 제어부(150)는 메모리 장치(100)의 리드 페일 감지 회로(미도시)로부터 리드 동작의 패스/페일 여부를 나타내는 정보를 획득할 수 있다. 리드 페일 감지 회로는 페일 비트 카운터(Fail Bit Counter, FBC)나 전류 센싱 회로(Current Sensing Circuit, CSC)를 포함할 수 있다.
리드 동작 제어부(150)는 시프트 레벨에 따라 결정된 소프트 리드 전압들의 개수에 따라 이벨류에이션 구간들의 개수를 설정할 수 있다.
구체적으로, 리드 동작 제어부(150)는 시프트 레벨에 따라 결정된 소프트 리드 전압들 각각에 대응되도록 이벨류에이션 구간들의 개수를 설정할 수 있다. 예를 들어, 리드 동작 제어부(150)는 시프트 레벨이 높아질수록, 이벨류에이션 구간들의 개수를 증가시킬 수 있다.
리드 동작 제어부(150)는 시프트 레벨에 따라 결정된 소프트 리드 전압들의 간격에 따라 이벨류에이션 구간들의 길이를 다르게 설정할 수 있다. 예를 들어, 리드 동작 제어부(150)는 시프트 레벨이 높아질수록, 이벨류에이션 구간들 간의 길이 차를 증가시킬 수 있다.
도 4는 도 1의 메모리 장치의 다른 실시 예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 장치(400)는 메모리 셀 어레이(410), 주변 회로(420) 및 제어 로직(430)을 포함할 수 있다.
메모리 셀 어레이(410)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(421)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(423)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(410)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(410)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(400)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(420)는 어드레스 디코더(421), 전압 생성부(422), 읽기 및 쓰기 회로(423), 데이터 입출력 회로(424) 및 센싱 회로(425)를 포함할 수 있다.
주변 회로(420)는 메모리 셀 어레이(410)를 구동한다. 예를 들어 주변 회로(420)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(410)를 구동할 수 있다.
어드레스 디코더(421)는 행 라인들(RL)을 통해 메모리 셀 어레이(410)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다.
어드레스 디코더(421)는 제어 로직(430)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(421)는 제어 로직(430)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(421)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(421)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(421)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(421)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(422)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(421)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(421)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(421)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(400)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(400)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(421)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(421)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(421)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(423)에 전달될 수 있다. 예시적으로, 어드레스 디코더(421)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(422)는 메모리 장치(400)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(422)는 제어 로직(430)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(422)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(422)에서 생성된 내부 전원 전압은 메모리 장치(400)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(422)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(422)는 메모리 장치(400)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(422)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(422)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(430)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(421)에 의해 메모리 셀 어레이(410)에 공급될 수 있다.
읽기 및 쓰기 회로(423)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(410)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(430)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(424)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(424) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 전압이 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(424)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(423)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(423)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(423)는 열 선택 회로를 포함할 수 있다.
실시 예에서, 읽기 및 쓰기 회로(423)는 메모리 셀 어레이(410)의 메모리 셀들과 비트라인들(BL)을 통해 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다.
읽기 및 쓰기 회로 제어신호(PBSIGNALS)는 복수의 페이지 버퍼 그룹들 각각에 대응되는 복수의 페이지 버퍼 제어 신호들을 포함할 수 있다. 복수의 페이지 버퍼 그룹들 각각은 대응되는 복수의 페이지 버퍼 제어 신호들 각각에 응답하여 독립적으로 비트라인 프리차지 동작을 수행할 수 있다. 복수의 페이지 버퍼 그룹들과 메모리 셀들 간의 연결 관계는 도 9에서 상세히 설명하기로 한다.
데이터 입출력 회로(424)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(424)는 제어 로직(430)의 제어에 응답하여 동작한다.
데이터 입출력 회로(424)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(424)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(424)는 리드 동작 시, 읽기 및 쓰기 회로(423)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(425)는 검증 동작 시, 제어 로직(430)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(423)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(430)으로 출력할 수 있다.
제어 로직(430)은 어드레스 디코더(421), 전압 생성부(422), 읽기 및 쓰기 회로(423), 데이터 입출력 회로(424) 및 센싱 회로(425)에 연결될 수 있다. 제어 로직(430)은 메모리 장치(400)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(430)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(430)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(420)를 제어할 수 있다. 예를 들면, 제어 로직(430)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(430)은 동작 신호(OPSIG)는 전압 생성부(422)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(421)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(423)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(425)로 출력할 수 있다. 또한, 제어 로직(430)은 센싱 회로(425)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 도 1의 리드 동작부는 주변 회로(420)에 포함될 수 있다. 도 1의 시프트 레벨 판단부, 소프트 리드 테이블 저장부 및 리드 동작 제어부는 제어 로직(430)에 포함될 수 있다.
도 5는 도 4의 메모리 셀 어레이를 설명하기 위한 도면이다.
도 5를 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn, (n은 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트 단자 각각은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL1)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 메모리 셀(MC1)의 드레인 단자에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 서로 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제n 메모리 셀(MCn)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(421)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(430)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(423)에 의해 제어된다.
도 6은 이벨류에이션 신호가 활성화되는 구간의 길이에 따른 소프트 리드 전압의 변화를 설명하기 위한 도면이다.
도 6을 참조하면, 제1 리드 전압(Ra)은 선택된 메모리 셀들(MC1, MC2)을 리드하기 위한 리드 전압일 수 있다. 제2 리드 전압(Rb)은 제1 리드 전압(Ra)보다 낮을 수 있다. 제3 리드 전압(Rc)은 제1 리드 전압(Ra)보다 높을 수 있다.
제1 메모리 셀(MC1)은 제1 리드 전압(Ra)에 의해 온-셀로 리드될 수 있다. 제1 메모리 셀(MC1)은 제2 리드 전압(Rb)에 의해 오프-셀로 리드될 수 있다. 제2 메모리 셀(MC2)은 제1 리드 전압(Ra)에 의해 오프-셀로 리드될 수 있다. 제2 메모리 셀(MC2)은 제3 리드 전압(Rc)에 의해 온-셀로 리드될 수 있다.
소프트 리드 동작은 선택된 메모리 셀을 복수의 소프트 리드 전압으로 리드하는 동작일 수 있다.
실시 예에서, 소프트 리드 동작은 선택된 메모리 셀과 연결된 선택된 워드라인에 동일한 리드 전압을 인가하고, 이벨류에이션 신호가 활성화되는 이벨류에이션 구간들의 길이를 다르게 설정하는 방식으로 수행될 수 있다. 이벨류에이션 신호는 메모리 셀에 저장된 데이터를 센싱하기 위한 신호일 수 있다.
실시 예에 따른 소프트 리드 동작의 경우 선택된 워드라인에 동일한 리드 전압이 인가되지만, 선택된 워드라인에 복수의 소프트 리드 전압들을 물리적으로 인가하여 소프트 리드 동작을 수행하는 것과 동일한 소프트 데이터를 획득할 수 있다.
예를 들어, 소프트 리드 동작 시 선택된 메모리 셀과 연결된 선택된 워드라인에 동일한 제1 리드 전압(Ra)이 인가되고, 이벨류에이션 구간의 길이(tEVAL)가 다르게 설정될 수 있다. 이 경우, 선택된 워드라인에 다른 제2 및 제3 리드 전압들Rb, Rc)을 인가하여 소프트 리드 동작을 수행한 것과 동일한 소프트 데이터가 획득될 수 있다.
실시 예에서, 감지 노드의 전압(VSO)이 기준 전압(Vtrip)보다 높으면 선택된 메모리 셀은 오프-셀로 리드될 수 있다. 감지 노드의 전압(VSO)이 기준 전압(Vtrip)보다 낮으면 선택된 메모리 셀은 온-셀로 리드될 수 있다. 이벨류에이션 구간의 길이(tEVAL)에 따라 감지 노드의 전압(VSO)이 다르게 측정될 수 있다.
도 6에서, 제1 리드 전압(Ra)에 대응되는 제1 이벨류에이션 구간은 tEVALa일 수 있다. 제2 리드 전압(Rb)에 대응되는 제2 이벨류에이션 구간은 tEVALb일 수 있다. 제3 리드 전압(Rc)에 대응되는 제3 이벨류에이션 구간은 tEVALc일 수 있다.
제1 메모리 셀(MC1)에 대한 소프트 리드 동작에서 제2 리드 전압(Rb)은 제1 리드 전압(Ra)보다 낮기 때문에, 제2 이벨류에이션 구간(tEVALb)은 제1 이벨류에이션 구간(tEVALa)보다 짧게 설정될 수 있다.
제1 이벨류에이션 구간(tEVALa)에 따라 측정된 감지 노드의 전압은 VSOa일 수 있다. VSOa는 기준 전압(Vtrip)보다 낮으므로, 제1 메모리 셀(MC1)은 온-셀로 리드될 수 있다. 제2 이벨류에이션 구간(tEVALb)에 따라 측정된 감지 노드의 전압은 VSOb일 수 있다. VSOb는 기준 전압(Vtrip)보다 높으므로, 제1 메모리 셀(MC1)은 오프-셀로 리드될 수 있다.
제2 메모리 셀(MC2)에 대한 소프트 리드 동작에서 제3 리드 전압(Rc)은 제1 리드 전압(Ra)보다 높기 때문에, 제3 이벨류에이션 구간(tEVALc)은 제1 이벨류에이션 구간(tEVALa)보다 길게 설정될 수 있다.
제1 이벨류에이션 구간(tEVALa)에 따라 측정된 감지 노드의 전압은 VSOa일 수 있다. VSOa는 기준 전압(Vtrip)보다 높으므로, 제1 메모리 셀(MC1)은 오프-셀로 리드될 수 있다. 제3 이벨류에이션 구간(tEVALc)에 따라 측정된 감지 노드의 전압은 VSOc일 수 있다. VSOc는 기준 전압(Vtrip)보다 낮으므로, 제2 메모리 셀(MC2)은 온-셀로 리드될 수 있다.
실시 예에서, 메모리 장치는 이벨류에이션 구간의 길이를 조절함으로써, 워드라인에 다른 전압을 인가하여 리드 동작을 수행한 것과 동일한 결과를 획득할 수 있다. tEVALa는 선택된 워드라인에 인가된 리드 전압으로 선택된 메모리 셀을 센싱하기 위한 기준 이벨류에이션 구간일 수 있다.
예를 들어, 제1 메모리 셀(MC1)은 제2 리드 전압(Rb)에 의해 오프-셀로 리드될 수 있다. 즉, 선택된 워드라인에 제2 리드 전압(Rb)을 인가하고, 기준 이벨류에이션 구간에 따라 제1 메모리 셀(MC1)을 리드한 결과와 선택된 워드라인에 제1 리드 전압(Ra)을 인가하고, 제2 이벨류에이션 구간(tEVALb)에 따라 제1 메모리 셀(MC1)을 리드한 결과는 동일할 수 있다.
제2 메모리 셀(MC2)은 제3 리드 전압(Rc)에 의해 온-셀로 리드될 수 있다. 즉, 선택된 워드라인에 제3 리드 전압(Rc)을 인가하고, 기준 이벨류에이션 구간에 따라 제2 메모리 셀(MC2)을 리드한 결과와 선택된 워드라인에 제1 리드 전압(Ra)을 인가하고, 제3 이벨류에이션 구간(tEVALc)에 따라 제2 메모리 셀(MC2)을 리드한 결과는 동일할 수 있다.
도 7은 도 4의 페이지 버퍼를 설명하기 위한 도면이다.
도 7을 참조하면, 페이지 버퍼는 복수의 래치들을 포함할 수 있다. 페이지 버퍼에 포함된 래치의 개수는 본 실시 예에 제한되지 않는다.
선택된 메모리 셀은 페이지 버퍼와 비트라인(BL)을 통해 연결될 수 있다. 제1 스위치(T1)는 비트라인(BL)과 제1 노드(N1) 사이에 연결될 수 있다. 제1 스위치(T1)는 페이지 버퍼 제어 신호(PBSENSE)에 응답하여 턴 온 또는 턴 오프될 수 있다. 제1 스위치(T1)는 페이지 버퍼 제어 신호(PBSENSE)에 응답하여 제1 노드(N1)의 전위를 비트라인(BL)에 전달할 수 있다.
제2 스위치(T2)는 전원 전압(Vcc) 노드와 제1 노드(N1) 사이에 연결될 수 있다. 제2 스위치(T2)는 비트라인 프리차지 신호(BL_PRE)에 응답하여 턴 온되거나 턴오프될 수 있다. 제2 스위치(T2)는 비트라인 프리차지 신호(BL_PRE)에 응답하여 제1 노드(N1)에 전원 전압(Vcc)을 인가하여 프리차지할 수 있다.
제3 스위치(T3)는 제1 노드(N1)와 감지 노드(SO)인 제2 노드(N2) 사이에 연결될 수 있다. 제3 스위치(T3)는 이벨류에이션 신호(EVAL)에 응답하여 턴 온 또는 턴 오프될 수 있다. 제3 스위치(T3)는 이벨류에이션 신호(EVAL)에 응답하여 제1 노드(N1)의 전위를 감지 노드(SO)에 전달 할 수 있다.
제 4 스위치(T4)는 전원 전압(Vcc) 노드(N1)와 감지 노드(SO) 사이에 연결될 수 있다. 제4 스위치(T4)는 감지 노드 프리차지 신호(SO_PRE)에 응답하여 턴 온 또는 턴 오프될 수 있다. 제4 스위치(T4)는 감지 노드 프리차지 신호(SO_PRE)에 응답하여 감지 노드(SO)에 전원 전압(Vcc)을 인가하여 프리차지할 수 있다.제1 내지 제3 래치(Latch1~Latch3)는 감지 노드(SO)와 연결될 수 있다. 제1 내지 제3 래치(Latch1~Latch3)는 각각 대응되는 제1 내지 제3 스트로브 신호들(STB_SIG1~SIG3)에 응답하여, 선택된 메모리 셀에 저장된 데이터를 센싱하여 저장할 수 있다. 구체적으로, 제1 내지 제3 래치(Latch1~Latch3)는 제1 내지 제3 스트로브 신호들(STB_SIG1~SIG3)에 응답하여, 감지 노드(SO)의 전위에 따라 결정된 데이터를 저장할 수 있다.
선택된 메모리 셀을 1개의 데이터 비트를 저장하는 싱글 레벨 셀로 가정할 때, 선택된 메모리 셀이 온-셀인지 또는 오프-셀인지에 따라 선택된 메모리 셀에 저장된 데이터는 '0' 또는 '1'일 수 있다. 예를 들어, 선택된 메모리 셀이 리드 전압에 의해 온-셀로 리드되면, 선택된 메모리 셀에 저장된 데이터는 '1'일 수 있다. 선택된 메모리 셀이 리드 전압에 의해 오프-셀로 리드되면, 선택된 메모리 셀에 저장된 데이터는 '0'일 수 있다.
다양한 실시 예에서, 선택된 메모리 셀이 복수의 데이터 비트를 저장하면, 선택된 메모리 셀에 저장된 데이터는 복수의 리드 전압들 각각에 의해 온-셀 및 오프-셀 중 어느 것으로 판독되는지에 따라 결정될 수 있다. 예를 들어, 메모리 셀이 2개의 데이터 비트를 저장하면, 메모리 셀은 소거 상태 및 제1 내지 제3 프로그램 상태 중 어느 하나의 상태로 프로그램될 수 있다. 메모리 셀은 각 상태에 대응되는 데이터를 저장할 수 있다. 소거 상태 및 제1 내지 제3 프로그램 상태에 대응되는 데이터는 '01', '00', '10' 및 '11'일 수 있다.
제1 내지 제3 리드 전압은 메모리 셀이 갖는 복수의 상태들 중 인접한 두 상태를 구분하는 리드 전압일 수 있다. 제1 리드 전압은 소거 상태 및 제1 프로그램 상태를 구분하는 리드 전압일 수 있다. 제2 리드 전압은 제1 프로그램 상태 및 제2 프로그램 상태를 구분하는 리드 전압일 수 있다. 제3 리드 전압은 제2 프로그램 상태 및 제3 프로그램 상태를 구분하는 리드 전압일 수 있다.
제1 리드 전압에 의해 온-셀로 판독되는 메모리 셀은 소거 상태를 가지므로, 메모리 셀에 저장된 데이터는 '01'일 수 있다. 제1 리드 전압에 의해 오프-셀로 판독되고, 제2 리드 전압에 의해 온-셀로 판독되는 메모리 셀은 제1 프로그램 상태를 가지므로, 메모리 셀에 저장된 데이터는 '00'일 수 있다. 제2 리드 전압에 의해 오프-셀로 판독되고, 제3 리드 전압에 의해 온-셀로 판독되는 메모리 셀은 제2 프로그램 상태를 가지므로, 메모리 셀에 저장된 데이터는 '10'일 수 있다. 제3 리드 전압에 의해 오프-셀로 판독되는 메모리 셀은 제3 프로그램 상태를 가지므로, 메모리 셀에 저장된 데이터는 '11'일 수 있다.
선택된 메모리 셀에 저장된 데이터를 센싱하기 전에 비트라인 프리차지 동작이 수행될 수 있다. 페이지 버퍼 제어 신호(PBSENSE) 및 비트라인 프리차지 신호(BL_PRE)가 활성화되면, 전원 전압(Vcc)이 비트라인(BL)에 전달되면서 비트라인(BL)은 프리차지될 수 있다. 이후 비트라인 센싱 동작이 수행될 수 있다. 도 5를 참조하여 설명된 드레인 선택 트랜지스터(DST)가 턴 온되면 비트라인(BL)과 셀 스트링이 연결되면서, 비트라인(BL)에서 셀 스트링쪽으로 전류가 흐를 수 있다. 비트라인(BL)의 전류량은 선택된 메모리 셀이 리드 전압에 의해 온-셀 및 오프-셀 중 어느 것으로 판독되는 지에 따라 달라질 수 있다. 선택된 메모리 셀이 온-셀이면 비트라인(BL)의 전류가 많이 흐르고, 오프-셀이면 비트라인(BL)의 전류가 적게 흐를 수 있다.
비트라인 센싱 동작이 수행된 이후에 감지 노드 프리 차지 동작 및 감지 노드 센싱 동작이 수행될 수 있다. 감지 노드 프리차지 동작은 감지 노드 프리차지 신호(SO_PRE)에 따라 감지 노드(SO)를 프리차지하는 동작일 수 있다. 감지 노드 센싱 동작은 이벨류에이션 신호(EVAL)에 따라 감지 노드(SO)의 전위를 센싱하는 동작일 수 있다. 이벨류에이션 신호(EVAL)가 활성화되면 제1 노드(N1)와 감지 노드(SO)가 연결되고, 감지 노드(SO)의 전위는 강하하게 된다. 감지 노드(SO)의 전위가 강하하는 폭은 비트라인(BL)의 전류량에 따라 결정될 수 있다. 감지 노드(SO)의 전위는 비트라인(BL)의 전류량이 많으면 많이 강하하고, 전류량이 적으면 적게 강하할 수 있다.
또한 비트라인(BL)의 전류량뿐만 아니라, 이벨류에이션 신호(EVAL)가 활성화되는 이벨류에이션 구간의 길이에 따라 감지 노드(SO)의 전위가 다르게 결정될 수 있다. 감지 노드(SO)의 전위는 이벨류에이션 구간이 길수록 많이 강하하고, 이벨류에이션 구간이 짧을 수록 적게 강하할 수 있다. 이는, 이벨류에이션 구간이 길수록 감지 노드(SO)에서 비트라인(BL)으로 더 많은 전류량이 흐르기 때문이다.
선택된 메모리 셀이 리드 전압에 의해 온-셀인지 또는 오프-셀인지에 따라, 감지 노드 센싱 동작이 수행된 이후 감지 노드(SO)의 전위는 하이 레벨 또는 로우 레벨로 결정될 수 있다.
실시 예에서, 소프트 리드 동작 동안 비트라인 센싱 동작은 한 번 수행되고, 감지 노드 센싱 동작은 여러 번 수행될 수 있다. 이는 비트라인 센싱 동작을 수행하기 위한 비트라인 프리차지 동작은 시간이 오래 걸리는 반면, 감지 노드 센싱 동작을 위한 감지 노드 프리차지 동작은 상대적으로 짧은 시간에 수행될 수 있기 때문이다.
구체적으로, 비트라인(BL)은 많은 수의 메모리 셀들을 포함하는 셀 스트링과 연결되고 감지 노드(SO)는 일부 스위치 및 래치들과 연결되므로, 비트라인(BL)의 커패시턴스 값이 감지 노드(SO)의 커패시턴스 값보다 상대적으로 클 수 있다. 따라서, 커패시턴스 값이 큰 비트라인(BL)이 커패시턴스 값이 작은 감지 노드(SO)보다 프리차지되는데 오래 걸릴 수 있다.
또한, 비트라인(BL)의 커패시턴스 값이 감지 노드(SO)의 커패시턴스 값보다 훨씬 크기 때문에, 동일한 전류량이 셀 스트링 쪽으로 흘러나가도, 감지 노드(SO)의 전위 변동 폭에 비해 비트라인(BL)의 전위 변동 폭은 매우 작을 수 있다.
래치는 감지 노드(SO)의 전위에 따라 선택된 메모리 셀에 저장된 데이터를 센싱하여 저장할 수 있다. 구체적으로 래치는 이벨류에이션 구간 동안 센싱된 감지 노드(SO)의 전위에 따라 결정된 데이터를 스트로브 신호에 응답하여 래치할 수 있다.
예를 들어, 감지 노드(SO)의 전위가 기준 전압(Vtrip)보다 높은 하이 레벨이면, 래치는 선택된 메모리 셀이 오프-셀로 판독된 결과를 저장할 수 있다. 싱글 레벨 셀의 경우, 래치는 데이터 '0'을 저장할 수 있다. 감지 노드(SO)의 전위가 기준 전압(Vtrip)보다 낮은 로우 레벨이면, 래치는 선택된 메모리 셀이 온-셀로 판독된 결과를 저장할 수 있다. 싱글 레벨 셀의 경우, 래치는 데이터 '1'을 저장할 수 있다.
도 8은 실시 예에 따른 소프트 리드 동작을 설명하기 위한 타이밍도이다.
도 8을 참조하면, t1시점부터 t9시점까지 소프트 리드 동작이 수행될 수 있다.
t1시점부터 t9시점까지 선택된 메모리 셀과 연결된 선택된 워드라인(Sel. WL)에 리드 전압(VR)이 인가될 수 있다.
t1시점 이전에 비트라인 센싱 동작을 위한 비트라인 프리차지 동작이 수행될 수 있다. 비트라인 프리차지 동작에 따라 비트라인(BL)의 전위는 비트라인 전압(VBL)으로 프리차지될 수 있다.
t1시점부터 t2시점까지 비트라인 센싱 동작이 수행될 수 있다. 비트라인 센싱 동작이 수행되면 비트라인(BL)에서 선택된 메모리 셀을 포함하는 셀 스트링 쪽으로 비트라인 전류가 흐를 수 있다. 비트라인 전류량은 선택된 메모리 셀이 온-셀인지 또는 오프-셀인지에 따라 달라질 수 있다. 선택된 메모리 셀이 온-셀이면 비트라인 전류량은 많고, 오프-셀이면 비트라인 전류량은 적을 수 있다.
비트라인 전류가 흐르면 비트라인(BL)의 전위 및 비트라인(BL)과 연결된 감지 노드(SO)의 전위가 변동될 수 있다. 다만, 비트라인(BL)은 커패시턴스 값이 감지 노드(SO)의 커패시턴스 값에 비해 상대적으로 훨씬 크므로, 동일한 비트라인 전류량에 따른 비트라인(BL)의 전위 변동 폭은 감지 노드(SO)의 전위 변동 폭에 비해 미미할 수 있다.
t2시점 이후, 이벨류에이션 신호(EVAL)가 활성화되는 이벨류에이션 구간(tEVAL)에 대응하여 감지 노드 센싱 동작이 반복해서 수행될 수 있다. 감지 노드 센싱 동작은 이벨류에이션 구간(tEVAL)동안 비트라인(BL)의 전류량에 따라, 변동된 감지 노드(SO)의 전위를 센싱하는 동작일 수 있다. 감지 노드 센싱 동작 전에 감지 노드(SO)에 전원 전압(Vcc)을 인가하여 감지 노드(SO)를 프리차지하는 감지 노드 프리차지 동작이 수행될 수 있다.
t3시점부터 t4시점까지 제1 이벨류에이션 구간(tEVAL1)동안 제1 감지 노드 센싱 동작이 수행될 수 있다. 제1 이벨류에이션 구간(tEVAL1)동안 감지 노드(SO)의 전위는 전원 전압(Vcc)에서 전압(VSO1)으로 변동될 수 있다 제1 래치는 제1 스트로브 신호(STB_STG1)에 응답하여 감지 노드(SO)의 전위에 따라 결정된 데이터를 저장할 수 있다. 구체적으로 제1 래치는 제1 스트로브 신호(STB_SIG1)가 활성화되는 구간에 응답하여, 센싱된 감지 노드(SO)의 전위(VSO1)와 기준 전압(Vtrip)의 비교 결과에 따라 결정된 데이터 '0' 또는 '1'을 저장할 수 있다.
t5시점부터 t6시점까지 제2 이벨류에이션 구간(tEVAL2)동안 제2 감지 노드 센싱 동작이 수행될 수 있다. 제2 이벨류에이션 구간(tEVAL2)동안 감지 노드(SO)의 전위는 전원 전압(Vcc)에서 전압(VSO2)으로 변동될 수 있다 제2 래치는 제2 스트로브 신호(STB_STG2)에 응답하여 감지 노드(SO)의 전위에 따라 결정된 데이터를 저장할 수 있다. 구체적으로 제2 래치는 제2 스트로브 신호(STB_SIG2)가 활성화되는 구간에 응답하여, 센싱된 감지 노드(SO)의 전위(VSO2)와 기준 전압(Vtrip)의 비교 결과에 따라 결정된 데이터 '0' 또는 '1'을 저장할 수 있다.
t7시점부터 t8시점까지 제3 이벨류에이션 구간(tEVAL3)동안 제3 감지 노드 센싱 동작이 수행될 수 있다. 제3 이벨류에이션 구간(tEVAL3)동안 감지 노드(SO)의 전위는 전원 전압(Vcc)에서 전압(VSO3)으로 변동될 수 있다 제3 래치는 제3 스트로브 신호(STB_STG3)에 응답하여 감지 노드(SO)의 전위에 따라 결정된 데이터를 저장할 수 있다. 구체적으로 제3 래치는 제3 스트로브 신호(STB_SIG3)가 활성화되는 구간에 응답하여, 센싱된 감지 노드(SO)의 전위(VSO3)와 기준 전압(Vtrip)의 비교 결과에 따라 결정된 데이터 '0' 또는 '1'을 저장할 수 있다.
이벨류에이션 구간(tEVAL)의 길이에 따라 센싱하는 감지 노드의 전위가 다르기 때문에, 도 6에서 설명한 바와 같이 선택된 워드라인에 동일한 전압을 인가하고도 멀티 레벨의 소프트 리드 전압들로 메모리 셀을 리드한 효과를 얻을 수 있다.
도 5를 참조하면, 비트라인(BL)은 많은 메모리 셀을 포함하는 셀 스트링과 연결되기 때문에, 비트라인 센싱 동작을 위한 비트라인 프리차지 동작을 수행하는데 시간이 오래 걸릴 수 있다. 도 7을 참조하면, 감지 노드(SO)는 상대적으로 적은 수의 래치들과 연결되기 때문에, 감지 노드 센싱 동작을 위한 감지 노드 프리차지 동작은 비트라인 프리차지 동작보다 상대적으로 시간이 적게 걸릴 수 있다.
따라서, 비트라인 센싱 동작은 한번만 수행되고 이후부터 감지 노드 센싱 동작만 이벨류 에이션 구간에 대응하여 여러 번 수행되는 방식으로 소프트 리드 동작이 수행될 수 있다.
도 9는 실시 예에 따른 시프트 값을 설명하기 위한 도면이다.
도 9를 참조하면, 선택된 메모리 셀들은 2 개의 데이터 비트를 저장하는 멀티 레벨 셀일 수 있다. 선택된 메모리 셀들이 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
시프트 값은 정상 분포(Normal) 대비 선택된 메모리 셀들이 갖는 문턱 전압 분포가 시프트 된 정도를 나타낼 수 있다.
시프트 값은 선택된 메모리 셀들 중 리드 전압(Vdr)에 의해 온-셀로 판독되는 메모리 셀들의 개수와 기준 개수의 차이 값일 수 있다. 기준 개수는 선택된 메모리 셀들의 개수와 선택된 메모리 셀들이 저장하는 데이터 비트의 개수를 기초로 결정될 수 있다.
예를 들어, 선택된 메모리 셀들의 개수는 400개이고, 선택된 메모리 셀들이 저장하는 데이터 비트의 개수는 2개일 수 있다. 이 경우, 선택된 메모리 셀들은 멀티 레벨 셀이므로, 제1 내지 제4 상태(E, P1~P3)를 중 어느 하나의 상태로 프로그램 될 수 있다. 따라서 각 상태에 속하는 메모리 셀들의 개수는 100개로 예측될 수 있다.
즉 기준 개수는 정상 분포(Noraml)를 갖는 선택된 메모리 셀들 중 리드 전압(Vdr)에 의해 온-셀로 판독되는 메모리 셀들의 개수일 수 있다. 다시 말해서, 리드 전압(Vdr)에 대응되는 기준 개수는 제1 및 제2 상태(E, P1)에 갖는 메모리 셀들의 개수인 200개로 결정될 수 있다.
예를 들어, 시프트된 문턱 전압 분포(Shift)를 갖는 선택된 메모리 셀들 중 리드 전압(Vdr)에 의해 온-셀로 판독되는 메모리 셀들의 개수는 225개일 수 있다. 시프트 값은 225개에서 200개를 뺀 25개일 수 있다. 이는 S1영역의 메모리 셀들의 개수일 수 있다.
다시 말해서, 시프트 값이 클수록 S1영역의 메모리 셀들의 개수가 많고, 이는 문턱 전압 분포가 시프트된 정도가 큼을 의미한다. 즉 시프트 값이 클수록 문턱 전압 분포는 정상 분포를 많이 벗어나는 것으로 판단될 수 있다. 반대로 시프트 값이 작을수록 S1영역의 메모리 셀들의 개수가 적고, 이는 문턱 전압 분포가 시프트된 정도가 적음을 의미한다. 즉 시프트 값이 적을수록 문턱 전압 분포는 정상 분포를 적게 벗어나는 것으로 판단될 수 있다.
도 9에선, 문턱 전압 분포가 왼쪽으로 시프트되는 경우를 도시하였지만, 문턱 전압 분포가 오른쪽으로 시프트되는 경우도 마찬가지로 설명될 수 있다.
도 10은 도 9의 시프트 값에 따른 시프트 레벨을 설명하기 위한 도면이다.
도 10을 참조하면, 시프트 레벨은 시프트 값(x)과 복수의 기준 값들(Ref)의 비교 결과를 기초로 결정된, 문턱 전압 분포가 정상 분포 대비 시프트된 정도를 나타낼 수 있다.
복수의 시프트 레벨들은 복수의 기준 구간들에 대응될 수 있다. 복수의 기준 구간들은 복수의 기준 값들에 따라 결정될 수 있다. 시프트 레벨의 개수는 본 실시 예에 제한되지 않는다.
예를 들어, 제1 시프트 레벨(S_L1)은 제1 기준 구간에 대응될 수 있다. 제1 기준 구간은 제1 및 제2 기준 값(Ref1, Ref2)에 의해 결정될 수 있다. 제2 시프트 레벨(S_L2)은 제2 기준 구간에 대응될 수 있다. 제2 기준 구간은 제2 및 제3 기준 값(Ref2, Ref3)에 의해 결정될 수 있다. 제3 시프트 레벨(S_L3)은 제3 기준 구간에 대응될 수 있다. 제3 기준 구간은 제3 및 제4 기준 값(Ref3, Ref4)에 의해 결정될 수 있다.
시프트 레벨은 복수의 기준 구간들 중 시프트 값(x)이 속하는 구간에 대응되는 시프트 레벨로 결정될 수 있다. 시프트 레벨이 높을수록 문턱 전압 분포는 정상 분포를 많이 벗어나는 것으로 판단될 수 있다. 시프트 레벨이 낮을수록 문턱 전압 분포는 정상 분포를 적게 벗어나는 것으로 판단될 수 있다.
도 11a는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제1 실시 예를 설명하기 위한 도면이다.
도 11a를 참조하면 시프트 레벨에 따라 소프트 리드 전압들의 개수가 결정될 수 있다.
소프트 리드 전압들은 기준 리드 전압을 중심으로 좌우로 분포할 수 있다. 이 때 소프트 리드 전압들 간의 간격은 일정할 수 있다. 기준 리드 전압은 선택된 메모리 셀들이 갖는 복수의 상태들 중 인접한 두 상태를 구분하기 위한 디폴트 리드 전압일 수 있다.
시프트 레벨이 높을수록 문턱 전압 분포 상태는 정상 분포를 많이 벗어나므로, 리드 데이터에 대한 에러 정정 디코딩을 위해 더 많은 소프트 데이터가 필요할 수 있다. 즉, 시프트 레벨이 높을수록, 더 많은 소프트 데이터 획득을 위해 소프트 리드 동작에 필요한 소프트 리드 전압들의 개수는 증가할 수 있다.
예를 들어, 제1 시프트 레벨(S_L1)이면, 소프트 리드 동작에 필요한 소프트 리드 전압들의 개수는 N1(N1은 2이상의 자연수)일 수 있다. 제2 시프트 레벨(S_L2)이면, 소프트 리드 전압들의 개수는 N2(N2는 N1보다 크거나 같은 자연수)일 수 있다. 제3 시프트 레벨(S_L3)이면, 소프트 리드 전압들의 개수는 N3(N3는 N2보다 크거나 같은 자연수)일 수 있다.
도 8을 참조하여 설명된 바와 같이, 소프트 리드 전압들의 개수가 증가할수록 소프트 리드 전압에 대응되는 이벨류에이션 구간들의 개수도 증가할 수 있다. 즉, 제1 시프트 레벨(S_L1)이면, 소프트 리드 동작시 이벨류에이션 구간들의 개수는 N1일 수 있다. 제2 시프트 레벨(S_L2)이면, 이벨류에이션 구간들의 개수는 N2일 수 있다. 제3 시프트 레벨(S_L3)이면, 이벨류에이션 구간들의 개수는 N3일 수 있다.
도 11b는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제2 실시 예를 설명하기 위한 도면이다.
도 11b를 참조하면 시프트 레벨에 따라 소프트 리드 전압들의 간격이 결정될 수 있다.
소프트 리드 전압들은 기준 리드 전압을 중심으로 좌우로 분포할 수 있다. 이 때 소프트 리드 전압들의 개수는 일정할 수 있다.
시프트 레벨이 높을수록 문턱 전압 분포 상태는 정상 범위를 많이 벗어나므로, 리드 데이터에 대한 에러 정정 디코딩을 위해, 유의미한 소프트 데이터가 필요할 수 있다. 즉, 시프트 레벨이 높을수록, 유의미한 소프트 데이터 획득을 위해, 소프트 리드 전압들의 간격은 증가할 수 있다.
예를 들어, 제1 시프트 레벨(S_L1)이면, 소프트 리드 전압들의 간격은 W1일 수 있다. 제2 시프트 레벨(S_L2)이면, 소프트 리드 전압들의 간격은 W2일 수 있다. 제3 시프트 레벨(S_L3)이면, 소프트 리드 전압들의 간격은 W3일 수 있다. 실시 예에서, W2는 W1보다 크거나 같을 수 있다. W3는 W2보단 크거나 같을 수 있다.
도 8을 참조하여 설명된 바와 같이, 소프트 리드 전압들의 간격이 증가할수록 이벨류에이션 구간들 간의 길이 차가 증가할 수 있다. 즉, 제1 시프트 레벨(S_L1)이면, 이벨류에이션 구간들 간의 길 차는 D1일 수 있다. 제2 시프트 레벨(S_L2)이면, 이벨류에이션 구간들 간의 길이 차는 D2일 수 있다. 제3 시프트 레벨(S_L3)이면, 이벨류에이션 구간들 간의 길이 차는 D3일 수 있다. 실시 예에서, D2는 D1보다 크거나 같을 수 있다. D3는 D2보다 크거나 같을 수 있다.
도 11c는 시프트 레벨을 기초로 소프트 리드 전압들을 결정하는 제3 실시 예를 설명하기 위한 도면이다.
도 11c를 참조하면, 시프트 레벨에 따라 소프트 리드 전압들의 개수와 소프트 리드 전압들의 간격이 결정될 수 있다.
시프트 레벨이 높을수록 소프트 리드 전압들의 개수와 소프트 리드 전압들의 간격은 증가할 수 있다.
예를 들어, 제1 시프트 레벨(S_L1)이면, 소프트 리드 전압들의 개수는 a1이고, 소프트 리드 전압들의 간격은 b1일 수 있다. 제2 시프트 레벨(S_L2)이면, 소프트 리드 전압들의 개수는 a2이고, 소프트 리드 전압들의 간격은 b2일 수 있다. 제3 시프트 레벨(S_L3)이면, 소프트 리드 전압들의 개수는 a3이고, 소프트 리드 전압들의 간격은 b3일 수 있다.
소프트 리드 전압들의 개수에서 a1≤a2≤a3가 성립할 수 있다. 소프트 리드 전압들의 간격에서 b1≤b2≤b3가 성립할 수 있다. 시프트 레벨에 따라 결정된 소프트 리드 전압들의 개수 및 간격에 따라 이벨류에이션 구간들의 개수 및 이벨류에이션 구간들의 길이가 결정될 수 있다. 다시 말하면, 시프트 레벨에 따라 이벨류에이션 구간들의 개수 및 이벨류에이션 구간들의 길이가 결정될 수 있다.
도 12는 실시 예에 따른 소프트 리드 동작을 설명하기 위한 순서도이다.
도 12를 참조하면, S1201단계에서, 메모리 장치는 선택된 메모리 셀들에 대한 리드 동작을 수행할 수 있다. 메모리 장치는 리드 동작에 따라 획득한 리드 데이터를 메모리 컨트롤러에 제공할 수 있다.
S1203단계에서, 메모리 컨트롤러는 리드 데이터를 기초로 리드 동작이 페일되었는지 판단할 수 있다. 구체적으로 메모리 컨트롤러는 리드 데이터에 대한 에러 정정 디코딩의 수행 결과를 기초로 리드 동작의 패스 또는 페일 여부를 판단할 수 있다.
판단 결과, 리드 동작이 페일이면(예) S1205단계로 진행한다. 리드 동작이 패스면(아니오) 동작을 종료한다.
S1205단계에서, 제1 실시 예로, 메모리 컨트롤러는 에러 정정 디코딩의 수행 결과를 기초로 선택된 메모리 셀들의 문턱 전압 분포가 정상 분포를 얼마나 벗어나는지 여부를 판단할 수 있다. 구체적으로, 메모리 컨트롤러는 정상 분포와 선택된 메모리 셀들의 문턱 전압 분포를 비교하고, 선택된 메모리 셀들의 문턱 전압 분포가 정상 분포 대비 시프트된 정도를 판단할 수 있다.
제2 실시 예로, 메모리 장치는 리드 데이터를 기초로 메모리 셀들의 문턱 전압 분포가 정상 분포를 얼마나 벗어나는지 여부를 판단할 수 있다. 메모리 장치도 마찬가지로 선택된 메모리 셀들의 문턱 전압 분포가 정상 분포 대비 시프트된 정도를 판단할 수 있다.
S1207단계에서, 메모리 장치는 메모리 컨트롤러로부터 선택된 메모리 셀들의 문턱 전압 분포가 정상 분포를 얼마나 벗어나는지 여부를 나타내는 정보를 획득할 수 있다. 또는 메모리 장치는 스스로 선택된 메모리 셀들의 문턱 전압 분포가 정상 분포를 얼마나 벗어나는지 여부를 나타내는 정보를 생성할 수 있다.
메모리 장치는 선택된 메모리 셀들의 문턱 전압 분포가 정상 분포를 얼마나 벗어나는지 여부를 나타내는 정보를 기초로 소프트 리드 동작의 조건을 설정할 수 있다. 소프트 리드 동작의 조건은 소프트 리드 동작에 대응되는 소프트 리드 전압들의 개수 및 소프트 리드 전압들의 간격을 포함할 수 있다.
S1209단계에서, 설정된 소프트 리드 동작 조건에 따라 소프트 리드 동작을 수행할 수 있다. 구체적으로 메모리 장치는 선택된 메모리 셀들과 연결된 선택된 워드라인에 리드 전압을 인가하고, 이벨류에이션 구간들의 개수나 이벨류에이션 구간들의 길이를 제어할 수 있다.
도 13은 도 12를 상세히 설명하기 위한 순서도이다.
도 13을 참조하면, 도 13의 S1205단계 및 S1207단계를 상세히 설명하기 위한 도면이다.
S1301단계에서, 선택된 메모리 셀들 중 리드 전압에 의해 온-셀로 판독되는 메모리 샐들의 개수가 카운트될 수 있다.
S1303단계에서, 카운트한 개수와 기준 개수의 차이 값인 시프트 값이 연산될 수 있다. 기준 개수는 선택된 메모리 셀들의 개수와 선택된 메모리 셀이 저장하는 데이터 비트의 개수를 기초로 결정될 수 있다.
S1305단계에서, 시프트 값을 기초로 시프트 레벨이 판단될 수 있다. 시프트 레벨은 선택된 메모리 셀들이 갖는 문턱 전압 분포가 정상 분포 대비 시프트된 정도를 나타낼 수 있다. 시프트 레벨에 따라 선택된 메모리 셀들을 리드하기 위한 소프트 리드 전압들의 개수나 간격이 결정될 수 있다.
S1307단계에서, 결정된 시프트 레벨에 따라 소프트 리드 전압의 개수가 조절될 수 있다. 시프트 레벨이 높을수록 소프트 리드 전압의 개수는 증가할 수 있다.
S1309단계에서, 결정된 시프트 레벨에 따라 소프트 리드 전압의 간격이 조절될 수 있다. 시프트 레벨이 높을수록, 소프트 리드 전압의 간격은 증가할 수 있다.
S1307단계 및 S1309단계는 독립적으로 수행될 수 있다. 다시 말해서, S1307단계와 S1309단계 중 어느 하나만 수행되거나 둘 다 수행될 수 있다.
50: 저장 장치
100: 메모리 장치
120: 리드 동작부
130: 시프트 레벨 판단부
140: 소프트 리드 테이블 저장부
150: 리드 동작 제어부
200: 메모리 컨트롤러
210: 커맨드 제어부
220: 에러 정정부
100: 메모리 장치
120: 리드 동작부
130: 시프트 레벨 판단부
140: 소프트 리드 테이블 저장부
150: 리드 동작 제어부
200: 메모리 컨트롤러
210: 커맨드 제어부
220: 에러 정정부
Claims (20)
- 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
상기 복수의 메모리 셀들 중 선택된 메모리 셀들과 연결된 선택된 워드라인에 리드 전압을 인가하고, 상기 선택된 메모리 셀들에 저장된 데이터를 센싱하기 위한 이벨류에이션 신호에 응답하여 상기 선택된 메모리 셀들을 리드하는 리드 동작부;
상기 선택된 메모리 셀들 중 상기 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값인 시프트 값을 연산하고, 상기 시프트 값을 기초로 상기 선택된 메모리 셀들이 갖는 문턱 전압 분포의 시프트 레벨을 결정하는 시프트 레벨 판단부;
복수의 시프트 레벨들에 각각 대응되는 소프트 리드 설정 파라미터들을 저장하는 소프트 리드 테이블 저장부; 및
상기 시프트 레벨 및 상기 소프트 리드 설정 파라미터들을 기초로 복수의 소프트 리드 전압들을 결정하고, 상기 선택된 메모리 셀들을 상기 결정된 복수의 소프트 리드 전압들로 리드하는 소프트 리드 동작을 수행하도록 상기 리드 동작부를 상기 이벨류에이션 신호를 이용하여 제어하는 리드 동작 제어부;를 포함하는 메모리 장치.
- 제 1항에 있어서, 상기 시프트 레벨 판단부는,
상기 복수의 시프트 레벨들에 각각 대응되는 복수의 기준 구간들 중 상기 시프트 값이 속하는 기준 구간을 기초로 상기 시프트 레벨을 결정하는 메모리 장치.
- 제 1항에 있어서, 상기 소프트 리드 설정 파라미터들은,
상기 복수의 시프트 레벨들에 각각 대응되는 상기 복수의 소프트 리드 전압들의 개수에 관한 정보를 포함하는 메모리 장치.
- 제 3항에 있어서,
상기 복수의 시프트 레벨들 중 제1 시프트 레벨보다 높은 제2 시프트 레벨에 대응되는 복수의 소프트 리드 전압들의 개수는, 상기 제1 시프트 레벨에 대응되는 복수의 소프트 리드 전압들의 개수보다 많거나 같은 메모리 장치.
- 제 1항에 있어서, 상기 소프트 리드 설정 파라미터들은,
상기 복수의 시프트 레벨들에 각각 대응되는 상기 복수의 소프트 리드 전압들의 간격에 관한 정보를 포함하는 메모리 장치.
- 제 5항에 있어서,
상기 복수의 시프트 레벨들 중 제3 시프트 레벨보다 높은 제4 시프트 레벨에 대응되는 복수의 소프트 리드 전압들의 간격은, 상기 제3 시프트 레벨에 대응되는 복수의 소프트 리드 전압들의 간격보다 넓거나 같은 메모리 장치.
- 제 1항에 있어서, 상기 리드 동작부는,
상기 선택된 워드라인에 상기 리드 전압을 인가하고, 상기 이벨류에이션 신호가 활성화되는 이벨류에이션 구간들에 응답하여 상기 소프트 리드 동작을 수행하는 메모리 장치.
- 제 7항에 있어서, 상기 리드 동작 제어부는,
상기 복수의 소프트 리드 전압들의 개수에 따라 상기 이벨류에이션 구간들의 개수를 조절하는 메모리 장치.
- 제 7항에 있어서, 상기 리드 동작 제어부는,
상기 복수의 소프트 리드 전압들의 간격에 따라 상기 이벨류에이션 구간들의 길이를 조절하는 메모리 장치.
- 제 9항에 있어서, 상기 리드 동작 제어부는,
상기 이벨류에이션 구간들 중 제1 이벨류에이션 구간보다 제2 이벨류에이션 구간을 길게 설정하고,
상기 제1 이벨류에이션 구간은,
상기 복수의 소프트 리드 전압들 중 제1 소프트 리드 전압에 대응되고,
상기 제2 이벨류에이션 구간은,
상기 제1 소프트 리드 전압보다 높은 제2 소프트 리드 전압에 대응되는 메모리 장치.
- 제 9항에 있어서, 상기 리드 동작 제어부는,
상기 이벨류에이션 구간들 중 제3 이벨류에이션 구간보다 제4 이벨류에이션 구간을 짧게 설정하고,
상기 제3 이벨류에이션 구간은,
상기 복수의 소프트 리드 전압들 중 제3 소프트 리드 전압에 대응되고,
상기 제4 이벨류에이션 구간은,
상기 제3 소프트 리드 전압보다 낮은 제4 소프트 리드 전압에 대응되는 메모리 장치.
- 제 1항에 있어서, 상기 리드 동작 제어부는,
소프트 리드 커맨드를 수신하면 상기 소프트 리드 동작을 수행하도록 상기 리드 동작부를 제어하는 메모리 장치.
- 제 1항에 있어서, 상기 기준 개수는,
상기 선택된 메모리 셀들의 개수와 상기 선택된 메모리 셀들이 저장하는 데이터 비트의 개수를 기초로 결정되는 메모리 장치.
- 복수의 메모리 셀들을 포함하는 메모리 장치; 및
상기 복수의 메모리 셀들 중 선택된 메모리 셀들을 리드 전압으로 리드하는 리드 동작이 페일되면, 상기 선택된 메모리 셀들 중 상기 리드 전압에 의해 온-셀로 판독되는 개수와 기준 개수의 차이 값인 시프트 값을 연산하고, 상기 시프트 값과 상기 선택된 메모리 셀들에 대한 소프트 리드 동작을 지시하는 소프트 리드 커맨드를 상기 메모리 장치에 제공하는 메모리 컨트롤러;를 포함하고,
상기 메모리 장치는,
상기 소프트 리드 커맨드에 응답하여, 상기 시프트 값을 기초로 상기 선택된 메모리 셀들이 갖는 문턱 전압 분포의 시프트 레벨을 결정하고, 상기 선택된 메모리 셀들을 상기 시프트 레벨을 기초로 결정된 복수의 소프트 리드 전압들로 리드하는 상기 소프트 리드 동작을 수행하는 저장 장치.
- 제 14항에 있어서, 상기 메모리 컨트롤러는,
상기 메모리 장치로부터 상기 리드 동작에 대한 리드 데이터를 수신하고, 상기 리드 데이터에 대한 에러 정정 디코딩을 수행하고, 상기 리드 동작의 패스 또는 페일 여부를 나타내는 에러 정정 디코딩 정보를 생성하는 에러 정정부; 및
상기 에러 정정 디코딩 정보를 기초로 상기 리드 동작의 페일 여부를 판단하고, 상기 리드 동작이 페일이면 상기 소프트 리드 커맨드를 상기 메모리 장치에 제공하는 커맨드 제어부;를 포함하는 저장 장치.
- 제 15항에 있어서, 상기 커맨드 제어부는,
상기 에러 정정 디코딩 정보를 기초로 상기 시프트 값을 연산하여 상기 메모리 장치에 제공하고,
상기 기준 개수는,
상기 선택된 메모리 셀들의 개수와 상기 선택된 메모리 셀들이 저장하는 데이터 비트의 개수를 기초로 결정되는 저장 장치.
- 제 14항에 있어서, 상기 메모리 장치는,
상기 선택된 메모리 셀들과 연결된 선택된 워드라인에 상기 리드 전압을 인가하고, 상기 선택된 메모리 셀들에 저장된 데이터를 센싱하기 위한 이벨류에이션 신호에 응답하여 상기 소프트 리드 동작을 수행하는 저장 장치.
- 제 17항에 있어서, 상기 메모리 장치는,
상기 시프트 레벨을 기초로 결정된 복수의 소프트 리드 전압들에 따라, 상기 이벨류에이션 신호가 활성화되는 이벨류에이션 구간들을 제어하는 저장 장치.
- 제 18항에 있어서, 상기 메모리 장치는,
상기 시프트 레벨에 따라 상기 이벨류에이션 구간들의 개수를 조절하는 저장 장치.
- 제 18항에 있어서, 상기 메모리 장치는,
상기 시프트 레벨에 따라 상기 이벨류에이션 구간들의 길이를 조절하는 저장 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190109109A KR102689978B1 (ko) | 2019-09-03 | 2019-09-03 | 저장 장치 및 그 동작 방법 |
| US16/846,985 US10998057B2 (en) | 2019-09-03 | 2020-04-13 | Storage device and method of operating the same |
| CN202010476098.3A CN112447239B (zh) | 2019-09-03 | 2020-05-29 | 存储设备及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190109109A KR102689978B1 (ko) | 2019-09-03 | 2019-09-03 | 저장 장치 및 그 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210027973A true KR20210027973A (ko) | 2021-03-11 |
| KR102689978B1 KR102689978B1 (ko) | 2024-08-01 |
Family
ID=74679189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190109109A KR102689978B1 (ko) | 2019-09-03 | 2019-09-03 | 저장 장치 및 그 동작 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10998057B2 (ko) |
| KR (1) | KR102689978B1 (ko) |
| CN (1) | CN112447239B (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11656789B2 (en) * | 2021-08-25 | 2023-05-23 | Western Digital Technologies, Inc. | Asymmetric read sense |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190036285A (ko) * | 2017-09-27 | 2019-04-04 | 삼성전자주식회사 | 비휘발성 메모리 장치, 및 이의 동작 방법 |
| KR20190043022A (ko) * | 2017-10-17 | 2019-04-25 | 삼성전자주식회사 | 파라미터 교정 기능을 갖는 스토리지 장치 및 상기 스토리지 장치의 동작 방법 |
| KR20190079327A (ko) * | 2017-12-27 | 2019-07-05 | 삼성전자주식회사 | 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8072805B2 (en) * | 2009-08-18 | 2011-12-06 | Skymedi Corporation | Method and system of finding a read voltage for a flash memory |
| KR102083491B1 (ko) | 2012-12-05 | 2020-03-02 | 삼성전자 주식회사 | 메모리 장치, 메모리 시스템 및 이의 동작 방법 |
| KR102050475B1 (ko) * | 2013-01-14 | 2020-01-08 | 삼성전자주식회사 | 플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법 |
| US20150205664A1 (en) * | 2014-01-17 | 2015-07-23 | Fusion-Io, Inc. | Determining a configuration parameter using a soft read command |
| US9318194B1 (en) | 2014-09-29 | 2016-04-19 | Sandisk 3D Llc | Apparatus and methods for sensing hard bit and soft bits |
| KR102265220B1 (ko) * | 2015-03-09 | 2021-06-16 | 에스케이하이닉스 주식회사 | 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 |
| KR102435027B1 (ko) * | 2015-11-09 | 2022-08-23 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
| KR102420588B1 (ko) * | 2015-12-04 | 2022-07-13 | 삼성전자주식회사 | 비휘발성 메모리 장치, 메모리 시스템, 비휘발성 메모리 장치의 동작 방법 및 메모리 시스템의 동작 방법 |
| US10283215B2 (en) * | 2016-07-28 | 2019-05-07 | Ip Gem Group, Llc | Nonvolatile memory system with background reference positioning and local reference positioning |
| US10025661B1 (en) * | 2016-12-27 | 2018-07-17 | Sandisk Technologies Llc | Adaptive hard and soft bit decoding |
| CN109801669B (zh) * | 2017-11-17 | 2023-05-16 | 爱思开海力士有限公司 | 具有软读取挂起方案的存储器系统及其操作方法 |
| KR20190092937A (ko) * | 2018-01-31 | 2019-08-08 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
| KR102419895B1 (ko) * | 2018-02-09 | 2022-07-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이의 읽기 방법 |
-
2019
- 2019-09-03 KR KR1020190109109A patent/KR102689978B1/ko active IP Right Grant
-
2020
- 2020-04-13 US US16/846,985 patent/US10998057B2/en active Active
- 2020-05-29 CN CN202010476098.3A patent/CN112447239B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190036285A (ko) * | 2017-09-27 | 2019-04-04 | 삼성전자주식회사 | 비휘발성 메모리 장치, 및 이의 동작 방법 |
| KR20190043022A (ko) * | 2017-10-17 | 2019-04-25 | 삼성전자주식회사 | 파라미터 교정 기능을 갖는 스토리지 장치 및 상기 스토리지 장치의 동작 방법 |
| KR20190079327A (ko) * | 2017-12-27 | 2019-07-05 | 삼성전자주식회사 | 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210065819A1 (en) | 2021-03-04 |
| US10998057B2 (en) | 2021-05-04 |
| CN112447239B (zh) | 2024-08-09 |
| CN112447239A (zh) | 2021-03-05 |
| KR102689978B1 (ko) | 2024-08-01 |
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