KR20190036285A - 비휘발성 메모리 장치, 및 이의 동작 방법 - Google Patents

비휘발성 메모리 장치, 및 이의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치, 및 이의 동작 방법이 제공된다. 비휘발성 메모리 장치는 프로그램 데이터를 저장하는 복수의 메모리 셀들을 포함하는 셀 어레이, 및 복수의 비트 라인들을 통하여 상기 복수의 메모리 셀들과 각각 연결되고, 상기 복수의 메모리 셀들의 데이터 상태로부터 출력 데이터를 각각 생성하는 복수의 페이지 버퍼 유닛들을 포함하는 페이지 버퍼를 포함하되, 상기 복수의 페이지 버퍼 유닛은, 상기 복수의 비트 라인 중 하나와 연결된 센싱 노드의 전압 레벨이 디벨롭이 시작된 후 기준 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제1 리드 데이터를 생성하는 제1 래치, 상기 기준 시점과 다르고, 서로 다른 두 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제2 및 제3 리드 데이터를 각각 생성하는 제2 및 제3 래치, 및 상기 제2 및 제3 래치에 저장된 리드 데이터에 기초하여 제4 리드 데이터를 생성하는 제4 래치를 포함하고, 상기 페이지 버퍼는 상기 제1 래치에 저장된 제1 리드 데이터의 에러 정정이 가능한지 여부에 따라 상기 제1 리드 데이터와 상기 제4 리드 데이터를 선택적으로 상기 출력 데이터로서 제공한다.

Description

비휘발성 메모리 장치, 및 이의 동작 방법{NON VOLATILE MEMORY DEVICE AND OPERATING METHOD OF THE SAME}
본 발명은 비휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 전원의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리 장치(volatile memory device)와 전원의 공급이 중단되더라도 저장된 정보를 계속 유지할 수 있는 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 최근 널리 사용되고 있는 비휘발성 메모리 장치로 NAND 플래시 장치가 있다.
NAND 플래시 장치의 집적도를 증가시키기 위하여, 하나의 메모리 셀에 2비트의 데이터를 저장하는 MLC(Multi-Level Cell) 또는 3비트의 데이터를 저장하는 TLC(Triple-Level Cell)이 사용되고 있다. MLC 또는 TLC는 읽기 전압에 상응하는 전압 상태들 사이의 마진이 작으므로 읽어진 데이터에 에러 비트가 증가한다.
이러한 에러 비트들을 검출하고 정정하기 위하여 다양한 방식의 읽기 방법 또는 에러 정정 방법이 제안되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 향상된 성능 및 신뢰성을 갖는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 향상된 성능 및 신뢰성을 갖는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 프로그램 데이터를 저장하는 복수의 메모리 셀들을 포함하는 셀 어레이, 및 복수의 비트 라인들을 통하여 상기 복수의 메모리 셀들과 각각 연결되고, 상기 복수의 메모리 셀들의 데이터 상태로부터 출력 데이터를 각각 생성하는 복수의 페이지 버퍼 유닛들을 포함하는 페이지 버퍼를 포함하되, 상기 복수의 페이지 버퍼 유닛은, 상기 복수의 비트 라인 중 하나와 연결된 센싱 노드의 전압 레벨이 디벨롭이 시작된 후 기준 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제1 리드 데이터를 생성하는 제1 래치, 상기 기준 시점과 다르고, 서로 다른 두 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제2 및 제3 리드 데이터를 각각 생성하는 제2 및 제3 래치, 및 상기 제2 및 제3 래치에 저장된 리드 데이터에 기초하여 제4 리드 데이터를 생성하는 제4 래치를 포함하고, 상기 페이지 버퍼는 상기 제1 래치에 저장된 제1 리드 데이터의 에러 정정이 가능한지 여부에 따라 상기 제1 리드 데이터와 상기 제4 리드 데이터를 선택적으로 상기 출력 데이터로서 제공한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 복수의 메모리 셀에 연결된 워드 라인 중 하나에 리드 전압을 인가하고, 상기 복수의 메모리 셀에 연결된 복수의 비트 라인을 프리차지하고, 상기 복수의 비트 라인 중 하나와 연결된 센싱 노드를 전원 전압으로 충전하고, 상기 센싱 노드를 상기 복수의 비트 라인을 통해 디벨롭하고, 기준 시점에서, 상기 센싱 노드의 전압 레벨을 래치하여 제1 리드 데이터를 생성하고, 상기 기준 시점과 다르고, 서로 다른 두 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제2 및 제3 리드 데이터를 각각 생성하고, 상기 제2 및 제3 리드 데이터에 기초하여 제4 리드 데이터를 생성하고, 상기 제1 리드 데이터의 에러 정정 가능 여부 상기 제1 리드 데이터와 상기 제4 리드 데이터를 선택적으로 출력하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 프로그램 데이터를 저장하는 복수의 메모리 셀들을 포함하는 셀 어레이, 복수의 비트 라인들을 통하여 상기 복수의 메모리 셀들과 각각 연결되고, 상기 복수의 메모리 셀들의 데이터 상태로부터 출력 데이터를 각각 생성하는 복수의 페이지 버퍼 유닛들을 포함하는 페이지 버퍼, 및 상기 페이지 버퍼에 저장된 상기 복수의 메모리 셀들의 데이터 상태를 연산하는 카운트 유닛을 포함하고, 상기 복수의 페이지 버퍼 유닛은, 상기 복수의 비트 라인 중 하나와 연결된 센싱 노드의 전압 레벨이 디벨롭이 시작된 후 기준 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제1 리드 데이터를 생성하는 제1 래치, 상기 기준 시점과 다르고, 서로 다른 두 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제2 및 제3 리드 데이터를 각각 생성하는 제2 및 제3 래치을 포함하고, 상기 카운트 유닛은, 상기 제1 내지 제3 래치에 저장된 데이터에 기초하여 상기 복수의 비트 라인 중 하나에 연결된 메모리 셀들의 온 셀 여부를 계산하고, 계산 결과에 따라 제1 내지 제3 래치에 저장된 데이터 중 하나를 상기 출력 데이터로서 제공한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 비휘발성 메모리 장치를 예시적으로 설명하기 위한 블록도이다.
도 3은 셀 어레이에 포함된 블록 구조를 예시적으로 설명하기 위한 회로도이고, 도 4는 셀 어레이에 포함된 셀 스트링 및 페이지 버퍼의 구성을 설명하기 위한 회로도이다.
도 5는 도 4의 페이지 버퍼의 구조를 설명하기 위한 개략도이다.
도 6a는 TLC 메모리의 정상적인 프로그램 동작 후 프로그램 상태와 이레이즈 상태의 문턱 전압 산포를 나타내고, 도 6b는 TLC 메모리에 프로그램이 완료된 후, 프로그램 및 이레이즈가 반복되어 플래시 메모리 셀의 특성이 열화된 경우의 문턱 전압 산포를 나타낸다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 수행하는 하드 디시전 읽기 동작 및 소프트 디시전 읽기 동작을 설명하기 위한 개략도이다.
도 9과 도 10은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 서로 다른 디벨롭 시점에서 센싱 노드를 래치하는 방식으로 데이터를 저장하는 방식을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 1은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 비휘발성 메모리 시스템은 메모리 컨트롤러(110) 및 비휘발성 메모리 장치(120)를 포함한다. 도 1에 도시된 비휘발성 메모리 시스템은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 포함될 수 있으나 이에 제한되는 것은 아니다.
메모리 컨트롤러(110)는 비휘발성 메모리 장치(120)의 동작을 제어한다. 구체적으로, 메모리 컨트롤러(110)는 비휘발성 메모리 장치(120)와 연결된 입출력 라인을 따라 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 데이터(DATA)를 제공할 수 있다.
메모리 컨트롤러(110)가 비휘발성 메모리 장치(120)로 제공하는 제어 신호(CTRL)는 예를 들어, 칩 인에이블(CE), 쓰기 인에이블(WE) 및 읽기 인에이블(RE) 등을 포함할 수 있으나 이에 제한되는 것은 아니다.
메모리 컨트롤러(110)는 에러 비트를 정정하는 ECC 회로(115)를 포함할 수 있다. ECC 회로(115)는 데이터에 포함된 에러 비트의 정정을 수행할 수 있다.
구체적으로, ECC 회로(115)는 비휘발성 메모리 장치(120)에 프로그램될 데이터에 대한 오류 정정 인코딩을 하고, 패리티 비트가 포함된 데이터를 형성할 수 있다. 상기 패리티 비트는 비휘발성 메모리 장치(110) 내에 원본과 함께 저장될 수 있다.
또한, ECC 회로(115)는 비휘발성 메모리 장치(120)로부터 읽은 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(115)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 회로(115)는 ECC 인코딩 시에 생성된 패리티 비트를 이용하여 데이터의 에러 비트를 정정할 수 있다.
다만, ECC 회로(115)가 정정할 수 있는 에러 비트의 개수에는 한계가 존재한다. 데이터에 ECC 회로(115)가 정정할 수 있는 에러 비트보다 많은 에러 비트가 발생한 경우 UECC(Uncorectable Error Correction Code) 에러가 발생할 수 있다.
ECC 회로(115)는 예를 들어, LDPC(Low Density Parity Check) 코드, BCH 코드, 터보 코드, 리드-솔로몬(Reed-Solomon) 코드, 컨벌루션(convolution) 코드, RSC(Recursive Systematic Code), TCM(Trellis-Coded Modulation), BCM(Block Coded Modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으나 이에 제한되는 것은 아니다.
몇몇 실시예에서, ECC 회로(115)는 정정할 수 있는 에러 비트보다 많은 에러 비트가 발생한 경우 UECC 에러를 발생시킨다. 메모리 컨트롤러(110)는 제1 읽기 전압을 UECC 에러가 발생한 경우 제1 읽기 전압과 다른 제2 읽기 전압을 이용하여 비휘발성 메모리 장치(120)로부터 데이터를 읽을 수 있다. 비휘발성 메모리 장치(120)에 저장된 데이터의 읽기 동작에 관한 자세한 설명은 후술한다.
메모리 컨트롤러(110) 및 비휘발성 메모리 장치(120)는 각각 하나의 칩, 하나의 패키지 또는 하나의 모듈 등으로 제공될 수 있다. 또는 메모리 컨트롤러(110) 및 비휘발성 메모리 장치(120)는 예를 들어 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 2는 도 1에 도시된 비휘발성 메모리 장치(120)를 예시적으로 설명하기 위한 블록도이고, 도 3은 셀 어레이(150)에 포함된 블록(BLK1) 구조를 예시적으로 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하면, 비휘발성 메모리 장치(120)는 전압 발생기(130), 어드레스 디코더(140), 셀 어레이(150), 제어 로직(160), 페이저 버퍼(180) 및 데이터 입출력 회로(190)를 포함할 수 있다.
전압 발생기(130)는 메모리 컨트롤러(110)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는데 필요한 워드라인 전압을 생성할 수 있다. 워드라인 전압은 어드레스 디코더(140)를 통해 셀 어레이(150)로 제공될 수 있다.
셀 어레이(150)는 비트 라인들(BLs)를 통하여 페이지 버퍼(180)에 연결될 수 있다. 셀 어레이(150)는 복수의 NAND 셀 스트링(NAND cell strings)을 포함할 수 있다. 셀 어레이(150)에 포함된 NAND 셀 스트링들은 각각 채널을 포함하고, 이러한 채널은 수직 또는 수평 방향으로 형성될 수 있다.
셀 어레이(150)는 NAND 셀 스트링을 구성하는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 워드 라인들(WLs) 또는 비트 라인들(BLs)으로 제공하는 전압에 의하여 프로그램, 소거 및 리드될 수 있다. 셀 어레이(150)는 페이지 단위로 프로그램 및 리드 동작을 수행하고, 블록(BLK0~BLKi) 단위로 이레이즈 동작을 수행할 수 있다.
셀 어레이(150)의 예시적인 구조와 관련하여, 도 3을 이용하여 더욱 자세하게 설명한다.
도 3을 참조하면, 셀 어레이(150)에 포함된 메모리 블록(BLK1)의 예시적인 구조가 도시된다. 메모리 블록 블록(BLK1)은 3차원 구조를 가질 수 있다. 구체적으로, 메모리 블록(BLK1)은 기판과 수직 방향으로 배열된 복수의 셀 스트링(NS11~NS13, NS21~NS23, NS31~NS33)을 포함할 수 있다.
제11 내지 제13 셀 스트링(NS11~NS13)은 제1 비트 라인(BL1), 제1 내지 제3 접지 선택 라인(GSL1~GSL3), 제1 내지 제3 스트링 선택 라인(SSL1~SSL3), 공통 소스 라인(CSL) 및 복수의 워드 라인(WL1~WL8)에 연결될 수 있다.
제21 내지 제23 셀 스트링(NS21~NS23)은 제2 비트 라인(BL2), 제1 내지 제3 접지 선택 라인(GSL1~GSL3), 제1 내지 제3 스트링 선택 라인(SSL1~SSL3), 공통 소스 라인(CSL) 및 복수의 워드 라인(WL1~WL8)에 연결될 수 있다.
제31 내지 제33 셀 스트링(NS31~NS33)은 제3 비트 라인(BL3), 제1 내지 제3 접지 선택 라인(GSL1~GSL3), 제1 내지 제3 스트링 선택 라인(SSL1~SSL3), 공통 소스 라인(CSL) 및 복수의 워드 라인(WL1~WL8)에 연결될 수 있다.
복수의 셀 스트링(NS11~NS13, NS21~NS23, NS31~33)은 기판과 수직 방향으로 나란히 배열된 복수의 메모리 셀들(MC1~MC8)을 포함할 수 있다. 도 2에서는 하나의 셀 스트링(예를 들어 NS11)이 8 개의 메모리 셀(MC1~MC8)을 포함하는 것을 도시되었으나 이는 예시적인 것으로, 본 발명이 하나의 셀 스트링 당 8개의 메모리 셀을 포함하는 것으로 제한되는 것은 아니다.
동일한 행의 셀 스트링의 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 공유할 수 있다. 서로 다른 행의 셀 스트링들의 스트링 선택 트랜지스터들(SST)은 서로 다른 스트링 선택 라인들(SSL1~SSL3)에 각각 연결될 수 있다.
동일한 행의 셀 스트링들(MC1~MC8)은 워드 라인들(WL1~WL8)을 공유할 수 있다. 기판으로부터 동일한 높이에서, 서로 다른 행의 스트링 셀들(NS)의 메모리 셀들(MC1~MC8)에 연결된 워드 라인들(WL1~WL8)은 공통으로 연결될 수 있다.
동일한 행의 셀 스트링의 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 공유할 수 있다. 서로 다른 행의 셀 스트링들의 접지 선택 트랜지스터들(GST)은 서로 다른 접지 선택 라인들(SSL1~SSL3)에 각각 연결될 수 있다.
도 3에서 메모리 블록(BLK1)의 구조를 예를 들어 설명하였으나, 셀 어레이(150)에 포함된 다른 메모리 블록들(BLK0, BLK2~BLKi)의 경우에도 도 3의 메모리 블록(BLK1)의 구조를 적용할 수 있는 것은 자명하다.
이하에서 도 2의 셀 어레이(150)가 도 3에 도시된 메모리 블록의 구조를 갖는 것을 가정하여 설명한다.
도 2와 도 3을 함께 참조하면, 어드레스 디코더(140)는 선택 라인(SSL1~3, GSL1~3) 또는 워드 라인(WL1~WL8)을 통해 셀 어레이(150)와 연결될 수 있다. 프로그램 또는 읽기 동작 시에, 어드레스 디코더(140)는 메모리 컨트롤러(110)가 제공한 어드레스(ADDR)에 기초하여 어느 하나의 워드 라인(예를 들어 WL1)을 선택하기 위한 리드 전압(read voltage)을 제공할 수 있다.
제어 로직(160)은 커맨드(CMD), 어드레스(ADDR) 등을 이용하여 비휘발성 메모리 장치(150)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들어, 비휘발성 메모리 장치(150)에 저장된 데이터의 읽기 동작에서, 제어 로직(160)은 커맨드(CMD)와 어드레스(ADDR)에 기초하여 어드레스 디코더(140)를 제어함으로써 워드 라인들(WL1~WL8)에 읽기 전압이 제공되도록 한다. 이와 동시에, 제어 로직(160)은 페이지 버퍼(180) 및 데이터 입출력 회로(19)를 제어함으로써 선택된 페이지의 데이터를 읽을 수 있다.
뒤에서 설명하는 것과 같이, 제어 로직(160)은 페이지 버퍼(180)에 포함된 래치들(181~185)을 제어하기 위한 래치 신호(LS1~LS4) 및 덤프 신호(Dump)를 제공할 수 있다. 페이지 버퍼(180)에 포함된 래치들(181~185)은 각각 위한 래치 신호(LS1~LS4) 및 덤프 신호(Dump)에 기초하여 센싱 노드(S0)의 전압 레벨을 센싱할 수 있다.
본 발명의 몇몇 실시예에서, 제어 로직(160)은 카운트 유닛(170)을 포함할 수 있다. 카운트 유닛(170)은 페이지 버퍼(180)에 센싱된 데이터로부터 특정 문턱 전압 범위에 해당하는 메모리 셀들을 카운트할 수 있다. 이에 관한 자세한 설명은 후술한다.
도 4는 셀 어레이(150)와 연결된 페이지 버퍼(180)의 구성을 설명하기 위한 회로도이고, 도 5는 도 4의 페이지 버퍼 유닛(PB0)의 구조를 설명하기 위한 블록도이다.
도 4 및 도 5를 참조하면, 페이지 버퍼(180)는 비트 라인(BL0~BLn-1)을 통해 셀 어레이(150)와 연결될 수 있다. 페이지 버퍼(180)는 기입 드라이버 또는 감지 증폭기로 동작할 수 있다. 셀 어레이(150)에 대한 프로그램 동작 시, 페이지 버퍼(180)는 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL0~BLn-1)을 통하여 감지할 수 있다.
페이지 버퍼(180)는 각각의 비트 라인들(BL0~BLn-1)에 연결된 포함된 복수의 페이지 버퍼 유닛들(PB0, PB1,…, PBn-1)을 포함할 수 있다.
페이지 버퍼 유닛(PB0)은 비트 라인(BL0)에 연결되는 센싱 노드(S0)와, 센싱 노드(S0)에 연결된 복수의 래치들(181, 182, 183, 184, 185)을 포함할 수 있다. 페이지 버퍼(180)는 복수의 페이지 버퍼 유닛들(PB0, PB1, …, PBn-1)을 포함하고, 복수의 페이지 버퍼 유닛들(PB0, PB1, …, PBn-1) 각각은 복수의 래치들(181, 182, 183, 184, 185)을 포함할 수 있다.
페이지 버퍼 유닛(PB0)은 제1 내지 제4 래치(181~184)와, C-래치(185)를 포함할 수 있다. 도 5에서 페이지 버퍼 유닛(PB0)이 예시적으로 5개의 래치들(181~185)을 포함하는 것으로 도시되었으나 이에 제한되는 것은 아니다.
제1 내지 제3 래치(181~183)는 셀 스트링(NS0)에 저장된 데이터 상태를 저장할 수 있다. 즉, 각각의 워드 라인 전압에 따라 선택된 메모리 셀의 온/오프 여부가 제1 내지 제3 래치(181~183)에 저장될 수 있다. 페이지 버퍼 유닛(PB0)은 서로 다른 조건 하에서 센싱 노드(S0)의 전압 레벨을 래치하고, 그 결과를 제1 내지 제3 래치(181~183)에 저장할 수 있다.
제1 내지 제3 래치(181~183)는 제어 로직(160)으로부터 제1 내지 제3 래치 신호(LS1~LS3)를 제공받을 수 있다.
제1 래치(181) 내지 제3 래치(183)는 서로 다른 디벨롭 시점에 센싱 노드(S0)의 레벨을 래치하여 저장된 메모리 셀의 온/오프 여부를 저장할 수 있다.
제1 래치(181)는 제1 래치 신호(LS1)에 기초하여, 센싱 노드(S0)의 전압 레벨을 래치하여고, 셀 스트링(NS0)에 포함된 메모리 셀들의 온/오프 여부를 저장할 수 있다.
제2 래치(182)는 제2 래치 신호(LS2)에 기초하여, 센싱 노드(S0)의 전압 레벨을 래치하고, 셀 스트링(NS0)에 포함된 메모리 셀들의 온/오프 여부를 저장할 수 있다. 제2 래치(182)는 상기 메모리 셀들의 온/오프 여부를 제2 리드 데이터로 저장할 수 있다.
제3 래치(183)는 제3 래치 신호(LS3)에 기초하여 센싱 노드(S0)의 전압 레벨을 래치하고, 셀 스트링(NS0)에 포함된 메모리 셀들의 온/오프 여부를 저장할 수 있다. 제3 래치(183)는 상기 메모리 셀들의 온/오프 여부를 제3 리드 데이터로 저장할 수 있다.
또한, 제1 내지 제3 래치 신호(LS1~LS3)는 각각 서로 다른 시점에 제1 내지 제3 래치(181~183)로 제공될 수 있다. 예를 들어 제1 래치 신호(LS1)는 기준 시점에 제1 래치(181)로 제공되어 제1 래치(181)가 기준 시점에 센싱 노드(S0)의 레벨을 래치하도록 한다.
제2 래치 신호(LS2)는 기준 시점보다 다른 제1 시점에 제2 래치(182)로 제공되어, 제2 래치(182)가 제1 시점에 센싱 노드(S0)의 레벨을 래치하도록 할 수 있다. 제1 시점은 예를 들어 기준 시점보다 미리 정한 시간만큼 앞선 시점일 수 있다.
한편 제3 래치 신호(LS3)는 제1 시점보다 빠른 제3 시점에 제3 래치(183)로 제공되어, 제3 래치(183)가 제2 시점에 센싱 노드(S0)의 레벨을 래치하도록 한다. 제2 시점은 예를 들어 기준 시점보다 미리 정한 시간만큼 늦은 시점일 수 있다.
이와 같이 제1 내지 제3 래치(181~183)가 각각 서로 다른 시점에 센싱 노드(S0)의 전압 레벨을 래치하는 것은, 동일한 워드 라인에 연결된 각각의 메모리 셀에 서로 다른 전압 레벨의 워드 라인 전압을 인가하여 메모리 셀의 온/오프 여부를 읽는 것과 유사한 효과를 얻을 수 있다. 이에 관한 자세한 설명은 후술한다.
제4 래치(184)는 제2 래치(182)에 저장된 제2 리드 데이터와 제3 래치(183)에 저장된 제3 리드 데이터에 기초한 제4 리드 데이터를 저장할 수 있다.
본 발명의 몇몇 실시예에서, 제4 래치(184)에는 제2 래치(182) 및 제3 래치(183)에 저장된 소프트 디시전 리드값(soft decision read value)에 기초한 소프트 디시전 데이터(soft decision data)가 저장될 수 있다. 구체적으로, 제4 래치(184)에는 제2 래치(182) 및 제3 래치(183)에 저장된 데이터를 XNOR 연산한 데이터가 제4 리드 데이터로서 저장될 수 있다. 페이지 버퍼 유닛(PB0)은 XNOR 게이트(186)를 이용하여, 제4 래치(184)에 저장될 제4 리드 데이터를 생성할 수 있다.
제어 로직(160)은 제1 내지 제4 래치(184)에 저장된 데이터를 데이터 입출력 회로(190)로 제공하기 전에 C-래치(185)에 임시적으로 저장할 수 있다. C-래치(185)는 덤프 신호(Dump)에 의해 제1 내지 제4 래치(184)에 저장된 데이터를 래치하여 저장할 수 있다.
데이터 입출력 회로(190)는 데이터 라인들(DLs)을 통해 페이지 버퍼(180)와 연결될 수 있다. 또한, 데이터 입출력 회로(190)는 페이지 버퍼(180)로부터 출력된 데이터를 메모리 컨트롤러(110)에 제공할 수 있다.
데이터 입출력 회로(190)는 셀 어레이(150)에 대한 프로그램 동작 시 메모리 컨트롤러(110)로부터 프로그램될 데이터를 입력 받고, 셀 어레이(150)에 저장된 데이터의 읽기 동작 시 읽기 데이터를 메모리 컨트롤러(110)로 제공할 수 있다.
도 6a는 TLC 메모리의 정상적인 프로그램 동작 후 프로그램 상태와 이레이즈 상태의 문턱 전압 산포를 나타낸다.
도 6a를 참조하면, 하나의 메모리 셀에 3비트를 저장할 수 있는 TLC 메모리의 경우, 하나의 메모리 셀에 3비트를 프로그램하기 위해 8개의 문턱 전압(threshold voltage) 중 어느 하나가 메모리 셀에 형성된다. 그런데 복수의 메모리 셀들 간의 전기적 특성 차이로 인해 동일한 데이터가 프로그램된 복수의 메모리 셀들 각각의 문턱 전압은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성할 수 있다.
도 6a에 도시된 것과 같이 TLC의 경우 하나의 이레이즈 상태(E)와 7개의 프로그램 상태(P1-P7)에 대응하는 문턱 전압 산포가 형성된다. 또한, 도 6a는 데이터가 프로그램된 직후와 같이 문턱 전압 산포가 이상적으로 분포되어 각 문턱 전압 산포 별로 리드 전압(read voltage, Vread0~Vread7)를 갖는 경우를 도시한다.
도 6b는 TLC 메모리에 프로그램이 완료된 후, 프로그램 및 이레이즈가 반복되어 플래시 메모리 셀의 특성이 열화된 경우의 문턱 전압 산포를 나타낸다.
도 6b를 참조하면, 시간이 지남에 따라 메모리 셀에 저장된 전자들이 방출되어 발생한 차지 로스에 따라, 문턱 전압 산포가 왼쪽 또는 오른쪽으로 이동된 경우가 도시된다. 이로 인해 이레이즈 상태(E)와 7개의 프로그램 상태(E1-E7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면 읽기 전압의 인가 시, 많은 에러 비트로 인한 UECC가 발생할 수 있다. 즉, 제1 읽기 전압(Vread1)의 인가 시, 온 셀(on cell)의 경우 왼쪽의 이레이즈 상태(E)인 것을 의미하고, 오프 셀(off cell)의 경우 오른쪽의 상태(P1)인 것을 의미할 수 있다. 그러나 도 6b와 같이 중첩된 경우, 온 셀임에도 불구하고 오프 셀인 것으로 읽음으로써 에러 비트로 판단될 확률이 높아질 수 있다.
따라서 본 발명의 실시예에 따른 비휘발성 메모리 장치는, 이러한 에러 비트의 정정을 위한 메커니즘으로 하드 디시전(soft decision)과 소프트 디시전(soft decision)을 이용한다.
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 메모리 컨트롤러(110)가 호스트로부터 읽기 요청 명령(CMD) 및 어드레스(ADDR)를 수신하는 것을 포함한다(S110).
이어서, 메모리 컨트롤러(110)는 비휘발성 메모리 장치(120)에 저장된 데이터의 읽기 동작을 수행할 수 있다(S120). 비휘발성 메모리 장치가 수행하는 읽기 동작과 관련하여, 도 8 내지 도 10을 이용하여 설명한다.
도 8은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 수행하는 하드 디시전 읽기 동작 및 소프트 디시전 읽기 동작을 설명하기 위한 개략도이다. 뒤에서 추가적으로 설명하겠지만, 본 발명의 비휘발성 메모리 장치는 제1 내지 제3 래치(181~183)가 센싱 노드(S0)의 전압 레벨을 서로 다른 시점에 래치함으로써 동일한 워드 라인에 대하여 서로 다른 전압 레벨의 리드 전압으로 메모리 셀의 데이터를 읽는 효과를 얻는다. 다만 도 8과 관련하여 설명의 편의 상 세 가지의 리드 전압(VR1, VR2, VR3)을 이용하여 하드 디시전 읽기 동작 및 소프트 디시전 읽기 동작을 수행하는 것으로 설명한다.
하드 디시전 읽기 동작은 정상 데이터 읽기 동작(normal data read operation)을 의미하며, 리드 전압이 메모리 셀의 워드 라인으로 공급될 때, 메모리 셀의 온 또는 오프 상태에 따라 메모리 셀에 저장된 데이터를 1 또는 0으로 리드하는 것을 의미한다.
도 8에서, 하드 디시전 리드 전압은 VR1을 의미한다. VR1이 워드 라인을 통해 메모리 셀로 인가 시 메모리 셀이 온 상태이면 하드 디시전 데이터는 1이 되고 메모리 셀이 오프 상태이면 하드 디시전 데이터는 0이 된다. 도 8에서 예시적으로, 하드 디시전 리드 전압(VR1)을 중심으로 왼쪽에 위치한 전압 레벨을 온(1)으로 판단하고, 오른쪽에 위치한 전압 레벨을 오프(0)으로 판단함으로써 하드 디시전 데이터를 1, 1, 0, 0으로 설정하는 것이 도시된다.
하드 디시전 리드 전압(VR1)에 기초하여 생성된 하드 디시전 데이터는 비트 라인(BLs)를 통해 페이지 버퍼(180)로 전달될 수 있다. 제1 래치(181)는 제1 래치 신호(LS1)에 기초하여 센싱 노드(S0)의 전압 레벨을 래치하고, 하드 디시전 데이터를 저장한다. 제어 로직(160)은 어드레스(ADDR)에 기초하여 제1 래치 신호(LS1)를 생성하고, 이를 이용하여 제1 래치(181)를 제어할 수 있다.
소프트 디시전 읽기 동작은 하드 디시전 리드 전압(VR1)을 기준으로 일정한 차이를 갖는 적어도 하나 이상의 리드 전압을 이용하여 메모리 셀의 온 또는 오프 여부를 읽는 것을 의미한다.
도 8에서, 소프트 디시전 리드 전압은 VR2 및 VR3을 의미한다. 여기서 VR2를 제1 소프트 디시전 리드 전압이라 하고, VR3를 제2 소프트 디시전 리드 전압이라고 한다. 제1 소프트 디시전 리드 전압(VR2)은 하드 디시전 리드 전압(VR1)보다 작고, 제2 소프트 디시전 리드 전압(VR3)은 하드 디시전 리드 전압(VR1)보다 클 수 있다. 제1 소프트 디시전 리드 전압(VR2)과 하드 디시전 리드 전압(VR1) 사이의 전압 차이는 제2 소프트 디시전 리드 전압(VR3)과 하드 디시전 리드 전압(VR1) 사이의 전압과 같을 수 있으나 본 발명이 이에 제한되는 것은 아니다.
도 8에 도시된 것과 같이, 제1 소프트 디시전 리드 전압(VR2)을 워드 라인에 인가하여 판단한 제1 소프트 디시전 리드값은 1, 0, 0, 0이고, 제2 소프트 디시전 리드 전압(VR3)을 워드 라인에 인가하여 판단한 제2 소프트 디시전 리드값은 1, 1, 1, 0이 된다.
제1 및 제2 소프트 디시전 리드 전압(VR2, VR3)에 생성된 제1 소프트 디시전 리드값과 제2 소프트 디시전 리드값은 비트 라인(BLs)를 통해 페이지 버퍼(180)로 전달될 수 있다. 제2 래치(182)는 제2 래치 신호(LS2)에 기초하여 센싱 노드(S0)의 전압 레벨을 래치하여 제1 소프트 디시전 리드값을 저장한다. 제3 래치(183)는 및 제3 래치 신호(LS3) 센싱 노드(S0)의 전압 레벨을 래치하여 제2 소프트 디시전 리드값을 저장한다. 제어 로직(160)은 어드레스(ADDR)에 기초하여 제2 및 제3 래치 신호(LS2, LS3)를 생성하고, 이를 이용하여 각각 제2 및 제3 래치(182, 183)를 제어할 수 있다.
제1 및 제2 소프트 디시전 리드값에 기초하여, 소프트 디시전 데이터가 생성될 수 있다. 몇몇 실시예에서, 소프트 디시전 데이터는 제1 및 제2 소프트 디시전 리드값을 서로 XNOR 연산하여 생성된 데이터일 수 있다. 앞에서 구한 제1 및 제2 소프트 디시전 리드값을 XNOR 연산한 결과, 소프트 디시전 데이터는 1, 0, 0, 1로 생성될 수 있다.
소프트 디시전 데이터는 하드 디시전 데이터에 신뢰도를 부가할 수 있다. 즉, 소프트 디시전 데이터가 1이면 하드 디시전 데이터는 강한 신뢰도를 갖는 것을 의미하고, 소프트 디시전 데이터가 0이면 하드 디시전 데이터는 약한 신뢰도를 갖는 것을 의미할 수 있다.
제4 래치(184)는 제4 래치 신호(LS4)의 제어에 기초하여 소프트 디시전 데이터를 저장할 수 있다. 이와는 달리 제어 로직(160)이 제1 및 제2 소프트 디시전 리드값에 기초하여 소프트 디시전 데이터를 생성하는 논리 회로를 포함하고, 상기 논리 회로로부터 생성된 소프트 디시전 데이터를 제4 래치(184)에 제공할 수도 있다.
도 9과 도 10은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치가 서로 다른 디벨롭 시점에서 센싱 노드를 래치하는 방식으로 데이터를 저장하는 방식을 설명하기 위한 타이밍도이다.
T0 시점에서 T1시점까지 비트 라인(BLs)의 프리차지 동작이 수행된다. 프리차지를 위해 비트 라인들(BLs)과, 비트 라인들(BLs)에 연결된 센싱 노드(S0)가 특정 전압 레벨로 충전될 수 있다. 센싱 노드(S0)는 예를 들어, 전원 전압으로 충전될 수 있다.
T1 시점에서 전원(PWR)으로부터 센싱 노드(S0)로의 전류 공급이 차단되고, 센싱 노드(S0)의 전압 레벨은 메모리 셀의 온/오프 여부에 따라 비트 라인(BLs)으로 흐르는 전류의 크기에 따라 변화한다. 즉, 선택된 메모리 셀이 온셀인 경우 비트 라인으로 흐르는 전류가 상대적으로 크고, 따라서 센싱 노드(S0)의 전압 레벨은 비교적 빠르게 낮아진다. 선택된 메모리 셀이 오프셀인 경우 비트 라인으로 흐르는 전류가 상대적으로 작고, 따라서 센싱 노드(S0)의 전압은 비교적 일정할 것이다.
만약 센싱 노드의 디벨롭 시간을 증가시키는 경우 원래 온셀로 판단된 메모리 셀은 오프셀로 판단될 수 있다. 반면에, 센싱 노드의 디벨롭 시간을 감소시키는 경우 원래 오프셀로 판단된 메모리 셀이 온셀로 판단될 수 있다.
즉, 워드 라인에 제공되는 읽기 전압과 유사한 레벨의 문턱 전압을 갖는 메모리 셀의 경우 센싱 노드(S0)의 디벨롭 시간을 증가시키면 읽기 전압을 낮추어서 센싱하는 효과를 가질 수 있다. 반면에, 센싱 노드(S0)의 디벨롭 시간을 감소시키는 경우 읽기 전압과 유사한 레벨의 문턱 전압을 갖는 메모리 셀의 경우 읽기 전압을 높여서 센싱하는 효과를 가질 것이다.
도 10을 참조하면, 센싱 노드(S0)의 디벨롭 시간의 영향을 받지 않는 강한 오프 셀의 전압 곡선(C0) 또는 강한 온 셀의 전압 곡선(C1)이 도시된다. 여기서 센싱 노드(S0)의 전압 레벨은 VS0으로 도시되고, 비트라인의 전압 레벨은 VBL로 도시된다.
이와 함께, 센싱 노드(S0)의 디벨롭 시간의 영향을 받을 수 있는 전압 곡선(C2, C3, C4)이 도시된다. 전압 곡선(C2)의 경우 읽기 전압(V2)보다 낮은 문턱 전압을 갖는 메모리 셀의 디벨롭 시 센싱 노드(S0)의 전압 변화를 도시한다. 전압 곡선(C3)의 경우 읽기 전압과 거의 유사한 문턱 전압을 갖는 메모리 셀의 디벨롭 시 센싱 노드(S0)의 전압 변화를 도시한다. 전압 곡선(C4)는 읽기 전압보다 높은 문턱 전압을 갖는 메모리 셀의 디벨롭 시 센싱 노드(S0)의 전압 변화를 도시한다.
예를 들어 T2 시점을 기준으로 하여 래치 시점을 당기는 경우(T2- Δ), 전압 곡선(C2)에 대응하는 메모리 셀은 온 셀에 해당하는 논리값으로 래치된다. 이는 읽기 전압을 높여서 센싱하는 것과 동일한 효과를 갖는다.
반대로 T2 시점을 기준으로 하여 래치 시점을 늦추는 경우(T2+Δ), 전압 곡선(C4)에 대응하는 메모리 셀은 오프셀에 해당하는 논리값으로 래치된다. 이는 읽기 전압을 낮춰서 센싱하는 것과 동일한 효과를 갖는다.
이와 같이, 본 발명의 실시예에 따른 비휘발성 메모리 장치는 디벨롭 시 래치 시점을 조절함으로 인해 읽기 전압을 변화시켜 메모리 셀에 저장된 데이터를 센싱하는 것과 동일한 효과를 얻는다. 이러한 래치 시점의 조절은, 제1 내지 제3 래치(181~183)에 제공되는 제1 내지 제3 래치 신호(LS1~LS3)의 제공 시점을 조절하는 것에 의해 달성될 수 있다. 따라서 제1 내지 제3 래치(181~183)에 의한 센싱 노드(S0)의 래치가 거의 동시에 완료될 수 있고, 워드 라인에 제공되는 읽기 전압을 변화시키는 경우보다 더욱 짧은 시간 내에 메모리 셀의 읽기 동작이 완료될 수 있다.
여기서, T2 시점에서 센싱 노드(S0)를 래치하여 얻어진 데이터는 앞서 하드 디시전 리드 전압(VR1)에 의하여 센싱된 데이터와 동일하다. T2-Δ 시점에서 센싱 노드(S0)를 래치하여 얻어진 데이터는 제1 소프트 디시전 리드 전압(VR2)에 의하여 센싱된 데이터와 동일하다. T2+Δ 시점에서 센싱 노드(S0)를 래치하여 얻어진 데이터는 제2 소프트 디시전 리드 전압(VR3)에 의하여 센싱된 데이터와 동일하다.
제1 내지 제3 래치(181~183)에 의한 읽기 동작이 완료된 후, 제2 래치(182) 및 제3 래치(183)에 저장된 제2 리드 데이터와 제3 리드 데이터 간의 XNOR 연산이 수행되고, 그 결과가 제4 래치(184)에 저장될 수 있다.
다시 도 7을 참조하면, 컨트롤러(110)는 제1 래치(181)에 저장된 하드 디시전 데이터를 제공받고, ECC 회로(115)를 이용하여 하드 디시전 데이터에 UECC가 에러가 발생하는지 여부를 판단한다(S130). UECC 에러가 발생하지 않으면 정상적인 하드 디시전 데이터가 얻어진 것으로 판단하고(S150) 제1 래치(181)에 저장된 하드 디시전 데이터를 데이터 라인(DLs)을 통해 데이터 입출력 회로(190)로 제공한다. 페이지 버퍼(180)는 제1 래치(181)에 저장된 하드 디시전 데이터를 C-래치(185)에 덤프한 후, C-래치(185)에 저장된 하드 디시전 데이터를 데이터 입출력 회로(190)로 제공할 수 있다. 이후 데이터 입출력 회로(190)는 하드 디시전 데이터를 출력할 수 있다.
UECC 에러가 발생한 경우, 제4 래치(184)에 저장된 소프트 디시전 데이터를 데이터 라인(DLs)을 통해 데이터 입출력 회로(190)로 제공한다. 페이지 버퍼(180)는 제4 래치(184)에 저장된 소프트 디시전 데이터를 C-래치(185)에 덤프한 후, C-래치(185)에 저장된 소프트 디시전 데이터를 데이터 입출력 회로(190)로 제공할 수 있다. 이후 데이터 입출력 회로(190)는 소프트 디시전 데이터를 출력할 수 있다. 몇몇 실시예에서, ECC 회로(115)는 제공받은 소프트 디시전 데이터를 이용하여 에러 비트의 정정을 다시 시도할 수 있다.
몇몇 실시예에서, 도 8에서 수행한 하드 디시전 데이터와 소프트 디시전 데이터의 리드 동작을 통해 온칩 벨리 서치(On-chip Valley Search) 동작이 수행될 수 있다.
예를 들어, 카운트 유닛(160)은 제1 리드 전압(VR1)과 제2 리드 전압(VR2)에 의해 온 셀로 판단된 메모리 셀들의 수를 각각 계산할 수 있다. 제1 리드 전압(VR1)에 의해 온 셀로 판단된 메모리 셀은 제1 리드 전압(VR1)보다 낮은 문턱 전압을 갖는 메모리 셀을 의미한다. 제2 리드 전압(VR2)에 의해 온 셀로 판단된 메모리 셀은 제2 리드 전압(VR2)보다 낮은 문턱 전압을 갖는 메모리 셀을 의미한다. 제1 리드 전압(VR1)에 의해 온 셀로 판단된 메모리 셀들의 수로부터 제2 리드 전압(VR2)에 의해 온 셀로 판단된 메모리 셀의 수를 빼면, 제1 리드 전압(VR1)과 제2 리드 전압(VR2) 사이의 전압 레벨을 문턱 전압으로 갖는 메모리 셀들의 수가 계산된다.
또한, 카운트 유닛(160)은 제1 리드 전압(VR1)과 제3 리드 전압(VR2)에 의해 오프 셀로 판단된 메모리 셀들의 수를 각각 계산할 수 있다. 제1 리드 전압(VR1)에 의해 오프 셀로 판단된 메모리 셀은 제1 리드 전압(VR1)보다 높은 문턱 전압을 갖는 메모리 셀을 의미한다. 제3 리드 전압(VR3)에 의해 오프 셀로 판단된 메모리 셀은 제3 리드 전압(VR2)보다 높은 문턱 전압을 갖는 메모리 셀을 의미한다. 제1 리드 전압(VR1)에 의해 온 셀로 판단된 메모리 셀들의 수로부터 제3 리드 전압(VR3)에 의해 온 셀로 판단된 메모리 셀의 수를 빼면, 제1 리드 전압(VR1)과 제3 리드 전압(VR3) 사이의 전압 레벨을 문턱 전압으로 갖는 메모리 셀들의 수가 계산된다.
다만 이와 같은 메모리 셀의 수를 계산하는 것은 특별한 과정의 추가를 필요로 하지 않는다. 카운트 유닛(160)은 앞서 하드 디시전 데이터와 소프트 디시전 데이터의 결정 과정에서 제1 내지 제3 래치(181~183)에 저장된 데이터로부터 온 셀과 오프 셀로 판단된 메모리 셀을 계산할 수 있다.
제1 리드 전압(VR1)과 제2 리드 전압(VR2) 사이의 전압 레벨을 문턱 전압으로 갖는 메모리 셀들의 수와, 제1 리드 전압(VR1)과 제3 리드 전압(VR3) 사이의 전압 레벨을 문턱 전압으로 갖는 메모리 셀들의 수를 비교하여, 메모리 셀의 산포골(valley)을 판단할 수 있다.
예를 들어, 제1 리드 전압(VR1)과 제2 리드 전압(VR2) 사이의 전압 레벨을 문턱 전압으로 갖는 메모리 셀들의 수와, 제1 리드 전압(VR1)과 제3 리드 전압(VR3) 사이의 전압 레벨을 문턱 전압으로 갖는 메모리 셀들의 수가 유사한 경우, 제1 리드 전압(VR1)을 산포골로 결정할 수 있다. 또는, 제1 리드 전압(VR1)과 제2 리드 전압(VR2) 사이의 전압 레벨을 문턱 전압으로 갖는 메모리 셀들의 수가, 제1 리드 전압(VR1)과 제3 리드 전압(VR3) 사이의 전압 레벨을 문턱 전압으로 갖는 메모리 셀들의 수보다 많다면, 산포골은 제1 리드 전압(VR1)과 제2 리드 전압(VR2) 사이에 위치할 확률이 많을 것이다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 온칩 밸리 서치를 수행하기 위해 제1 내지 제3 래치(181~183)에 제공되는 제1 내지 제3 래치 신호(LS1~LS3)의 제공 시점을 조절함으로써 동일한 워드 라인에 서로 다른 리드 전압을 인가하는 것과 동일한 효과를 얻을 수 있다.
즉, 앞서 도 8을 이용한 하드 디시전 데이터와 소프트 디시전 데이터의 결정 과정에서
도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치는 메모리 컨트롤러(110)가 호스트로부터 읽기 요청 및 어드레스를 수신하고(S210), 메모리 컨트롤러(110)가 비휘발성 메모리 장치에 저장된 데이터의 읽기 동작을 수행하는 단계(S220)는 앞서 도 6을 이용하여 설명한 비휘발성 메모리 장치의 동작과 동일하므로 자세한 설명은 생략한다.
이어서, 읽기 동작의 결과 제1 내지 제3 래치(181~183)에 저장된 데이터를 비교한다(S230).
예를 들어, 앞서 도 8을 이용하여 설명한 것과 같이, 제1 래치(181)에 저장된 데이터에 기초하여 온 셀로 판단된 메모리 셀의 개수와, 제2 래치(182)에 저장된 데이터에 기초하여 온 셀로 판단된 메모리 셀의 개수와, 제3 래치(183)에 저장된 데이터에 기초하여 온 셀로 판단된 메모리 셀의 개수를 비교할 수 있다.
이어서, 하드 디시전 데이터에 UECC가 발생하였는지 여부를 판단 하는 (S240) 것은 앞서 도 6을 이용하여 설명한 것과 동일하므로 자세한 설명은 생략한다.
제1 내지 제3 래치(181~183)에 저장된 데이터 비교 결과 중 출력 대상을 결정한다(S250).
앞서 S230 단계에서의 비교 결과, 제2 래치(182)에 저장된 데이터 중 온 셀으로 판단된 메모리 셀의 개수가 제3 래치(183)에 저장된 데이터에 기초하여 온 셀으로 판단된 메모리 셀의 개수보다 많은 경우, 제2 래치(182)에 저장된 제1 소프트 디시전 리드값을 데이터 입출력 회로(190)에 출력할 대상으로 결정할 수 있다.
또는, 제3 래치(183)에 저장된 데이터 중 온 셀로 판단된 메모리 셀의 개수가 제2 래치(182)에 저장된 데이터에 기초하여 온 셀로 판단된 메모리 셀의 개수보다 많은 경우, 제3 래치(183)에 저장된 제3 소프트 디시전 리드값을 데이터 입출력 회로(190)에 출력할 대상으로 결정할 수 있다.
만약 제2 래치(182)에 저장된 데이터 중 온 셀로 판단된 메모리 셀의 개수가 제3 래치(183)에 저장된 데이터에 기초하여 온 셀로 판단된 메모리 셀의 개수가 유사한 경우, 제1 래치(181)에 저장된 하드 디시전 데이터를 데이터 입출력 회로(190)에 출력할 대상으로 결정할 수 있다.
이어서, 제2 래치(182) 또는 제3 래치(183)에 저장된 데이터가 데이터 입출력 회로(190)로의 출력 대상으로 결정되었는지 여부를 판단한다(S260). 만약 그렇지 않은 경우(N), 제1 래치(181)에 저장된 하드 디시전 데이터를 출력한다(S270). 제2 래치(182) 또는 제3 래치(183)에 저장된 데이터가 데이터 입출력 회로(190)로의 출력 대상으로 결정된 경우(Y), 제2 래치(182) 또는 제3 래치(183)에 저장된 소프트 디시전 데이터와 함께 소프트 데이터의 레이쇼 정보를 데이터 입출력 회로(190)로 출력한다(S280).
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 메모리 컨트롤러 120: 비휘발성 메모리 장치
130: 전압 발생기 140: 어드레스 디코더
150: 셀 어레이 160: 제어 로직
180: 페이지 버퍼 190: 데이터 입출력 회로

Claims (10)

  1. 프로그램 데이터를 저장하는 복수의 메모리 셀들을 포함하는 셀 어레이; 및
    복수의 비트 라인들을 통하여 상기 복수의 메모리 셀들과 각각 연결되고, 상기 복수의 메모리 셀들의 데이터 상태로부터 출력 데이터를 각각 생성하는 복수의 페이지 버퍼 유닛들을 포함하는 페이지 버퍼를 포함하되,
    상기 복수의 페이지 버퍼 유닛은,
    상기 복수의 비트 라인 중 하나와 연결된 센싱 노드의 전압 레벨이 디벨롭이 시작된 후 기준 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제1 리드 데이터를 생성하는 제1 래치,
    상기 기준 시점과 다르고, 서로 다른 두 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제2 및 제3 리드 데이터를 각각 생성하는 제2 및 제3 래치, 및
    상기 제2 및 제3 래치에 저장된 리드 데이터에 기초하여 제4 리드 데이터를 생성하는 제4 래치를 포함하고,
    상기 페이지 버퍼는 상기 제1 래치에 저장된 제1 리드 데이터의 에러 정정이 가능한지 여부에 따라 상기 제1 리드 데이터와 상기 제4 리드 데이터를 선택적으로 상기 출력 데이터로서 제공하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 리드 데이터는 상기 복수의 메모리 셀들로부터 리드된 하드 디시전 데이터이고,
    상기 제4 리드 데이터는 상기 복수의 메모리 셀들로부터 리드된 소프트 디시전 데이터인 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 래치는, 상기 복수의 메모리 셀들로부터 리드된 하드 디시전 데이터를 저장하고,
    상기 제4 래치는, 상기 복수의 메모리 셀들로부터 리드된 소프트 디시전 데이터를 저장하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 메모리 셀들과 연결된 워드 라인에는 상기 센싱 노드의 전압 레벨이 디벨롭되는 동안 동일한 레벨의 읽기 전압이 제공되는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제2 래치는, 상기 기준 시점보다 앞선 제1 시점에 상기 센싱 노드의 전압 레벨을 래치하여 제2 리드 데이터를 생성하고,
    상기 제3 래치는, 상기 기준 시점보다 늦은 제2 시점에 상기 센싱 노드의 전압 레벨을 래치하여 리드 데이터를 생성하는 비휘발성 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1 시점과 상기 기준 시점과의 차이는, 상기 제2 시점과 상기 기준 시점과의 차이와 동일한 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 페이지 버퍼는 상기 제1 래치에 저장된 제1 리드 데이터의 에러 정정이 가능한 경우 상기 제1 리드 데이터를 상기 출력 데이터로 제공하는 비휘발성 메모리 장치.
  8. 복수의 메모리 셀에 연결된 워드 라인 중 하나에 리드 전압을 인가하고,
    상기 복수의 메모리 셀에 연결된 복수의 비트 라인을 프리차지하고,
    상기 복수의 비트 라인 중 하나와 연결된 센싱 노드를 전원 전압으로 충전하고,
    상기 센싱 노드를 상기 복수의 비트 라인을 통해 디벨롭하고,
    기준 시점에서, 상기 센싱 노드의 전압 레벨을 래치하여 제1 리드 데이터를 생성하고,
    상기 기준 시점과 다르고, 서로 다른 두 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제2 및 제3 리드 데이터를 각각 생성하고,
    상기 제2 및 제3 리드 데이터에 기초하여 제4 리드 데이터를 생성하고,
    상기 제1 리드 데이터의 에러 정정 가능 여부 상기 제1 리드 데이터와 상기 제4 리드 데이터를 선택적으로 출력하는 것을 포함하는 비휘발성 메모리 장치의 동작 방법.
  9. 프로그램 데이터를 저장하는 복수의 메모리 셀들을 포함하는 셀 어레이;
    복수의 비트 라인들을 통하여 상기 복수의 메모리 셀들과 각각 연결되고, 상기 복수의 메모리 셀들의 데이터 상태로부터 출력 데이터를 각각 생성하는 복수의 페이지 버퍼 유닛들을 포함하는 페이지 버퍼; 및
    상기 페이지 버퍼에 저장된 상기 복수의 메모리 셀들의 데이터 상태를 연산하는 카운트 유닛을 포함하고,
    상기 복수의 페이지 버퍼 유닛은,
    상기 복수의 비트 라인 중 하나와 연결된 센싱 노드의 전압 레벨이 디벨롭이 시작된 후 기준 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제1 리드 데이터를 생성하는 제1 래치,
    상기 기준 시점과 다르고, 서로 다른 두 시점에서 상기 센싱 노드의 전압 레벨을 래치하여 제2 및 제3 리드 데이터를 각각 생성하는 제2 및 제3 래치을 포함하고,
    상기 카운트 유닛은, 상기 제1 내지 제3 래치에 저장된 데이터에 기초하여 상기 복수의 비트 라인 중 하나에 연결된 메모리 셀들의 온 셀 여부를 계산하고, 계산 결과에 따라 제1 내지 제3 래치에 저장된 데이터 중 하나를 상기 출력 데이터로서 제공하는 비휘발성 메모리 장치.
  10. 제 9항에 있어서,
    상기 페이지 버퍼는 상기 제1 래치에 저장된 제1 리드 데이터의 에러 정정이 가능한지 여부에 따라 상기 제1 리드 데이터와 상기 제4 리드 데이터를 선택적으로 상기 출력 데이터로서 제공하는 비휘발성 메모리 장치.
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