KR20190052436A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 읽기 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 동작을 제어한다. 또한, 상기 제어 로직은 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 리페어 컬럼 마스킹 동작을 수행하도록 상기 주변 회로를 제어하고, 상기 선택된 메모리 블록에 포함된 제1 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서 상기 제1 드레인 선택 트랜지스터와 상이한 제2 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하도록 상기 주변 회로를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THEREOF}
본 발명은 전자 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 일 실시 예는 향상된 동작 속도를 갖는 반도체 메모리 장치를 제공한다.
본 발명의 다른 실시 예는 향상된 속도로 반도체 메모리 장치를 동작시키는 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 읽기 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 동작을 제어한다. 또한, 상기 제어 로직은 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 리페어 컬럼 마스킹 동작을 수행하도록 상기 주변 회로를 제어하고, 상기 선택된 메모리 블록에 포함된 제1 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서 상기 제1 드레인 선택 트랜지스터와 상이한 제2 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하도록 상기 주변 회로를 제어한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 블록의 리페어 컬럼 마스킹 동작을 수행하고, 상기 선택된 메모리 블록에 포함된 복수의 드레인 선택 트랜지스터들 중, 문턱 전압 분포를 테스트할 제1 드레인 선택 트랜지스터들을 결정하며, 상기 제1 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하고, 상기 선택된 메모리 블록에 포함된 복수의 드레인 선택 트랜지스터들 중, 문턱 전압 분포를 테스트할 제2 드레인 선택 트랜지스터들을 결정하고, 상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 제2 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행한다.
일 실시 예에서, 상기 우측 테스트 동작 이후에, 상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서 상기 제1 및 제2 드레인 선택 트랜지스터들에 대한 제2 테스트 동작이 수행될 수 있다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 블록의 리페어 컬럼 마스킹 동작을 수행하고, 상기 선택된 메모리 블록에 포함된 복수의 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하며, 상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 복수의 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행한다.
일 실시 예에서, 상기 제1 테스트 동작 이후에, 상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서 상기 제1 및 제2 드레인 선택 트랜지스터들에 대한 제2 테스트 동작이 수행될 수 있다.
본 발명의 일 실시 예에 의하면, 향상된 동작 속도를 갖는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 다른 실시 예에 의하면, 향상된 속도로 반도체 메모리 장치를 동작시키는 방법을 제공할 수 있다.
보다 구체적으로, 본 발명의 실시 예에 의하면 리페어 컬럼 마스킹 동작 결과를 유지한 상태에서 선택 트랜지스터들의 테스트들을 연속적으로 수행하므로, 리페어 컬럼 마스킹 동작이 반복적으로 수행되는 것을 방지하여 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다. 한편, 선택 트랜지스터들의 좌측 테스트 동작 시에, 1회의 좌측 테스트 동작만으로 결함이 있는 선택 트랜지스터의 유무 여부를 판별할 수 있다. 따라서, 반도체 메모리 장치의 테스트 동작 속도가 향상된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 5a는 메모리 블록에 포함된 컬럼들 중 하나를 나타낸 예시적인 회로도이다.
도 5b는 메모리 블록에 포함된 컬럼들 중 하나를 나타낸 또다른 예시적인 회로도이다.
도 6은 드레인 선택 트랜지스터의 문턱전압 분포를 나타내는 도면이다.
도 7은 드레인 선택 트랜지스터의 문턱 전압 분포의 변화에 따른 효과를 설명하기 위한 도면이다.
도 8a는 드레인 선택 트랜지스터의 문턱 전압 분포의 우측 테스트(right test)를 수행하는 동작을 설명하기 위한 도면이다.
도 8b는 드레인 선택 트랜지스터의 문턱 전압 분포의 좌측 테스트(left test)를 수행하는 동작을 설명하기 위한 도면이다.
도 9는 선택 트랜지스터들을 테스트하는 방법을 도시한 순서도이다.
도 10은 도 9의 우측 테스트 동작을 보다 상세히 나타내는 순서도이다.
도 11은 도 9의 좌측 테스트 동작을 보다 상세히 나타내는 순서도이다.
도 12는 본 발명의 일 실시 예에 따른 우측 테스트 동작을 보다 상세히 나타내는 순서도이다.
도 13은 본 발명의 일 실시 예에 따른 좌측 테스트 동작을 보다 상세히 나타내는 순서도이다.
도 14는 본 발명의 또다른 실시 예에 따른 좌측 테스트 동작을 보다 상세히 나타내는 순서도이다.
도 15는 도 14의 좌측 테스트 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 또다른 실시 예에 따른 좌측 테스트 동작을 보다 상세히 나타내는 순서도이다.
도 17은 본 발명의 다른 실시 예에 따라, 선택 트랜지스터들을 테스트하는 방법을 도시한 순서도이다.
도 18은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 19는 도 18의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20은 도 19를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
한편, 제어 로직(140)은 상기 프로그램 동작시, LSB 데이터를 저장하기 위한 LSB 프로그램 루프 및 MSB 데이터를 저장하기 위한 MSB 프로그램 루프를 수행하도록 상기 주변 회로를 제어 한다. 상기 MSB 프로그램 루프의 수행에 따라, 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱 전압들은 소거 상태 및 제1 내지 제3 프로그램 상태로 구분될 수 있다. 또한, 제어 로직(140)은 상기 MSB 프로그램 루프의 수행 시, 상기 제1 내지 제3 프로그램 상태 중 적어도 하나의 검증 동작이 수행된 이후에, 상기 프로그램 동작에 따라 프로그램 되는 데이터가 상기 MSB 데이터임을 나타내는 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수 있다.
예시적으로, 상기 제어 로직은, 상기 제1 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수 있다. 또는, 다른 예시에서 상기 제어 로직은, 상기 제3 프로그램 상태에 대한 검증 동작이 수행된 이후에, 상기 플래그 데이터를 프로그램 하도록 상기 주변 회로를 제어할 수도 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 발생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예를 보여주는 회로도이다.
도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.
한편, 하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 컬럼(column)을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(CS11, CS21)은 제1 컬럼에 대응된다. 유사하게, 제m 비트 라인(BLm)에 공통으로 연결된 셀 스트링들(CS1m, CS2m)은 제m 컬럼에 대응될 수 있다. 도 3에 도시된 바에 의하면, 메모리 블록(BLK1)은 m 개의 컬럼을 포함하고, 각 컬럼은 2 개의 셀 스트링을 포함한다.
또한, 하나의 드레인 선택 라인에 연결되는 셀 스트링들은 하나의 로우(row)를 구성한다. 예를 들어, 제1 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(CS11~CS1m)은 제1 로우에 대응되고, 제2 드레인 선택 라인(DSL2)에 연결된 셀 스트링들(CS21~CS1m)은 제2 로우에 대응된다. 도 3에 도시된 바에 의하면, 메모리 블록(BLK1)은 2 개의 로우를 포함하고, 각 로우는 m 개의 셀 스트링을 포함한다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 4에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
한편, 하나의 비트 라인에 공통으로 연결된 셀 스트링들은 하나의 컬럼(column)을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 셀 스트링들(CS11', CS21')은 제1 컬럼에 대응된다. 유사하게, 제m 비트 라인(BLm)에 공통으로 연결된 셀 스트링들(CS1m', CS2m')은 제m 컬럼에 대응될 수 있다. 도 4에 도시된 바에 의하면, 메모리 블록(BLK1')은 m 개의 컬럼을 포함하고, 각 컬럼은 2 개의 셀 스트링을 포함한다.
또한, 하나의 드레인 선택 라인에 연결되는 스트링들은 하나의 로우(row)를 구성한다. 예를 들어, 제1 드레인 선택 라인(DSL1)에 연결된 셀 스트링들(CS11'~CS1m')은 제1 로우에 대응되고, 제2 드레인 선택 라인(DSL2)에 연결된 셀 스트링들(CS21'~CS1m')은 제2 로우에 대응된다. 도 4에 도시된 바에 의하면, 메모리 블록(BLK1')은 2 개의 로우를 포함하고, 각 로우는 m 개의 셀 스트링을 포함한다.
결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.
도 5a는 메모리 블록에 포함된 컬럼들 중 하나를 나타낸 예시적인 회로도이다. 도 5a에서, 파이프 선택 트랜지스터(PT)의 도시는 생략되었다. 따라서, 실질적으로 도 5a는 도 4에 도시된 메모리 블록 중 하나의 컬럼을 나타낸 회로도이기도 하다.
도 5a를 참조하면, 컬럼은 비트 라인(BL1)에 연결된 복수의 셀 스트링들(CS11, CS21)을 포함할 수 있다. 이때, 비트 라인(BL1)은 도 3의 메모리 블록(BLK1)에 예시된 비트 라인(BL1)에 대응할 수 있고, 도 5a의 컬럼에 포함된 두 셀 스트링들(CS11, CS21)은 도 3의 비트 라인(BL1)에 연결된 셀 스트링들(CS11, CS21)에 대응할 수 있다. 컬럼에 포함된 각 셀 스트링(CS11, CS21)은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다.
예를 들어, 셀 스트링(CS11)은 드레인 선택 트랜지스터(DST1), n개의 메모리 셀들(MC11~MC1n) 및 소스 선택 트랜지스터(SST1)를 포함할 수 있고, 셀 스트링(CS21)은 드레인 선택 트랜지스터(DST2), n개의 메모리 셀들(MC21~MC2n) 및 소스 선택 트랜지스터(SST2)를 포함할 수 있다. 드레인 선택 트랜지스터들(DST1, DST2) 및 소스 선택 트랜지스터들(SST1, SST2)은 메모리 셀들(MC11~MC1n, MC21~MC2n)과 동일하게 전하 저장층을 포함하는, 셀 타입의 트랜지스터로 구현될 수 있다. 따라서, 드레인 선택 트랜지스터(DST1, DST2) 및 소스 선택 트랜지스터(SST1, SST2)의 문턱 전압을 증가시키기 위한 프로그램 동작을 수행할 수 있다.
다만, 위 도시는 예시적인 것으로서, 소스 선택 트랜지스터(SST1, SST2)가 전하 저장층을 포함하지 않는 일반 트랜지스터로 구현될 수도 있다. 이 경우 소스 선택 트랜지스터(SST1, SST2)에는 프로그램 동작을 수행할 수 없을 것이다.
도 5b는 메모리 블록에 포함된 컬럼들 중 하나를 나타낸 또다른 예시적인 회로도이다. 도 5b를 참조하면, 컬럼은 네 개의 셀 스트링들(CS11, CS21, CS31, CS41)을 포함한다. 셀 스트링(CS11)은 드레인 선택 트랜지스터(DST1), n개의 메모리 셀들(MC11~MC1n) 및 소스 선택 트랜지스터(SST1)를 포함할 수 있고, 셀 스트링(CS21)은 드레인 선택 트랜지스터(DST2), n개의 메모리 셀들(MC21~MC2n) 및 소스 선택 트랜지스터(SST2)를 포함할 수 있다. 한편, 셀 스트링(CS31)은 드레인 선택 트랜지스터(DST31), n개의 메모리 셀들(MC31~MC3n) 및 소스 선택 트랜지스터(SST3)를 포함할 수 있고, 셀 스트링(CS41)은 드레인 선택 트랜지스터(DST4), n개의 메모리 셀들(MC41~MC4n) 및 소스 선택 트랜지스터(SST4)를 포함할 수 있다.
도 5a 및 도 5b를 함께 참조하면, 도 5a의 컬럼은 두 개의 셀 스트링을 포함하나, 도 5b의 컬럼은 네 개의 셀 스트링을 포함한다. 이와 같이, 메모리 블록에 포함되는 각 컬럼들이 갖는 셀 스트링의 개수는 필요에 따라 다양하게 결정될 수 있다.
도 6은 드레인 선택 트랜지스터의 문턱전압 분포를 나타내는 도면이다. 도 6을 참조하면 메모리 블록(BLK1) 내 드레인 선택 트랜지스터들의 문턱 전압(Vth)의 분포(P0)가 도시되어 있다. 드레인 선택 트랜지스터의 게이트 전극에 턴-오프 전압(Voff)을 인가하는 경우, 턴-오프 전압(Voff)이 드레인 선택 트랜지스터의 문턱 전압보다 작으므로 드레인 선택 트랜지스터가 턴-오프 된다. 또한, 드레인 선택 트랜지스터의 게이트 전극에 턴-온 전압(Von)을 인가하는 경우, 턴-온 전압(Von)이 드레인 선택 트랜지스터의 문턱 전압보다 크므로 드레인 선택 트랜지스터가 턴-오프 된다.
도 7은 드레인 선택 트랜지스터의 문턱 전압 분포의 변화에 따른 효과를 설명하기 위한 도면이다. 도 7을 참조하면, 드레인 선택 트랜지스터를 반복 사용함에 따라 문턱 전압 분포가 분포(P0)에서 분포(P1)로 변화하는 상황이 도시되어 있다. 드레인 선택 트랜지스터의 문턱 전압이 분포(P1)로 변화함에 따라, 턴-오프 전압(Voff)을 인가하여도 턴-온 상태를 유지하는 드레인 선택 트랜지스터가 발생한다. 또한, 드레인 선택 트랜지스터의 문턱 전압이 분포(P1)로 변화함에 따라, 턴-온 전압(Von)을 인가하여도 턴-오프 상태를 유지하는 드레인 선택 트랜지스터가 발생한다. 이러한 드레인 선택 트랜지스터의 오작동은 해당 셀 스트링에 데이터를 저장하거나, 셀 스트링으로부터 데이터를 판독하거나 또는 데이터를 소거하는 동작에서 오류를 발생시킨다. 이러한 오작동을 방지하기 위해, 오작동을 발생시킬 수 있는 드레인 선택 트랜지스터의 문턱 전압 분포를 감지하는 것이 중요하다.
도 8a는 드레인 선택 트랜지스터의 문턱 전압 분포의 우측 테스트(right test)를 수행하는 동작을 설명하기 위한 도면이다.
도 8a를 참조하면, 턴-온 전압(Von)을 인가하여도 턴-오프 상태를 유지하는 드레인 선택 트랜지스터를 검출하기 위해, 드레인 선택 트랜지스터의 게이트 전극에 제1 기준 전압(Vref1)을 인가하는 상황이 도시되어 있다. 일 실시 예에서, 제1 기준 전압(Vref1)은 도 6 및 도 7에 도시된 턴-온 전압(Von)과 동일한 크기의 전압일 수 있다. 다른 실시 예에서, 턴-온 동작의 마진(margin) 확보를 위해 제1 기준 전압(Vref1)은 도 6 및 도 7에 도시된 턴-온 전압(Von)보다 일정 크기만큼 큰 값을 갖는 전압일 수 있다.
도 3 및 도 8a를 함께 참조하면, 제1 기준 전압(Vref1)보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들(A)을 검출하기 위해, 선택된 로우(row)의 드레인 선택 트랜지스터들과 연결된 드레인 선택 라인에 제1 기준전압(Vref1)을 인가한다. 예를 들어, 도 3의 제1 로우에 포함된 드레인 선택 트랜지스터들을 우측 테스트(right test)하기 위해, 제1 드레인 선택 라인(DSL1)에 제1 기준 전압(Vref1)을 인가한다. 한편 제2 드레인 선택 라인(DSL2)에는 턴-오프 전압(Voff) 또는 이보다 작은 전압을 인가하여, 제2 로우에 포함된 셀 스트링들에 전류가 도통하는 것을 방지한다.
제1 기준 전압(Vref1)은 드레인 선택 트랜지스터들을 우측 테스트하기 위한 것이므로, "우측 기준 전압"으로 지칭할 수도 있다.
제1 드레인 선택 라인(DSL1)에 제1 기준 전압(Vref1), 즉 우측 기준 전압을 인가함에 따라, 셀 스트링들(CS11~CS1m)에 포함된 각 드레인 선택 트랜지스터의 게이트 전극에 제1 기준 전압(Vref1)이 인가된다. 한편, 제1 내지 제n 워드 라인(WL1~WLn)에는 패스 전압을 인가한다. 이에 따라 셀 스트링들(CS11~CS1m)에 포함된 메모리 셀들은 모두 턴-온 될 것이다. 한편, 셀 스트링들(CS11~CS1m)에 포함된 소스 선택 트랜지스터들(SST)을 턴-온 시키기 위하여, 소스 선택 라인(SSL)에 소스 선택 트랜지스터들(SST)의 문턱 전압보다 높은 전압을 인가한다. 위와 같은 과정에 따라, 제1 기준 전압(Vref1)보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터(A)는 턴-오프되므로, 페이지 버퍼에서의 센싱 결과를 통해 어느 드레인 선택 트랜지스터에 결함이 있는지 판별할 수 있다. 위와 같은 과정으로 제1 로우에 포함된 드레인 선택 트랜지스터들을 우측 테스트한 후에, 유사한 과정을 통해 제2 로우에 포함된 드레인 선택 트랜지스터들을 우측 테스트한다. 이 과정에서, 제1 드레인 선택 라인(DSL1)에는 턴-오프 전압(Voff) 또는 이보다 작은 전압을 인가하고, 제2 드레인 선택 라인(DSL2)에 제1 기준 전압(Vref1)을 인가한다.
요약하면, 제1 로우에 포함된 드레인 선택 트랜지스터들을 우측 테스트하고, 제2 로우에 포함된 드레인 선택 트랜지스터들을 우측 테스트한다. 도 5b와 같은 실시예에서는 제1 내지 제4 로우에 대하여 순차적으로 각 로우에 포함된 드레인 선택 트랜지스터들을 우측 테스트할 것이다.
도 8b는 드레인 선택 트랜지스터의 문턱 전압 분포의 좌측 테스트(left test)를 수행하는 동작을 설명하기 위한 도면이다.
도 8b를 참조하면, 턴-오프 전압(Voff)을 인가하여도 턴-온 상태를 유지하는 드레인 선택 트랜지스터를 검출하기 위해, 드레인 선택 트랜지스터의 게이트 전극에 제2 기준 전압(Vref2)을 인가하는 상황이 도시되어 있다. 일 실시 예에서, 제2 기준 전압(Vref2)은 도 6 및 도 7에 도시된 턴-오프 전압(Von)과 동일한 크기의 전압일 수 있다. 다른 실시 예에서, 턴-온 동작의 마진(margin) 확보를 위해 제2 기준 전압(Vref2)은 도 6 및 도 7에 도시된 턴-온 전압(Von)보다 일정 크기만큼 작은 값을 갖는 전압일 수 있다.
도 3 및 도 8b를 함께 참조하면, 제1 기준 전압(Vref1)보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들(B)을 검출하기 위해, 선택된 로우(row)의 드레인 선택 트랜지스터들과 연결된 드레인 선택 라인에 제2 기준전압(Vref2)을 인가한다. 예를 들어, 도 3의 제1 로우에 포함된 드레인 선택 트랜지스터들을 좌측 테스트(left test)하기 위해, 제1 드레인 선택 라인(DSL1)에 제2 기준 전압(Vref2)을 인가한다. 한편 제2 드레인 선택 라인(DSL2)에는 턴-오프 전압(Voff) 또는 이보다 작은 전압을 인가하여, 제2 로우에 포함된 셀 스트링들에 전류가 도통하는 것을 방지한다.
제1 드레인 선택 라인(DSL1)에 제2 기준 전압(Vref2)을 인가함에 따라, 셀 스트링들(CS11~CS1m)에 포함된 각 드레인 선택 트랜지스터의 게이트 전극에 제2 기준 전압(Vref2)이 인가된다. 한편, 제1 내지 제n 워드 라인(WL1~WLn)에는 패스 전압을 인가한다. 이에 따라 셀 스트링들(CS11~CS1m)에 포함된 메모리 셀들은 모두 턴-온 될 것이다. 한편, 셀 스트링들(CS11~CS1m)에 포함된 소스 선택 트랜지스터들(SST)을 턴-온 시키기 위하여, 소스 선택 라인(SSL)에 소스 선택 트랜지스터들(SST)의 문턱 전압보다 높은 전압을 인가한다. 위와 같은 과정에 따라, 제2 기준 전압(Vref2)보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터(A)는 턴-온되므로, 페이지 버퍼에서의 센싱 결과를 통해 어느 드레인 선택 트랜지스터에 결함이 있는지 판별할 수 있다. 위와 같은 과정으로 제1 로우에 포함된 드레인 선택 트랜지스터들을 좌측 테스트한 후에, 유사한 과정을 통해 제2 로우에 포함된 드레인 선택 트랜지스터들을 좌측 테스트한다. 이 과정에서, 제1 드레인 선택 라인(DSL1)에는 턴-오프 전압(Voff) 또는 이보다 작은 전압을 인가하고, 제2 드레인 선택 라인(DSL2)에 제2 기준 전압(Vref2)을 인가한다.
요약하면, 제1 로우에 포함된 드레인 선택 트랜지스터들을 좌측 테스트하고, 제2 로우에 포함된 드레인 선택 트랜지스터들을 좌측 테스트한다. 도 5b와 같은 실시예에서는 제1 내지 제4 로우에 대하여 순차적으로 각 로우에 포함된 드레인 선택 트랜지스터들을 좌측 테스트할 것이다.
도 9는 선택 트랜지스터들을 테스트하는 방법을 도시한 순서도이다. 도 9를 참조하면, 선택 트랜지스터들에 대한 우측 테스트 동작을 수행하고(S10), 상기 선택 트랜지스터들에 대한 좌측 테스트 동작을 수행한다(S20). 도 9에 도시된 바와 같이, 선택 트랜지스터들에 대한 제1 테스트로서 우측 테스트 동작(S10)이 수행되고, 이어 제2 테스트로서 좌측 테스트 동작(S20)이 수행된다. 다만, 제1 테스트가 도 9에 도시된 우측 테스트 동작(S10)으로 한정되고, 제2 테스트가 좌측 테스트 동작(S20)으로 한정되는 것은 아니다. 도 17을 참조하여 후술하는 바와 같이, 좌측 테스트 동작이 제1 테스트로서 먼저 수행되고, 이어 우측 테스트 동작이 제2 테스트로서 나중에 수행될 수도 있다. 도 8a를 참조하여 설명한 바와 같이, 메모리 블록 내 포함된 드레인 선택 트랜지스터들을 우측 테스트(right test)하고, 메모리 블록 내 포함된 드레인 선택 트랜지스터들을 우측 테스트(right test)한다. 단계(S10)는 메모리 블록 내 포함된 드레인 선택 트랜지스터들을 우측 테스트(right test)하는 과정에 대응될 수 있다. 또한, 단계(S20)는 메모리 블록 내 포함된 드레인 선택 트랜지스터들을 좌측 테스트(left test)하는 과정에 대응될 수 있다. 각 단계(S10, S20)의 상세한 구성에 대해서는 도 10 및 도 11을 참조하여 후술하기로 한다.
도 10은 도 9의 우측 테스트 동작을 보다 상세히 나타내는 순서도이다. 도 10을 참조하면, 우측 테스트 동작은 해당 메모리 블록에 대한 리페어 컬럼 마스킹 동작을 수행하는 단계(S110), 우측 기준 전압을 해당 선택 라인에 인가하는 단계(S130), CSC 체크를 수행하는 단계(S150)를 포함한다. 한편, 모든 선택 트랜지스터에 대해 테스트가 완료되었는지 여부를 판단하고(S170), 테스트가 완료된 경우 우측 테스트 동작이 종료된다. 테스트가 완료되지 않은 경우 선택 라인을 변경(S190)하여 단계(S110~S170)를 반복 수행한다.
단계(S110)에서 리페어 컬럼 마스킹을 수행한다. 통상적으로 메모리 블록 내 노멀 영역(normal region)에 발생할 수 있는 불량 메모리 셀에 대응한 리페어 영역(repair region)을 마련하여, 실제 불량 메모리 셀 발생 시 리페어 영역의 메모리 셀인 리페어 셀로 대체를 한다. 리페어 컬럼 마스킹은 위와 같은 대체된 리페어 셀과불량 메모리 셀의 어드레스 정보에 기초하여, 리페어 셀에 저장된 데이터가 출력되도록 처리하는 과정을 의미할 수 있다. 리페어 컬럼 마스킹에 대한 자세한 사항은 통상의 기술자에게 널리 알려진 사항이므로, 본 명세서에서는 설명을 생략하기로 한다.
노말 영역에 포함된 메모리 셀에 결함이 있는 경우, 드레인 선택 트랜지스터의 우측 테스트 시에 오류가 발생할 수 있다. 따라서 이와 같은 오류를 방지하기 위해, 실제 우측 테스트를 수행하기 이전에 해당 메모리 블록의 리페어 컬럼 마스킹을 수행한다.
단계(S130)에서, 선택 라인에 우측 기준 전압을 인가한다. 이 경우, 5a를 참조하면, 제1 드레인 선택 라인(DSL1)에 우측 기준 전압이 인가될 수 있다. 우측 기준 전압은 도 8a에 도시된 제1 기준 전압(Vref1)일 수 있다.
단계(S150)에서 CSC 체크 동작을 수행한다. 전술한 바와 같이, 워드 라인들에 패스 전압을 인가하고, 소스 선택 트랜지스터들도 턴-온 시킨 후에 전류 센싱을 통해 어느 드레인 선택 트렌지스터가 턴-오프되었는지 알 수 있다. 턴-오프된 드레인 선택 트랜지스터는 도 8a의 드레인 선택 트랜지스터(A)에 대응한다.
단계(S170)에서, 모든 선택 트랜지스터에 대한 테스트가 완료되었는지 판단한다. 상술한 예시에서, 제1 로우에 대해서만 우측 테스트가 수행되었고, 제2 로우에 대해서는 아직 우측 테스트가 수행되지 않았으므로, 이후 단계(S190)로 진행한다. 단계(S190)에서, 선택 라인을 제1 드레인 선택 라인(DSL1)에서 제2 드레인 선택 라인(DSL2)으로 변경한다. 이후 단계(S110~S170)이 다시 수행된다. 도 5a의 실시 예에 의하면, 제2 드레인 선택 라인(DSL2)과 연결된 드레인 선택 트랜지스터들에 대해 우측 테스트를 완료함에 따라 전체 드레인 선택 트랜지스터에 대한 우측 테스트가 완료된다.
다른 예시에서, 도 5b와 같이 네 개의 로우를 포함하는 메모리 블록의 경우, 단계(S110) 내지 단계(S170)이 네 번 반복될 것임을 알 수 있을 것이다.
도 11은 도 9의 좌측 테스트 동작을 보다 상세히 나타내는 순서도이다. 도 11을 참조하면, 좌측 테스트 동작은 해당 메모리 블록에 대한 리페어 컬럼 마스킹 동작을 수행하는 단계(S210), 좌측 기준 전압을 해당 선택 라인에 인가하는 단계(S230), CSC 체크를 수행하는 단계(S250)를 포함한다. 도 11에서, 좌측 기준 전압은 도 8b에 도시된 제2 기준 전압(Vref2)일 수 있다. 한편, 모든 선택 트랜지스터에 대해 테스트가 완료되었는지 여부를 판단하고(S270), 테스트가 완료된 경우 좌측 테스트 동작이 종료된다.
테스트가 완료되지 않은 경우 선택 라인을 변경(S290)하여 단계(S210~S270)를 반복 수행한다. 도 11의 각 단계들은 도 10에 도시된 우측 테스트의 각 단계와 유사하므로, 중복된 설명을 생략하기로 한다.
도 9 내지 도 11을 함께 참조하면, 통상적인 테스트 방법에서, 선택 라인을 변경할 때마다 리페어 컬럼 마스킹 동작(S110, S210)을 반복 실시하므로 테스트 동작을 수행하는 전체 시간이 증가하게 된다. 반면, 본 발명에 따른 반도체 메모리 장치의 동작 방법에 의하면, 리페어 컬럼 마스킹 동작을 수행한 후, 해당 데이터를 유지한 상태에서 선택 라인을 변경해가며 테스트 동작을 수행한다. 따라서 반복된 리페어 컬럼 마스킹 동작을 생략하게 되어 반도체 메모리 장치의 동작 속도가 향상된다.
도 12는 본 발명의 일 실시 예에 따른 우측 테스트 동작을 보다 상세히 나타내는 순서도이다. 도 12를을 참조하면, 우측 테스트 동작은 해당 메모리 블록에 대한 리페어 컬럼 마스킹 동작을 수행하는 단계(S111), 우측 기준 전압을 해당 선택 라인에 인가하는 단계(S131), CSC 체크를 수행하는 단계(S151)를 포함한다. 한편, 모든 선택 트랜지스터에 대해 테스트가 완료되었는지 여부를 판단하고(S170), 테스트가 완료된 경우 우측 테스트 동작이 종료된다. 테스트가 완료되지 않은 경우 선택 라인을 변경(S190)하여 단계(S110~S170)를 반복 수행한다.
단계(S111)에서 리페어 컬럼 마스킹을 수행한다. 단계(S111)은 도 10에 도시된 단계(S110)와 실질적으로 동일하다. 따라서 중복된 설명은 생략하기로 한다.
단계(S131)에서, 선택 라인에 우측 기준 전압을 인가한다. 이 경우, 5a를 참조하면, 제1 드레인 선택 라인(DSL1)에 우측 기준 전압, 제1 기준 전압(Vref1)이 인가될 수 있다.
단계(S151)에서 CSC 체크 동작을 수행한다. 전술한 바와 같이, 워드 라인들에 패스 전압을 인가하고, 소스 선택 트랜지스터들도 턴-온 시킨 후에 전류 센싱을 통해 어느 드레인 선택 트렌지스터가 턴-오프되었는지 알 수 있다. 턴-오프된 드레인 선택 트랜지스터는 도 8a의 드레인 선택 트랜지스터(A)에 대응한다.
단계(S171)에서, 모든 선택 트랜지스터에 대한 테스트가 완료되었는지 판단한다. 상술한 예시에서, 제1 로우에 대해서만 우측 테스트가 수행되었고, 제2 로우에 대해서는 아직 우측 테스트가 수행되지 않았으므로, 이후 단계(S191)로 진행한다. 단계(S191)에서, 선택 라인을 제1 드레인 선택 라인(DSL1)에서 제2 드레인 선택 라인(DSL2)으로 변경한다. 이후 단계(S111)를 제외한 단계(S131~S171)이 다시 수행된다. 도 10에 도시된 통상적인 우측 테스트 동작과 달리, 본 발명의 일 실시 예에 따른 우측 테스트 동작에서는 리페어 컬럼 마스킹 동작(S111)을 최초 1회만 실시하고, 드레인 선택 라인을 변경할 때에는 리페어 컬럼 마스킹 동작(S111)을 수행하지 않는다. 따라서 전체적인 제1 테스트, 즉 우측 테스트(right test) 동작의 속도가 향상된다.
도 13은 본 발명의 일 실시 예에 따른 좌측 테스트 동작을 보다 상세히 나타내는 순서도이다. 도 13을 참조하면, 좌측 테스트(left test) 동작은 좌측 기준 전압을 해당 선택 라인에 인가하는 단계(S231), CSC 체크를 수행하는 단계(S251)를 포함한다. 한편, 모든 선택 트랜지스터에 대해 테스트가 완료되었는지 여부를 판단하고(S271), 테스트가 완료된 경우 좌측 테스트 동작이 종료된다. 테스트가 완료되지 않은 경우 선택 라인을 변경(S291)하여 단계(S231~S271)를 반복 수행한다. 도 11에 도시된 통상적인 좌측 테스트 동작과 달리, 본 발명의 일 실시 예에 따른 좌측 테스트 동작에서는 리페어 컬럼 마스킹 동작을 수행하지 않고, 도 12의 단계(S111)에서 수행된 리페어 컬럼 마스킹 결과를 이용한다. 따라서 전체적인 좌측 테스트(left test) 동작의 속도가 향상된다.
도 14는 본 발명의 또다른 실시 예에 따른 좌측 테스트 동작을 보다 상세히 나타내는 순서도이다. 도 14를 참조하면, 좌측 테스트(left test) 동작은 좌측 기준 전압을 모든 선택 라인에 인가하는 단계(S233) 및 CSC 체크를 수행하는 단계(S253)를 포함한다. 도 14에 도시된 좌측 테스트 동작에 대해서는 도 15를 함께 참조하여 보다 상세히 설명하기로 한다.
도 15는 도 14의 좌측 테스트 동작을 설명하기 위한 도면이다. 단계(S253)에서, 모든 드레인 선택 라인(DSL1, DSL2, DSL3, DSL4)에 좌측 기준 전압, 즉 제2 기준 전압(Vref2)이 인가된다. 한편, 전체 워드 라인들(WL1~WLn)에는 패스 전압이 인가되고, 소스 선택 라인들(SSL1~SSL4)에도 또한 턴-온 전압이 인가된다.
정상적인 드레인 선택 트랜지스터의 경우, 게이트 전극으로 제2 기준 전압(Vref2)이 인가되므로 턴-오프 상태를 유지하게 될 것이다. 그러나, 도 15에 도시된 바와 같이 문턱 전압이 과도하게 낮은 드레인 선택 트랜지스터(B)의 경우 제2 기준 전압(Vref2)이 인가되면 턴-온 상태를 유지하여, 전류를 도통시킬 것이다. 따라서, 도 15에 도시된 바와 같이 문턱 전압이 과도하게 낮은 드레인 선택 트랜지스터(B)가 존재하는 경우 제1 로우의 드레인 선택 트랜지스터 중 적어도 하나의 드레인 선택 트랜지스터의 문턱 전압이 과도하게 낮음을 알 수 있게 된다. 한편, 문턱 전압이 과도하게 낮은 드레인 선택 트랜지스터가 존재하지 않는 경우, 1회의 좌측 테스트(left test) 동작의 수행만으로 메모리 블록 내 전체 드레인 선택 트랜지스터에 대한 좌측 테스트를 완료할 수 있다.
도 16은 본 발명의 또다른 실시 예에 따른 좌측 테스트 동작을 보다 상세히 나타내는 순서도이다. 도 16을 참조하면, 즉 좌측 테스트(left test)는 좌측 기준 전압을 모든 선택 라인에 인가하는 단계(S235) 및 CSC 체크를 수행하는 단계(S255)를 포함한다. 단계(S235, S255)는 도 14의 단계(S233, S253)와 실질적으로 동일하므로 반복된 설명은 생략하기로 한다.
한편, 본 발명의 또다른 실시 예에 따른 좌측 테스트 동작은 드레인 선택 트랜지스터들이 좌측 테스트를 통과하였는지 여부를 판단하는 단계(S265) 및 통과하지 못한 경우 개별 선택 트랜지스터에 대한 테스트 동작을 수행하는 단계(S275)를 포함한다. 전술한 바와 같이, 문턱 전압이 과도하게 낮은 드레인 선택 트랜지스터가 존재하지 않는 경우, 1회의 좌측 테스트(left test) 수행만으로 메모리 블록 내 전체 드레인 선택 트랜지스터에 대하여 좌측 테스트가 통과되었으므로, 좌측 테스트 동작을 완료할 수 있다. 다만, 단계(S235, 255)를 통한 좌측 테스트에서, 문턱 전압이 과도하게 낮은 드레인 선택 트랜지스터가 검출된 경우, 해당 드레인 트랜지스터가 어느 컬럼에 포함되어 있는지는 알 수 있으나, 해당 드레인 트랜지스터가 어느 로우에 포함되어 있는지는 알 수 없다. 따라서 각 로우에 대해 좌측 테스트를 수행함으로써, 검출된 드레인 선택 트랜지스터가 어느 로우에 포함되어 있는지 결정할 수 있다. 이에 따라, 단계(S275)는 단계(S130)에 도시된 좌측테스트 과정을 통해 수행될 수 있음을 알 수 있을 것이다.
도 17은 본 발명의 다른 실시 예에 따라, 선택 트랜지스터들을 테스트하는 방법을 도시한 순서도이다. 도 17을 참조하면, 본 발명의 다른 실시 예에 따라 선택 트랜지스터들을 테스트하는 벙법은, 선택 트랜지스터들에 대한 좌측 테스트 동작을 수행하는 단계(S30), 상기 선택 트랜지스터들에 대한 우측 테스트 동작을 수행하는 단계(S40)를 포함한다. 도 9에서는 선택 트랜지스터들에 대한 제1 테스트로서 우측 테스트 동작을 수행(S10)하고, 이어 제2 테스트로서 좌측 테스트 동작을 수행(S20)하나, 도 17에 의하면 선택 트랜지스터들에 대한 제1 테스트로서 좌측 테스트 동작을 수행(S30)한 뒤에, 제2 테스트로서 우측 테스트 동작을 수행(S40)한다.
선택 트랜지스터들에 대한 좌측 테스트 동작을 수행(S30)한 뒤에 우측 테스트 동작을 수행(S40)하는 상세한 구성에 대해서는 도 12 내지 16을 참조하여 설명한 것과 유사함을 알 수 있을 것이다.
단계(S30)에서, 도 12에 도시된 단계들이 유사하게 수행될 수 있다. 다만, 도 12의 단계(S131)에서 우측 기준 전압이 선택 라인에 인가되는 것과 달리, 도 17의 단계(S30)에 의하면 좌측 기준 전압이 선택 라인에 인가될 수 있다.
또한, 단계(S40)에서, 도 13에 도시된 단계들이 유사하게 수행될 수 있다. 다만, 도 13의 단계(S231)에서 좌측 기준 전압이 선택 라인에 인가되는 것과 달리, 도 17의 단계(S40)에 의하면 우측 기준 전압이 선택 라인에 인가될 수 있다.
도 14 및 도 16에 도시된 단계들 또한 도 17의 단계(S30)에서 수행될 수 있다. 즉, 도 17의 단계(S30)에서는 좌측 기준 전압을 모든 선택 라인에 인가하여, 드레인 선택 트랜지스터들이 좌측 테스트를 통과하였는지 여부를 알 수 있다. 도 16에 도시된 바와 같이, 모든 드레인 선택 트랜지스터들이 좌측 테스트를 통과한 경우, 도 17의 단계(S30)가 종료된다. 한편, 모든 드레인 선택 트랜지스터들이 좌측 테스트를 통과하지 못한 경우, 단계(S275)에 의해 개별 트랜지스터에 대한 좌측 테스트 동작을 수행할 수 있다.
도 18은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 19는 도 18의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 19에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 18을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 20은 도 19를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 20에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 20에서, 도 19를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 18을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 18 및 도 19를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (20)

  1. 선택된 메모리 블록의 리페어 컬럼 마스킹 동작을 수행하는 단계;
    상기 선택된 메모리 블록에 포함된 복수의 드레인 선택 트랜지스터들 중, 문턱 전압 분포를 테스트할 제1 드레인 선택 트랜지스터들을 결정하는 단계;
    상기 제1 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하는 단계;
    상기 선택된 메모리 블록에 포함된 복수의 드레인 선택 트랜지스터들 중, 문턱 전압 분포를 테스트할 제2 드레인 선택 트랜지스터들을 결정하는 단계; 및
    상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 제2 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 제1 드레인 선택 트랜지스터들은 제1 드레인 선택 라인과 연결되어 제1 로우를 구성하고, 상기 제2 드레인 선택 트랜지스터들은 제2 드레인 선택 라인과 연결되어 제2 로우를 구성하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  3. 제2 항에 있어서,
    상기 제1 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하는 단계는:
    우측 기준 전압을 상기 제1 드레인 선택 라인에 인가하는 단계; 및
    CSC 체크 동작을 수행하여, 상기 제1 드레인 선택 트랜지스터들 중 상기 우측 기준 전압보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  4. 제3 항에 있어서,
    상기 제2 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하는 단계는:
    상기 우측 기준 전압을 상기 제2 드레인 선택 라인에 인가하는 단계; 및
    CSC 체크 동작을 수행하여, 상기 제2 드레인 선택 트랜지스터들 중 상기 우측 기준 전압보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  5. 제4 항에 있어서,
    상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 제1 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하는 단계; 및
    상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 제2 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  6. 제5 항에 있어서,
    상기 제1 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하는 단계는:
    좌측 기준 전압을 상기 제1 드레인 선택 라인에 인가하는 단계; 및
    CSC 체크 동작을 수행하여, 상기 제1 드레인 선택 트랜지스터들 중 상기 좌측 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  7. 제6 항에 있어서,
    상기 제2 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하는 단계는:
    상기 좌측 기준 전압을 상기 제2 드레인 선택 라인에 인가하는 단계; 및
    CSC 체크 동작을 수행하여, 상기 제2 드레인 선택 트랜지스터들 중 상기 좌측 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  8. 제4 항에 있어서,
    상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 제1 및 제2 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  9. 제8 항에 있어서, 상기 제1 및 제2 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하는 단계는:
    좌측 기준 전압을 상기 제1 드레인 선택 라인 및 상기 제2 드레인 선택 라인에 인가하는 단계; 및
    CSC 체크 동작을 수행하여, 상기 제1 드레인 선택 트랜지스터들 및 제2 드레인 선택 트랜지스터들 중 상기 좌측 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터가 존재하는 여부를 판단하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서, 상기 제1 드레인 선택 트랜지스터들 및 제2 드레인 선택 트랜지스터들 중 상기 좌측 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터가 존재하는 경우,
    상기 좌측 기준 전압을 상기 제1 드레인 선택 라인에 인가하는 단계;
    CSC 체크 동작을 수행하여, 상기 제1 드레인 선택 트랜지스터들 중 상기 좌측 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별하는 단계;
    상기 좌측 기준 전압을 상기 제2 드레인 선택 라인에 인가하는 단계; 및
    CSC 체크 동작을 수행하여, 상기 제2 드레인 선택 트랜지스터들 중 상기 좌측 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 선택된 메모리 블록의 리페어 컬럼 마스킹 동작을 수행하는 단계;
    상기 선택된 메모리 블록에 포함된 복수의 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하는 단계; 및
    상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 복수의 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 선택된 메모리 블록에 포함된 복수의 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하는 단계는:
    상기 복수의 드레인 선택 트렌지스터들 중, 제1 드레인 선택 트랜지스터에 대해 제1 테스트 동작을 수행하는 단계; 및
    상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 복수의 드레인 선택 트렌지스터들 중, 제2 드레인 선택 트랜지스터에 대해 제1 테스트 동작을 수행하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제11 항에 있어서, 상기 선택된 메모리 블록에 포함된 복수의 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하는 단계는:
    좌측 기준 전압을 상기 복수의 드레인 선택 트랜지스터들과 연결된 드레인 선택 라인들에 인가하는 단계; 및
    CSC 체크 동작을 수행하여, 상기 복수의 드레인 선택 트랜지스터들 중 상기 좌측 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터가 존재하는 여부를 판단하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 복수의 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 읽기 동작을 수행하는 주변 회로; 및
    상기 주변 회로의 동작을 제어하는 제어 로직을 포함하되,
    상기 제어 로직은 상기 복수의 메모리 블록들 중 선택된 메모리 블록의 리페어 컬럼 마스킹 동작을 수행하도록 상기 주변 회로를 제어하고, 상기 선택된 메모리 블록에 포함된 제1 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하도록 상기 주변 회로를 제어하며, 상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서 상기 제1 드레인 선택 트랜지스터와 상이한 제2 드레인 선택 트랜지스터들에 대해 제1 테스트 동작을 수행하도록 상기 주변 회로를 제어하는, 반도체 메모리 장치.
  15. 제14 항에 있어서,
    상기 제1 드레인 선택 트랜지스터들은 제1 드레인 선택 라인과 연결되어 제1 로우를 구성하고, 상기 제2 드레인 선택 트랜지스터들은 제2 드레인 선택 라인과 연결되어 제2 로우를 구성하는 것을 특징으로 하는, 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 제어 로직은:
    우측 기준 전압을 상기 제1 드레인 선택 라인에 인가하도록 상기 주변 회로를 제어하고, CSC 체크 동작을 수행하여 상기 제1 드레인 선택 트랜지스터들 중 상기 우측 기준 전압보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별하여 상기 제1 드레인 선택 트랜지스터들에 대한 제1 테스트 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 제어 로직은:
    상기 우측 기준 전압을 상기 제2 드레인 선택 라인에 인가하도록 상기 주변 회로를 제어하고, CSC 체크 동작을 수행하여 상기 제2 드레인 선택 트랜지스터들 중 상기 우측 기준 전압보다 높은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별하여 상기 제2 드레인 선택 트랜지스터들에 대한 제1 테스트 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 제어 로직은:
    상기 리페어 컬럼 마스킹 동작의 결과를 유지한 상태에서, 상기 제1 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하고, 상기 제2 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 제어 로직은:
    좌측 기준 전압을 상기 제1 드레인 선택 라인에 인가하고, CSC 체크 동작을 수행하여 상기 제1 드레인 선택 트랜지스터들 중 상기 제2 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별함으로써 상기 제1 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 제어 로직은:
    상기 좌측 기준 전압을 상기 제2 드레인 선택 라인에 인가하고, CSC 체크 동작을 수행하여 상기 제2 드레인 선택 트랜지스터들 중 상기 제2 기준 전압보다 낮은 문턱 전압을 갖는 드레인 선택 트랜지스터들을 판별함으로써 상기 제2 드레인 선택 트랜지스터들에 대해 제2 테스트 동작을 수행하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11586387B2 (en) 2020-11-11 2023-02-21 SK Hynix Inc. Memory system

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3093232A1 (fr) * 2019-02-22 2020-08-28 Stmicroelectronics (Crolles 2) Sas Dispositif de fonction physiquement non-clonable à transistors, et procédé de réalisation
FR3093231A1 (fr) * 2019-02-22 2020-08-28 Stmicroelectronics (Rousset) Sas Dispositif de fonction physiquement non clonable à transistors à grille flottante, et procédé de réalisation
KR20210004218A (ko) * 2019-07-03 2021-01-13 에스케이하이닉스 주식회사 메모리 장치의 동작 방법
DE102021106756A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum testen einer speicherschaltung und speicherschaltung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130024304A (ko) * 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150041260A (ko) * 2013-10-07 2015-04-16 에스케이하이닉스 주식회사 반도체 장치 및 그것의 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5392245A (en) * 1993-08-13 1995-02-21 Micron Technology, Inc. Redundancy elements using thin film transistors (TFTs)
WO2012015550A2 (en) * 2010-07-30 2012-02-02 Monolithic 3D, Inc. Semiconductor device and structure
US8514624B2 (en) * 2011-06-21 2013-08-20 Micron Technology, Inc. In-field block retiring
US9455021B2 (en) * 2011-07-22 2016-09-27 Texas Instruments Incorporated Array power supply-based screening of static random access memory cells for bias temperature instability
US8971138B2 (en) * 2011-09-01 2015-03-03 Texas Instruments Incorporated Method of screening static random access memory cells for positive bias temperature instability
KR102480015B1 (ko) 2015-12-11 2022-12-21 삼성전자 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130024304A (ko) * 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150041260A (ko) * 2013-10-07 2015-04-16 에스케이하이닉스 주식회사 반도체 장치 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11586387B2 (en) 2020-11-11 2023-02-21 SK Hynix Inc. Memory system

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