KR20210004218A - 메모리 장치의 동작 방법 - Google Patents
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Abstract
본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 테스트 성능을 갖는 메모리 장치의 동작 방법은 복수의 메모리 다이들 각각의 동작 속도를 기초로, 복수의 메모리 다이들 각각에 대응되는 복수의 프로그램 바이어스들을 설정하는 단계, 복수의 메모리 다이들 중 선택된 메모리 다이의 선택된 블록에 포함된 복수의 워드라인 그룹들 각각의 동작 속도를 기초로 복수의 워드라인 그룹들 각각에 대응되는 복수의 오프셋들을 설정하는 단계 및 선택된 메모리 다이에 대응되는 프로그램 바이어스 및 복수의 오프셋들을 기초로 결정된 복수의 고전압들 및 미리 설정된 저전압을 이용하여, 선택된 메모리 다이의 타겟 블록의 불량 여부를 검출하는 단계를 포함한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 장치의 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 테스트 성능을 갖는 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 복수의 메모리 다이들 각각의 동작 속도를 기초로, 복수의 메모리 다이들 각각에 대응되는 복수의 프로그램 바이어스들을 설정하는 단계, 복수의 메모리 다이들 중 선택된 메모리 다이의 선택된 블록에 포함된 복수의 워드라인 그룹들 각각의 동작 속도를 기초로 복수의 워드라인 그룹들 각각에 대응되는 복수의 오프셋들을 설정하는 단계 및 선택된 메모리 다이에 대응되는 프로그램 바이어스 및 복수의 오프셋들을 기초로 결정된 복수의 고전압들 및 미리 설정된 저전압을 이용하여, 선택된 메모리 다이의 타겟 블록의 불량 여부를 검출하는 단계를 포함한다.
본 기술에 따르면 향상된 테스트 성능을 갖는 메모리 장치 동작 방법이 제공된다.
도 1은 복수의 메모리 다이들을 포함하는 웨이퍼를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 다이들의 동작 속도를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 다이의 구조를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 셀 어레이(110)를 설명하기 위한 도면이다.
도 5는 3D 구조의 메모리 블록의 일 실시 예를 설명하기 위한 사시도이다.
도 6은 싱글 스택(Single Stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면이다.
도 7은 도 6의 워드라인 그룹의 동작 속도를 설명하기 위한 도면이다.
도 8은 실시 예에 따른 샘플 블록 및 샘플 워드라인을 설명하기 위한 도면이다.
도 9는 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 10은 동작 속도를 측정하는 제1 실시 예를 설명하기 위한 도면이다.
도 11은 제1 실시 예에 따른 동작 속도 측정 방법을 설명하기 위한 순서도이다.
도 12는 동작 속도를 측정하는 제2 실시 예를 설명하기 위한 도면이다.
도 13은 제2 실시 예에 따른 동작 속도 측정 방법을 설명하기 위한 순서도이다.
도 14는 실시 예에 따른 워드라인 스트레스 인가 동작을 설명하기 위한 도면이다.
도 15는 다른 실시 예에 따른 워드라인 스트레스 인가 동작을 설명하기 위한 도면이다.
도 16은 실시 예에 따른 메모리 장치 테스트 방법을 설명하기 위한 순서도이다.
도 2는 도 1의 메모리 다이들의 동작 속도를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 다이의 구조를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 셀 어레이(110)를 설명하기 위한 도면이다.
도 5는 3D 구조의 메모리 블록의 일 실시 예를 설명하기 위한 사시도이다.
도 6은 싱글 스택(Single Stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면이다.
도 7은 도 6의 워드라인 그룹의 동작 속도를 설명하기 위한 도면이다.
도 8은 실시 예에 따른 샘플 블록 및 샘플 워드라인을 설명하기 위한 도면이다.
도 9는 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 10은 동작 속도를 측정하는 제1 실시 예를 설명하기 위한 도면이다.
도 11은 제1 실시 예에 따른 동작 속도 측정 방법을 설명하기 위한 순서도이다.
도 12는 동작 속도를 측정하는 제2 실시 예를 설명하기 위한 도면이다.
도 13은 제2 실시 예에 따른 동작 속도 측정 방법을 설명하기 위한 순서도이다.
도 14는 실시 예에 따른 워드라인 스트레스 인가 동작을 설명하기 위한 도면이다.
도 15는 다른 실시 예에 따른 워드라인 스트레스 인가 동작을 설명하기 위한 도면이다.
도 16은 실시 예에 따른 메모리 장치 테스트 방법을 설명하기 위한 순서도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 복수의 메모리 다이들을 포함하는 웨이퍼를 설명하기 위한 도면이다.
도 1을 참조하면, 웨이퍼는 복수의 메모리 다이들을 제조하기 위한 원형의 반도체 기판일 수 있다. 웨이퍼에 형성되는 메모리 다이들은 위치에 따라 다른 특성을 가질 수 있다.
예를 들어, 웨이퍼의 중심부에 가까울수록 좋은 특성을 가지고, 웨이퍼의 가장 자리에 가까울수록 나쁜 특성을 가질 수 있다. 특성은 메모리 장치의 동작 속도, 신뢰도, 수명 등을 포함할 수 있다.
도 1에서, 가장 중심부에 위치한 메모리 다이(Die_5)의 특성이 가장 좋고, 가장 가장자리에 위치한 메모리 다이들(Die_1, Die_3, Die_7, Die_9)의 특성이 가장 나쁠 수 있다. 가장 자리와 중심부 사이에 위치한 메모리 다이들(Die_2, Die_4, Die_6, Die_8)의 특성은 평균일 수 있다.
웨이퍼에 포함된 메모리 다이들의 개수 및 메모리 다이들을 구분하는 특성의 종류 및 개수는 본 실시 예에 제한되지 않는다.
도 2는 도 1의 메모리 다이들의 동작 속도를 설명하기 위한 도면이다.
도 1 및 2를 참조하면, 특성이 가장 좋은 메모리 다이(Die_5)의 동작 속도가 가장 빠를 수 있다. 특성이 보통인 메모리 다이들(Die_2, Die_4, Die_6, Die_8)의 동작 속도는 중간일 수 있다. 특성이 가장 안 좋은 메모리 다이들(Die_1, Die_3, Die_7, Die_9)의 동작 속도는 가장 느릴 수 있다.
실시 예에서, 메모리 다이는 메모리 다이의 동작 속도에 따라 유연한 프로그램 바이어스(Flexible Program Bias, FPGM Bias)를 가질 수 있다.
동작 속도가 빠른 메모리 다이는 동작 속도가 보통인 메모리 다이보다 동일한 프로그램 바이어스로 프로그램 동작이 수행될 때 더 빨리 프로그램 될 수 있다. 동작 속도가 느린 메모리 다이는 동작 속도가 보통인 메모리 다이보다 동일한 프로그램 바이어스로 프로그램 동작이 수행될 때 더 느리게 프로그램 될 수 있다.
각 메모리 다이의 프로그램 동작 속도를 고르게 하기 위해, 메모리 다이의 동작 속도에 따라 프로그램 동작시 메모리 다이에 인가하는 프로그램 바이어스는 다르게 설정될 수 있다. 프로그램 바이어스가 높을수록 프로그램 동작 속도는 빨라지고, 프로그램 바이어스가 낮을수록 프로그램 동작 속도는 느려지므로, 메모리 다이의 동작 속도에 따라 메모리 다이의 프로그램 바이어스는 유연하게 결정될 수 있다.
예를 들어, 동작 속도가 가장 빠른 메모리 다이(Die_5)는 제1 프로그램 바이어스(FPGM 1)를 가질 수 있다. 동작 속도가 보통인 메모리 다이들(Die_2, Die_4, Die_6, Die_8)은 제2 프로그램 바이어스(FPGM 2)를 가질 수 있다. 동작 속도가 가장 느린 메모리 다이들(Die_1, Die_3, Die_7, Die_9)은 제3 프로그램 바이어스(FPGM 3)를 가질 수 있다. 동작 속도와 프로그램 바이어스는 반비례하므로, 제1 프로그램 바이어스(FPGM 1), 제2 프로그램 바이어스(FPGM 2) 및 제3 프로그램 바이어스(FPGM 3) 순으로 프로그램 바이어스의 크기는 증가할 수 있다.
메모리 다이들을 구분하는 동작 속도의 개수 및 프로그램 바이어스의 개수는 본 실시 예에 제한되지 않는다.
다른 실시 예에서, 각 메모리 다이는 유연한 소거 바이어스(Flexible Erase Bias, FERS Bias)를 가질 수 있다. 소거 바이어스의 값은 전술한 프로그램 바이어스와 마찬가지 방식으로 메모리 다이의 동작 속도를 기초로 결정될 수 있다.
도 3은 도 1의 메모리 다이의 구조를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
실시 예에서 행 라인들(RL)은 로컬 라인 그룹들에 포함된 로컬 라인들일 수 있다. 로컬 라인 그룹은 하나의 메모리 블록에 대응될 수 있다. 로컬 라인 그룹은 드레인 선택 라인, 로컬 워드라인들 및 소스 선택 라인을 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 도 3의 메모리 셀 어레이(110)를 설명하기 위한 도면이다.
도 4를 참조하면, 제1 내지 제 z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 4에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m, (m은 양의 정수))을 포함할 수 있다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn, (n은 양의 정수)) 및 소스 선택 트랜지스터(SST)를 포함한다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 드레인 선택 트랜지스터(DST)의 게이트 단자는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트 단자 각각은 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)에 각각 포함된 소스 선택 트랜지스터(SST)의 게이트 단자는 소스 선택 라인(SSL1)에 연결된다.
설명의 편의를 위해 복수의 셀 스트링들(CS1_1~CS1_m) 중 제1 셀 스트링(CS1_1)을 기준으로 셀 스트링의 구조를 설명한다. 하지만 나머지 셀 스트링들(CS1_2~CS1_m) 각각도 제1 셀 스트링(CS1_1)과 마찬가지로 구성됨이 이해될 것이다.
제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 드레인 단자는 제1 비트 라인(BL1)에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 드레인 선택 트랜지스터(DST)의 소스 단자는 제1 셀 스트링(CS1_1)에 포함된 제1 메모리 셀(MC1)의 드레인 단자에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 서로 직렬로 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 드레인 단자는 제1 셀 스트링(CS1_1)에 포함된 제n 메모리 셀(MCn)의 소스 단자에 연결된다. 제1 셀 스트링(CS1_1)에 포함된 소스 선택 트랜지스터(SST)의 소스 단자는 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제 z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 3의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
도 5는 3D 구조의 메모리 블록의 일 실시 예를 설명하기 위한 사시도이다.
도 5를 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직한(Z 방향) I자 형태로 형성될 수 있으며, 비트 라인들(BL)과 소스 라인(SL) 사이에 배열된 셀 스트링들(cell strings; ST)을 포함할 수 있다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 셀 스트링들(ST)은 소스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 셀 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소스 셀렉트 라인들(source select lines; SSL), 워드 라인들(word lines; WL) 및 드레인 셀렉트 라인들(drain select lines; DSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 도 5에 도시된 개수에 한정되지 않으며, 메모리 장치에 따라 다를 수 있다.
셀 스트링들(ST)은 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 필라(pillar; PIL)와, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 필라(PIL)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트 라인들(BL)을 포함할 수 있다.
필라(PIL)는 수직 채널막 및 메모리막을 포함할 수 있다. 예를 들면, 소스 셀렉트 라인들(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 홀의 내부 측면을 따라 메모리막이 원통 형태로 형성될 수 있고, 메모리 막의 내부에 원기둥 또는 원통 형태의 수직 채널막이 형성될 수 있다. 수직 채널막이 원통 형태로 형성된 경우, 수직 채널막의 내부에는 수직 절연막이 채워질 수 있다. 수직 채널막은 폴리실리콘막으로 형성될 수 있다. 메모리막은 수직 채널막을 감싸는 원통 형태로 형성될 수 있으며, 터널 절연막, 전하 트랩막 및 블로킹막을 포함할 수 있다. 메모리막 중에서 워드 라인들(WL)에 접하는 부분들이 메모리 셀들이 될 수 있다. 또한, 하나의 셀 스트링(ST)에 하나의 필라(PIL)가 포함된 구조를 싱글 스택(single stack) 구조라 하고, 다수의 필라들이 적층된 구조를 멀티 스택(multi stack) 구조라 한다. 비트 라인들(BL)과 필라(PIL) 사이에 콘택 플러그(CT)가 더 형성될 수 있다.
도 6은 싱글 스택(Single Stack) 구조로 형성된 셀 스트링을 설명하기 위한 도면이다.
도 6을 참조하면, 워드 라인들(WL1~WL6)은 소스 셀렉트 라인(SSL)과 비트 라인(BL) 사이에서 적층될 수 있다. 도 6은 본 실시예의 이해를 돕기 위한 도면이므로, 각 라인들(SL, SSL, WL1~WL6, DSL 및 BL)의 개수는 메모리 장치에 따라 다를 수 있다. 제조 공정의 특성상, 필라(Pillar)의 폭은 상부에서 하부로 내려갈수록 좁아질 수 있다. 워드라인이 위치한 필라의 폭이 좁을수록 워드라인의 동작 속도는 빠를 수 있다. 예를 들어, 제1 워드라인(WL1)에서 제6 워드라인(WL6)으로 갈수록 워드라인의 동작 속도는 빨라질 수 있다.
다양한 실시 예에서, 셀 스트링은 스택이 여러 개 적층된 멀티 스택 구조를 가질 수 있다. 셀 스트링에 포함된 메모리 셀들은 동일한 프로그램 동작이 수행되더라도, 메모리 셀들의 위치와 프로그램 순서에 따라 문턱전압에 차이가 발생할 수 있다. 다시 말해서, 셀 스트링에 포함된 메모리 셀들은 메모리 셀들의 위치에 따라 동작 속도가 다를 수 있다.
도 6에서, 워드라인들(WL1~WL6)은 복수의 워드라인 그룹들(WLG1~WLG3)로 구분될 수 있다. 예를 들면, 상단부터 순차적으로 제1 및 제2 워드 라인(WL1, WL2)은 제1 워드라인 그룹(WLG1)으로 정의될 수 있다. 제3 및 제4 워드 라인(WL3, WL4)은 제2 워드라인 그룹(WLG2)으로 정의될 수 있다. 제5 및 제6 워드 라인(WL5, WL6)은 제3 워드라인 그룹(WLG3)으로 정의될 수 있다. 싱글 스택에 포함된 워드라인 그룹의 개수 및 각 워드라인 그룹에 포함된 워드라인의 개수는 본 실시 예에 제한되지 않는다. 워드라인 그룹에 포함된 워드라인들의 개수는 워드라인 그룹 별로 동일할 수 있다. 또는 워드라인 그룹에 포함된 워드라인들의 개수는 워드라인 그룹 별로 상이할 수 있다. 워드라인 그룹의 위치에 따라 워드라인 그룹에 포함된 워드라인들의 개수는 순차적으로 증가하거나 감소할 수 있다.
워드라인 그룹의 동작 속도는 워드라인 그룹에 포함된 테스트 워드라인에 대한 프로그램 동작 속도 또는 소거 동작 속도를 기초로 결정될 수 있다. 테스트 워드라인은 워드라인 그룹에 포함된 워드라인들 중 워드라인의 동작 속도나 위치에 따라 다양하게 선정될 수 있다. 테스트 워드라인이 각 워드라인 그룹 내에서 가장 하단에 위치한 워드라인일 수 있다. 또는 테스트 워드라인은 각 워드라인 그룹 내에서 동작 속도가 빠른 워드라인일 수 있다.
도 6에서, 제1 워드라인 그룹(WLG1)의 테스트 워드라인은 제2 워드라인(WL2)일 수 있다. 제2 워드라인 그룹(WLG2)의 테스트 워드라인은 제4 워드라인(WL4)일 수 있다. 제3 워드라인 그룹(WLG3)의 테스트 워드라인은 제6 워드라인(WL6)일 수 있다.
워드라인 그룹에 포함된 테스트 워드라인의 개수는 본 실시 예에 제한되지 않는다. 워드라인 그룹이 복수의 테스트 워드라인들을 포함하면, 워드라인 그룹의 동작 속도는 복수의 테스트 워드라인들의 동작 속도의 최고 값, 최저 값, 중간 값 또는 평균 값일 수 있다.
도 7은 도 6의 워드라인 그룹의 동작 속도를 설명하기 위한 도면이다.
도 6 및 7을 참조하면, 제1 워드라인 그룹(WLG1)은 필라의 폭이 가장 넓은 싱글 스택의 상단에 위치할 수 있다. 제2 워드라인 그룹(WLG2)은 필라의 폭이 중간인 싱글 스택의 중단에 위치할 수 있다. 제3 워드라인 그룹(WLG3)은 필라의 폭이 가장 좁은 싱글 스택의 하단에 위치할 수 있다. 각 워드라인 그룹의 동작 속도는 워드라인 그룹의 위치에 따라 다를 수 있다.
필라의 폭이 제1 워드라인 그룹(WLG1)에서 제3 워드라인 그룹(WLG3)으로 갈수록 좁아지므로, 제1 워드라인 그룹(WLG1)에서 제3 워드라인 그룹(WLG3)으로 갈수록 워드라인 그룹의 동작 속도는 빨라질 수 있다.
예를 들어, 필라의 폭이 제일 넓은 곳에 위치한 제1 워드라인 그룹(WLG1)과 필라의 폭이 제일 좁은 곳에 위치한 제3 워드라인 그룹(WLG3)에 동일한 프로그램 동작이 수행되면, 제3 워드라인 그룹(WLG3)에 대한 프로그램 동작이 제1 워드라인 그룹(WLG1)에 대한 프로그램 동작보다 먼저 완료될 수 있다.
따라서, 각 워드라인 그룹의 동작 속도를 고르게 하기 위해, 워드라인 그룹에 프로그램 동작시 인가하는 프로그램 바이어스에 워드라인 그룹의 동작 속도에 따라 서로 다른 오프셋을 더할 수 있다.
구체적으로 워드라인 그룹의 오프셋은 기준 동작 속도와 각 워드라인 그룹의 동작 속도를 기초로 결정될 수 있다. 기준 동작 속도는 선택된 다이의 동작 속도, 복수의 워드라인 그룹 각각의 동작 속도 중 최고 속도, 최저 속도, 평균 속도 및 중간 속도를 포함할 수 있다. 기준 동작 속도에 따라 오프셋은 양의 값, 0 또는 음의 값을 가질 수 있다.
다시 말해서, 워드라인 그룹에 인가되는 프로그램 바이어스의 크기가 클수록 프로그램의 동작 속도는 빨라지므로, 동작 속도가 느린 워드라인 그룹에 인가되는 오프셋은 동작 속도가 빠른 워드라인 그룹에 인가되는 오프셋보다 클 수 있다.
도 7에서, 제1 워드라인 그룹(WLG1)에서 제3 워드라인 그룹(WLG3)으로 갈수록 워드라인 그룹의 동작 속도는 빨라지므로, 제1 워드라인 그룹(WLG1)에서 제3 워드라인 그룹(WLG3)으로 갈수록 워드라인 그룹에 대응되는 오프셋(Offset)의 크기는 감소할 수 있다. 즉, 오프셋의 크기는 제1 오프셋(Offset 1), 제2 오프셋(Offset 2) 및 제3 오프셋(Offset 3) 순으로 클 수 있다.
하나의 메모리 다이에 포함된 모든 메모리 블록에 대해서, 메모리 블록 내 같은 위치의 워드라인 그룹의 오프셋은 동일하게 설정될 수 있다. 예를 들어, 제1 메모리 블록의 제1 워드라인 그룹의 오프셋은 제2 메모리 블록의 제1 워드라인 그룹의 오프셋과 동일하게 설정될 수 있다.
도 8은 실시 예에 따른 샘플 블록 및 샘플 워드라인을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 다이는 적어도 하나의 샘플 블록들을 포함할 수 있다. 샘플 블록들은 적어도 하나의 샘플 워드라인들을 포함할 수 있다.
메모리 다이의 동작 속도는 적어도 하나의 샘플 블록들의 동작 속도를 기초로 결정될 수 있다. 샘플 블록의 동작 속도는 샘플 워드라인에 대한 프로그램 동작 속도 또는 소거 동작 속도를 기초로 결정될 수 있다. 샘플 블록들은 메모리 다이에 포함된 복수의 메모리 블록들 중 메모리 블록의 동작 속도나 위치에 따라 다양하게 선정될 수 있다. 실시 예에서, 메모리 다이의 동작 속도는 적어도 하나의 샘플 블록들의 동작 속도의 평균 값일 수 있다. 다양한 실시 예에서, 메모리 다이의 동작 속도는 적어도 하나의 샘플 블록들의 동작 속도 중 최고 값, 최저 값 또는 중간 값일 수 있다.
도 8에서, 제1 메모리 다이(Die1)는 제1 내지 제5 메모리 블록(BLK1~BLK5)을 포함할 수 있다. 각 메모리 블록은 제1 내지 제6 워드라인(WL1~WL6)을 포함할 수 있다. 메모리 다이에 포함되는 메모리 블록의 개수 및 메모리 블록에 포함된 워드라인의 개수는 본 실시 예에 제한되지 않는다. 제1, 제3 및 제5 메모리 블록(BLK1, BLK3, BLK5)은 샘플 블록일 수 있다. 제1 메모리 다이의 동작 속도는 샘플 블록들(BLK1, BLK3, BLK5)의 동작 속도의 평균 값으로 결정될 수 있다.
각 샘플 블록의 동작 속도는 각 샘플 블록에 포함된 샘플 워드라인의 동작 속도를 기초로 결정될 수 있다. 샘플 워드라인은 샘플 블록에 포함된 복수의 워드라인들 중 가장 동작 속도가 빠른 워드라인일 수 있다. 다양한 실시 예에서, 샘플 블록이 복수의 샘플 워드라인들을 포함하면, 샘플 블록의 동작 속도는 복수의 샘플 워드라인들의 동작 속도 중 최고 값, 최저 값, 중간 값 또는 평균 값일 수 있다.
도 8에서, 샘플 블록(BLK3)의 동작 속도는 샘플 워드라인인 제6 워드라인(WL6)의 동작 속도를 기초로 결정될 수 있다. 제6 워드라인(WL6)은 샘플 블록(BLK3)에 포함된 워드라인들(WL1~WL6) 중 가장 동작 속도가 빠른 워드라인일 수 있다.
도 9는 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 프로그램 동작은 복수의 프로그램 루프들(PL1~PLn)을 포함할 수 있다. 메모리 셀이 2개의 데이터 비트를 저장하는 멀티 레벨 셀일 때, 도 2를 참조하여 설명된 메모리 장치는 복수의 프로그램 루프들(PL1~PLn)을 수행하여 선택된 메모리 셀들이 복수의 프로그램 상태들(P1, P2, P3)중 어느 하나의 상태를 갖도록 프로그램 할 수 있다. 메모리 셀이 저장하는 데이터 비트의 개수는 본 실시 예에 제한되지 않는다.
복수의 프로그램 루프들(PL1~PLn) 각각은 프로그램 펄스를 인가하는 프로그램 전압 인가 단계(PGM Step)와 검증 전압들을 인가하여 메모리 셀들이 프로그램 되었는지 여부를 판단하는 검증 단계(Verify Step)를 포함할 수 있다.
예를 들어, 제1 프로그램 루프(PL1)가 수행될 때, 제1 프로그램 펄스(Vpgm1)가 인가된 후에 복수의 메모리 셀들의 프로그램 상태를 검증하기 위하여 제1 내지 제3 검증 전압들(V_vfy1~V_vfy3)이 순차적으로 인가된다. 이 때, 목표 상태가 제1 프로그램 상태(P1)인 메모리 셀들은 제1 검증 전압(V_vfy1)에 의해 검증이 수행되고, 목표 상태가 제2 프로그램 상태(P2)인 메모리 셀들은 제2 검증 전압(V_vfy2)에 의해 검증이 수행되고, 목표 상태가 제3 프로그램 상태(P3)인 메모리 셀들은 제3 검증 전압(V_vfy3)에 의해 검증이 수행될 수 있다.
각 검증 전압들(V_vfy1~V_vfy3)에 의해 검증 통과(verify pass)된 메모리 셀들은 목표 상태를 갖는 것으로 판별되며, 이후 제2 프로그램 루프(PL2)에서 프로그램 금지(program inhibit)될 것이다. 제2 프로그램 루프(PL2)에서 프로그램 금지된 메모리 셀들을 제외한 나머지 메모리 셀들을 프로그램 하기 위하여 제1 프로그램 펄스(Vpgm1)보다 단위 전압(△Vpgm)만큼 높은 제2 프로그램 펄스(Vpgm2)가 인가된다. 이 후, 제1 프로그램 루프(PL1)의 검증 동작과 동일하게 검증 동작이 수행된다. 예시적으로, 검증 통과(verify pass)는 대응하는 검증 전압에 의해 메모리 셀이 오프-셀(off-cell)로 판독된 것을 가리킨다.
상술한 바와 같이, 메모리 장치가 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(MLC)을 프로그램할 때, 메모리 장치는 제1 내지 제3 검증 전압들(V_vfy1~V_vfy3)을 사용하여 각각의 프로그램 상태를 목표 상태로 하는 메모리 셀들을 각각 검증하게 된다.
검증 단계에서, 선택된 메모리 셀들이 연결된 워드 라인인 선택된 워드라인에는 검증 전압이 인가되고, 페이지 버퍼는 선택된 메모리 셀들에 각각 연결되는 비트라인들을 통해 흐르는 전류나 전압을 기초로 메모리 셀들의 검증 통과 여부를 판단할 수 있다.
도 10은 동작 속도를 측정하는 제1 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 가로 축은 메모리 셀의 문턱 전압이고 세로 축은 메모리 셀의 개수일 수 있다. 선택된 워드라인의 동작 속도를 측정하기 위해, 선택된 워드라인과 연결된 선택된 메모리 셀들에 프로그램 동작이 수행될 수 있다. 초기 상태를 갖는 선택된 메모리 셀들은 타겟 상태를 갖도록 프로그램 될 수 있다.
프로그램 동작의 수행 결과에 대한 검증 동작이 패스되면 프로그램 동작은 성공이고, 검증 동작이 페일되면 프로그램 동작은 페일일 수 있다. 예를 들어, 선택된 메모리 셀들 중 검증 전압(Vvfy)보다 낮은 문턱 전압을 갖는 메모리 셀의 개수가 기준 개수 이하이면, 검증 동작은 패스일 수 있다. 선택된 메모리 셀들 중 검증 전압(Vvfy)보다 낮은 문턱 전압을 갖는 메모리 셀의 개수가 기준 개수를 초과하면, 검증 동작은 페일일 수 있다.
다시 말해서, 선택된 워드라인에 검증 전압을 인가하여 리드한 데이터에 포함된 페일 비트의 개수와 기준 개수의 비교 결과에 따라 검증 동작의 패스 또는 페일 여부가 결정될 수 있다. 페일 비트의 개수가 기준 개수 이하이면 검증 동작의 패스이고, 페일 비트의 개수가 기준 개수를 초과하면 검증 동작은 페일일 수 있다. 페일 비트의 개수는 선택된 메모리 셀들 중 검증 전압(Vvfy)에 의해 온-셀(On-Cell)로 판독되는 메모리 셀의 개수일 수 있다. 기준 개수는 에러 정정 회로가 정정 가능한 에러 비트의 개수일 수 있다.
검증 동작이 페일되면, 검증 동작이 패스될 때까지 ISPP(Incremental Step Pulse Program)방식으로, 선택된 워드라인에 더 높은 레벨의 프로그램 펄스가 인가되어 프로그램 동작이 수행될 수 있다.
선택된 워드라인의 동작 속도는 선택된 워드라인에 대한 프로그램 동작이 성공할 때까지 프로그램 펄스가 선택된 워드라인에 인가된 횟수를 기초로 결정될 수 있다.
프로그램 동작이 성공할 때까지 선택된 워드라인에 프로그램 펄스가 인가되는 횟수가 적을수록, 선택된 워드라인과 연결된 메모리 셀들은 문턱 전압이 빠르게 상승하는 메모리 셀일 수 있다. 프로그램 동작이 성공할 때까지 선택된 워드라인에 프로그램 펄스가 인가되는 횟수가 많을수록, 선택된 워드라인과 연결된 메모리 셀들은 문턱 전압이 느리게 상승하는 메모리 셀일 수 있다. 즉, 프로그램 동작이 성공할 때까지 프로그램 펄스가 선택된 워드라인에 인가된 횟수가 많으면 선택된 워드라인의 동작 속도는 빠르고, 인가된 횟수가 적으면 선택된 워드라인의 동작 속도는 느린 것으로 판단할 수 있다.
예를 들어, 제1 내지 제3 워드라인들은 각 워드라인과 연결된 메모리 셀들이 초기 상태에서 타겟 상태로 프로그램 동작이 성공할 때까지 프로그램 펄스가 인가된 워드라인일 수 있다.
프로그램 동작이 성공할 때까지, 제1 워드라인에 프로그램 펄스가 인가된 횟수는 12회, 제2 워드라인에 프로그램 펄스가 인가된 횟수는 10회, 제3 워드라인에 프로그램 펄스가 인가된 횟수는 9회일 수 있다. 프로그램 동작이 성공할 때까지 각 워드라인에 프로그램 펄스가 인가된 횟수는 본 실시 예에 제한되지 않는다.
다시 말해서, 제1 워드라인에 프로그램 펄스가 인가된 횟수가 가장 많고 제2 워드라인에 프로그램 펄스가 인가된 횟수가 중간이고 제3 워드라인에 프로그램 펄스가 인가된 횟수가 가장 적을 수 있다. 따라서, 워드라인의 동작 속도는 제3 워드라인, 제2 워드라인 및 제1 워드라인 순으로 빠를 수 있다.
동작 속도가 빠른 워드라인수록, 프로그램 동작시 워드라인과 연결된 메모리 셀의 문턱 전압은 빠르게 상승할 수 있다. 따라서, 프로그램 동작이 성공한 때를 기준으로 동작 속도가 빠른 워드라인의 오른쪽 꼬리(right tail)에 분포한 메모리 셀의 개수가 동작 속도가 느린 워드라인 경우보다 많을 수 있다.
도 10에서, a1은 제1 워드라인과 연결된 메모리 셀들의 문턱 전압 분포일 수 있다. b1은 제2 워드라인과 연결된 메모리 셀들의 문턱 전압 분포일 수 있다. c1은 제3 워드라인과 연결된 메모리 셀들의 문턱 전압 분포일 수 있다.
제3 워드라인의 동작 속도가 가장 빠르므로, 프로그램 동작이 성공한 때를 기준으로 오른쪽 꼬리에 분포한 메모리 셀들의 개수가 가장 많을 수 있다. 제2 워드라인의 동작 속도는 중간이므로, 프로그램 동작이 성공한 때를 기준으로 오른쪽 꼬리에 분포한 메모리 셀들의 개수는 중간일 수 있다. 제1 워드라인의 동작 속도가 가장 느리므로, 프로그램 동작이 성공한 때를 기준으로 오른쪽 꼬리에 분포한 메모리 셀들의 개수가 가장 적을 수 있다.
샘플 워드라인의 동작 속도 및 테스트 워드라인의 동작 속도는 도 10에 설명한 방식으로 측정될 수 있다.
도 11은 제1 실시 예에 따른 동작 속도 측정 방법을 설명하기 위한 순서도이다.
도 11을 참조하면, S1101단계에서 선택된 워드라인에 프로그램 펄스가 인가될 수 있다.
S1103단계에서, 선택된 워드라인에 대한 검증 동작이 패스 및 페일 중 어느 것인지 판단될 수 있다. 선택된 워드라인과 연결된 메모리 셀들 중 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀의 개수가 기준 개수 이하이면 검증 동작은 패스일 수 있다. 선택된 워드라인과 연결된 메모리 셀들 중 검증 전압보다 낮은 문턱 전압을 갖는 메모리 셀의 개수가 기준 개수를 초과하면 검증 동작은 페일일 수 있다.
판단 결과, 검증 동작이 패스이면 S1107단계로 진행하고, 검증 동작이 페일이면 S1105단계로 진행한다.
S1105단계에서, ISPP방식에 따라 선택된 워드라인에 인가될 프로그램 펄스 레벨을 증가시킬 수 있다.
S1107단계에서, 선택된 워드라인에 프로그램 펄스가 인가된 전체 횟수를 기초로 선택된 워드라인의 동작 속도가 결정될 수 있다.
도 12는 동작 속도를 측정하는 제2 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 가로 축은 메모리 셀의 문턱 전압이고 세로 축은 메모리 셀의 개수일 수 있다. 선택된 워드라인의 동작 속도를 측정하기 위해, 선택된 워드라인과 연결된 선택된 메모리 셀들에 프로그램 동작이 수행될 수 있다. 초기 상태를 갖는 선택된 메모리 셀들은 타겟 상태를 갖도록 프로그램 될 수 있다.
선택된 워드라인의 동작 속도는 선택된 워드라인에 설정된 횟수의 프로그램 펄스가 인가된 이후에 기준 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수를 기초로 결정될 수 있다. 기준 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수가 많을수록, 선택된 워드라인과 연결된 메모리 셀들의 문턱 전압 상승 속도가 빠를 수 잇다.
a2는 설정된 횟수의 프로그램 펄스가 인가된 이후에 제1 워드라인과 연결된 메모리 셀들의 문턱 전압 분포일 수 있다. b2는 설정된 횟수의 프로그램 펄스가 인가된 이후에 제2 워드라인과 연결된 메모리 셀들의 문턱 전압 분포일 수 있다. c2는 설정된 횟수의 프로그램 펄스가 인가된 이후에 제3 워드라인과 연결된 메모리 셀들의 문턱 전압 분포일 수 있다.
제1 워드라인과 연결된 메모리 셀들 중 기준 전압(Vref)보다 높은 문턱 전압을 갖는 메모리 셀들은 Over1 영역에서 속한 메모리 셀들일 수 있다. 제2 워드라인과 연결된 메모리 셀들 중 기준 전압(Vref)보다 높은 문턱 전압을 갖는 메모리 셀들은 Over1 영역 및 Over2에서 속한 메모리 셀들일 수 있다. 제3 워드라인과 연결된 메모리 셀들 중 기준 전압(Vref)보다 높은 문턱 전압을 갖는 메모리 셀들은 Over1 영역, Over2 영역 및 Over3 영역에 속한 메모리 셀들일 수 있다.
따라서, 설정된 횟수의 프로그램 펄스가 인가된 이후에 제3 워드라인, 제2 워드라인, 제1 워드라인 순으로 기준 전압(Vref)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수가 많으므로, 제3 워드라인, 제2 워드라인, 제1 워드라인 순으로 동작 속도가 빠를 수 있다.
샘플 워드라인의 동작 속도 및 테스트 워드라인의 동작 속도는 도 12에 설명한 방식으로 측정될 수 있다.
도 13은 제2 실시 예에 따른 동작 속도 측정 방법을 설명하기 위한 순서도이다.
도 13을 참조하면, S1301단계에서, 선택된 워드라인에 일정한 횟수의 프로그램 펄스가 ISPP 방식으로 인가될 수 있다. 인가 횟수가 증가할수록 선택된 워드라인에 인가되는 프로그램 펄스의 레벨은 증가할 수 있다.
S1303단계에서, 선택된 워드라인과 연결된 메모리 셀들 중 기준 전압보다 높은 문턱 전압을 갖는 오버 프로그램 셀의 개수를 연산할 수 있다.
S1305단계에서, 오버 프로그램 셀의 개수를 기초로 선택된 워드라인의 동작 속도가 결정될 수 있다.
도 14는 실시 예에 따른 워드라인 스트레스 인가 동작을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 셀 스트링에 포함된 메모리 셀들은 복수의 워드라인들(WL1~WL6)과 연결될 수 있다. 워드라인들과 연결되는 메모리 셀 스트링의 개수 및 워드라인들의 개수는 본 실시 예에 제한되지 않는다.
워드라인 스트레스 인가 동작은 워드라인들에 고전압(Vh)과 저전압(Vl)을 교차로 인가하는 동작일 수 있다. 구체적으로 워드라인 스트레스 인가 동작은 홀수 워드라인들 및 짝수 워드라인들 중 어느 하나의 워드라인들에 고전압(Vh)을 인가하고 나머지 하나의 워드라인들에 저전압(Vl)을 인가하는 동작일 수 있다.
도 14에서, 워드라인 스트레스 인가 동작시 홀수 워드라인들(WL1, WL3, WL5)에 고전압(Vh)이 인가되고, 짝수 워드라인들(WL2, WL4, WL6)에 저전압(Vl)이 인가될 수 있다.
서로 인접한 두 워드라인들 중 하나의 워드라인에 고전압(Vh)이 인가되고 다른 하나의 워드라인에 저전압(Vl)이 인가되면, 양단의 전위차로 인해 두 워드라인들은 스트레스를 받게 된다. 인위적으로 워드라인들에 스트레스를 주게 되면 인접한 워드라인들 간에 쇼트(short)가 발생할 수 있다. 이렇게 워드라인에 인위적으로 스트레스를 인가함으로써 결함이 있는 취약 워드라인들을 사전에 검출할 수 있다. 취약 워드라인을 포함하는 메모리 블록은 배드 블록으로 처리될 수 있다.
구체적으로, 워드라인 스트레스 인가 동작이 수행된 이후에 선택된 메모리 셀들에 원본 데이터를 저장하는 프로그램 동작이 수행될 수 있다. 이후 선택된 메모리 셀들로부터 리드된 데이터와 원본 데이터의 비교 결과에 따라 워드라인의 결함 여부를 판단될 수 있다.
리드된 데이터와 원본 데이터의 비교 결과 페일 비트가 일정한 개수를 이하이면, 선택된 메모리 셀들과 연결된 워드라인은 정상 워드라인으로 판단될 수 있다. 리드된 데이터와 원본 데이터의 비교 결과 페일 비트가 일정한 개수를 초과하면, 선택된 메모리 셀들과 연결된 워드라인은 취약 워드라인으로 판단될 수 있다.
다른 실시 예에서, 워드라인 스트레스 인가 동작이 수행된 이후에 워드라인의 누설 전류와 기준치의 비교 결과에 따라 워드라인의 결함 여부를 판단될 수 있다. 선택된 워드라인의 누설 전류가 기준치 이하이면, 선택된 워드라인은 정상 워드라인으로 판단될 수 있다. 선택된 워드라인의 누설 전류가 기준치를 초과하면 선택된 워드라인은 취약 워드라인으로 판단될 수 있다.
도 15는 다른 실시 예에 따른 워드라인 스트레스 인가 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 도 14와 대비하여 홀수 번째 워드라인들(WL1, WL3, WL5)에 서로 다른 고전압들이 인가될 수 있다.
워드라인 스트레스 인가 동작시 워드라인들에 동일한 고전압을 인가하는 경우, 워드라인마다 워드라인의 동작 속도가 다르기 때문에 워드라인이 받는 스트레스의 양이 다를 수 있다. 예를 들어, 워드라인들에 동일한 고전압이 인가되는 경우, 동작 속도가 빠른 워드라인은 상대적으로 과도한 스트레스를 받고, 동작 속도가 느린 워드라인은 상대적으로 적은 스트레스를 받을 수 있다.
따라서, 워드라인들에 균등한 스트레스를 인가하기 위해, 워드라인의 동작 속도를 기초로 워드라인마다 적절한 레벨의 고전압이 인가될 필요가 있다. 워드라인에 적절한 레벨의 고전압을 인가하기 위해 메모리 다이의 동작 속도 및 워드라인이 속한 워드라인 그룹의 동작 속도 모두 고려될 수 있다. 워드라인에 인가되는 고전압은 워드라인을 포함하는 메모리 다이의 프로그램 바이어스와 워드라인이 속한 워드라인 그룹에 대응되는 오프셋을 더한 값일 수 있다. 메모리 다이의 프로그램 바이어스는 도 2에서 전술한 바와 같이 메모리 다이의 동작 속도를 기초로 결정되고, 오프셋은 도 7에서 전술한 바와 같이 워드라인 그룹의 동작 속도를 기초로 결정될 수 있다.
도 1 및 도 2를 참조하면, 도 15의 복수의 워드라인들(WL1~WL6)은 복수의 메모리 다이들(Die_1~Die_9) 중 동작 속도가 가장 빠른 제5 메모리 다이(Die_5)에 포함된 워드라인들일 수 있다. 제5 메모리 다이(Die_5)의 프로그램 바이어스는 제1 프로그램 바이어스(FPGM 1)일 수 있다.
도 6 및 도 7을 참조하면, 제1 및 제2 워드 라인(WL1, WL2)은 제1 워드라인 그룹(WLG1)이고, 제3 및 제4 워드 라인(WL3, WL4)은 제2 워드라인 그룹(WLG2)이고, 제5 및 제6 워드 라인(WL5, WL6)은 제3 워드라인 그룹(WLG3)일 수 있다. 제1 내지 제3 오프셋(Offset 1~Offset 3)은 제1 내지 제3 워드라인 그룹(WLG1~WLG3) 각각에 대응되는 오프셋일 수 있다.
도 15에서, 워드라인 스트레스 인가 동작 시 짝수 워드라인들(WL2, WL4, WL6)에 미리 설정된 저전압(Vl)이 인가될 수 있다. 미리 설정된 저전압(Vl)은 접지 전압일 수 있다. 홀수 워드라인들(WL1, WL3, WL5)에 복수의 고전압들이 인가될 수 있다. 홀수 워드라인에 인가되는 고전압은 홀수 워드라인 각각의 동작 속도에 따라 상이할 수 있다
예를 들어, 제1 워드라인(WL1)에 인가되는 고전압은 제1 프로그램 바이어스(FPGM 1)에 제1 오프셋(Offset 1)을 더한 값일 수 있다. 제3 워드라인(WL3)에 인가되는 고전압은 제1 프로그램 바이어스(FPGM 1)에 제2 오프셋(Offset 2)을 더한 값일 수 있다. 제5 워드라인(WL5)에 인가되는 고전압은 제1 프로그램 바이어스(FPGM 1)에 제3 오프셋(Offset 3)을 더한 값일 수 있다.
다른 실시 예에서, 워드라인 스트레스 인가 동작 시, 홀수 워드라인들(WL1, WL3, WL5)에 미리 설정된 저전압(Vl)이 인가될 수 있다. 짝수 워드라인들(WL2, WL4, WL6)에 복수의 고전압들이 워드라인의 동작 속도에 따라 다양하게 인가될 수 있다.
도 16은 실시 예에 따른 메모리 장치 테스트 방법을 설명하기 위한 순서도이다.
도 16을 참조하면, S1601단계에서, 하나의 웨이퍼에 포함된 복수의 메모리 다이들의 각각의 동작 속도가 측정될 수 있다. 각 메모리 다이의 동작 속도는 메모리 다이에 포함된 복수의 샘플 블록들의 동작 속도를 기초로 결정될 수 있다. 샘플 블록의 동작 속도는 샘플 블록에 포함된 샘플 워드라인의 동작 속도를 기초로 결정될 수 있다. 측정된 메모리 다이들 각각의 동작 속도를 기초로 다이 별 프로그램 바이어스가 결정될 수 있다.
예를 들어, 선택된 메모리 다이의 프로그램 바이어스는 디폴트 프로그램 바이어스에 선택된 메모리 다이의 동작 속도에 따라 미리 설정된 값을 가감하여 산출될 수 있다.
S1603단계에서, 선택된 메모리 다이의 선택된 블록에 포함된 워드라인 그룹의 동작 속도가 측정될 수 있다. 워드라인 그룹의 동작 속도는 워드라인 그룹에 포함된 테스트 워드라인의 동작 속도를 기초로 결정될 수 있다. 측정된 워드라인 그룹의 동작 속도를 기초로 워드라인 그룹 별 오프셋이 결정될 수 있다. 오프셋은 워드라인 그룹의 동작 속도와 기준 동작 속도의 차이를 보상하기 위해 다양하게 설정될 수 있다. 기준 동작 속도는 선택된 메모리 다이의 동작 속도일 수 있다.
S1605단계에서, 워드라인이 속한 메모리 다이 및 워드라인 그룹에 따라 상이한 워드라인 스트레스가 인가될 수 있다. 구체적으로 워드라인들에 교차로 고전압과 저전압이 인가될 때, 고전압은 메모리 다이의 프로그램 바이어스 및 고전압이 인가되는 워드라인을 포함하는 워드라인 그룹의 오프셋을 더한 값일 수 있다. 메모리 다이의 프로그램 바이어스는 메모리 다이의 동작 속도를 기초로 결정되며(S1601), 오프셋은 워드라인 그룹의 동작 속도를 기초로 결정될 수 있다(S1603).
S1607단계에서, 워드라인 스트레스 인가 동작(S1605)이 수행된 이후 테스트 동작을 통해 메모리 블록의 불량 여부를 판단할 수 있다.
예를 들어, 워드라인의 누설 전류가 기준치를 초과하면, 해당 워드라인을 포함하는 메모리 블록은 배드 블록으로 판단될 수 있다.
다른 실시 예에서, 선택된 워드라인과 연결된 메모리 셀들에 원본 데이터를 저장하는 프로그램 동작을 수행한 이후, 선택된 워드라인과 연결된 메모리 셀들로부터 리드된 데이터와 원본 데이터의 비교 결과에 따라 선택된 워드라인이 결함이 있는 취약 워드라인인지 판단될 수 있다. 리드된 데이터와 원본 데이터의 비교 결과 데이터의 값이 다른 페일 비트의 개수가 기준 개수를 초과하면, 선택된 워드라인은 취약 워드라인으로 판단될 수 있다. 취약 워드라인을 포함하는 메모리 블록은 배드 블록으로 판단될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 주변 회로
130: 제어 로직
110: 메모리 셀 어레이
120: 주변 회로
130: 제어 로직
Claims (20)
- 복수의 메모리 다이들 각각의 동작 속도를 기초로, 상기 복수의 메모리 다이들 각각에 대응되는 복수의 프로그램 바이어스들을 설정하는 단계;
상기 복수의 메모리 다이들 중 선택된 메모리 다이의 선택된 블록에 포함된 복수의 워드라인 그룹들 각각의 동작 속도를 기초로 상기 복수의 워드라인 그룹들 각각에 대응되는 복수의 오프셋들을 설정하는 단계; 및
상기 선택된 메모리 다이에 대응되는 프로그램 바이어스 및 상기 복수의 오프셋들을 기초로 결정된 복수의 고전압들 및 미리 설정된 저전압을 이용하여, 상기 선택된 메모리 다이의 타겟 블록의 불량 여부를 검출하는 단계;를 포함하는 메모리 장치의 동작 방법.
- 제 1항에 있어서, 상기 검출하는 단계는,
상기 타겟 블록에 포함된 홀수 워드라인들 및 짝수 워드라인들 중 어느 하나의 워드라인들에 상기 저전압을 인가하고, 다른 하나의 워드라인들에 상기 복수의 고전압들을 인가하는 단계; 및
상기 타겟 블록에 대한 테스트 동작의 수행 결과를 기초로 상기 타겟 블록이 배드 블록 및 정상 블록 중 어느 것인지 판단하는 단계;를 포함하는 메모리 장치의 동작 방법.
- 제 2항에 있어서, 상기 인가하는 단계는,
상기 홀수 워드라인들에 상기 저전압을 인가하고, 상기 짝수 워드라인들 각각이 속한 워드라인 그룹들에 따라, 상기 짝수 워드라인들에 상기 복수의 고전압들을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
- 제 2항에 있어서, 상기 인가하는 단계는,
상기 짝수 워드라인들에 상기 저전압을 인가하고, 상기 홀수 워드라인들 각각이 속한 워드라인 그룹들에 따라, 상기 홀수 워드라인들에 상기 복수의 고전압들을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
- 제 2항에 있어서, 상기 인가하는 단계는,
상기 타겟 블록에 포함된 워드라인들 중 서로 인접한 제1 워드라인 및 제2 워드라인에 한 쌍의 전압들을 인가하는 단계를 포함하는 메모리 장치의 동작 방법.
- 제 5항에 있어서,
상기 한 쌍의 전압들은,
상기 복수의 고전압들 중 어느 하나의 고전압 및 상기 저전압을 포함하는 메모리 장치의 동작 방법.
- 제 6항에 있어서, 상기 어느 하나의 고전압은,
상기 선택된 메모리 다이에 대응되는 프로그램 바이어스와 상기 복수의 오프셋들 중 상기 어느 하나의 고전압이 인가되는 워드라인을 포함하는 워드라인 그룹에 대응되는 오프셋을 더한 값인 메모리 장치의 동작 방법.
- 제 6항에 있어서, 상기 저전압은,
접지 전압인 메모리 장치의 동작 방법.
- 제 2항에 있어서, 상기 판단하는 단계는,
상기 타겟 블록에 포함된 워드라인들의 누설 전류를 기초로 상기 타겟 블록이 배드 블록 및 정상 블록 중 어느 것인지 판단하는 단계를 포함하는 메모리 장치의 동작 방법.
- 제 2항에 있어서, 상기 판단하는 단계는,
상기 타겟 블록의 선택된 메모리 셀들에 원본 데이터를 프로그램하는 단계; 및
상기 선택된 메모리 셀들로부터 리드된 데이터 및 상기 원본 데이터의 비교 결과를 기초로 상기 타겟 블록이 배드 블록 및 정상 블록 중 어느 것인지 판단하는 단계를 포함하는 메모리 장치의 동작 방법.
- 제 1항에 있어서, 상기 복수의 프로그램 바이어스들을 설정하는 단계는,
상기 복수의 메모리 다이들 각각에 포함된 적어도 하나의 샘플 블록들의 샘플 워드라인에 대한 프로그램 동작을 수행하는 단계;
상기 프로그램 동작의 수행 결과를 기초로, 상기 적어도 하나의 샘플 블록들의 동작 속도를 측정하는 단계;
상기 적어도 하나의 샘플 블록들의 동작 속도를 기초로 상기 복수의 메모리 다이들 각각의 동작 속도를 결정하는 단계; 및
상기 복수의 메모리 다이들 각각의 동작 속도를 기초로, 디폴트 프로그램 바이어스에 미리 설정된 값을 가감하여 상기 복수의 프로그램 바이어스들을 결정하는 단계;를 포함하는 메모리 장치의 동작 방법.
- 제 11항에 있어서, 상기 복수의 메모리 다이들 각각의 동작 속도는,
상기 적어도 하나 이상의 샘플 블록들의 동작 속도의 평균 값인 메모리 장치의 동작 방법.
- 제 11항에 있어서, 상기 프로그램 동작은,
ISPP(Incremental Step Pulse Program) 방식으로 수행되는 메모리 장치의 동작 방법.
- 제 11항에 있어서, 상기 적어도 하나의 샘플 블록들의 동작 속도는,
상기 프로그램 동작의 수행 결과에 대한 검증 동작이 패스될 때까지, 상기 샘플 워드라인에 프로그램 펄스가 인가된 횟수에 따라 결정되는 메모리 장치의 동작 방법.
- 제 11항에 있어서, 상기 적어도 하나의 샘플 블록들의 동작 속도는,
상기 샘플 워드라인에 미리 설정된 횟수의 프로그램 펄스가 인가된 이후에, 상기 샘플 워드라인과 연결된 메모리 셀들 중 기준 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수에 따라 결정되는 메모리 장치의 동작 방법.
- 제 1항에 있어서, 상기 복수의 오프셋들을 결정하는 단계는,
상기 복수의 워드라인 그룹들 각각에 포함된 테스트 워드라인에 대한 프로그램 동작을 수행하는 단계;
상기 프로그램 동작의 수행 결과를 기초로, 상기 복수의 워드라인 그룹들 각각의 동작 속도를 측정하는 단계; 및
상기 복수의 워드라인 그룹들 각각의 동작 속도 및 기준 동작 속도를 기초로 상기 복수의 오프셋들을 결정하는 단계;를 포함하는 메모리 장치의 동작 방법.
- 제 16항에 있어서, 상기 기준 동작 속도는,
상기 선택된 다이의 동작 속도, 상기 복수의 워드라인 그룹 각각의 동작 속도 중 최고 속도, 최저 속도, 평균 속도 및 중간 속도를 포함하는 메모리 장치의 동작 방법.
- 제 16항에 있어서, 상기 프로그램 동작은,
ISPP(Incremental Step Pulse Program) 방식으로 수행되는 메모리 장치의 동작 방법.
- 제 16항에 있어서, 상기 복수의 워드라인 그룹들 각각의 동작 속도는,
상기 프로그램 동작의 수행 결과에 대한 검증 동작이 패스될 때까지, 상기 테스트 워드라인에 프로그램 펄스가 인가된 횟수에 따라 결정되는 메모리 장치의 동작 방법.
- 제 16항에 있어서, 상기 복수의 워드라인 그룹들 각각의 동작 속도는,
상기 테스트 워드라인에 미리 설정된 횟수의 프로그램 펄스가 인가된 이후에, 상기 테스트 워드라인과 연결된 메모리 셀들 중 기준 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수에 따라 결정되는 메모리 장치의 동작 방법.
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