KR102650333B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이, 행 디코더 회로, 페이지 버퍼 회로, 그리고 제어 로직 회로를 포함한다. 제어 로직 회로는 복수의 메모리 블록들 각각을 순차적으로 선택하고 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들의 문턱 전압을 증가시키는 사전 프로그램을 수행하고, 그리고 사전 프로그램이 완료된 후에 복수의 메모리 블록들 각각을 순차적으로 선택하고 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들을 프로그램하고 검증 전압을 이용하여 검증하는 메인 프로그램을 수행하도록 행 디코더 회로 및 페이지 버퍼 회로를 제어한다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전하면서, 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 스토리지 장치의 고집적화는 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다. 그러나 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 새롭게 발견되고 있는 다양한 문제들은 스토리지 장치에 저장된 데이터를 손상시킬 수 있으며, 따라서, 스토리지 장치의 신뢰성이 저해될 수 있다. 스토리지 장치의 신뢰성을 향상시킬 수 있는 방법 및 장치에 대한 요구가 지속적으로 제기되고 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치를 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이, 행 디코더 회로, 페이지 버퍼 회로, 그리고 제어 로직 회로를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 포함한다. 행 디코더 회로는 접지 선택 라인들, 워드 라인들, 그리고 스트링 선택 라인들을 통해 각 메모리 블록의 접지 선택 트랜지스터들, 메모리 셀들, 그리고 스트링 선택 트랜지스터들에 연결된다. 페이지 버퍼 회로는 복수의 비트 라인들을 통해 각 메모리 블록의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된다. 제어 로직 회로는 복수의 메모리 블록들 각각을 순차적으로 선택하고 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들의 문턱 전압을 증가시키는 사전 프로그램을 수행하고, 그리고 사전 프로그램이 완료된 후에 복수의 메모리 블록들 각각을 순차적으로 선택하고 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들을 프로그램하고 검증 전압을 이용하여 검증하는 메인 프로그램을 수행하도록 행 디코더 회로 및 페이지 버퍼 회로를 제어한다.
본 발명의 실시 예에 따른 스토리지 장치는 불휘발성 메모리 장치, 그리고 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함한다. 불휘발성 메모리 장치는 메모리 셀 어레이, 행 디코더 회로, 그리고 제어 로직 회로를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 포함한다. 행 디코더 회로는 접지 선택 라인들, 워드 라인들, 그리고 스트링 선택 라인들을 통해 각 메모리 블록의 접지 선택 트랜지스터들, 메모리 셀들, 그리고 스트링 선택 트랜지스터들에 연결된다. 페이지 버퍼 회로는 복수의 비트 라인들을 통해 각 메모리 블록의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된다. 제어 로직 회로는 복수의 메모리 블록들 각각을 순차적으로 선택하고 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들의 문턱 전압을 증가시키는 사전 프로그램을 수행하고, 그리고 사전 프로그램이 완료된 후에 복수의 메모리 블록들 각각을 순차적으로 선택하고 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들을 프로그램하고 검증 전압을 이용하여 검증하는 메인 프로그램을 수행하도록 행 디코더 회로 및 페이지 버퍼 회로를 제어한다.
본 발명의 실시 예들에 따르면, 선택 트랜지스터들의 문턱 전압들이 목표 범위 내로 집중된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 블록의 예를 보여준다.
도 3은 하나의 비트 라인에 연결된 하나의 메모리 블록의 스트링 선택 트랜지스터들의 프로그램 동작 시에 발생하는 문제를 보여준다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 본 발명의 실시 예에 따른 사전 프로그램의 예를 보여주는 순서도이다.
도 6은 본 발명의 실시 예에 따른 사전 프로그램의 다른 예를 보여준다.
도 7은 본 발명의 또 다른 실시 예에 따른 사전 프로그램의 예를 보여준다.
도 8은 본 발명의 또 다른 실시 예에 따른 사전 프로그램의 예를 보여준다.
도 9는 본 발명의 또 다른 실시 예에 따른 사전 프로그램의 예를 보여준다.
도 10은 선택 트랜지스터들의 프로그램 동작의 옵션들의 옵션 테이블 및 옵션들이 조합된 스킴 테이블을 보여준다.
도 11은 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치가 선택 트랜지스터들의 프로그램 옵션을 조절하는 예를 보여주는 순서도이다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치가 선택 트랜지스터들의 프로그램 동작을 수행할지를 결정하는 예를 보여주는 순서도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(110)는 메모리 셀 어레이(111), 행 디코더 회로(112), 페이지 버퍼 회로(113), 데이터 입출력 회로(114), 패스-페일 체크 회로(115), 그리고 제어 로직 회로(116)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 스트링 선택 라인(SSL)을 통해 행 디코더 회로(112)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(113)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
행 디코더 회로(112)는 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(111)에 연결된다. 행 디코더 회로(112)는 제어 로직 회로(116)의 제어에 따라 동작한다. 행 디코더 회로(112)는 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 어드레스를 디코딩하고, 디코딩된 어드레스에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 프로그램 동작 시에, 행 디코더 회로(112)는, 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압을 인가할 수 있다. 읽기 동작 시에, 행 디코더 회로(112)는 어드레스에 의해 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압을 인가할 수 있다. 소거 동작 시에, 행 디코더 회로(112)는 어드레스에 의해 선택된 메모리 블록의 워드 라인들에 소거 전압들(예를 들어, 접지 전압 또는 접지 전압과 유사한 레벨들을 갖는 저전압들)을 인가할 수 있다.
페이지 버퍼 회로(113)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(113)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(114)와 연결된다. 페이지 버퍼 회로(113)는 제어 로직 회로(116)의 제어에 따라 동작한다.
프로그램 동작 시에, 페이지 버퍼 회로(113)는 메모리 셀들에 프로그램될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(113)는 복수의 비트 라인들(BL)에 전압들을 인가할 수 있다. 예를 들어, 페이지 버퍼 회로(113)는 쓰기 드라이버로 기능할 수 있다. 읽기 동작 또는 검증 읽기 시에, 페이지 버퍼 회로(113)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 예를 들어, 페이지 버퍼 회로(113)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(114)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(113)와 연결된다. 데이터 입출력 회로(114)는 페이지 버퍼 회로(113)에 의해 읽힌 데이터를 입출력 채널을 통해 컨트롤러(120)로 출력하고, 컨트롤러(120)로부터 입출력 채널을 통해 수신되는 데이터를 페이지 버퍼 회로(113)로 전달할 수 있다.
패스-페일 체크 회로(PFC)(115)는 검증 읽기 후에, 페이지 버퍼 회로(113)로부터 센싱 결과를 수신할 수 있다. 수신된 센싱 결과에 기반하여, 패스-페일 체크 회로(115)는 프로그램의 패스 또는 페일을 판별할 수 있다. 예를 들어, 프로그램 검증 읽기 시에, 페이지 버퍼 회로(113)는 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱 값 이상이면, 패스-페일 체크 회로(115)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱 값보다 작으면, 패스-페일 체크 회로(115)는 패스를 판별할 수 있다. 예를 들어, 소거 검증 읽기 시에, 페이지 버퍼 회로(113)는 턴-오프 되는 오프-셀들의 수를 카운트할 수 있다. 오프 셀들의 수가 문턱 값 이상이면, 패스-페일 체크 회로(115)는 페일을 판별할 수 있다. 온-셀들의 수가 문턱 값보다 작으면, 패스-페일 체크 회로(115)는 패스를 판별할 수 있다. 패스 또는 페일의 판별 결과는 제어 로직 회로(116)로 전달된다.
제어 로직 회로(116)는 컨트롤러(120)로부터 입출력 채널을 통해 커맨드를 수신하고, 제어 채널을 통해 제어 신호를 수신할 수 있다. 제어 로직 회로(116)는 제어 신호에 응답하여 입출력 채널을 통해 수신되는 커맨드를 수신하고, 입출력 채널을 통해 수신되는 어드레스를 행 디코더 회로(112)로 라우팅하고, 그리고 입출력 채널을 통해 수신되는 데이터를 데이터 입출력 회로(114)로 라우팅할 수 있다. 제어 로직 회로(116)는 수신된 커맨드를 디코딩하고, 디코딩된 커맨드에 따라 불휘발성 메모리 장치(110)를 제어할 수 있다.
제어 로직 회로(116)는 선택 트랜지스터 관리 블록(STMB)(117)을 포함한다. 선택 트랜지스터 관리 블록(117)은 복수의 메모리 블록들(BLK1~BLKz)의 선택 트랜지스터들, 즉 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들의 문턱 전압들을 관리할 수 있다. 예를 들어, 선택 트랜지스터 관리 블록(117)은 선택 트랜지스터들의 문턱 전압을 상승시키는 프로그램 동작을 수행할 수 있다. 선택 트랜지스터 관리 블록(117)은 사전 프로그램 및 메인 프로그램을 통해 선택 트랜지스터들에 대한 프로그램 동작을 수행할 수 있다. 또한, 선택 트랜지스터 관리 블록(117)은 선택 트랜지스터들에 대해 읽기 동작을 수행함으로써, 선택 트랜지스터들의 문턱 전압들이 읽기 레벨보다 낮은지 또는 높은지를 판별할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 블록(BLKa)의 예를 보여준다. 도 1 및 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다. 도 2에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 2에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 블록(BLKa)은 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
각 행의 셀 스트링들은 제1 내지 제4 접지 선택 라인들(GSL1~GSL4) 중 대응하는 접지 선택 라인 그리고 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인에 연결될 수 있다. 각 열의 셀 스트링들은 제1 내지 제4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제2 및 제3 접지 선택 라인들(GSL2, GSL3) 또는 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 대응하는 접지 선택 라인에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 제1 더미 워드 라인(DWL1)에 연결되는 제1 더미 메모리 셀(DMC1), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC), 제2 더미 워드 라인(DWL2)에 연결되는 제2 더미 메모리 셀(DMC2), 그리고 스트링 선택 라인들(SSL)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다. 각 셀 스트링에서, 접지 선택 트랜지스터(GST), 제1 더미 메모리 셀(DMC1), 메모리 셀들(MC), 제2 더미 메모리 셀(DMC2) 및 스트링 선택 트랜지스터들(SST)은 기판과 수직인 방향을 따라 직렬 연결되고, 기판과 수직인 방향을 따라 순차적으로 적층될 수 있다.
예시적으로, 도 2에 도시된 바와 같이, 각 셀 스트링(CS)에서 접지 선택 트랜지스터(GST) 및 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링(CS)에서, 스트링 선택 트랜지스터들(SST) 및 메모리 셀들(MC) 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들의 사이에 하나 또는 그보다 많은 더미 메모리 셀들이 제공될 수 있다. 더미 메모리 셀들은 메모리 셀들(MC)과 동일한 구조를 가지며, 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC)과 다르게 프로그램될 수 있다. 예를 들어, 메모리 셀들(MC)이 둘 또는 그보다 많은 개수의 문턱 전압 산포를 갖도록 프로그램될 때, 더미 메모리 셀들은 하나의 문턱 전압 산포 범위나 메모리 셀들(MC)보다 적은 개수의 문턱 전압 산포를 갖도록 프로그램될 수 있다.
기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 동일한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 전기적으로 공통으로 연결될 수 있다. 기판(SUB) 또는 접지 선택 트랜지스터(GST)로부터 상이한 높이(또는 순서)에 위치한 셀 스트링들(CS)의 메모리 셀들은 전기적으로 분리될 수 있다. 예시적으로, 도 2에서, 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결되는 것으로 도시되어 있으나, 동일한 높이의 메모리 셀들은 메모리 셀들이 형성된 높이의 평면에서 직접 연결되거나 또는 메탈층과 같은 다른 층을 통해 서로 간접 연결될 수 있다.
메모리 블록(BLKa)은 3차원 메모리 어레이로 제공된다. 3차원 메모리 어레이는, 실리콘 기판(SUB) 및 메모리 셀들(MC)의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들(MC)의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들(MC)의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 일 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 셀 스트링들(CS)(또는 NAND 스트링들)을 포함한다. 적어도 하나의 메모리 셀은 전하 포획 레이어를 포함한다. 각 셀 스트링은 메모리 셀들(MC) 위에 위치하는 적어도 하나의 선택 트랜지스터를 더 포함한다. 적어도 하나의 선택 트랜지스터는 메모리 셀들(MC)과 동일한 구조를 갖고, 메모리 셀들(MC)과 함께 획일적으로 형성된다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에서 워드 라인들 또는 비트 라인들이 공유되는 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 3은 하나의 비트 라인에 연결된 하나의 메모리 블록(BLKa)의 스트링 선택 트랜지스터들(SST)의 프로그램 동작 시에 발생하는 문제를 보여준다. 예시적으로, 메모리 블록(BLKa)에서 제2 비트 라인(BL2)에 연결된 셀 스트링들이 도 3에 도시된다. 예시적으로, 비트 라인(BL2)에 인접한 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인들(SSL1b~SSL4b)에 연결되고, 그리고 더미 메모리 셀들(DMC2)에 인접한 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인들(SSL1a~SSL4a)에 연결되는 것으로 가정된다. 예시적으로, 프로그램 동작은 각 메모리 블록에서 각 선택 라인(스트링 선택 라인 또는 접지 선택 라인)에 연결된 선택 트랜지스터들(스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들)의 단위로 순차적으로 수행될 수 있다. 예를 들어, 프로그램 동작은 메모리 블록(BLKa)의 스트링 선택 라인(SSL1b)에 연결된 스트링 선택 트랜지스터들(SST)에 대해 수행되는 것으로 가정된다.
예시적으로, 스트링 선택 트랜지스터들(SST)의 프로그램 동작은 하나 또는 그보다 많은 프로그램 루프들을 포함할 수 있다. 각 프로그램 루프는 프로그램 및 프로그램 검증을 포함할 수 있다. 프로그램 시에, 스트링 선택 트랜지스터들(SST)은 F-N (Fowler-Nordheim) 터널링 또는 열 전자 주입에 의해 프로그램될 수 있다. 예를 들어, 스트링 선택 트랜지스터들(SST)의 제어 게이트들 및 채널들 사이에 F-N 터널링을 유도하는 전압 차이를 갖는 전압들을 인가함으로써, 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 상승될 수 있다. 다른 예로서, 스트링 선택 트랜지스터들(SST)의 드레인들 및 소스들 사이에 열 전자의 발생을 유도하는 전압 차이를 갖는 전압들을 인가하고, 그리고 스트링 선택 트랜지스터들(SST)의 제어 게이트들에 열 전자 주입을 유도하는 전압을 인가함으로써, 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 상승될 수 있다.
프로그램 검증 시에, 비트 라인(BL2)에 양전압이 인가되고, 프로그램 동작의 대상(T_PGM)인 스트링 선택 트랜지스터들(SST)의 제어 게이트들에 스트링 선택 라인(SSL1b)을 통해 검증 전압이 인가되고, 나머지 워드 라인들(WL1~WL8), 더미 워드 라인들(DWL1, DWL2), 접지 선택 라인(GSL), 그리고 프로그램 동작의 대상(T_PGM)이 아닌 스트링 선택 트랜지스터들(SST)에 연결된 스트링 선택 라인들(SSL1a, SSL2a~SSL4a)에 턴-온 전압들이 인가될 수 있다. 그리고 프로그램 동작의 대상(T_PGM)인 스트링 선택 트랜지스터들과 동일한 높이에 위치하며 프로그램 동작의 대상(T_PGM)이 아닌 스트링 선택 트랜지스터들(SST)에 연결된 스트링 선택 라인들(SSL2b~SSL4b)에 턴-오프 전압이 인가된다. 턴-온 전압은 대응하는 메모리 셀들, 대응하는 더미 메모리 셀들, 또는 대응하는 선택 트랜지스터들을 턴-온 하는 전압일 수 있다. 턴-오프 전압은 접지 전압 또는 음전압일 수 있다.
프로그램 동작의 대상(T_PGM)인 스트링 선택 트랜지스터들 중 검증 전압보다 낮은 문턱 전압을 갖는 스트링 선택 트랜지스터들(예를 들어, 제1 선택 트랜지스터들)은 턴-온 되고, 그리고 검증 전압보다 높은 문턱 전압을 갖는 스트링 선택 트랜지스터들(예를 들어, 제2 선택 트랜지스터들)은 턴-오프 된다. 제1 선택 트랜지스터들에 대응하는 비트 라인의 전압은 공통 소스 라인(CSL)으로 방전되고, 제2 선택 트랜지스터들에 대응하는 비트 라인의 전압은 공통 소스 라인(CSL)으로 방전되지 않는다. 즉, 비트 라인들(BL1~BL4)의 전압 변화에 따라, 프로그램 동작의 대상(T_PGM)인 스트링 선택 트랜지스터들의 문턱 전압들이 검증 전압에 도달했는지 판별될 수 있다.
스트링 선택 라인(SSL1b)에 연결된 스트링 선택 트랜지스터들에 대해 프로그램 동작을 수행할 때, 프로그램 동작의 대상(T_PGM)인 스트링 선택 트랜지스터들과 동일한 높이에 위치하며 프로그램 동작의 대상(T_PGM)이 아닌 스트링 선택 트랜지스터들(SST)은 프로그램 동작을 경험하기 이전일 수 있다. 즉, 스트링 선택 라인(SSL1b)에 연결된 스트링 선택 트랜지스터들에 대해 프로그램 동작이 수행된 후에, 스트링 선택 라인들(SSL2b~SSL4b)에 연결된 스트링 선택 트랜지스터들(SST)에 대해 프로그램 동작이 수행될 수 있다. 이 경우, 스트링 선택 라인들(SSL2b~SSL4b)에 연결된 스트링 선택 트랜지스터들(SST)의 문턱 전압들은 조절되지 않은 상태이며, 예를 들어 턴-오프 전압보다 낮을 수 있다. 특히, 도 2에 도시된 것과 같이 3차원 구조를 갖는 메모리 셀 어레이(111)의 제조 과정에서, 선택 트랜지스터들의 문턱 전압들을 의도된 범위 내로 조절하는 것은 매우 어렵다. 예를 들어, 제조 공정에서 트랜지스터들의 문턱 전압들을 조절하는 것은 통상적으로 P형 또는 N형 불순물의 도핑 농도를 조절함으로써 달성된다. 그러나 도 2에 도시된 3차원 구조의 메모리 셀 어레이(111)를 제조하는 공정의 특성상, 선택 트랜지스터들 중 적어도 일부는 P형 또는 N형 불순물이 도핑되기 어려운 장소에 위치한다. 따라서, 선택 트랜지스터들 중 적어도 일부의 문턱 전압들은 조절되지 않은 상태이며, 턴-오프 전압보다 낮을 수 있다.
스트링 선택 라인들(SSL2b~SSL4b)에 연결된 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 턴-오프 전압보다 낮으면, 프로그램 검증 시에 스트링 선택 라인들(SSL2b~SSL4b)에 연결된 스트링 선택 트랜지스터들(SST)이 턴-온 된다. 따라서, 비트 라인(BL2)의 전압이 스트링 선택 라인들(SSL2b~SSL4b)에 연결된 스트링 선택 트랜지스터들(SST)을 통해 공통 소스 라인(CSL)으로 누설(LC)되어 방전된다. 즉, 프로그램 동작의 대상(T_PGM)인 스트링 선택 트랜지스터들(SST)의 문턱 전압들이 항상 검증 전압보다 낮은 것으로 판별되어, 프로그램 검증이 정상적으로 수행되지 않을 수 있다.
이와 같은 문제는 메모리 블록(BLKa) 내의 다른 스트링 선택 트랜지스터들(SST) 또는 접지 선택 트랜지스터들(GST)에서 프로그램 동작을 수행할 때에도 동일하게 발생한다. 또한, 상술된 문제는 하나의 메모리 블록에 국한되어 발생하지 않는다. 메모리 블록들(BLK1~BLKz, 도 1 참조)이 비트 라인들을 공유함에 따라, 이러한 문제는 메모리 블록들(BLK1~BLKz)에서 전체적으로 발생할 수 있다. 예를 들어, 메모리 블록들(BLK1~BLKz) 각각은 도 2 및 도 3에 도시된 것과 동일한 구조를 갖는다. 메모리 블록들(BLK1~BLKz)의 비트 라인들(BL1~BL4)은 서로 공통으로 연결된다. 따라서, 메모리 블록(BLK1)의 선택 트랜지스터들에 대해 프로그램 동작을 수행할 때에, 다른 메모리 블록들(BLK2~BLKz)의 선택 트랜지스터들에 턴-오프 전압들이 공급된다. 턴-오프 전압은 접지 전압 또는 음전압일 수 있다. 메모리 블록(BLK1)의 선택 트랜지스터들에 대해 프로그램 동작을 수행할 때에 다른 메모리 블록(BLK2~BLKz)의 선택 트랜지스터들이 프로그램되기 이전이면, 비트 라인들(BL1~BL4)의 전압들이 다른 메모리 블록들(BLK1~BLKz)을 통해 방전될 수 있다.
이와 같은 문제를 해결하기 위하여, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)는 사전 프로그램 및 메인 프로그램을 통해 선택 트랜지스터들을 프로그램한다. 사전 프로그램 및 메인 프로그램 각각은 비트 라인들(BL1~BL4)의 세트를 공유하는 메모리 블록들(BLK1~BLKz), 예를 들어 매트(MAT) 단위 또는 비트 라인들(BL1~BL4)의 세트 단위로 수행된다. 사전 프로그램은 비트 라인들(BL1~BL4)의 세트를 공유하는 메모리 블록들(BLK1~BLKz) 전체에 걸쳐 수행된다. 사전 프로그램은 선택 트랜지스터들이 턴-오프 전압에 의해 턴-오프될 수준으로 선택 트랜지스터들의 문턱 전압들을 상승시키는 것을 목표로 한다. 사전 프로그램이 완료된 후에 메인 프로그램이 수행된다. 메인 프로그램은 비트 라인들(BL1~BL4)의 세트를 공유하는 메모리 블록들(BLK1~BLKz) 전체에 걸쳐 수행된다. 메인 프로그램은 선택 트랜지스터들의 문턱 전압들을 목표 레벨 이상으로 조절하는 것을 목표로 한다.
예시적으로, 메모리 셀 어레이(110)에 둘 이상의 매트들이 제공될 수 있다. 각 매트는 복수의 메모리 블록들을 포함할 수 있다 각 매트의 메모리 블록들은 비트 라인들을 공유하고, 서로 다른 매트들의 메모리 블록들은 비트 라인들을 공유하지 않는다. 예를 들어, 제1 매트의 메모리 블록들은 제1 비트 라인 세트를 공유하고, 제2 매트의 메모리 블록들의 제1 비트 라인 세트와 중복되지 않는 제2 비트 라인 세트를 공유할 수 있다. 둘 이상의 매트들이 제공될 때, 서로 다른 매트들의 선택 트랜지스터들의 프로그램 동작들은 서로 독립적으로 수행될 수 있다. 예를 들어, 제1 매트의 선택 트랜지스터들에서 사전 프로그램 또는 메인 프로그램이 수행되었는지에 관계없이, 제2 매트에서 사전 프로그램 또는 메인 프로그램이 수행될 수 있다. 각 매트에서, 사전 프로그램이 수행된 후에 메인 프로그램이 수행될 수 있다.
도 4는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(110)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 4를 참조하면, S110 단계에서, 비트 라인들을 공유하는 복수의 메모리 블록들(BLK1~BLKz)에 걸쳐 선택 트랜지스터들이 문턱 전압들(Vth)을 상승시키는 사전 프로그램이 수행된다. 사전 프로그램이 수행되면, 메모리 블록들(BLK1~BLKz)의 선택 트랜지스터들(스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들)은 턴-오프 전압에 의해 턴-오프 되는 문턱 전압들을 가질 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각에 대한 사전 프로그램이 완료된 후에, S120 단계 내지 S190 단계에서 메인 프로그램이 수행된다.
S120 단계에서, 복수의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록이 선택된다. S130 단계에서, 선택된 메모리 블록에서 프로그램 대상인 선택 트랜지스터들이 선택된다. 예를 들어, 선택된 메모리 블록에서 하나의 선택 라인(스트링 선택 라인 또는 접지 선택 라인)에 연결된 선택 트랜지스터들(스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들)이 프로그램 대상으로 선택될 수 있다. 다른 예로서, 둘 이상의 선택 라인들에 연결된 선택 트랜지스터들이 동시에 프로그램 대상으로 선택될 수 있다. 다른 예로서, 선택된 메모리 블록의 모든 스트링 선택 트랜지스터들 또는 모든 접지 선택 트랜지스터들이 동시에 프로그램 대상으로 선택될 수 있다.
S140 단계에서, 제어 로직 회로(116)는 선택된 메모리 블록의 선택 트랜지스터들을 프로그램하고 목표 검증 전압을 이용하여 검증하도록 행 디코더 회로(112) 및 페이지 버퍼 회로(113)를 제어한다. 예를 들어, 프로그램 대상이 둘 이상의 선택 라인들에 대응할 때, 둘 이상의 선택 라인들의 선택 트랜지스터들이 동시에 프로그램될 수 있다. 둘 이상의 선택 라인들의 선택 트랜지스터들이 각 선택 라인의 단위로 순차적으로 검증되거나 또는 둘 이상의 선택 라인들의 동시에 검증될 수 있다.
예를 들어, 스트링 선택 트랜지스터들을 위한 전압 파라미터들은 접지 선택 트랜지스터들을 위한 전압 파라미터들과 다를 수 있다. 예를 들어, 전압 파라미터는 첫 번째 프로그램 루프에서 프로그램 대상인 선택 트랜지스터들에 인가되는 프로그램 시작 전압, 프로그램 루프가 반복될 때에 프로그램 전압을 증가시키는 프로그램 전압의 증분, 검증 시에 프로그램 대상인 선택 트랜지스터들에 인가되는 검증 전압, 프로그램 루프의 최대 횟수 등을 포함할 수 있다.
S150 단계에서, 검증의 결과에 따라 선택 트랜지스터들이 패스인지 판별된다. 예를 들어, 프로그램 대상인 메모리 셀들 중에서 검증 전압보다 낮은 문턱 전압들을 갖는 선택 트랜지스터들의 수, 즉 온-셀들의 수가 기준 값 이하이면, 프로그램 패스가 판별되고 S160 단계가 수행될 수 있다. 온-셀들의 수가 기준 값보다 크면, S180 단계가 수행된다.
S160 단계에서, 프로그램 및 검증된 선택 트랜지스터들이 선택된 메모리 블록의 마지막 선택 트랜지스터들인지 판별된다. 프로그램 및 검증된 선택 트랜지스터들이 마지막 선택 트랜지스터들이면, S170 단계가 수행된다. 프로그램 및 검증된 선택 트랜지스터들이 마지막 선택 트랜지스터들이 아니면, S130 단계에서 선택된 메모리 블록의 다른 선택 트랜지스터들이 프로그램 대상으로 선택된다.
S170 단계에서, 선택된 메모리 블록이 복수의 메모리 블록들(BLK1~BLKz) 중 마지막 메모리 블록인지 판별된다. 선택된 메모리 블록이 마지막 메모리 블록이 아니면, S130 단계에서 다음 메모리 블록이 선택된다. 선택된 메모리 블록이 마지막 메모리 블록이면, 선택 트랜지스터들의 프로그램이 종료된다.
S150 단계에서 프로그램 페일이 판별되면, S180 단계가 수행된다. S180 단계에서, 프로그램 루프가 최대 루프만큼 수행되었는지 판별된다. 최대 루프는 프로그램 루프가 반복될 수 있는 한도를 가리키며, 불휘발성 메모리 장치(110)의 제조 시에 또는 외부 장치의 제어에 의해 설정될 수 있다. 프로그램 루프가 최대 루프만큼 수행되지 않았으면, 프로그램 전압이 증가되고 S140 단계에서 동일한 선택 트랜지스터들이 프로그램 및 검증된다. 프로그램 루프가 최대 루프만큼 수행되었으면, S190 단계에서 프로그램 페일이 판별되고, 페일 프로세스가 수행된다. 예를 들어, 페일 프로세스는 선택된 메모리 블록을 배드 블록으로 설정하는 것을 포함할 수 있다. 이후에, S170 단계가 수행된다.
예시적으로, 선택된 메모리 블록에서 스트링 선택 트랜지스터들(또는 접지 선택 트랜지스터들)의 메인 프로그램이 완료된 후에 접지 선택 트랜지스터들(또는 스트링 선택 트랜지스터들)의 메인 프로그램이 수행될 수 있다. 다른 예로서, 복수의 메모리 블록들에서 스트링 선택 트랜지스터들(또는 접지 선택 트랜지스터들)의 메인 프로그램이 완료된 후에 접지 선택 트랜지스터들(또는 스트링 선택 트랜지스터들)의 메인 프로그램이 수행될 수 있다. 이 경우, 스트링 선택 트랜지스터들(또는 접지 선택 트랜지스터들)에 대해 S120 단계 내지 S190 단계가 수행된 후에, 접지 선택 트랜지스터들(또는 스트링 선택 트랜지스터들)에 대해 S120 단계 내지 S190 단계가 수행될 수 있다.
도 5는 본 발명의 실시 예에 따른 사전 프로그램의 예를 보여주는 순서도이다. 도 1 및 도 5를 참조하면, S210 단계에서 복수의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록이 선택된다. S220 단계에서, 선택된 메모리 블록에서 프로그램 대상인 선택 트랜지스터들이 선택된다. 예를 들어, 선택된 메모리 블록에서 하나의 선택 라인(스트링 선택 라인 또는 접지 선택 라인)에 연결된 선택 트랜지스터들(스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들)이 프로그램 대상으로 선택될 수 있다. 다른 예로서, 둘 이상의 선택 라인들에 연결된 선택 트랜지스터들이 동시에 프로그램 대상으로 선택될 수 있다. 다른 예로서, 선택된 메모리 블록의 모든 스트링 선택 트랜지스터들 또는 모든 접지 선택 트랜지스터들이 동시에 프로그램 대상으로 선택될 수 있다.
S230 단계에서, 제어 로직 회로(116)는 선택된 메모리 블록의 선택 트랜지스터들을 프로그램하도록 행 디코더 회로(112) 및 페이지 버퍼 회로(113)를 제어한다. 선택 트랜지스터들은 검증 없이 프로그램될 수 있다. 예를 들어, 선택된 메모리 블록에서 하나의 선택 라인(스트링 선택 라인 또는 접지 선택 라인)에 연결된 선택 트랜지스터들(스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들)이 프로그램될 수 있다. 다른 예로서, 둘 이상의 선택 라인들에 연결된 선택 트랜지스터들이 동시에 프로그램될 수 있다. 다른 예로서, 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들이 동시에 프로그램될 수 있다. 예를 들어, 스트링 선택 트랜지스터들을 위한 전압 파라미터들은 접지 선택 트랜지스터들을 위한 전압 파라미터들과 다를 수 있다.
S240 단계에서, 프로그램 루프가 최대 루프만큼 수행되었는지 판별된다. 최대 루프는 프로그램 루프가 반복될 수 있는 한도를 가리키며, 불휘발성 메모리 장치(110)의 제조 시에 또는 외부 장치의 제어에 의해 설정될 수 있다. 사전 프로그램의 최대 루프는 메인 프로그램의 최대 루프보다 작을 수 있다. 프로그램 루프가 최대 루프만큼 수행되지 않았으면, 프로그램 전압이 증가되고 S230 단계에서 동일한 선택 트랜지스터들이 프로그램된다. 프로그램 루프가 최대 루프만큼 수행되었으면, S250 단계가 수행된다.
S250 단계에서, 프로그램된 선택 트랜지스터들이 선택된 메모리 블록의 마지막 선택 트랜지스터들인지 판별된다. 프로그램 및 검증된 선택 트랜지스터들이 마지막 선택 트랜지스터들이면, S260 단계가 수행된다. 프로그램된 선택 트랜지스터들이 마지막 선택 트랜지스터들이 아니면, S220 단계에서 선택된 메모리 블록에서 다른 선택 트랜지스터들이 프로그램 대상으로 선택된다.
S260 단계에서, 선택된 메모리 블록이 복수의 메모리 블록들(BLK1~BLKz) 중 마지막 메모리 블록인지 판별된다. 선택된 메모리 블록이 마지막 메모리 블록이 아니면, S210 단계에서 다른 메모리 블록이 선택된다. 선택된 메모리 블록이 마지막 메모리 블록이면, 선택 트랜지스터들의 프로그램이 종료된다.
예시적으로, 선택된 메모리 블록에서 스트링 선택 트랜지스터들(또는 접지 선택 트랜지스터들)의 사전 프로그램이 완료된 후에 접지 선택 트랜지스터들(또는 스트링 선택 트랜지스터들)의 사전 프로그램이 수행될 수 있다. 다른 예로서, 복수의 메모리 블록들에서 스트링 선택 트랜지스터들(또는 접지 선택 트랜지스터들)의 사전 프로그램이 완료된 후에 접지 선택 트랜지스터들(또는 스트링 선택 트랜지스터들)의 사전 프로그램이 수행될 수 있다. 이 경우, 스트링 선택 트랜지스터들(또는 접지 선택 트랜지스터들)에 대해 S210 단계 내지 S260 단계가 수행된 후에, 접지 선택 트랜지스터들(또는 스트링 선택 트랜지스터들)에 대해 S210 단계 내지 S260 단계가 수행될 수 있다.
도 5를 참조하여 설명된 바와 같이, 사전 프로그램은 검증 없이 미리 정해진 횟수(예를 들어 최대 루프)만큼 프로그램 전압을 프로그램 동작의 대상인 선택 트랜지스터들에 인가하는 것을 포함한다. 미리 정해진 횟수만큼 프로그램 전압을 인가함으로써, 프로그램 대상인 선택 트랜지스터들의 문턱 전압들이 턴-오프 전압보다 높게 조절될 수 있다.
예를 들어 사전 프로그램의 프로그램 시작 전압은 메인 프로그램의 프로그램 시작 전압보다 낮을 수 있다. 사전 프로그램의 프로그램 전압 증분은 메인 프로그램의 프로그램 전압 증분보다 클 수 있다.
도 6은 본 발명의 실시 예에 따른 사전 프로그램의 다른 예를 보여준다. 도 6의 S310 단계, S320 단계, 그리고 S340 단계 내지 S370 단계는 도 5의 S210 단계, S220 단계, 그리고 S240 단계 내지 S270 단계와 동일하게 수행된다. 따라서, 중복되는 단계들에 대한 설명은 생략된다.
S330 단계에서, 제어 로직 회로(116)는 선택된 메모리 블록에서 프로그램 대상으로 선택된 선택 트랜지스터들을 프로그램하고 검증 전압을 이용하여 검증하도록 행 디코더 회로(112) 및 페이지 버퍼 회로(113)를 제어한다. 예를 들어, 선택된 메모리 블록에서 하나의 선택 라인(스트링 선택 라인 또는 접지 선택 라인)에 연결된 선택 트랜지스터들(스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들)이 프로그램되고 검증될 수 있다. 다른 예로서, 둘 이상의 선택 라인들에 연결된 선택 트랜지스터들이 동시에 프로그램되고 동시에 또는 순차적으로 검증될 수 있다. 다른 예로서, 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들이 동시에 프로그램될 수 있다. 예를 들어, 스트링 선택 트랜지스터들을 위한 전압 파라미터들은 접지 선택 트랜지스터들을 위한 전압 파라미터들과 다를 수 있다.
도 5를 참조하여 설명된 바와 같이, 사전 프로그램 시에 검증이 수행될 수 있다. 검증이 패스된 선택 트랜지스터들은 다음 프로그램 루프에서 프로그램 금지될 수 있다. 예를 들어, 패스된 선택 트랜지스터들은 대응하는 비트 라인에 프로그램 금지 전압을 인가함으로써 프로그램 금지될 수 있다. 프로그램 대상인 선택 트랜지스터들의 검증이 페일이어도, 즉 검증 전압보다 낮은 문턱 전압들을 갖는 선택 트랜지스터들이 존재하여도, 프로그램 루프가 최대 루프만큼 수행되면 사전 프로그램은 종료될 수 있다. 예를 들어, 사전 프로그램은 페일 프로세스 없이 정상적으로 완료된 것으로 식별될 수 있다.
예를 들어, 사전 프로그램의 검증 전압은 메인 프로그램의 검증 전압보다 낮을 수 있다.
도 7은 본 발명의 또 다른 실시 예에 따른 사전 프로그램의 예를 보여준다. 도 1, 도 5 및 도 7을 참조하면, S410 단계 내지 S435 단계는 도 5의 S210 단계 내지 S260 단계와 동일하다. 또한, S460 단계 내지 S485 단계는 도 5의 S210 단계 내지 S260 단계와 동일하다. 즉, 도 7의 실시 예에서, 사전 프로그램은 둘 이상의 프로그램 동작을 포함할 수 있다. 각 프로그램 동작은 도 5를 참조하여 설명된 것과 같이, 검증 없이 프로그램 루프를 최대 루프만큼 반복하는 것을 포함한다. 첫 번째 프로그램 동작(S410 단계 내지 S435 단계)의 프로그램 시작 전압은 두 번째 프로그램 동작(S460 단계 내지 S465 단계)의 프로그램 시작 전압보다 낮을 수 있다. 첫 번째 프로그램 동작(S410 단계 내지 S435 단계)의 프로그램 전압 증분은 두 번째 프로그램 동작(S460 단계 내지 S465 단계)의 프로그램 전압 증분보다 클 수 있다. 첫 번째 프로그램 동작(S410 단계 내지 S435 단계)의 최대 루프는 두 번째 프로그램 동작(S460 단계 내지 S465 단계)의 최대 루프와 같거나 또는 그보다 작거나 클 을 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 사전 프로그램의 예를 보여준다. 도 1, 도 6 및 도 8을 참조하면, S510 단계 내지 S540 단계는 도 6의 S310 단계 내지 S370 단계와 동일하다. 또한, S560 단계 내지 S590 단계는 도 6의 S310 단계 내지 S370 단계와 동일하다. 즉, 도 8의 실시 예에서, 사전 프로그램은 둘 이상의 프로그램 동작을 포함할 수 있다. 각 프로그램 동작은 도 6을 참조하여 설명된 것과 같이, 프로그램 대상인 선택 트랜지스터들을 프로그램 및 검증하는 프로그램 루프를 최대 루프만큼 반복하는 것을 포함한다. 첫 번째 프로그램 동작(S510 단계 내지 S540 단계)의 프로그램 시작 전압 및 검증 전압은 두 번째 프로그램 동작(S560 단계 내지 S590 단계)의 프로그램 시작 전압 및 검증 전압보다 각각 낮을 수 있다. 첫 번째 프로그램 동작(S510 단계 내지 S540 단계)의 프로그램 전압 증분은 두 번째 프로그램 동작(S560 단계 내지 S590 단계)의 프로그램 전압 증분보다 클 수 있다. 첫 번째 프로그램 동작(S510 단계 내지 S540 단계)의 최대 루프는 두 번째 프로그램 동작(S560 단계 내지 S590 단계)의 최대 루프와 같거나 또는 그보다 작거나 클 을 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 사전 프로그램의 예를 보여준다. 도 1, 도 5, 도 6 및 도 9를 참조하면, S610 단계 내지 S635 단계는 도 5의 S210 단계 내지 S260 단계와 동일하다. 또한, S660 단계 내지 S690 단계는 도 6의 S310 단계 내지 S370 단계와 동일하다. 즉, 도 9의 실시 예에서, 사전 프로그램은 둘 이상의 프로그램 동작을 포함할 수 있다. 둘 이상의 프로그램 동작들 중 적어도 하나는 도 5를 참조하여 설명된 것과 같이, 검증 없이 프로그램 루프를 최대 루프만큼 반복하는 것을 포함한다. 둘 이상의 프로그램 동작들 중 적어도 또 다른 하나는 도 6을 참조하여 설명된 것과 같이, 프로그램 대상인 선택 트랜지스터들을 프로그램 및 검증하는 프로그램 루프를 최대 루프만큼 반복하는 것을 포함한다. 첫 번째 프로그램 동작(S610 단계 내지 S635 단계)의 프로그램 시작 전압은 두 번째 프로그램 동작(S660 단계 내지 S690 단계)의 프로그램 시작 전압보다 낮을 수 있다. 첫 번째 프로그램 동작(S610 단계 내지 S635 단계)의 프로그램 전압 증분은 두 번째 프로그램 동작(S660 단계 내지 S690 단계)의 프로그램 전압 증분보다 클 수 있다. 첫 번째 프로그램 동작(S610 단계 내지 S635 단계)의 최대 루프는 두 번째 프로그램 동작(S660 단계 내지 S690 단계)의 최대 루프와 같거나 또는 그보다 작거나 클 을 수 있다.
도 9에서, 사전 프로그램은 도 5의 프로그램 동작을 먼저 수행하고 도 6의 프로그램 동작을 나중에 수행하는 것으로 설명되었다. 그러나 사전 프로그램은 도 6의 프로그램 동작을 먼저 수행하고 도 5의 프로그램 동작을 나중에 수행하는 것으로 응용될 수 있다.
도 10은 선택 트랜지스터들의 프로그램 동작의 옵션들의 옵션 테이블(OT) 및 옵션들이 조합된 스킴 테이블(ST)을 보여준다. 도 1 및 도 10을 참조하면, 옵션 테이블(OT)은 제A 옵션, 제B 옵션, 제C 옵션 및 제D 옵션을 포함한다. 제A 옵션은 메모리 블록들(BLK1~BLKz)의 스트링 선택 트랜지스터들(SST)의 사전 프로그램을 포함한다. 제B 옵션은 메모리 블록들(BLK1~BLKz)의 접지 선택 트랜지스터들(GST)의 메인 프로그램을 포함한다. 제C 옵션은 메모리 블록들(BLK1~BLKz)의 스트링 선택 트랜지스터들(SST)의 메인 프로그램을 포함한다. 제D 옵션은 메모리 블록들(BLK1~BLKz)의 접지 선택 트랜지스터들(GST)의 메인 프로그램을 포함한다.
스킴 테이블(ST)을 참조하면, 불휘발성 메모리 장치(110)는 제1 내지 제5 스킴들에 따라 선택 트랜지스터들의 프로그램 동작을 수행할 수 있다. 제1 스킴으로서, 불휘발성 메모리 장치(110)는 선택 트랜지스터들에 대해 한 번의 사전 프로그램 및 한 번의 메인 프로그램을 수행할 수 있다. 불휘발성 메모리 장치(110)는 제A 옵션 및 제B 옵션을 순서에 관계없이 수행할 수 있다. 제A 옵션 및 제B 옵션을 수행한 후에, 불휘발성 메모리 장치(110)는 제C 옵션 및 제D 옵션을 순서에 관계없이 수행할 수 있다. 즉, 불휘발성 메모리 장치(110)는 선택 트랜지스터들의 사전 프로그램을 완료한 후에, 메인 프로그램을 수행할 수 있다.
제2 스킴으로서, 불휘발성 메모리 장치(110)는 스트링 선택 트랜지스터들(SST)의 사전 프로그램(제A 옵션) 및 메인 프로그램(제C 옵션)을 순차적으로 수행하고, 접지 선택 트랜지스터들(GST)의 사전 프로그램(제B 옵션) 및 메인 프로그램(제D 옵션)을 순차적으로 수행할 수 있다. 또는, 불휘발성 메모리 장치(110)는 접지 선택 트랜지스터들(GST)의 사전 프로그램(제B 옵션) 및 메인 프로그램(제D 옵션)을 순차적으로 수행하고, 스트링 선택 트랜지스터들(SST)의 사전 프로그램(제A 옵션) 및 메인 프로그램(제C 옵션)을 순차적으로 수행할 수 있다.
제3 스킴으로서, 불휘발성 메모리 장치는 선택 트랜지스터들에 대해 두 번의 사전 프로그램들 및 한 번의 메인 프로그램을 수행할 수 있다. 불휘발성 메모리 장치(110)는 제A 옵션 및 제B 옵션을 순서에 관계없이 수행할 수 있다. 제A 옵션 및 제B 옵션을 수행한 후에, 불휘발성 메모리 장치(110)는 제A 옵션 및 제B 옵션을 순서에 관계없이 한 번 더 수행할 수 있다. 제A 옵션 및 제B 옵션을 한 번 더 수행한 후에, 불휘발성 메모리 장치(110)는 제C 옵션 및 제D 옵션을 순서에 관계없이 수행할 수 있다. 즉, 불휘발성 메모리 장치(110)는 선택 트랜지스터들의 1차 사전 프로그램을 완료한 후에 2차 사전 프로그램을 수행하고, 2차 사전 프로그램을 완료한 후에 메인 프로그램을 수행할 수 있다.
제4 스킴으로서, 불휘발성 메모리 장치(110)는 스트링 선택 트랜지스터들(SST)의 사전 프로그램(제A 옵션)을 두 번 수행한 후에 접지 선택 트랜지스터들(GST)의 사전 프로그램(제B 옵션)을 두 번 수행할 수 있다. 또는, 불휘발성 메모리 장치(110)는 접지 선택 트랜지스터들(GST)의 사전 프로그램(제B 옵션)을 두 번 수행한 후에 스트링 선택 트랜지스터들의 사전 프로그램(제A 옵션)을 두 번 수행할 수 있다. 이후에, 불휘발성 메모리 장치(110)는 순서에 관계없이 선택 트랜지스터들의 메인 프로그램(제C 옵션 및 제D 옵션)을 수행할 수 있다.
제5 스킴으로서, 불휘발성 메모리 장치(110)는 스트링 선택 트랜지스터들(SST)의 사전 프로그램들(제A 옵션) 및 메인 프로그램(제C 옵션)을 완료한 후에 접지 선택 트랜지스터들(GST)의 사전 프로그램들(제B 옵션) 및 메인 프로그램(제D 옵션)을 수행할 수 있다. 또는, 불휘발성 메모리 장치(110)는 접지 선택 트랜지스터들(GST)의 사전 프로그램들(제B 옵션) 및 메인 프로그램(제D 옵션)을 완료한 후에 스트링 선택 트랜지스터들(SST)의 사전 프로그램들(제A 옵션) 및 메인 프로그램(제C 옵션)을 수행할 수 있다.
요약하면, 메모리 블록들(BLK1~BLKz)에서 동일한 높이(도 2 참조)에 위치한 선택 트랜지스터들의 사전 프로그램이 완료된 후에 메인 프로그램이 수행된다. 사전 프로그램이 둘 이상의 프로그램 동작들을 포함할 때, 메모리 블록들(BLK1~BLKz)에서 동일한 높이에 위치한 선택 트랜지스터들의 1차 사전 프로그램이 완료된 후에 2차 사전 프로그램이 수행된다. 상술된 조건에서, 제A 옵션, 제B 옵션, 제C 옵션 및 제D 옵션은 스킴 테이블(ST)에 기술된 것에 한정되지 않고 다양하게 조합될 수 있다.
도 1 내지 도 10을 참조하여 설명된 선택 트랜지스터들을 프로그램하는 방법은 통상적으로 불휘발성 메모리 장치(110)가 제조되고 테스트 단계에서 수행될 수 있다. 그러나 도 1 내지 도 10을 참조하여 설명된 선택 트랜지스터들을 프로그램하는 방법은 불휘발성 메모리 장치(110)가 제조되고 테스트 된 후에 외부의 장치(예를 들어 도 11의 컨트롤러)의 제어에 따라 수행될 수도 있다.
도 11은 본 발명의 실시 예에 따른 스토리지 장치(100)를 보여주는 블록도이다. 도 11을 참조하면, 스토리지 장치(100)는 불휘발성 메모리 장치(110), 컨트롤러(120), 그리고 버퍼 메모리(130)를 포함한다.
불휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 쓰기 커맨드, 어드레스 및 데이터를 수신하고, 어드레스에 의해 식별되는 저장 공간에 데이터를 기입할 수 있다. 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 읽기 커맨드 및 어드레스를 수신하고, 어드레스에 의해 식별되는 저장 공간으로부터 데이터를 읽고, 읽혀진 데이터를 컨트롤러(120)로 출력할 수 있다. 불휘발성 메모리 장치(110)는 컨트롤러(120)로부터 소거 커맨드 및 어드레스를 수신하고, 어드레스에 의해 식별되는 저장 공간의 데이터를 소거할 수 있다.
불휘발성 메모리 장치(110)는 도 1 내지 도 10을 참조하여 설명된 것과 동일한 구조를 갖고, 동일한 방식으로 동작할 수 있다. 예를 들어, 불휘발성 메모리 장치(110)는 선택 트랜지스터 관리 블록(117)을 포함하며, 선택 트랜지스터 관리 블록(117)의 제어에 따라 선택 트랜지스터들을 매트 단위로 프로그램할 수 있다.
컨트롤러(120)는 불휘발성 메모리 장치(110) 및 버퍼 메모리(130)를 액세스할 수 있다. 컨트롤러(120)는 외부의 호스트 장치의 요청에 따라 쓰기, 읽기 및 소거를 수행할 수 있다. 컨트롤러(120)는 쓰기 요청된 데이터를 불휘발성 메모리 장치(110)에 기입하고, 읽기 요청된 데이터를 불휘발성 메모리 장치(110)로부터 읽어 출력할 수 있다.
컨트롤러(120)는 버퍼 메모리(130)를 이용하여 스토리지 장치(100)를 관리할 수 있다. 예를 들어, 컨트롤러(120)는 불휘발성 메모리 장치(110)에 기입될 데이터 또는 불휘발성 메모리 장치(110)로부터 읽히는 데이터를 버퍼 메모리(130)에 임시로 저장할 수 있다. 컨트롤러(120)는 불휘발성 메모리 장치(110)를 관리하는 데에 필요한 메타 데이터를 버퍼 메모리(130)에 로드할 수 있다.
컨트롤러(120)는 선택 트랜지스터 관리 유닛(STMU)(121)을 포함한다. 선택 트랜지스터 관리 유닛(121)은 불휘발성 메모리 장치(110)가 선택 트랜지스터들을 프로그램할 때에 참조되는 다양한 옵션들 또는 파라미터들을 조절할 수 있다.
예시적으로, 컨트롤러(120)는 메모리 블록들(BLK1~BLKz)의 마모도 또는 열화도에 따라, 메모리 블록들(BLK1~BLKz)의 모드들을 조절할 수 있다. 컨트롤러(120)가 메모리 블록들(BLK1~BLKz)의 모드들을 조절할 때에, 컨트롤러(120)는 선택 트랜지스터들의 문턱 전압들을 조절된 모드들에 부합하게 조절하도록 불휘발성 메모리 장치(110)에 요청할 수 있다. 예를 들어, 모드 변경으로 인해 각 메모리 블록의 선택 트랜지스터들의 문턱 전압들이 높아져야 하는 경우, 컨트롤러(120)는 선택 트랜지스터들의 문턱 전압들을 추가 프로그램 동작을 통해 상승시키도록 불휘발성 메모리 장치에 요청할 수 있다. 모드 변경으로 인해 각 메모리 블록의 선택 트랜지스터들의 문턱 전압들이 낮아져야 하는 경우, 컨트롤러(120)는 선택 트랜지스터들의 문턱 전압들을 소거 동작을 통해 낮춘 후에 프로그램 동작을 동해 높이도록 불휘발성 메모리 장치(110)에 요청할 수 있다. 선택 트랜지스터들을 소거할 때에 사용되는 소거 검증 전압은 메모리 셀들을 소거할 때에 사용되는 소거 검증 전압과 같거나 그보다 높을 수 있다. 예를 들어, 소거된 선택 트랜지스터들의 문턱 전압들의 범위는 소거된 메모리 셀들의 문턱 전압들의 범위와 같거나 그보다 높을 수 있다.
도 12는 본 발명의 실시 예에 따른 스토리지 장치(100)가 선택 트랜지스터들의 프로그램 옵션을 조절하는 예를 보여주는 순서도이다. 도 1, 도 11 및 도 12를 참조하면, S710 단계에서, 컨트롤러(120), 더 상세하게는 선택 트랜지스터 관리 유닛(121)은 블록 정보를 수신할 수 있다. 예를 들어, 블록 정보는 메모리 블록들(BLK1~BLKz)의 선택 트랜지스터들의 문턱 전압들에 영향을 주는 또는 선택 트랜지스터들의 문턱 전압들에 의해 영향을 받는 정보일 수 있다. 블록 정보는 외부의 호스트 장치로부터 수신되거나 또는 컨트롤러(120) 내부의 정책에 따라 결정될 수 있다. 블록 정보는 메모리 블록들(BLK1~BLKz) 각각이 SLC (Single Level Cell) 모드, MLC (Multi Level Cell) 모드, TLC (Triple Level Cell), QLC (Quadruple Level Cell) 모드, 그리고 QLC 모드보다 더 높은 레벨의 모드 중 어느 모드로 운영되는지에 대한 정보를 포함할 수 있다.
S720 단계에서, 선택 트랜지스터 관리 유닛(121)은 블록 정보에 기반하여 각 메모리 블록에 대한 목표 문턱 전압(Vth)을 선택할 수 있다. 예를 들어, 각 메모리 블록이 더 높은 레벨의 모드로 운영될수록, 목표 문턱 전압이 높게 선택될 수 있다. 각 메모리 블록이 더 낮은 레벨의 모드로 운영될수록, 목표 문턱 전압이 낮게 선택될 수 있다.
S730 단계에서, 선택 트랜지스터 관리 유닛(121)은 각 메모리 블록의 목표 문턱 전압에 기반하여 각 메모리 블록의 프로그램 파라미터를 조절할 수 있다. 예를 들어, 각 메모리 블록의 목표 문턱 전압이 높아질수록, 선택 트랜지스터들에 대한 사전 프로그램 또는 메인 프로그램의 프로그램 시작 전압 또는 검증 전압이 높게 조절될 수 있다. 각 메모리 블록의 목표 문턱 전압이 낮아질수록, 선택 트랜지스터들에 대한 사전 프로그램 또는 메인 프로그램의 프로그램 시작 전압 또는 검증 전압이 낮게 조절될 수 있다.
S740 단계에서, 선택 트랜지스터 관리 유닛(121)은 조절된 프로그램 파라미터들을 불휘발성 메모리 장치(110), 더 상세하게는 선택 트랜지스터 관리 블록(117)으로 전달할 수 있다.
S750 단계에서, 선택 트랜지스터 관리 유닛(117)은 도 4에 도시된 방법에 따라 선택 트랜지스터들을 프로그램하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 컨트롤러(120)는 목표 문턱 전압에 따라 조절된 프로그램 파라미터를 불휘발성 메모리 장치(110)로 전달하는 것으로 설명되었다. 그러나 컨트롤러(120)는 각 메모리 블록의 목표 문턱 전압의 정보를 불휘발성 메모리 장치(110)로 전달할 수 있다. 불휘발성 메모리 장치(110)는 각 메모리 블록의 목표 문턱 전압의 정보에 따라 각 메모리 블록의 프로그램 파라미터를 조절하고, 조절된 파라미터에 따라 선택 트랜지스터들의 사전 프로그램 및 메인 프로그램을 수행할 수 있다. 다른 예로서, 컨트롤러(120)는 블록 정보를 불휘발성 메모리 장치(110)로 전달할 수 있다. 불휘발성 메모리 장치(110)는 블록 정보에 따라 각 메모리 블록의 목표 문턱 전압을 선택하고, 각 메모리 블록의 목표 문턱 전압의 정보에 따라 각 메모리 블록의 프로그램 파라미터를 조절하고, 조절된 파라미터에 따라 선택 트랜지스터들의 사전 프로그램 및 메인 프로그램을 수행할 수 있다.
도 13은 본 발명의 실시 예에 따른 스토리지 장치(110)가 선택 트랜지스터들의 프로그램 동작을 수행할지를 결정하는 예를 보여주는 순서도이다. 도 1, 도 11 및 도 13을 참조하면, S910 단계에서, 컨트롤러(120), 더 상세하게는 선택 트랜지스터 관리 유닛(121)은 선택 트랜지스터들의 문턱 전압들(Vth)을 체크하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
예시적으로, 환경 잡음 또는 메모리 블록들(BLK1~BLKz)에서 수행되는 소거 동작, 프로그램 동작 및 읽기 동작 시에 발생하는 교란으로 인해, 선택 트랜지스터들의 문턱 전압들은 낮아지거나 높아질 수 있다. 선택 트랜지스터들의 문턱 전압들이 정상 범위를 벗어나면, 선택 트랜지스터들이 턴-온 되어야 할 타이밍에 턴-오프 되거나 턴-오프 되어야 할 타이밍에 턴-온될 수 있다. 따라서, 선택 트랜지스터 관리 유닛(121)은 주기적으로, 유휴 시간에, 또는 프로그램, 읽기 또는 소거 에러가 발생한 때에 선택 트랜지스터들의 문턱 전압들을 체크하도록 불휘발성 메모리 장치를 제어할 수 있다.
예를 들어, 불휘발성 메모리 장치(110)는 하나의 읽기 레벨을 이용하여 읽기 동작을 수행할 수 있다. 즉, 선택 트랜지스터 관리 유닛(121)은 선택 트랜지스터들의 문턱 전압들이 읽기 레벨보다 낮은지 또는 읽기 레벨보다 높은지 판별할 수 있다. 불휘발성 메모리 장치(110)는 두 개의 읽기 레벨들을 이용하여 읽기 동작을 수행할 수 있다. 즉, 선택 트랜지스터 관리 유닛(121)은 선택 트랜지스터들의 문턱 전압들이 두 개의 읽기 레벨들에 의해 정의되는 범위 내에 속하는지 또는 속하지 않는지 판별할 수 있다. 예를 들어, 선택 트랜지스터 관리 유닛(121)은 메모리 블록들(BLK1~BLKz) 중 하나 또는 그 이상을 랜덤으로 선택하거나 또는 에러가 발생한 메모리 블록을 선택할 수 있다. 선택 트랜지스터 관리 유닛(121)은 선택된 메모리 블록의 선택 트랜지스터들 전부 또는 일부의 문턱 전압들을 체크하도록 불휘발성 메모리 장치(110)를 제어할 수 있다.
S920 단계에서, 선택 트랜지스터 관리 유닛(121)은 체크된 선택 트랜지스터들의 문턱 전압들이 목표 범위 내에 있는지 판별한다. 예를 들어, 체크된 선택 트랜지스터들의 문턱 전압들이 읽기 레벨보다 낮을 때, 읽기 레벨보다 높을 때, 또는 읽기 레벨들에 의해 정의되는 범위 내에 속할 때, 선택 트랜지스터 관리 유닛(121)은 체크된 선택 트랜지스터들의 문턱 전압들이 목표 범위 내에 있는 것으로 판별할 수 있다. 체크된 선택 트랜지스터들의 문턱 전압들이 목표 범위 내에 있으면, 프로세스는 종료된다.
체크된 선택 트랜지스터들의 문턱 전압들이 목표 범위 내에 있지 않으면, S930 단계가 수행된다. S930 단계에서, 컨트롤러(120)는 도 4에 도시된 방법에 따라 선택 트랜지스터들을 프로그램하도록 불휘발성 메모리 장치를 제어할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
110; 불휘발성 메모리 장치
111; 메모리 셀 어레이
112; 행 디코더 회로
113; 페이지 버퍼 회로
115; 패스-페일 체크 회로
114; 데이터 입출력 회로
116; 제어 로직 회로
117; 선택 트랜지스터 관리 블록
100; 스토리지 장치
120; 컨트롤러
121; 선택 트랜지스터 관리 유닛
130; 버퍼 메모리

Claims (20)

  1. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    접지 선택 라인들, 워드 라인들, 그리고 스트링 선택 라인들을 통해 각 메모리 블록의 접지 선택 트랜지스터들, 메모리 셀들, 그리고 스트링 선택 트랜지스터들에 연결되는 행 디코더 회로;
    복수의 비트 라인들을 통해 각 메모리 블록의 셀 스트링들의 상기 스트링 선택 트랜지스터들에 연결되는 페이지 버퍼 회로; 그리고
    상기 복수의 메모리 블록들 각각을 순차적으로 선택하고 상기 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들의 문턱 전압을 증가시키는 사전 프로그램을 수행하고, 그리고 상기 사전 프로그램이 완료된 후에 상기 복수의 메모리 블록들 각각을 순차적으로 선택하고 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들의 문턱 전압을 증가시키고 그리고 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들을 검증 전압을 이용하여 검증하는 메인 프로그램을 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 제어 로직 회로를 포함하고, 그리고
    상기 제어 로직은 상기 복수의 메모리 블록들에 대해 상기 사전 프로그램을 수행한 후에 상기 복수의 메모리 블록들의 각각에 대해 상기 메인 프로그램을 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 불휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 메인 프로그램 시에 상기 선택된 메모리 블록에서 둘 이상의 스트링 선택 트랜지스터들 또는 둘 이상의 접지 선택 트랜지스터들이 동시에 프로그램되는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 사전 프로그램 시에, 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들은 검증 전압을 이용한 검증 없이 프로그램되는 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 사전 프로그램 시에, 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들은 미리 정해진 횟수만큼 반복 프로그램되는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 사전 프로그램 시에, 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들은 프로그램 후에 제2 검증 전압을 이용하여 검증되는 불휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 검증 전압을 이용한 검증 결과가 패스이면 상기 사전 프로그램이 종료되고,
    상기 제2 검증 전압을 이용한 검증 결과가 페일이어도 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들은 미리 정해진 횟수만큼 반복 프로그램되었으면 상기 사전 프로그램은 종료되는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 사전 프로그램 및 상기 메인 프로그램은 프로그램 전압을 계단형으로 증가시키며 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들을 반복적으로 프로그램하고,
    상기 사전 프로그램의 프로그램 시작 전압은 상기 메인 프로그램의 프로그램 시작 전압보다 낮고,
    상기 사전 프로그램의 프로그램 전압 증분은 상기 메인 프로그램의 프로그램 전압 증분보다 큰 불휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 사전 프로그램 및 상기 메인 프로그램 시에, 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들은 프로그램 후에 검증되고,
    상기 사전 프로그램의 검증 전압은 상기 메인 프로그램의 검증 전압보다 낮은 불휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 사전 프로그램은 제1 사전 프로그램 및 제2 사전 프로그램을 포함하고,
    상기 제1 사전 프로그램은 검증 없이 또는 제2 검증 전압을 이용하여 검증을 수행하며 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들을 프로그램하고,
    상기 복수의 메모리 블록들에 대한 상기 제1 사전 프로그램이 완료된 후에, 상기 제2 사전 프로그램은 검증 없이 또는 제3 검증 전압을 이용하여 검증을 수행하며 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들을 프로그램하는 불휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 사전 프로그램 및 상기 제2 사전 프로그램은 프로그램 전압을 계단형으로 증가시키며 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들을 반복적으로 프로그램하고,
    상기 제1 사전 프로그램의 프로그램 시작 전압은 상기 제2 사전 프로그램의 프로그램 시작 전압보다 낮고,
    상기 제1 사전 프로그램의 프로그램 전압 증분은 상기 제2 사전 프로그램의 프로그램 전압 증분보다 크고,
    상기 제2 검증 전압은 상기 제3 검증 전압보다 낮은 불휘발성 메모리 장치.
  11. 제1항에 있어서,
    상기 제어 로직은 상기 복수의 메모리 블록들의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 대한 상기 사전 프로그램을 완료한 후에 상기 복수의 메모리 블록들의 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들에 대한 상기 메인 프로그램을 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 불휘발성 메모리 장치.
  12. 제1항에 있어서,
    상기 제어 로직은 상기 복수의 메모리 블록들의 스트링 선택 트랜지스터들에 대한 상기 사전 프로그램 및 상기 메인 프로그램을 완료한 후에 상기 복수의 메모리 블록들의 접지 선택 트랜지스터들에 대한 상기 사전 프로그램 및 상기 메인 프로그램을 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 불휘발성 메모리 장치.
  13. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 접지 선택 트랜지스터, 복수의 메모리 셀들 및 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 불휘발성 메모리 장치는 상기 복수의 메모리 블록들 각각을 순차적으로 선택하고 상기 선택된 메모리 블록의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들의 문턱 전압을 증가시키는 사전 프로그램을 수행하고, 그리고 상기 사전 프로그램이 완료된 후에 상기 복수의 메모리 블록들 각각을 순차적으로 선택하고 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들의 문턱 전압을 증가시키고 그리고 상기 선택된 메모리 블록의 상기 스트링 선택 트랜지스터들 또는 상기 접지 선택 트랜지스터들을 검증 전압을 이용하여 검증하는 메인 프로그램을 수행하고, 그리고
    상기 불휘발성 메모리 장치는 상기 복수의 메모리 블록들에 대해 상기 사전 프로그램을 수행한 후에 상기 복수의 메모리 블록들의 각각에 대해 상기 메인 프로그램을 수행하는 스토리지 장치.
  14. 제13항에 있어서,
    상기 컨트롤러는 상기 복수의 메모리 블록들을 둘 이상의 타입들로 분류하고, 각 메모리 블록의 프로그램 파라미터를 분류 결과에 따라 조절하고, 상기 프로그램 파라미터를 상기 불휘발성 메모리 장치로 전송하고, 그리고 상기 프로그램 파라미터에 따라 상기 사전 프로그램 및 상기 메인 프로그램을 수행하도록 상기 불휘발성 메모리 장치를 제어하고,
    상기 컨트롤러는 각 메모리 블록의 각 메모리 셀에 기입되는 비트들의 수에 따라 상기 복수의 메모리 블록들을 상기 둘 이상의 타입들로 분류하는 스토리지 장치.
  15. 제13항에 있어서,
    상기 컨트롤러는 상기 복수의 메모리 블록들 전부 또는 일부의 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들의 문턱 전압들을 체크하도록 상기 불휘발성 메모리 장치를 제어하고,
    상기 체크된 문턱 전압들 중 적어도 일부가 목표 문턱 전압보다 낮으면, 상기 복수의 메모리 블록들 전부 또는 일부에 대해 상기 사전 프로그램 및 상기 메인 프로그램을 수행하도록 상기 불휘발성 메모리 장치를 제어하는 스토리지 장치.
  16. 복수의 메모리 블록들을 포함하고, 각 메모리 블록은 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 프로그램, 읽기 또는 소거 동작을 위해 각 셀 스트링을 선택하는 제1 선택 트랜지스터, 그리고 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    각 셀 스트링의 제1 선택 트랜지스터에 독립적으로 연결되고, 각 셀 스트링에 대해 서로 다른 워드 라인들을 통해 메모리 셀들에 연결되고, 각 워드 라인은 각 셀 스트링의 하나의 메모리 셀에 연결되는 행 디코더 회로;
    하나의 비트 라인을 통해 상기 복수의 셀 스트링들 모두에 연결되는 페이지 버퍼 회로; 그리고
    상기 하나의 비트 라인에 연결된 상기 복수의 셀 스트링들의 제1 선택 트랜지스터들에 대해 프로그램 검증 동작을 수행하기 전에, 상기 제1 선택 트랜지스터들의 모두의 문턱 전압을 증가시키는 사전 프로그램을 수행하는 제어 로직을 포함하고,
    상기 사전 프로그램 후에, 상기 제어 로직은 상기 복수의 메모리 블록들 각각을 순차적으로 선택하고 상기 선택된 메모리 블록의 상기 하나의 비트 라인에 연결된 제2 선택 트랜지스터의 문턱 전압을 증가시키고 그리고 상기 제2 선택 트랜지스터에 대해 상기 프로그램 검증 동작을 수행하는 메인 프로그램을 수행하고, 그리고
    상기 제어 로직은 상기 복수의 메모리 블록들에 대해 상기 사전 프로그램을 수행한 후에 상기 복수의 메모리 블록들의 각각에 대해 상기 메인 프로그램을 수행하도록 상기 행 디코더 회로 및 상기 페이지 버퍼 회로를 제어하는 불휘발성 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 선택 트랜지스터들의 상기 문턱 전압은 턴-오프 전압보다 높아지는 불휘발성 메모리 장치.
  18. 제16항에 있어서,
    상기 제1 선택 트랜지스터는 상기 하나의 비트 라인을 통해 상기 제1 선택 트랜지스터가 속한 셀 스트링에 전류를 공급하도록 턴-온 되고 그리고 상기 하나의 비트 라인을 통해 상기 제1 선택 트랜지스터가 속한 셀 스트링에 전류를 공급하지 않도록 턴-오프 되는 스트링 선택 트랜지스터인 불휘발성 메모리 장치.
  19. 제16항에 있어서,
    상기 제1 선택 트랜지스터는 상기 제1 선택 트랜지스터가 속한 셀 스트링에 기준 전위를 공급하도록 턴-온 되고 그리고 상기 제1 선택 트랜지스터가 속한 셀 스트링에 상기 기준 전위를 공급하지 않도록 턴-오프 되는 접지 선택 트랜지스터인 불휘발성 메모리 장치.
  20. 제16항에 있어서,
    상기 제1 선택 트랜지스터는 두 개의 선택 트랜지스터들을 포함하고,
    상기 두 개의 선택 트랜지스터들 중 하나는 상기 하나의 비트 라인을 통해 상기 제1 선택 트랜지스터가 속한 셀 스트링에 전류를 공급하도록 턴-온 되고 그리고 상기 하나의 비트 라인을 통해 상기 제1 선택 트랜지스터가 속한 셀 스트링에 전류를 공급하지 않도록 턴-오프 되는 스트링 선택 트랜지스터이고,
    상기 두 개의 선택 트랜지스터들 중 다른 하나는 상기 제1 선택 트랜지스터가 속한 셀 스트링에 기준 전위를 공급하도록 턴-온 되고 그리고 상기 제1 선택 트랜지스터가 속한 셀 스트링에 상기 기준 전위를 공급하지 않도록 턴-오프 되는 접지 선택 트랜지스터이고, 그리고
    상기 사전 프로그램 동작은:
    상기 하나의 비트 라인에 연결된 상기 복수의 셀 스트링들의 스트링 트랜지스터들에 대해 상기 프로그램 검증 동작을 수행하기 전에, 상기 스트링 선택 트랜지스터들의 모두의 문턱 전압을 증가시키고, 그리고
    상기 하나의 비트 라인에 연결된 상기 복수의 셀 스트링들의 접지 트랜지스터들에 대해 상기 프로그램 검증 동작을 수행하기 전에, 상기 접지 선택 트랜지스터들의 모두의 문턱 전압을 증가시키는 불휘발성 메모리 장치.
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