KR20200099024A - 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법 Download PDF

Info

Publication number
KR20200099024A
KR20200099024A KR1020190016879A KR20190016879A KR20200099024A KR 20200099024 A KR20200099024 A KR 20200099024A KR 1020190016879 A KR1020190016879 A KR 1020190016879A KR 20190016879 A KR20190016879 A KR 20190016879A KR 20200099024 A KR20200099024 A KR 20200099024A
Authority
KR
South Korea
Prior art keywords
voltage
string
ground selection
lines
selection
Prior art date
Application number
KR1020190016879A
Other languages
English (en)
Other versions
KR102707679B1 (ko
Inventor
박주용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190016879A priority Critical patent/KR102707679B1/ko
Priority claimed from KR1020190016879A external-priority patent/KR102707679B1/ko
Priority to US16/562,999 priority patent/US10832782B2/en
Priority to CN202010089879.7A priority patent/CN111564171B/zh
Publication of KR20200099024A publication Critical patent/KR20200099024A/ko
Priority to GB2019764.6A priority patent/GB2594117B/en
Application granted granted Critical
Publication of KR102707679B1 publication Critical patent/KR102707679B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/57—Mechanical or electrical details of cameras or camera modules specially adapted for being embedded in other devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/868—Arrangements for polarized light emission
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes
    • H10K59/65—OLEDs integrated with inorganic image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0804—Sub-multiplexed active matrix panel, i.e. wherein one active driving circuit is used at pixel level for multiple image producing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14678—Contact-type imagers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/351—Thickness
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/15—Hole transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/16—Electron transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/17—Carrier injection layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/17—Carrier injection layers
    • H10K50/171—Electron injection layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H10K50/818—Reflective anodes, e.g. ITO combined with thick metallic layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H10K50/828—Transparent cathodes, e.g. comprising thin metal layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • General Engineering & Computer Science (AREA)
  • Sustainable Development (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Geometry (AREA)
  • Read Only Memory (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 불휘발성 메모리 장치에 관한 것이다. 본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이, 행 디코더, 그리고 페이지 버퍼를 포함한다. 읽기 동작 시에, 행 디코더는 접지 선택 라인들 중에서 선택된 제1 접지 선택 라인에 턴-온 전압을 인가하고, 접지 선택 라인들 중에서 선택된 제2 접지 선택 라인에 턴-오프 전압을 인가하고, 그리고 접지 선택 라인들 중에서 비선택된 접지 선택 라인에 프리펄스 전압을 인가한 후에 턴-오프 전압을 인가하도록 구성된다. 선택된 제2 접지 선택 라인의 위치는 읽기 동작과 연관된 주소에 기반하여 동적으로 변경된다.

Description

불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법{NONVOLATILE MEMORY DEVICE, STORAGE DEVICE INCLUDING NONVOLATILE MEMORY DEVICE, AND OPERATING METHOD OF NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 신뢰성, 동작 속도 및 전력 소비 사이의 균형을 맞추는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 읽기 전용 메모리(Read Only Memory, ROM)), 프로그램 가능한 ROM(Programmable ROM, PROM), 전기적으로 프로그램 가능한 ROM (Electrically Programmable ROM, EPROM), 전기적으로 소거 및 프로그램 가능한 ROM (Electrically Erasable and Programmable ROM, EEPROM), 플래시 메모리, 상 변화 랜덤 액세스 메모리(Phase-change Random Access Memory, PRAM), 자기 RAM (Magnetic RAM, MRAM), 저항성 RAM (Resistive RAM, RRAM), 강유전체 RAM (Ferroelectric RAM, FRAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 불휘발성 메모리 장치 및 스토리지 장치의 고집적화 및 그에 따른 대용량화가 지속적으로 진행되고 있다. 불휘발성 메모리 장치 및 스토리지 장치의 고집적화는 불휘발성 메모리 장치 및 스토리지 장치의 생산 비용을 감소시킨다는 장점을 갖는다.
그러나 불휘발성 메모리 장치 및 스토리지 장치의 고집적화로 인해 스토리지 장치의 스케일이 감소하고 구조가 변화하면서, 기존에 발견되지 않은 다양한 문제들이 발견되고 있다. 특히, 다양한 문제들로 인해 불휘발성 메모리 장치 및 스토리지 장치의 신뢰성을 보장하기 위해 다양한 기술들이 불휘발성 메모리 장치 및 스토리지 장치에 적용될 수 있다.
신뢰성의 보장을 위해 불휘발성 메모리 장치 및 스토리지 장치에 새로운 기술들이 적용됨에 따라, 불휘발성 메모리 장치 및 스토리지 장치의 동작 속도가 감소하고 전력 소비가 증가하는 또 다른 문제가 발생할 수 있다.
본 발명의 목적은 읽기 동작을 수행할 때에 신뢰성, 동작 속도 및 전력 소비 사이의 균형을 조절함으로써, 신뢰성을 보장하고, 동작 속도를 높이면서 전력 소비를 줄이는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 행들 및 열들로 배열되는 셀 스트링들을 포함하고, 셀 스트링들의 각각은 접지 트랜지스터, 메모리 셀들, 그리고 스트링 트랜지스터를 포함하는 메모리 셀 어레이, 접지 선택 라인들을 통해 셀 스트링들의 접지 선택 트랜지스터들에 연결되고, 워드 라인들을 통해 셀 스트링들의 메모리 셀들에 연결되고, 그리고 스트링 선택 라인들을 통해 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 행 디코더, 그리고 비트 라인들을 통해 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 페이지 버퍼를 포함한다. 셀 스트링들의 메모리 셀들 중에서 선택된 메모리 셀들로부터 데이터를 읽는 읽기 동작 시에, 행 디코더는 접지 선택 라인들 중에서 선택된 제1 접지 선택 라인에 턴-온 전압을 인가하고, 접지 선택 라인들 중에서 선택된 제2 접지 선택 라인에 턴-오프 전압을 인가하고, 그리고 접지 선택 라인들 중에서 비선택된 접지 선택 라인에 프리펄스 전압을 인가한 후에 턴-오프 전압을 인가하도록 구성된다. 선택된 제2 접지 선택 라인의 위치는 읽기 동작과 연관된 주소에 기반하여 동적으로 변경된다.
본 발명의 실시 예에 따른 스토리지 장치는 메모리 블록들을 포함하고, 각 메모리 블록은 메모리 셀들 및 선택 트랜지스터들을 포함하는 불휘발성 메모리 장치, 그리고 읽기 명령, 그리고 메모리 블록들 중 선택된 메모리 블록을 가리키고 그리고 선택된 메모리 블록의 메모리 셀들 중 선택된 메모리 셀들을 가리키는 주소를 불휘발성 메모리 장치로 전송하도록 구성되는 제어기를 포함한다. 읽기 명령에 응답하여, 불휘발성 메모리 장치는 선택 트랜지스터들 중에서 주소와 연관된 제1 선택 트랜지스터들에 턴-온 전압을 인가하고, 그리고 주소와 연관되지 않은 나머지 선택 트랜지스터들 중 제2 선택 트랜지스터들에 턴-오프 전압을 인가하고 그리고 제3 선택 트랜지스터들에 프리펄스 전압을 인가한 후에 턴-오프 전압을 인가하도록 구성된다. 제2 선택 트랜지스터들의 위치들은 주소에 기반하여 동적으로 변경된다.
메모리 셀들 및 선택 트랜지스터들을 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법은, 읽기 명령, 그리고 메모리 셀들 중 선택된 메모리 셀들을 가리키는 주소를 수신하는 단계, 그리고 읽기 명령에 응답하여 읽기 동작을 수행하는 단계를 포함한다. 읽기 동작을 수행하는 단계는, 선택 트랜지스터들 중 주소와 연관된 제1 선택 트랜지스터들에 턴-온 전압을 인가하는 단계, 주소와 연관되지 않은 나머지 선택 트랜지스터들 중 제2 선택 트랜지스터들에 턴-오프 전압을 인가하는 단계, 그리고 주소와 연관되지 않은 나머지 선택 트랜지스터들 중 제3 선택 트랜지스터들에 프리펄스 전압을 인가한 후에 턴-오프 전압을 인가하는 단계를 포함한다. 제2 선택 트랜지스터들의 위치들은 읽기 동작이 수행될 때마다 동적으로 변경된다.
본 발명에 따르면, 읽기 동작 시에 읽기 대상으로 선택되지 않은 선택 라인들 중에서 특정한 선택 라인들에 프리펄스(prepulse)가 인가되고, 다른 선택 라인들에 프리펄스가 인가되지 않는다. 따라서, 신뢰성을 보장하고, 동작 속도를 높이면서 전력 소비를 줄이는 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 하나의 메모리 블록의 예를 보여주는 회로도이다.
도 3은 읽기 동작 시에 도 2의 메모리 블록에 인가되는 전압들의 예들을 보여준다.
도 4는 메모리 블록의 제2 열의 셀 스트링들에 도 3의 전압들이 인가된 예들을 보여준다.
도 5는 읽기 동작 시에 도 2의 메모리 블록에 인가되는 전압들의 다른 예들을 보여준다.
도 6은 메모리 블록의 제2 열의 셀 스트링들에 도 5의 전압들이 인가된 예들을 보여준다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 동작 방법을 보여준다.
도 8은 읽기 동작 시에 도 7의 방법에 따라 도 2의 메모리 블록에 인가되는 전압들의 다른 예들을 보여준다.
도 9는 메모리 블록의 제2 열의 셀 스트링들에 도 8의 전압들이 인가된 예들을 보여준다.
도 10은 도 1의 메모리 블록들 중 다른 하나의 예를 보여준다.
도 11은 읽기 동작 시에 도 7의 방법에 따라 도 10의 메모리 블록에 인가되는 전압들의 예들을 보여준다.
도 12는 메모리 블록의 제2 열의 셀 스트링들에 도 11의 전압들이 인가된 예들을 보여준다.
도 13은 프리펄스 선택기의 예를 보여준다.
도 14는 불휘발성 메모리 장치가 쓰기 동작 시에 프로그램 전압을 인가하고, 이후에 검증 전압들을 인가하여 검증 읽기를 수행하는 예를 보여준다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 블록도이다.
도 16은 제어기가 프리펄스 선택기를 제어하는 예를 보여준다.
도 17은 제어기가 프리펄스와 연관된 정보를 불휘발성 메모리 장치에 전달하는 예를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더 블록(120), 페이지 버퍼 블록(130), 데이터 입력 및 출력 블록(140), 패스-페일 체크 블록(150), 그리고 제어 로직 및 전압 생성 블록(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 접지 선택 라인들(GSL), 워드 라인들(WL), 그리고 스트링 선택 라인들(SSL)을 통해 행 디코더 블록(120)에 연결될 수 있다.
각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 블록(130)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(110)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다. 다른 예로서, 각 메모리 블록은 복수의 서브 블록들로 분할될 수 있다. 복수의 서브 블록들 각각은 소거 동작의 단위일 수 있다.
예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 블록 주소에 의해 식별되는 물리적 저장 공간을 포함할 수 있다. 복수의 워드 라인들(WL) 각각은 행 주소에 의해 식별되는 물리적 저장 공간에 대응할 수 있다. 복수의 비트 라인들(BL) 각각은 열 주소에 의해 식별되는 물리적 저장 공간에 대응할 수 있다.
예시적으로, 각 메모리 블록은 복수의 물리 페이지들을 포함하며, 각 물리 페이지는 복수의 메모리 셀들을 포함할 수 있다. 각 물리 페이지는 프로그램 동작의 단위일 수 있다. 각 물리 페이지의 메모리 셀들은 동시에 프로그램될 수 있다. 각 물리 페이지는 복수의 논리 페이지들을 포함할 수 있다.
각 물리 페이지의 메모리 셀들 각각에 프로그램되는 비트들은 각각 논리 페이지들을 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 첫 번째 비트들은 첫 번째 논리 페이지를 형성할 수 있다. 각 물리 페이지의 메모리 셀들에 프로그램되는 K-번째 비트들(K는 양의 정수)은 K-번째 논리 페이지를 형성할 수 있다.
행 디코더 블록(120)은 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 복수의 스트링 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 디코더 블록(120)은 제어 로직 및 전압 생성 블록(160)의 제어에 따라 동작한다.
행 디코더 블록(120)은 제어기(220)로부터 제1 채널(예를 들어, 입력 및 출력 채널)을 통해 수신되는 주소(ADDR) 중 행 주소를 디코딩하고, 디코딩된 주소에 따라 스트링 선택 라인들(SSL), 워드 라인들(WL), 그리고 접지 선택 라인들(GSL)에 인가되는 전압들을 제어할 수 있다.
페이지 버퍼 블록(130)은 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 페이지 버퍼 블록(130)은 복수의 데이터 라인들(DL)을 통해 데이터 입력 및 출력 블록(140)과 연결된다. 페이지 버퍼 블록(130)은 제어 로직 및 전압 생성 블록(160)의 제어에 따라 동작한다.
페이지 버퍼 블록(130)은 주소(ADDR) 중 열 주소를 디코딩하고, 열 주소에 기반하여 데이터 입력 및 출력 블록(140)과 데이터를 교환할 수 있다. 예를 들어, 페이지 버퍼 블록(130)은 내부에 저장된 데이터 중 열 주소에 해당하는 데이터를 데이터 입력 및 출력 블록(140)에 출력할 수 있다. 페이지 버퍼 블록(130)은 데이터 입력 및 출력 블록(140)으로부터 전달되는 데이터를 열 주소에 해당하는 위치에 저장할 수 있다.
데이터 입력 및 출력 블록(140)은 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 블록(130)과 연결된다. 데이터 입력 및 출력 블록(140)은 페이지 버퍼 블록(130)에 의해 읽힌 데이터(DATA)를 제1 채널(예를 들어, 입력 및 출력 채널)을 통해 외부의 장치(예를 들어, 제어기(220)(도 15 참조)로 출력하고, 제어기(220)로부터 제1 채널을 통해 수신되는 데이터(DATA)를 페이지 버퍼 블록(130)에 전달할 수 있다.
패스-페일 체크 블록(PFC)(150)은 쓰기 동작의 검증 읽기 후에, 페이지 버퍼 블록(130)으로부터 감지 결과를 수신할 수 있다. 수신된 감지 결과에 기반하여, 패스-페일 체크 블록(150)은 쓰기 동작의 패스 또는 페일을 판별할 수 있다.
예를 들어, 쓰기 동작의 검증 읽기 시에, 페이지 버퍼 블록(130)은 턴-온 되는 온-셀들의 수를 카운트할 수 있다. 온-셀들의 수가 문턱값 이상이면, 패스-페일 체크 블록(150)은 페일을 판별할 수 있다. 온-셀들의 수가 문턱값보다 작으면, 패스-페일 체크 블록(150)은 패스를 판별할 수 있다.
제어 로직 및 전압 생성 블록(160)은 제어기(220)로부터 제1 채널을 통해 명령(CMD)을 수신하고, 제2 채널(예를 들어, 제어 채널)을 통해 제어 신호들을 수신할 수 있다. 제어 로직 및 전압 생성 블록(160)은 제어 신호들에 응답하여 제1 채널을 통해 수신되는 명령(CMD)을 수신하고, 제1 채널을 통해 수신되는 주소(ADDR)를 행 디코더 블록(120) 및 페이지 버퍼 블록(130)으로 라우팅하고, 그리고 제1 채널을 통해 수신되는 데이터(DATA)를 데이터 입력 및 출력 블록(140)으로 라우팅할 수 있다.
제어 로직 및 전압 생성 블록(160)은 읽기 동작, 쓰기 동작 소거 동작 시에 메모리 셀 어레이(110)에 인가되는 다양한 전압들을 생성하도록 구성될 수 있다. 제어 로직 및 전압 생성 블록(160)은 수신된 명령(CMD)을 디코딩하고, 디코딩된 명령에 따라 불휘발성 메모리 장치(100)를 제어할 수 있다. 쓰기 동작의 검증 읽기 시에, 제어 로직 및 전압 생성 블록(160)은 패스-페일 체크 블록(150)으로부터 패스 또는 페일의 판별 결과를 수신할 수 있다.
제어 로직 및 전압 생성 블록(160)은 프리펄스 선택기(170)를 포함할 수 있다. 프리펄스 선택기(170)는 읽기 동작 또는 검증 읽기 시에 프리펄스 전압을 인가할 대상을 선택하도록 구성될 수 있다. 프리펄스 선택기(170)의 동작은 도 7 내지 도 9를 참조하여 더 상세히 설명된다.
도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 예를 보여주는 회로도이다. 도 1 및 도 2를 참조하면, 복수의 셀 스트링들(CS)이 기판(SUB) 위에서 행들 및 열들로 배치될 수 있다. 복수의 셀 스트링들(CS)은 기판(SUB) 상에(또는 안에) 형성되는 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 도 2에서, 메모리 블록(BLKa)의 구조의 이해를 돕기 위하여, 기판(SUB)의 위치가 예시적으로 표시되어 있다.
도 2에서, 셀 스트링들(CS)의 하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있다. 그러나 공통 소스 라인(CSL)은 셀 스트링들(CS)의 하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 셀 스트링들(CS)의 하단에 위치하는 것으로 한정되지 않는다. 예시적으로, 도 2에서 셀 스트링들(CS)은 4X4로 배열되는 것으로 도시되나 메모리 블록(BLKa)은 더 적은 또는 더 많은 수의 셀 스트링들을 포함할 수 있다.
각 행의 셀 스트링들은 접지 선택 라인(GSL1 또는 GSL2)에 공통으로 연결될 수 있다. 예를 들어, 제1 및 제2 행들의 셀 스트링들은 제1 접지 선택 라인(GSL1)에 공통으로 연결되고, 제3 및 제4 행들의 셀 스트링들은 제2 접지 선택 라인(GSL2)에 공통으로 연결될 수 있다.
각 행의 셀 스트링들은 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4) 중 대응하는 스트링 선택 라인들에 연결될 수 있다. 각 열의 셀 스트링들은 제1 내지 제4 비트 라인들(BL1~BL4) 중 대응하는 비트 라인에 연결될 수 있다. 도면이 복잡해지는 것을 방지하기 위하여, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 연결된 셀 스트링들은 옅게 도시되어 있다.
각 셀 스트링은 접지 선택 라인(GSL1 또는 GSL2)에 연결되는 적어도 하나의 접지 선택 트랜지스터(GST), 복수의 워드 라인들(WL1~WL8)에 각각 연결되는 복수의 메모리 셀들(MC1~MC8), 그리고 스트링 선택 라인들(SSL1, SSL2, SSL3 또는 SSL4)에 각각 연결되는 스트링 선택 트랜지스터들(SST)을 포함할 수 있다.
각 셀 스트링에서, 접지 선택 트랜지스터(GST), 메모리 셀들(MC1~MC8), 그리고 스트링 선택 트랜지스터들(SST)은 기판(SUB)과 수직인 방향을 따라 직렬 연결되고, 기판(SUB)과 수직인 방향을 따라 순차적으로 적층될 수 있다. 각 셀 스트링(CS)에서, 메모리 셀들(MC1~MC8) 중 적어도 하나가 더미 메모리 셀로 사용될 수 있다. 더미 메모리 셀은 프로그램되지 않거나(예를 들어, 프로그램이 금지되거나) 또는 메모리 셀들(MC1~MC8)과 다르게 프로그램될 수 있다.
예시적으로, 동일한 높이에 위치하는 각 행의 셀 스트링들의 메모리 셀들은 하나의 물리 페이지를 형성할 수 있다. 하나의 물리 페이지의 메모리 셀들은 하나의 서브 워드 라인에 연결될 수 있다. 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 하나의 워드 라인(WL1~WL8 중 하나)에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 서브 워드 라인들이 형성되는 높이에서 서로 연결될 수 있다. 다른 예로서, 동일한 높이에 위치한 물리 페이지들의 서브 워드 라인들은 메탈 층과 같은 서브 워드 라인들이 형성되는 높이와 다른 높이를 갖는 다른 층에서 서로 간접 연결될 수 있다.
도 3은 읽기 동작 시에 도 2의 메모리 블록(BLKa)에 인가되는 전압들의 예들을 보여준다. 도 1 내지 도 3을 참조하면, 제4 워드 라인(WL4) 및 제2 스트링 선택 라인(SSL2)이 선택될 수 있다. 즉, 제4 워드 라인(WL4) 및 제2 스트링 선택 라인(SSL2)에 공통으로 대응하는 메모리 셀들이 읽기 동작의 대상으로 선택될 수 있다.
행 디코더 블록(120)은 비선택된 제1 스트링 선택 라인들(SSL1)의 전압들을 오프 전압(VOFF)으로 유지할 수 있다. 오프 전압(VOFF)은 제1 스트링 선택 라인들(SSL1)에 연결된 스트링 선택 트랜지스터들(SST)을 턴-오프 할 수 있다. 예를 들어, 비트 라인(BL2)에 인접한 스트링 선택 트랜지스터(SST)에 인가되는 오프 전압(VOFF)의 레벨과 제8 메모리 셀(MC8)에 인접한 스트링 선택 트랜지스터(SST)에 인가되는 오프 전압(VOFF)의 레벨은 서로 다를 수 있다.
행 디코더 블록(120)은 선택된 제2 스트링 선택 라인(SSL2)에 온 전압(VON)을 인가할 수 있다. 온 전압(VON)은 제2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)을 턴-온 할 수 있다. 예를 들어, 비트 라인(BL2)에 인접한 스트링 선택 트랜지스터(SST)에 인가되는 온 전압(VON)의 레벨과 제8 메모리 셀(MC8)에 인접한 스트링 선택 트랜지스터(SST)에 인가되는 온 전압(VON)의 레벨은 서로 다를 수 있다.
제1 스트링 선택 라인(SSL1)과 유사하게, 행 디코더 블록(120)은 비선택된 제3 스트링 선택 라인들(SSL3) 및 제4 스트링 선택 라인들(SSL4)의 전압들을 오프 전압(VOFF)으로 유지할 수 있다. 비선택된 제1 스트링 선택 라인들(SSL1), 제3 스트링 선택 라인들(SSL3) 및 제4 스트링 선택 라인들(SSL4)에 인가되는 오프 전압(VOFF)의 레벨들은 서로 같거나 다를 수 있다.
행 디코더 블록(120)은 비선택된 제1 내지 제3 워드 라인들(WL1~WL3), 그리고 제5 내지 제8 워드 라인들(WL5~WL8)에 읽기 패스 전압(VREAD)을 인가할 수 있다. 읽기 패스 전압(VREAD)은 제1 내지 제3 메모리 셀들(MC1~MC3), 그리고 제5 내지 제8 메모리 셀들(MC5~MC8)의 문턱 전압들보다 높은 고전압일 수 있다. 비선택된 제1 내지 제3 워드 라인들(WL1~WL3), 그리고 제5 내지 제8 워드 라인들(WL5~WL8)에 인가되는 읽기 패스 전압(VREAD)의 레벨들은 서로 같거나 다를 수 있다.
행 디코더 블록(120)은 선택된 제4 워드 라인(WL4)에 읽기 전압(VRD)을 인가할 수 있다. 읽기 전압(VRD)은 점선으로 표시된 것과 같이 판독하고자 하는 대상에 따라 다양한 레벨들 중 하나를 가질 수 있다.
행 디코더 블록(120)은 선택된 제1 접지 선택 라인(GSL1)에 온 전압(VON)을 인가할 수 있다. 제1 접지 선택 라인(GSL1)에 인가되는 온 전압(VON)의 레벨은 제2 스트링 선택 라인들(SSL2)에 인가되는 온 전압(VON)과 같거나 다를 수 있다.
행 디코더 블록(120)은 제2 접지 선택 라인(GSL2)의 전압을 오프 전압(VOFF)으로 유지할 수 있다. 제2 접지 선택 라인(GSL2)에 인가되는 오프 전압(VOFF)의 레벨은 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 인가되는 오프 전압(VOFF)의 레벨과 같거나 다를 수 있다.
도 4는 메모리 블록(BLKa)의 제2 열의 셀 스트링들에 도 3의 전압들이 인가된 예들을 보여준다. 도 3 및 도 4를 참조하면, 셀 스트링들에 형성되는 채널들이 점선으로 채워진 사각형으로 도시된다. 예를 들어 한정되지 않지만, 제4 워드 라인(WL4)에 읽기 전압(VRD)이 인가될 때, 제4 메모리 셀들(MC4)은 턴-오프 되는 것으로 가정된다.
즉, 제4 메모리 셀들(MC4)에 채널들이 형성되지 않으며, 제4 메모리 셀들(MC4)은 채널들을 분리할 수 있다. 이하에서, 제4 메모리 셀들(MC4)의 위, 즉 스트링 선택 트랜지스터들(SST)에 인접하여 형성되는 채널들은 상부 채널들이고, 제4 메모리 셀들(MC4)의 아래, 즉 접지 선택 트랜지스터들(GST)에 인접하여 형성되는 채널들은 하부 채널들이라 불릴 수 있다.
제5 내지 제8 워드 라인들(WL5~WL8)에 읽기 패스 전압(VREAD)이 인가됨에 따라, 제5 내지 제8 메모리 셀들(MC5~MC8)이 턴-온 되고, 채널들이 형성된다. 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 오프 전압(VOFF)이 인가됨에 따라, 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 연결된 스트링 선택 트랜지스터들(SST)에 채널들이 형성되지 않는다. 따라서, 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 대응하는 상부 채널들은 제2 비트 라인(BL2)과 분리된다.
제2 스트링 선택 라인들(SSL2)에 온 전압(VON)이 인가됨에 따라, 제2 스트링 선택 라인(SSL2)에 연결된 스트링 선택 트랜지스터들(SST)에 채널들이 형성된다. 제2 스트링 선택 라인(SSL2)에 대응하는 상부 채널은 제2 비트 라인(BL2)과 연결되고, 제2 비트 라인(BL2)으로부터 비트 라인 전압(VBL)이 공급될 수 있다.
제1 내지 제3 워드 라인들(WL1~WL3)에 읽기 패스 전압(VREAD)이 인가됨에 따라, 제1 내지 제3 메모리 셀들(MC1~MC3)이 턴-온 되고, 채널들이 형성된다. 제2 접지 선택 라인(GSL2)에 오프 전압(VOFF)이 인가됨에 따라, 제2 접지 선택 라인(GSL2)에 연결된 접지 선택 트랜지스터들(GST)에 채널들이 형성되지 않는다. 따라서, 제2 접지 선택 라인(GSL2)에 대응하는 하부 채널들은 공통 소스 라인(CSL)과 분리된다.
제1 접지 선택 라인(GSL1)에 온 전압(VON)이 인가됨에 따라, 제1 접지 선택 라인(GSL1)에 연결된 접지 선택 트랜지스터들(GST)에 채널들이 형성된다. 따라서, 제1 접지 선택 라인(GSL1)에 대응하는 하부 채널들은 공통 소스 라인(CSL)과 연결되고, 공통 소스 라인(CSL)으로부터 공통 소스 라인 전압(VCSL)이 공급될 수 있다.
도 4에 도시된 바와 같이, 제1 스트링 선택 라인들(SSL1)에 대응하는 상부 채널은 플로팅 상태이고, 하부 채널의 전압은 공통 소스 라인 전압(VCSL)으로 유지된다. 상부 채널의 전압은 읽기 패스 전압(VREAD)이 인가됨에 따라 커플링에 의해 부스팅될 수 있다.
상부 채널과 하부 채널의 전압 차이로 인해, 제4 메모리 셀들(MC4)에서 열 캐리어 주입(HCI)(Hot Carrier Injection)을 유발할 수 있다. 열 캐리어 주입은 인접한 메모리 셀들의 문턱 전압들을 변경시키며, 따라서 데이터 열화를 초래할 수 있다.
마찬가지로, 제3 및 제4 스트링 선택 라인들(SSL3, SSL4)에 대응하는 상부 채널 및 하부 채널은 모두 플로팅된다. 상부 채널 및 하부 채널의 전압은 읽기 패스 전압(VREAD)에 의해 부스팅될 수 있다. 상부 채널의 전압과 하부 채널의 전압은 부스팅이 발생하는 환경에 따라 달라질 수 있으며, 상부 채널과 하부 채널의 전압은 마찬가지로 열 캐리어 주입에 기반한 데이터의 열화를 유발할 수 있다.
상술된 바와 같이, 읽기 동작을 수행할 때에, 열 캐리어 주입에 의한 신뢰성 저하가 발생할 수 있다. 이러한 현상은 쓰기 동작 시에 검증 읽기를 수행할 때에도 마찬가지로 발생할 수 있다. 예를 들어, 검증 읽기는 읽기 전압(VRD)을 검증 전압으로 대체하여, 도 3 및 도 4를 참조하여 설명된 것과 동일하게 수행된다. 따라서, 검증 읽기 시에 데이터의 열화가 발생할 수 있다.
도 5는 읽기 동작 시에 도 2의 메모리 블록(BLKa)에 인가되는 전압들의 다른 예들을 보여준다. 도 3을 참조하여 설명된 것과 마찬가지로, 제2 스트링 선택 라인(SSL2) 및 제4 워드 라인(WL4)이 주소(ADDR)에 의해 선택된 것으로 가정된다.
도 3과 비교하면, 행 디코더 블록(120)은 비선택된 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 각각 프리펄스 전압(VPRE)을 인가한 후에 오프 전압(VOFF)을 인가할 수 있다. 또한, 행 디코더 블록(120)은 비선택된 제2 접지 선택 라인(GSL2)에 프리펄스 전압(VPRE)을 인가한 후에 오프 전압(VOFF)을 인가할 수 있다.
프리펄스 전압(VPRE)은 읽기 패스 전압(VREAD)과 동시에 인가되기 시작할 수 있다. 프리펄스 전압(VPRE)은 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)을 턴-온 할 수 있다. 프리펄스 전압(VPRE)은 읽기 패스 전압(VREAD)보다 낮을 수 있다.
행 디코더 블록(120)은 읽기 패스 전압(VREAD)을 제1 내지 제3 그리고 제5 내지 제8 워드 라인들(WL1~WL3, WL5~WL8)에 인가하는 동안, 비선택된 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4) 그리고 비선택된 제2 접지 선택 라인(GSL2)에 프리펄스 전압(VPRE)을 인가하고 이후에 오프 전압(VOFF)을 인가할 수 있다. 프리펄스 전압(VPRE)의 레벨들은 프리펄스 전압(VPRE)이 인가되는 위치 및 종류에 따라 달라질 수 있다.
도 6은 메모리 블록(BLKa)의 제2 열의 셀 스트링들에 도 5의 전압들이 인가된 예들을 보여준다. 도 5 및 도 6을 참조하면, 셀 스트링들에 형성되는 채널들이 점선으로 채워진 사각형으로 도시된다. 예를 들어 한정되지 않지만, 제4 워드 라인(WL4)에 읽기 전압(VRD)이 인가될 때, 제4 메모리 셀들(MC4)은 턴-오프 되는 것으로 가정된다.
도 6에서, 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4), 그리고 제1 및 제2 접지 선택 라인들(GSL1, GSL2)에 인가되는 전압들의 일부 타이밍들의 예가 스트링 선택 트랜지스터들(SST) 및 접지 선택 트랜지스터들(GST)의 문턱 전압들(VTH)과 비교하여 도시된다.
비선택된 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 프리펄스 전압(VPRE)이 인가되는 동안, 비선택된 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 연결된 스트링 선택 트랜지스터들은 턴-온 된다. 비선택된 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 대응하는 상부 채널들의 전압들은 비트 라인 전압(VBL)으로 초기화될 수 있다.
비선택된 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 오프 전압(VOFF)이 인가되면, 비선택된 제1, 제3 및 제4 스트링 선택 라인들(SSL1, SSL3, SSL4)에 연결된 스트링 선택 트랜지스터들(SST)에 대응하는 상부 채널들의 전압들은 읽기 패스 전압(VREAD)에 의해 부스팅될 수 있다.
마찬가지로, 비선택된 제2 접지 선택 라인(GSL2)에 프리펄스 전압(VPRE)이 인가되는 동안, 비선택된 제2 접지 선택 라인(GSL2)에 연결된 접지 선택 트랜지스터들(GST)은 턴-온 된다. 비선택된 제2 접지 선택 라인(GSL2)에 대응하는 하부 채널들의 전압들은 공통 소스 라인 전압(VCSL)으로 초기화될 수 있다.
비선택된 제2 접지 선택 라인(GSL2)에 오프 전압(VOFF)이 인가되면, 비선택된 제2 접지 선택 라인(GSL2)에 연결된 접지 선택 트랜지스터들(GST)은 턴-오프 된다. 이후에, 비선택된 제2 접지 선택 라인(GSL2)에 대응하는 하부 채널들의 전압들은 읽기 패스 전압(VREAD)에 의해 부스팅될 수 있다.
도 4와 비교하면, 도 6의 상부 채널들 및 하부 채널들의 전압들은 비트 라인 전압(VBL) 및 공통 소스 라인 전압(VCSL)에 의해 초기화된다. 따라서, 비트 라인 전압(VBL) 및 공통 소스 라인 전압(VCSL)을 유사하게 조절함으로써, 상부 채널들이 부스팅된 전압 및 하부 채널들이 부스팅된 전압이 유사하게 조절될 수 있다. 즉, 열 캐리어 주입에 의한 데이터의 열화가 방지될 수 있다.
도 6의 실시 예에서, 프리펄스 전압이 인가되는 동안 상부 채널들 및 하부 채널들의 전압들은 각각 비트 라인 전압(VBL) 및 공통 소스 라인 전압(VCSL)으로 유지된다. 따라서, 상부 채널들 및 하부 채널들은 제1 내지 제8 워드 라인들(WL1~WL8)에 기생 커패시터로 작용할 수 있다.
상부 채널들 및 하부 채널들이 기생 커패시터로 작용함에 따라, 제1 내지 제8 워드 라인들(WL1~WL8)의 전압들이 읽기 패스 전압(VREAD)의 목표 레벨들에 도달하는 시간이 늦어지며, 전력 소비가 증가할 수 있다. 즉, 도 5 및 도 6의 실시 예들에서, 데이터의 신뢰성이 확보되지만 읽기 동작의 속도가 감소하고 전력 소비가 증가할 수 있다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)의 동작 방법을 보여준다. 도 1, 도 2 및 도 7을 참조하면, S110 단계에서, 행 디코더 블록(120)은 주소(ADDR)에 기반하여 제1 선택 라인들(예를 들어, 스트링 선택 라인 및 접지 선택 라인)을 선택할 수 있다. 제1 선택 라인들은 읽기 동작의 대상인 메모리 셀들과 연관될 수 있다.
S120 단계에서, 프리펄스 선택기(170)는 프리펄스가 비활성화(disable) 될 제2 선택 라인들(예를 들어, 스트링 선택 라인 및 접지 선택 라인)을 선택할 수 있다. 프리펄스 선택기(170)는 주소(ADDR)를 수신할 수 있다. 프리펄스 선택기(170)는 주소(ADDR)에 기반하여 제1 선택 라인들을 제외한 나머지 선택 라인들 중에서 제2 선택 라인들을 선택할 수 있다.
S130 단계에서, 행 디코더 블록(120)은 선택된 제1 선택 라인들에 온 전압(VON)을 인가할 수 있다. S140 단계에서, 행 디코더 블록(120)은 비선택된 선택 라인들, 예를 들어 선택된 제1 선택 라인들 및 선택된 제2 선택 라인들을 제외한 메모리 블록 내의 나머지 선택 라인들에 프리펄스 전압(VPRE) 및 오프 전압(VOFF)을 순차적으로 인가할 수 있다.
S150 단계에서, 행 디코더 블록(120)은 선택된 제2 선택 라인들에 오프 전압(VOFF)을 인가할 수 있다. 즉, 불휘발성 메모리 장치(100)는 주소(ADDR)에 의해 선택된 메모리 블록에서, 주소(ADDR)에 의해 선택된 선택 라인들(예를 들어, 선택된 제1 선택 라인들)을 제외한 나머지 선택 라인들 중에서 프리펄스 전압(VPRE)을 인가할 선택 라인들(비선택된 선택 라인들) 및 프리펄스 전압(VPRE)을 인가하지 않을 선택 라인들(예를 들어, 선택된 제2 선택 라인들)을 지정할 수 있다.
주소(ADDR)에 의해 선택되지 않은 선택 라인들 중 일부에 프리펄스 전압을 인가하지 않음으로써, 제1 내지 제8 워드 라인들(WL1~WL8)에 적용되는 기생 커패시턴스가 감소하므로, 동작 속도가 향상되고 전력 소비가 감소될 수 있다.
또한, 프리펄스 선택기(170)는 읽기 동작이 수행될 때에 서로 다른 선택 라인들을 제2 선택 라인들로 선택할 수 있다. 즉, 프리펄스 전압이 인가되지 않는 제2 선택 라인들의 위치들은 동적으로 변경된다. 따라서, 프리펄스 전압이 인가되지 않음으로 인해 발생하는 데이터의 열화는 메모리 블록(BKLa) 내의 셀 스트링들에 걸쳐 분산되며, 신뢰성이 향상된다.
도 8은 읽기 동작 시에 도 7의 방법에 따라 도 2의 메모리 블록(BLKa)에 인가되는 전압들의 다른 예들을 보여준다. 도 5를 참조하여 설명된 것과 마찬가지로, 제2 스트링 선택 라인(SSL2) 및 제4 워드 라인(WL4)이 주소(ADDR)에 의해 선택된 것으로 가정된다.
도 1, 도 2 및 도 8을 참조하면, 예시적으로, 두 개의 행의 셀 스트링들이 하나의 접지 선택 라인에 연결되는 도 2와 같은 구조에서, 제2 선택 라인들의 선택은 접지 선택 라인의 단위로 수행될 수 있다. 즉, 제1 접지 선택 라인(GSL1)이 주소(ADDR)에 의해 선택되면, 다른 접지 선택 라인, 즉 제2 접지 선택 라인(GSL2)이 프리펄스 전압(VPRE)이 인가되지 않는 대상으로 선택될 수 있다.
도 2에서 네 개의 행들의 셀 스트링들이 도시되었지만, 실제로 하나의 메모리 블록(BLKa)에 포함되는 셀 스트링들의 행들의 수는 한정되지 않는다. 즉, 하나의 메모리 블록에 셋 이상의 접지 선택 라인들이 존재할 수 있다. 하나의 접지 선택 라인은 주소(ADDR)에 의해 읽기 대상으로 선택될 수 있다. 적어도 하나의 접지 선택 라인은 프리펄스 선택기(170)에 의해 프리펄스 전압(VPRE)이 인가되지 않는 대상으로 선택될 수 있다. 적어도 하나의 접지 선택 라인에 프리펄스 전압(VPRE)이 인가될 수 있다.
도 5와 비교하면, 행 디코더 블록(120)은 주소(ADDR)에 의해 선택된 제1 접지 선택 라인(GSL1)과 셀 스트링들을 공유하며, 주소(ADDR)에 의해 선택되지 않은 제1 스트링 선택 라인들(SSL1)에 프리펄스 전압(VPRE)을 인가한 후에 오프 전압(VOFF)을 인가할 수 있다.
행 디코더 블록(120)은 프리펄스 선택기(170)에 의해 선택된 제2 접지 선택 라인(GSL2)에 오프 전압(VOFF)을 공급할 수 있다. 행 디코더 블록(120)은 프리펄스 선택기(170)에 의해 선택된 제2 접지 선택 라인(GSL2)과 셀 스트링들을 공유하는 제3 및 제4 스트링 선택 라인들(SSL3, SSL4)에 오프 전압(VOFF)을 공급할 수 있다.
본 발명의 기술적 사상을 용이하게 전달하기 위해, 메모리 블록(BLKa)에 추가적인 접지 선택 라인(GSL3)이 제공되는 것으로 가정된다. 추가적인 접지 선택 라인(GSL3)은 프리펄스 선택기(170)에 의해 선택되지 않을 수 있다.
행 디코더 블록(120)은 추가적인 접지 선택 라인(GSL3)에 프리펄스 전압(VPRE)을 인가한 후에 오프 전압(VOFF)을 인가할 수 있다. 행 디코더 블록(120)은 추가적인 접지 선택 라인(GSL3)과 셀 스트링들을 공유하는 스트링 선택 라인들(SSL5, SSL6)에 프리펄스 전압(VPRE)을 인가한 후에 오프 전압(VOFF)을 인가할 수 있다.
도 9는 메모리 블록(BLKa)의 제2 열의 셀 스트링들에 도 8의 전압들이 인가된 예들을 보여준다. 도 8 및 도 9를 참조하면, 셀 스트링들에 형성되는 채널들이 점선으로 채워진 사각형으로 도시된다. 예를 들어 한정되지 않지만, 제4 워드 라인(WL4)에 읽기 전압(VRD)이 인가될 때, 제4 메모리 셀들(MC4)은 턴-오프 되는 것으로 가정된다.
도 6과 비교하면, 제3 접지 선택 라인(GSL3), 그리고 제5 및 제6 스트링 선택 라인들(SSL5, SSL6)에 대응하는 셀 스트링들이 더 도시된다. 주소(ADDR)에 의해 선택되는 제1 접지 선택 라인(GSL1)에 대응하는 셀 스트링들의 상부 채널들 및 하부 채널들은 도 6을 참조하여 설명된 바와 같이 제어된다. 즉, 제1 접지 선택 라인(GSL1)에 대응하는 상부 채널들 및 하부 채널들의 전압들은 비트 라인 전압(VBL) 및 공통 소스 라인 전압(VCSL)으로 초기화된 후에 부스팅된다. 따라서, 열 캐리어 주입에 의한 데이터의 열화가 방지된다.
주소(ADDR)에 의해 선택되지 않으며 프리펄스 선택기(170)에 의해 선택되는 제2 접지 선택 라인(GSL2)에 대응하는 셀 스트링들은 도 4를 참조하여 설명된 바와 같이 제어된다. 즉, 제2 접지 선택 라인(GSL2)에 대응하는 상부 채널들 및 하부 채널들의 전압들은 플로팅 상태로 부스팅된다. 따라서, 도 6의 경우와 비교하여, 제1 내지 제8 워드 라인들(WL1~WL8)에 적용되는 기생 커패시터의 용량이 감소한다.
주소(ADDR)에 의해 선택되지 않으며 프리펄스 선택기(170)에 의해 선택되지 않는 제3 접지 선택 라인(GSL3)에 대응하는 셀 스트링들은 도 4를 참조하여 설명된 바와 같이 제어된다. 즉, 제3 접지 선택 라인(GSL3)에 대응하는 상부 채널 및 하부 채널의 전압들은 비트 라인 전압(VBL) 및 공통 소스 라인 전압(VCSL)으로 초기화된 후에 부스팅된다. 따라서, 열 캐리어 주입에 의한 데이터의 열화가 방지된다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 주소(ADDR)에 의해 선택되지 않는 선택 라인들 중 일부에 프리펄스 전압(VPRE)을 인가함으로써, 데이터의 열화를 방지하고 신뢰성을 보장할 수 있다. 또한, 불휘발성 메모리 장치(100)는 주소(ADDR)에 의해 선택되지 않는 선택 라인들 중 나머지 일부에 프리펄스 전압(VPRE)을 인가하지 않음으로써, 읽기 동작의 속도를 높이고 전력 소비를 줄일 수 있다.
불휘발성 메모리 장치(100)는 프리펄스 전압(VPRE)이 인가되지 않는 셀 스트링들의 위치들을 동적으로 변경함으로써(예를 들어, 읽기 동작을 수행할 때마다), 데이터의 열화를 셀 스트링들에 걸쳐 분산시킨다. 따라서, 각 셀 스트링에 데이터의 열화가 집중되는 것이 방지되고, 신뢰성이 보장된다.
불휘발성 메모리 장치(100)는 프리펄스 전압(VPRE)이 인가되는 선택 라인들의 수 및 프리펄스 전압(VPRE)이 인가되지 않는 선택 라인들의 수를 동적으로 조절할 수 있다. 따라서, 불휘발성 메모리 장치(100)는 신뢰성, 동작 속도 및 전력 소비 사이의 트레이드 오프를 지원함으로써, 용도에 따른 튜닝을 지원할 수 있다.
도 10은 도 1의 메모리 블록들(BLK1~BLKz) 중 다른 하나의 예를 보여준다. 도 2의 메모리 블록(BLKa)과 비교하면, 도 10의 메모리 블록(BLKb)에서, 셀 스트링들의 행들은 서로 다른 접지 선택 라인들에 연결될 수 있다. 즉, 셀 스트링들의 네 개의 행들은 서로 다른 제1 내지 제4 접지 선택 라인들(GSL1~GSL4)에 각각 연결될 수 있다.
도 11은 읽기 동작 시에 도 7의 방법에 따라 도 10의 메모리 블록(BLKb)에 인가되는 전압들의 예들을 보여준다. 도 8을 참조하여 설명된 것과 마찬가지로, 제2 스트링 선택 라인(SSL2) 및 제4 워드 라인(WL4)이 주소(ADDR)에 의해 선택된 것으로 가정된다.
도 1, 도 10 및 도 11을 참조하면, 예시적으로, 하나의 행의 셀 스트링들이 하나의 접지 선택 라인에 연결되는 도 10과 같은 구조에서, 제2 선택 라인들의 선택은 접지 선택 라인의 단위로 수행될 수 있다. 즉, 제1 접지 선택 라인(GSL1)이 주소(ADDR)에 의해 선택되면, 다른 접지 선택 라인, 예를 들어 제3 접지 선택 라인(GSL3)이 프리펄스 전압(VPRE)이 인가되지 않는 대상으로 선택될 수 있다.
도 5와 비교하면, 행 디코더 블록(120)은 주소(ADDR)에 의해 선택된 제2 접지 선택 라인(GSL2) 및 제2 스트링 선택 라인들(SSL2)에 온 전압(VON)을 인가할 수 있다. 행 디코더 블록(120)은 프리펄스 선택기(170)에 의해 선택된 제3 접지 선택 라인(GSL3)에 오프 전압(VOFF)을 공급할 수 있다. 행 디코더 블록(120)은 제3 접지 선택 라인(GSL3)과 셀 스트링들을 공유하는 제3 스트링 선택 라인들(SSL3)에 오프 전압(VOFF)을 공급할 수 있다.
행 디코더 블록(120)은 프리펄스 선택기(170)에 의해 선택되지 않은 제1 및 제4 접지 선택 라인들(GSL1, GSL4)에 프리펄스 전압(VPRE)을 인가한 후에 오프 전압(VOFF)을 공급할 수 있다. 행 디코더 블록(120)은 프리펄스 선택기(170)에 의해 선택되지 않은 제1 및 제4 접지 선택 라인들(GSL1, GSL4)과 셀 스트링들을 공유하는 제1 및 제4 스트링 선택 라인들(SSL1, SSL4)에 프리펄스 전압(VPRE)을 인가한 후에 오프 전압(VOFF)을 공급할 수 있다.
도 12는 메모리 블록(BLKb)의 제2 열의 셀 스트링들에 도 11의 전압들이 인가된 예들을 보여준다. 도 11 및 도 12를 참조하면, 셀 스트링들에 형성되는 채널들이 점선으로 채워진 사각형으로 도시된다. 예를 들어 한정되지 않지만, 제4 워드 라인(WL4)에 읽기 전압(VRD)이 인가될 때, 제4 메모리 셀들(MC4)은 턴-오프 되는 것으로 가정된다.
도 6과 비교하면, 주소(ADDR)에 의해 선택되는 제2 접지 선택 라인(GSL2)에 대응하는 셀 스트링들의 상부 채널들 및 하부 채널들은 도 6을 참조하여 설명된 바와 같이 제어된다. 즉, 제2 접지 선택 라인(GSL2)에 대응하는 상부 채널 및 하부 채널의 전압들은 비트 라인 전압(VBL) 및 공통 소스 라인 전압(VCSL)으로 초기화된 후에 부스팅된다. 따라서, 열 캐리어 주입에 의한 데이터의 열화가 방지된다.
주소(ADDR)에 의해 선택되지 않으며 프리펄스 선택기(170)에 의해 선택되는 제3 접지 선택 라인(GSL3)에 대응하는 셀 스트링들은 도 4를 참조하여 설명된 바와 같이 제어된다. 즉, 제3 접지 선택 라인(GSL3)에 대응하는 상부 채널 및 하부 채널의 전압들은 플로팅 상태로 부스팅 된다. 따라서, 도 6의 경우와 비교하여, 제1 내지 제8 워드 라인들(WL1~WL8)에 적용되는 기생 커패시터의 용량이 감소한다.
주소(ADDR)에 의해 선택되지 않으며 프리펄스 선택기(170)에 의해 선택되지 않는 제1 및 제4 접지 선택 라인들(GSL1, GSL4)에 대응하는 셀 스트링들은 도 4를 참조하여 설명된 바와 같이 제어된다. 즉, 제1 및 제4 접지 선택 라인들(GSL1, GSL4)에 대응하는 상부 채널 및 하부 채널의 전압들은 비트 라인 전압(VBL) 및 공통 소스 라인 전압(VCSL)으로 초기화된 후에 부스팅된다. 따라서, 열 캐리어 주입에 의한 데이터의 열화가 방지된다.
도 13은 프리펄스 선택기(170)의 예를 보여준다. 도 1 및 도 13을 참조하면, 프리펄스 선택기(170)는 랜덤수 생성기(171) 및 선택 로직 블록(176)을 포함한다. 랜덤수 생성기(171)는 랜덤수(R[1:3])를 생성하도록 구성된다. 랜덤수 생성기(171)는 제1 내지 제3 플립플롭들(172~174), 그리고 논리 게이트(175)를 포함한다.
제1 내지 제3 플립플롭들(172~174)은 클럭 신호(CLK)에 응답하여 동작할 수 있다. 클럭 신호(CLK)는 불휘발성 메모리 장치(100)의 내부에서 생성되거나 또는 외부의 제어기(220)로부터 수신될 수 있다.
제1 내지 제3 플립플롭들(172~174)은 직렬 연결될 수 있다. 제1 내지 제3 플립플롭들(172~174)의 출력들은 각각 랜덤수(R[1:3])의 제1 내지 제3 비트들(R1, R3)일 수 있다. 제2 및 제3 비트들(R2, R3)은 논리 게이트(175)에 입력될 수 있다. 논리 게이트(175)는 제2 및 제3 비트들(R2, R3)에 대해 배타적 논리합(XOR)을 수행할 수 있다. 논리 게이트(175)의 출력은 제1 플립플롭(172)에 입력될 수 있다.
선택 로직 블록(176)은 랜덤수(R[1:3]), 부분 주소(ADDRs), 그리고 설정 정보(SET)를 수신할 수 있다. 부분 주소(ADDRs)는 주소(ADDR)의 일부일 수 있다. 예를 들어, 부분 주소(ADDRs)는 주소(ADDR) 중에서 접지 선택 라인을 가리키는 부분을 포함할 수 있다.
설정 정보(SET)는 선택 로직 블록(176)이 제2 선택 라인들을 선택하는 조건들에 대한 정보를 포함할 수 있다. 예를 들어, 설정 정보(SET)는 제2 선택 라인들로 선택되는 선택 라인들의 개수(예를 들어, 접지 선택 라인들의 개수)를 포함할 수 있다. 설정 정보(SET)는 읽기 동작에 대한 조건 및 검증 읽기에 대한 조건을 별도로 포함할 수 있다.
선택 로직 블록(176)은 부분 주소(ADDRs)가 가리키는 제1 선택 라인들을 제외한 나머지 선택 라인들 중에서 프리펄스 전압(VPRE)이 인가되지 않을 제2 선택 라인들을 선택할 수 있다. 선택 로직 블록(176)은 랜덤수(R[1:3])와 부분 주소(ADDRs)를 연산하여 제2 선택 라인들을 선택할 수 있다.
예를 들어, 설정 정보(SET)는 제어기(220)로부터 설정 정보의 형태로 수신될 수 있다. 설정 정보(SET)는 읽기 동작 또는 쓰기 동작의 명령과 함께 수신될 수 있다. 설정 정보(SET)는 메모리 셀 어레이(110)의 메타 영역에 저장되며, 파워 온 시에 읽혀질 수 있다.
도 14는 불휘발성 메모리 장치(100)가 쓰기 동작 시에 프로그램 전압(VPGM)을 인가하고, 이후에 검증 전압들(VFYs)을 인가하여 검증 읽기를 수행하는 예를 보여준다. 도 14에서, 가로 축은 시간(T)을 가리키고, 세로 축은 선택된 워드 라인(WL4)에 인가되는 전압을 가리킨다.
도 1, 도 2 및 도 14를 참조하면, 행 디코더 블록(120)은 선택된 워드 라인(WL4)에 프로그램 전압(VPGM)을 인가할 수 있다. 이후에, 행 디코더 블록(120)은 선택된 워드 라인(WL4)에 검증 전압들(VFYs)을 순차적으로 인가할 수 있다. 각 검증 전압이 인가될 때, 도 8 및 도 9를 참조하여 설명된 것과 유사하게 검증 읽기가 수행될 수 있다. 예를 들어, 읽기 전압(VRD)을 대체하여 선택된 워드 라인(WL4)에 각 검증 전압이 인가될 수 있다.
검증 전압들(VFYs)은 서로 다른 레벨들을 가질 수 있다. 검증 전압들(VFYs)은 메모리 셀들(MC4)에 형성되는 논리 상태들에 각각 대응할 수 있다. 각 논리 상태는 메모리 셀들(MC4)의 문턱 전압들의 범위일 수 있다. 메모리 셀들(MC4)의 문턱 전압들을 특정한 범위에 속하게 함으로써, 메모리 셀들(MC4)에 특정한 논리 상태가 기입될 수 있다. 검증 읽기는 메모리 셀들(MC4)의 문턱 전압들이 특정한 범위에 속하는지 검사하는 데에 사용될 수 있다.
메모리 셀들(MC4)에 기입되는 데이터는 메모리 셀들(MC4)의 논리 상태들의 수들이 균일해지도록 인코딩된다. 따라서, 검증 전압들(VFYs)에 각각 대응하는 논리 상태들의 수들은 균일하거나 유사할 수 있다.
낮은 검증 전압에 대응하는 논리 상태의 메모리 셀들은 더 높은 검증 전압이 인가될 때에 턴-온 될 수 있다. 높은 검증 전압에 대응하는 논리 상태의 메모리 셀들은 더 낮은 검증 전압이 인가될 때에 턴-오프 될 수 있다. 즉, 더 높은 레벨의 검증 전압이 인가될수록, 선택된 메모리 셀들(MC4) 중에서 턴-온 되는 메모리 셀들의 수가 증가할 수 있다.
선택된 메모리 셀들이 턴-온 되면, 도 4, 도 6, 도 9, 및 도 12를 참조하여 설명된 바와 같이 상부 채널들 및 하부 채널들이 분리되지 않는다. 따라서, 열 캐리어 주입이 발생하지 않고, 데이터의 열화가 발생하지 않는다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는, 상대적으로 낮은 레벨의 검증 전압들을 이용하여 검증 읽기를 수행할 때, 프리펄스 선택기(170)의 프리펄스를 활성화(activate)할 수 있다. 주소(ADDR)에 의해 선택되지 않은 선택 라인들 중 일부에 프리펄스 전압(VPRE)이 인가되고, 나머지 일부에 프리펄스 전압(VPRE)이 인가되지 않는다.
불휘발성 메모리 장치(100)는 상대적으로 높은 레벨의 검증 전압들을 이용하여 검증 읽기를 수행할 때, 프리펄스를 비활성화(inactivate)할 수 있다. 불휘발성 메모리 장치(100)는 도 3 및 도 4를 참조하여 설명된 바와 같이 비선택된 선택 라인들에 프리펄스 전압(VPRE)을 인가하지 않고 오프 전압(VOFF)을 인가할 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치(200)를 보여주는 블록도이다. 도 15를 참조하면, 스토리지 장치(200)는 불휘발성 메모리 장치(210) 및 제어기(220)를 포함할 수 있다. 불휘발성 메모리 장치(210)는 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)를 포함할 수 있다. 불휘발성 메모리 장치(210)는 프리펄스 선택기(211)를 포함할 수 있다. 프리펄스 선택기(211)는 도 1을 참조하여 설명된 프리펄스 선택기(170)를 포함할 수 있다.
제어기(220)는 제1 채널을 통해 불휘발성 메모리 장치(210)에 명령(CMD) 및 주소(ADDR)를 전송하고, 불휘발성 메모리 장치(210)와 데이터(DATA)를 교환할 수 있다. 제어기(220)는 제2 채널을 통해 불휘발성 메모리 장치(210)에 제어 신호들을 전송할 수 있다.
제어기(220)는 에러 정정기(221) 및 프리펄스 관리자(222)를 포함할 수 있다. 에러 정정기(221)는 에러 정정 코드(ECC)를 구동할 수 있다. 에러 정정기(221)는 불휘발성 메모리 장치(210)로부터 읽은 데이터(DATA)에서 에러들을 검출하고, 에러들을 정정할 수 있다.
프리펄스 관리자(222)는 불휘발성 메모리 장치(210)의 프리펄스 관련 동작들을 제어할 수 있다. 프리펄스 관리자(222)는 설정 정보(SET)(도 13 참조)를 생성할 수 있다. 설정 정보(SET)는 명령(CMD), 주소(ADDR) 또는 데이터(DATA)의 형태로 불휘발성 메모리 장치(210)에 전달될 수 있다.
프리펄스 관리자(222)는 프리펄스 선택기(211)와 활성화 여부를 제어할 수 있다. 프리펄스 관리자(222)가 프리펄스 선택기(211)를 활성화할 때, 프리펄스 선택기(211)는 도 8 및 도 9, 또는 도 11 및 도 12를 참조하여 설명된 바와 같이 비선택된 선택 라인들 중에서 프리펄스 전압(VPRE)이 인가되지 않는 제2 선택 라인들을 선택할 수 있다.
프리펄스 관리자(222)가 프리펄스 선택기(211)를 비활성화할 때, 불휘발성 메모리 장치(210)는 도 3 및 도 4, 또는 도 5 및 도 6을 참조하여 설명된 바와 같이 읽기 동작 또는 검증 읽기를 수행할 수 있다.
예시적으로, 프리펄스 선택기(211)는 도 13의 선택 로직 블록(176)을 포함할 수 있다. 도 13에 도시된 랜덤수 생성기(171)는 프리펄스 관리자(222)에 포함될 수 있다. 제어기(220)는 랜덤수(R[1:3])를 명령(CMD), 주소(ADDR) 또는 데이터(DATA)의 형태로 불휘발성 메모리 장치(210)에 제공할 수 있다.
도 16은 제어기(220)가 프리펄스 선택기(211)를 제어하는 예를 보여준다. 도 16에서, 가로 축은 조건 값을 가리키고, 세로 축은 프리펄스 스킴을 가리킨다. 도 15 및 도 16을 참조하면, 제어기(220)는 조건 값에 따라 프리펄스 선택기(211)를 제어할 수 있다.
예를 들어, 조건 값은 주소(ADDR)에 의해 선택된 메모리 블록에 데이터가 기입된 후에 수행된 읽기 동작의 횟수를 포함할 수 있다. 조건 값은 주소(ADDR)에 의해 선택된 메모리 블록에서 수행된 쓰기 동작 및 소거 동작의 횟수(P/E Cycle)를 포함할 수 있다. 조건 값은 주소(ADDR)에 의해 선택된 메모리 블록에서 이전에 읽은 데이터의 비트 에러율(BER)(Bit Error Rate)을 포함할 수 있다.
조건 값이 가장 낮은 제1 범위에 속할 때, 주소(ADDR)에 의해 선택된 메모리 블록 또는 메모리 블록의 데이터가 가장 건강할 수 있다. 제어기(220)는 프리펄스 선택기(211)를 제1 모드로 제어할 수 있다. 예를 들어, 제1 모드에서, 프리펄스 선택기(211)는 제1 개수의 선택 라인들을 프리펄스 전압(VPRE)이 인가되지 않는 제2 선택 라인들로 선택할 수 있다.
조건 값이 제1 범위보다 높은 제2 범위에 속할 때, 주소(ADDR)에 의해 선택된 메모리 블록 또는 메모리 블록의 데이터가 열화된 상태일 수 있다. 제어기(220)는 프리펄스 선택기(211)를 제2 모드로 제어할 수 있다. 예를 들어, 제2 모드에서, 프리펄스 선택기(211)는 제2 개수의 선택 라인들을 프리펄스 전압(VPRE)이 인가되지 않는 제2 선택 라인들로 선택할 수 있다. 제2 개수는 제1 개수보다 적을 수 있다.
조건 값이 가장 높은 제3 범위에 속할 때, 주소(ADDR)에 의해 선택된 메모리 블록 또는 메모리 블록의 데이터가 가장 열화된 상태일 수 있다. 제어기(220)는 프리펄스 선택기(211)를 제3 모드로 제어할 수 있다. 예를 들어, 제3 모드에서, 프리펄스 선택기(211)는 프리펄스 전압(VPRE)이 인가되지 않는 제2 선택 라인들을 선택하지 않을 수 있다. 불휘발성 메모리 장치(210)는 도 5 및 도 6을 참조하여 설명된 바와 같이 읽기 동작 또는 검증 읽기를 수행할 수 있다.
즉, 메모리 블록 또는 메모리 블록에 기입된 데이터의 열화가 진행될수록, 제어기(220)는 프리펄스 전압(VPRE)이 인가되지 않는 제2 선택 라인들의 수를 점차 줄일 수 있다. 따라서, 데이터의 신뢰성이 더 향상될 수 있다.
도 16에서, 조건 값 및 프리펄스 스킴의 관계는 선형적인 것으로 도시되어 있다. 그러나 조건 값 및 프리펄스 스킴의 관계는 지수적 또는 로그 스케일일 수 있으며, 선형적인 것으로 한정되지 않는다.
도 17은 제어기(220)가 프리펄스와 연관된 정보를 불휘발성 메모리 장치(210)에 전달하는 예를 보여준다. 도 15 및 도 17을 참조하면, 제어기(220)는 통상적인 명령 시퀀스의 일부로서 프리펄스 연관된 정보를 불휘발성 메모리 장치(210)에 전송할 수 있다.
불휘발성 메모리 장치(210)를 제어하는 명령 시퀀스에 따라, 제어기(220)는 불휘발성 메모리 장치(210)에 제1 명령(C1)을 전송할 수 있다. 제1 명령(C1)은 명령의 종류에 대한 정보를 포함할 수 있다. 이후에, 제어기(220)는 불휘발성 메모리 장치(210)에 제1 내지 제4 주소들(A1~A4)을 전송할 수 있다. 제1 내지 제4 주소들(A1~A4)은 행 주소들 및 열 주소들을 포함할 수 있다.
이후에, 제어기(220)는 불휘발성 메모리 장치(210)에 더미 주소(DA)를 전송할 수 있다. 더미 주소(DA)는 프리펄스와 연관된 정보를 포함할 수 있다. 불휘발성 메모리 장치(210)는 더미 주소(DA)로부터 프리펄스와 연관된 정보를 획득할 수 있다.
이후에, 제어기(220)는 불휘발성 메모리 장치(210)에 제2 명령(C2)을 전송할 수 있다. 제2 명령(C2)은 명령의 실행을 요청하는 컨펌(confirm) 명령일 수 있다. 제2 명령(C2)은 제1 명령(C1)과 연관된 부가 정보를 포함할 수 있다. 이후에, 제1 및 제2 명령(C1, C2)의 종류에 따라, 불휘발성 메모리 장치(210) 및 제어기(220) 사이에서 제1 내지 제n 데이터(D1~Dn)가 교환될 수 있다.
예를 들어, 더미 주소(DA)는 설정 정보(SET)를 포함할 수 있다. 더미 주소(DA)는 랜덤수(R[1:3])를 포함할 수 있다. 더미 주소(DA)는 프리펄스 선택기(211)의 활성화 또는 비활성화를 가리키는 정보를 포함할 수 있다. 더미 주소(DA)는 프리펄스 전압(VPRE)이 인가되지 않는 제2 선택 라인들을 가리키는 주소를 포함할 수 있다.
예시적으로, 제어기(220)는 프리펄스와 연관된 정보를 더미 주소(DA)가 아닌 더미 명령 또는 더미 데이터의 형태로 불휘발성 메모리 장치(210)로 전송하도록 변경될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100) 및 스토리지 장치(200)는 읽기 동작 또는 검증 읽기 시에 프리펄스 전압(VPRE)이 인가되지 않는 선택 라인들의 위치 및 개수를 동적으로 조절한다. 따라서, 데이터의 신뢰성이 보장되고, 읽기 동작 또는 검증 읽기의 속도가 향상되고, 그리고 전력 소비가 절감된다.
상술된 바와 같이, 제1, 제2, 제3 등의 용어들을 사용하여 불휘발성 메모리 장치(100) 및 스토리지 장치(200)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, 블록들을 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. 블록들은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, 블록들은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 불휘발성 메모리 장치
110: 메모리 셀 어레이
120: 행 디코더 블록
130: 페이지 버퍼 블록
140: 데이터 입력 및 출력 블록
150: 패스-페일 체크 블록
160: 제어 로직 및 전압 생성 블록
170: 프리펄스 선택기
171: 랜덤수 생성기
172~174: 제1 내지 제3 플립플롭들
175: 논리 게이트
176: 선택 로직 블록
200: 스토리지 장치
210: 불휘발성 메모리 장치
211: 프리펄스 선택기
220: 제어기
221: 에러 정정기
222: 프리펄스 관리자

Claims (10)

  1. 행들 및 열들로 배열되는 셀 스트링들을 포함하고, 상기 셀 스트링들의 각각은 접지 트랜지스터, 메모리 셀들, 그리고 스트링 트랜지스터를 포함하는 메모리 셀 어레이;
    접지 선택 라인들을 통해 상기 셀 스트링들의 접지 선택 트랜지스터들에 연결되고, 워드 라인들을 통해 상기 셀 스트링들의 메모리 셀들에 연결되고, 그리고 스트링 선택 라인들을 통해 상기 셀 스트링들의 스트링 선택 트랜지스터들에 연결되는 행 디코더; 그리고
    비트 라인들을 통해 상기 셀 스트링들의 상기 스트링 선택 트랜지스터들에 연결되는 페이지 버퍼를 포함하고,
    상기 셀 스트링들의 상기 메모리 셀들 중에서 선택된 메모리 셀들로부터 데이터를 읽는 읽기 동작 시에, 상기 행 디코더는 상기 접지 선택 라인들 중에서 선택된 제1 접지 선택 라인에 턴-온 전압을 인가하고, 상기 접지 선택 라인들 중에서 선택된 제2 접지 선택 라인에 턴-오프 전압을 인가하고, 그리고 상기 접지 선택 라인들 중에서 비선택된 접지 선택 라인에 프리펄스 전압을 인가한 후에 턴-오프 전압을 인가하도록 구성되고,
    상기 선택된 제2 접지 선택 라인의 위치는 상기 읽기 동작과 연관된 주소에 기반하여 동적으로 변경되는 불휘발성 메모리장치.
  2. 제1항에 있어서,
    상기 선택된 제1 접지 선택 라인은 상기 주소에 의해 선택되고, 상기 선택된 제2 접지 선택 라인은 상기 접지 선택 라인들 중에서 상기 선택된 제1 접지 선택 라인을 제외한 나머지 접지 선택 라인들에서 동적으로 선택되는 불휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 접지 선택 라인들의 각각은 적어도 두 개의 스트링 선택 라인들과 적어도 두 개의 셀 스트링들을 공유하고,
    상기 행 디코더는 상기 선택된 제2 접지 선택 라인과 상기 적어도 두 개의 셀 스트링들을 공유하는 상기 적어도 두 개의 스트링 선택 라인들에 상기 턴-오프 전압을 인가하도록 더 구성되는 불휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 접지 선택 라인들의 각각은 적어도 두 개의 스트링 선택 라인들과 적어도 두 개의 셀 스트링들을 공유하고,
    상기 행 디코더는 상기 선택된 제1 접지 선택 라인과 상기 적어도 두 개의 셀 스트링들을 공유하는 상기 적어도 두 개의 스트링 선택 라인들 중 상기 주소에 의해 선택된 스트링 선택 라인에 턴-온 전압을 인가하고, 그리고 상기 적어도 두 개의 스트링 선택 라인들 중 비선택된 적어도 하나의 스트링 선택 라인에 상기 프리펄스 전압을 인가한 후에 상기 턴-오프 전압을 인가하도록 더 구성되는 불휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 접지 선택 라인들의 각각은 적어도 두 개의 스트링 선택 라인들과 적어도 두 개의 셀 스트링들을 공유하고,
    상기 행 디코더는 상기 비선택된 접지 선택 라인과 상기 적어도 두 개의 셀 스트링들을 공유하는상기 적어도 두 개의 스트링 선택 라인들에 상기 프리펄스 전압을 인가한 후에 상기 턴-오프 전압을 인가하도록 더 구성되는 불휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 접지 선택 라인들의 각각은 상기 스트링 선택 라인들 중 하나와 적어도 하나의 셀 스트링을 공유하고,
    상기 행 디코더는 상기 선택된 제1 접지 선택 라인과 상기 적어도 하나의 셀 스트링을 공유하는 스트링 선택 라인에 상기 턴-온 전압을 인가하도록 더 구성되는 불휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 접지 선택 라인들의 각각은 상기 스트링 선택 라인들 중 하나와 적어도 하나의 셀 스트링을 공유하고,
    상기 행 디코더는 상기 선택된 제2 접지 선택 라인과 상기 적어도 하나의 셀 스트링을 공유하는 스트링 선택 라인에 상기 턴-오프 전압을 인가하도록 더 구성되는 불휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 접지 선택 라인들의 각각은 상기 스트링 선택 라인들 중 하나와 적어도 하나의 셀 스트링을 공유하고,
    상기 행 디코더는 상기 비선택된 접지 선택 라인과 상기 적어도 하나의 셀 스트링을 공유하는 스트링 선택 라인에 상기 프리펄스 전압을 인가한 후에 상기 턴-오프 전압을 인가하도록 더 구성되는 불휘발성 메모리 장치.
  9. 메모리 블록들을 포함하고, 각 메모리 블록은 메모리 셀들 및 선택 트랜지스터들을 포함하는 불휘발성 메모리 장치; 그리고
    읽기 명령, 그리고 상기 메모리 블록들 중 선택된 메모리 블록을 가리키고 그리고 상기 선택된 메모리 블록의 상기 메모리 셀들 중 선택된 메모리 셀들을 가리키는 주소를 상기 불휘발성 메모리 장치로 전송하도록 구성되는 제어기를 포함하고,
    상기 읽기 명령에 응답하여, 제1 모드에서, 상기 불휘발성 메모리 장치는 상기 선택 트랜지스터들 중에서 상기 주소와 연관된 제1 선택 트랜지스터들에 턴-온 전압을 인가하고, 그리고 상기 주소와 연관되지 않은 나머지 선택 트랜지스터들 중에서 제2 선택 트랜지스터들에 턴-오프 전압을 인가하고 그리고 제3 선택 트랜지스터들에 프리펄스 전압을 인가한 후에 상기 턴-오프 전압을 인가하도록 구성되고,
    상기 제2 선택 트랜지스터들의 위치들은 상기 주소에 기반하여 동적으로 변경되는 스토리지 장치.
  10. 메모리 셀들 및 선택 트랜지스터들을 포함하는 불휘발성 메모리 장치의 동작 방법에 있어서:
    읽기 명령, 그리고 상기 메모리 셀들 중 선택된 메모리 셀들을 가리키는 주소를 수신하는 단계; 그리고
    상기 읽기 명령에 응답하여 읽기 동작을 수행하는 단계를 포함하고,
    상기 읽기 동작을 수행하는 단계는:
    상기 선택 트랜지스터들 중 상기 주소와 연관된 제1 선택 트랜지스터들에 턴-온 전압을 인가하는 단계;
    상기 주소와 연관되지 않은 나머지 선택 트랜지스터들 중 제2 선택 트랜지스터들에 턴-오프 전압을 인가하는 단계; 그리고
    상기 주소와 연관되지 않은 상기 나머지 선택 트랜지스터들 중 제3 선택 트랜지스터들에 프리펄스 전압을 인가한 후에 상기 턴-오프 전압을 인가하는 단계를 포함하고,
    상기 제2 선택 트랜지스터들의 위치들은 상기 읽기 동작이 수행될 때마다 동적으로 변경되는 동작 방법.
KR1020190016879A 2019-02-13 2019-02-13 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법 KR102707679B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190016879A KR102707679B1 (ko) 2019-02-13 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
US16/562,999 US10832782B2 (en) 2019-02-13 2019-09-06 Nonvolatile memory device, storage device including nonvolatile memory device, and operating method of nonvolatile memory device
CN202010089879.7A CN111564171B (zh) 2019-02-13 2020-02-13 非易失性存储器设备、包括其的存储设备及其操作方法
GB2019764.6A GB2594117B (en) 2019-02-13 2020-12-15 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190016879A KR102707679B1 (ko) 2019-02-13 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20200099024A true KR20200099024A (ko) 2020-08-21
KR102707679B1 KR102707679B1 (ko) 2024-09-19

Family

ID=

Also Published As

Publication number Publication date
GB2594117B (en) 2023-11-29
US20200258580A1 (en) 2020-08-13
GB202019764D0 (en) 2021-01-27
CN111564171B (zh) 2024-05-14
CN111564171A (zh) 2020-08-21
GB2594117A (en) 2021-10-20
US10832782B2 (en) 2020-11-10

Similar Documents

Publication Publication Date Title
US9490025B2 (en) Methods of programming memory devices
KR102633029B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치 및 불휘발성 메모리 장치의 읽기 방법
KR102650333B1 (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
KR102192910B1 (ko) 반도체 장치, 메모리 시스템 및 이의 동작 방법
US10332603B2 (en) Access line management in a memory device
US8072816B2 (en) Memory block reallocation in a flash memory device
CN111564171B (zh) 非易失性存储器设备、包括其的存储设备及其操作方法
KR20190066469A (ko) 데이터 신뢰성을 향상한 불휘발성 메모리 장치 및 그 동작방법
CN112420109A (zh) 非易失性存储器设备和存储系统
US11301174B2 (en) Memory system, memory controller and method for operating memory system
CN111198657A (zh) 存储器控制器、操作存储器控制器的方法和存储器系统
US8203886B2 (en) Memory device reference cell programming method and apparatus
KR102707679B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법
US10978161B2 (en) Memory system, memory controller and memory device
US11307807B2 (en) Memory system, memory controller, and method for operating memory system for determining read biases for read retry operation
KR102708947B1 (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 장치
KR20230109528A (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치
CN117912520A (zh) 储存装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right