CN111564171B - 非易失性存储器设备、包括其的存储设备及其操作方法 - Google Patents

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Abstract

提供了一种非易失性存储器设备，其执行读取操作，在读取操作期间行解码器电路将接通电压施加到从多条地选择线中选择的第一地选择线；将关断电压施加到从所述多条地选择线中选择的至少一条第二地选择线，所述至少一条第二地选择线基于与读取操作相关联的读取地址从所述多条地选择线中被选择；以及在将预脉冲电压施加到所述多条地选择线之中的未被选择的地选择线之后，将关断电压施加到未被选择的地选择线。

Description

非易失性存储器设备、包括其的存储设备及其操作方法
技术领域
本发明构思的示例实施方式涉及半导体电路，更具体地，涉及被配置为选择性地施加预脉冲(prepulse)电压以在包括数据可靠性、操作速度和/或功耗的折衷之间提供平衡的非易失性存储器设备、包括非易失性存储器设备的存储设备和/或非易失性存储器设备的操作方法。
背景技术
存储设备根据如计算机、智能电话、智能平板等的主机设备的控制而存储数据。存储设备包括如硬盘驱动器(HDD)的磁盘、和/或如固态驱动器或存储卡的半导体存储器(例如，非易失性存储器)。
非易失性存储器的类型包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
随着半导体制造技术的发展，非易失性存储器设备和包括非易失性存储器设备的存储设备的集成与容量已增加。由于非易失性存储器设备和包括非易失性存储器设备的存储设备的高集成，其生产成本已降低。
非易失性存储器设备和存储设备的增加的集成导致减小的尺寸和结构变化。为了抑制非易失性存储器设备和包括非易失性存储器设备的存储设备的数据可靠性的降低，对其应用了各种技术。
然而，抑制非易失性存储器设备和包括非易失性存储器设备的存储设备的数据可靠性的降低的各种技术会降低其操作速度和/或增加其功耗。
发明内容
根据本发明构思的示例实施方式，一种非易失性存储器设备可以包括：存储单元阵列，包括按行和列布置的多个单元串，所述多个单元串中的每个包括多个地选择晶体管之中的地选择晶体管、多个存储单元之中的一个或更多个存储单元和多个串选择晶体管之中的串选择晶体管；以及行解码器电路，通过多条地选择线连接到所述多个地选择晶体管，通过多条字线连接到所述多个存储单元，以及通过多条串选择线连接到所述多个串选择晶体管。行解码器电路可以被配置为通过以下方式在从所述多个存储单元之中的被选择的存储单元读取数据的读取操作期间控制供应到存储单元阵列的电压：将接通电压施加到从所述多条地选择线中选择的第一地选择线；将关断电压施加到从所述多条地选择线中选择的至少一条第二地选择线，所述至少一条第二地选择线基于与读取操作相关联的读取地址从所述多条地选择线中被选择；以及在将预脉冲电压施加到所述多条地选择线之中的未被选择的地选择线之后，将关断电压施加到该未被选择的地选择线。
根据本发明构思的示例实施方式，一种存储设备可以包括：包括多个存储块的非易失性存储器设备，每个存储块包括多个存储单元和多个选择晶体管；以及控制器，被配置为向非易失性存储器设备发送读取命令和读取地址，读取地址识别所述多个存储块之中的被选择的存储块、以及该被选择的存储块的所述多个存储单元之中的一个或更多个被选择的存储单元。该非易失性存储器设备可以包括处理电路，该处理电路被配置为通过以下方式在第一模式中响应于读取命令控制供应到所述多个存储块的电压：将接通电压施加到所述多个选择晶体管之中的与读取地址相关联的多个第一选择晶体管；将关断电压施加到所述多个选择晶体管之中的多个第二选择晶体管，所述多个第二选择晶体管基于读取地址被选择；以及在将预脉冲电压施加到所述多个选择晶体管之中的多个第三选择晶体管之后，将关断电压施加到所述多个第三选择晶体管，所述多个第三选择晶体管基于读取地址被选择。
根据本发明构思的示例实施方式，一种包括多个存储单元和多个选择晶体管的非易失性存储器设备的操作方法可以包括：接收读取命令和指示所述多个存储单元之中的一个或更多个被选择的存储单元的读取地址；以及响应于读取命令执行读取操作，包括：将接通电压施加到所述多个选择晶体管之中的与读取地址相关联的多个第一选择晶体管；将关断电压施加到所述多个选择晶体管之中的多个第二选择晶体管，所述多个第二选择晶体管基于读取地址被选择；以及在将预脉冲电压施加到所述多个选择晶体管之中的多个第三选择晶体管之后，将关断电压施加到所述多个第三选择晶体管，所述多个第三选择晶体管基于读取地址被选择。
附图说明
图1是根据本发明构思的示例实施方式的非易失性存储器设备的框图。
图2是示出根据本发明构思的示例实施方式的图1的存储块之一的电路图。
图3是示出根据本发明构思的示例实施方式的在读取操作期间施加到图2的存储块的电压的示例的框图。
图4示出根据本发明构思的示例实施方式的将图3的电压施加到图2的存储块的第二列的单元串的示例。
图5示出根据本发明构思的示例实施方式的在读取操作期间施加到图2的存储块的电压的示例。
图6示出根据本发明构思的示例实施方式的将图5的电压施加到图2的存储块的第二列的单元串的示例。
图7示出根据本发明构思的示例实施方式的非易失性存储器设备的操作方法。
图8示出根据本发明构思的示例实施方式的在读取操作期间根据图7的操作方法施加到图2的存储块的电压的示例。
图9示出根据本发明构思的示例实施方式的将图8的电压施加到图2的存储块的第二列的单元串的示例。
图10示出根据本发明构思的示例实施方式的图1的存储块之一。
图11示出根据本发明构思的示例实施方式的在读取操作期间根据图7的操作方法施加到图10的存储块的电压的示例。
图12示出根据本发明构思的示例实施方式的将图11的电压施加到图10的存储块的第二列的单元串的示例。
图13示出根据本发明构思的示例实施方式的预脉冲选择器的示例。
图14示出根据本发明构思的示例实施方式的其中非易失性存储器设备在写入操作期间施加编程电压、然后通过施加验证电压而执行验证读取的示例。
图15是根据本发明构思的示例实施方式的存储设备的框图。
图16示出根据本发明构思的示例实施方式的其中控制器控制预脉冲选择器的示例。
图17示出根据本发明构思的示例实施方式的其中控制器将与预脉冲相关联的信息发送到非易失性存储器设备的示例。
具体实施方式
现在将在下文中参考附图更全面地描述各种各样的示例实施方式。贯穿本申请，同样的附图标记可以指代同样的元素。
图1是根据本发明构思的示例实施方式的非易失性存储器设备的框图。
参考图1，非易失性存储器设备100可以包括存储单元阵列110、行解码器电路120(也可以称为行解码器和/或行解码器块)、页缓冲器电路130(也可以称为页缓冲器和/或页缓冲器块)、数据输入/输出(I/O)电路140(也可以称为数据输入/输出块)、通过/失败检查电路150(也可以称为通过/失败检查块)、和/或控制逻辑和电压生成电路160(也可以称为控制逻辑和电压生成块)。
存储单元阵列110可以包括多个存储块BLK1～BLKz(例如，BLK1、BLK2、BLK3、BLK4、……、BLKz)。所述多个存储块BLK1～BLKz中的每个可以包括多个存储单元。所述多个存储块BLK1～BLKz中的每个可以通过地选择线GSL、字线WL和/或串选择线SSL连接到行解码器块120。
所述多个存储块BLK1～BLKz中的每个可以通过多条位线BL连接到页缓冲器块130。所述多个存储块BLK1～BLKz可以共同连接到所述多条位线BL。所述多个存储块BLK1～BLKz的存储单元可以具有相同的结构或相似的结构。
作为示例，所述多个存储块BLK1～BLKz中的每个可以是擦除操作的单位。可以以一个存储块为单位擦除存储单元阵列110的存储单元。包括在一个存储块中的存储单元可以同时(at the same time)或同时期地(contemporaneously)擦除。在另外的示例中，所述多个存储块BLK1～BLKz中的每个可以被划分为多个子块。所述多个子块中的每个可以是擦除操作的单位。
在一些实施方式中，所述多个存储块BLK1～BLKz中的每个可以包括块地址识别的物理存储空间。每条字线WL可以对应于行地址识别的物理存储空间。每条位线BL可以对应于列地址识别的物理存储空间。
在一些实施方式中，所述多个存储块BLK1～BLKz中的每个可以包括多个物理页。每个物理页可以包括多个存储单元。每个物理页可以是编程操作的单位。每个物理页的存储单元可以同时或同时期地编程。每个物理页可以包括多个逻辑页。
在每个物理页的每个存储单元中编程的位可以各自形成逻辑页。在每个物理页的存储单元中编程的第一位可以形成第一逻辑页。在每个物理页的存储单元中编程的第k位(其中k是正整数)可以形成第k逻辑页。
行解码器块120可以通过多条字线WL和/或多条串选择线SSL连接到存储单元阵列110。行解码器块120可以根据控制逻辑和电压生成块160的控制而操作。
行解码器块120可以解码通过第一通道(例如，输入和/或输出通道)从控制器220(参考图15)接收的地址ADDR的行地址，并且可以根据解码的地址控制施加到串选择线SSL、字线WL和/或地选择线GSL的电压。
页缓冲器块130可以通过所述多条位线BL连接到存储单元阵列110。页缓冲器块130可以通过多条数据线DL连接到数据输入/输出块140。页缓冲器块130可以根据控制逻辑和电压生成块160的控制而操作。
页缓冲器块130可以解码地址ADDR的列地址，并且可以基于列地址与数据输入/输出块140交换数据。例如，页缓冲器块130可以将其中存储的数据之中的与列地址对应的数据输出到数据输入/输出块140。页缓冲器块130可以将从数据输入/输出块140发送的数据存储在与列地址对应的位置处。
数据输入/输出块140可以通过所述多条数据线DL连接到页缓冲块130。数据输入/输出块140可以通过第一通道(例如，输入和/或输出通道)将页缓冲器块130读取的数据DATA输出到外部设备(例如，控制器220(参考图15))，和/或可以将通过第一通道从控制器220接收的数据DATA发送到页缓冲器块130。
通过/失败检查块(PFC)150可以在执行写入操作的验证读取之后从页缓冲器块130接收读出结果。基于接收的读出结果，通过/失败检查块150可以确定写入操作的通过或失败结果。
例如，页缓冲器块130可以对在写入操作的验证读取期间接通的导通单元(on-cell)的数量进行计数。如果导通单元的数量等于或大于第一阈值，则通过/失败检查块150可以确定失败。如果导通单元的数量小于第二阈值(例如，第一阈值)，则通过/失败检查块150可以确定通过。根据一些示例实施方式，所述阈值可以是这样的参数，其是取决于纠错码可纠正的错误位的数量而确定的、通过实证研究确定的、或者通过来自使用非易失性存储器设备100制造各种产品的制造商的请求确定的。
控制逻辑和电压生成块160可以通过第一通道从控制器220(参考图15)接收命令CMD，并且通过第二通道(例如，控制通道)从控制器220(参考图15)接收控制信号。控制逻辑和电压生成块160可以响应于控制信号而接收通过第一通道接收的命令CMD，可以将通过第一通道接收的地址ADDR路由到行解码器块120和页缓冲器块130，和/或可以将通过第一通道接收的数据DATA路由到数据输入/输出块140。
控制逻辑和电压生成块160可以被配置为在读取操作、写入操作和/或擦除操作期间生成用于施加到存储单元阵列110的各种电压。控制逻辑和电压生成块160可以解码接收的命令CMD，并且可以根据解码的命令CMD控制非易失性存储器设备100。在写入操作的验证读取期间，控制逻辑和电压生成块160可以从通过/失败检查块150接收通过或失败的确定结果。
控制逻辑和电压生成块160可以包括预脉冲选择器170。预脉冲选择器170可以被配置为在读取操作和/或验证读取期间选择要被施加预脉冲电压的对象。将参考图7至图9详细描述预脉冲选择器170的操作。根据一些示例实施方式，这里被描述为由非易失性存储器设备100、行解码器电路120、页缓冲器电路130、数据输入/输出(I/O)电路140、通过/失败检查电路150、控制逻辑和电压生成电路160及预脉冲选择器170中的任何一个或全部执行的操作可以由处理电路执行。如在本公开中使用的术语“处理电路”可以是指例如包括逻辑电路的硬件；硬件/软件组合，如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
图2是示出根据本发明构思的示例实施方式的图1的存储块之一的电路图。
参考图1和图2，在存储块BLK1～BLKz中的一个存储块BLKa中，多个单元串CS可以按行和列布置在基板SUB上。单元串CS可以共同连接到基板SUB上或基板SUB中的公共源极线CSL。为了帮助理解存储块BLKa的结构，示例性地示出了基板SUB的位置。
参考图2，公共源极线CSL可以连接到单元串CS的下端。然而，公共源极线CSL电连接到单元串CS的下端就足够了，并且公共源极线CSL不限于物理地位于单元串CS的下端之下。作为示例，单元串CS可以布置成4×4阵列。在一些实施方式中，存储块BLKa可以包括比布置成4×4阵列的单元串更多或更少的单元串CS的数量。
每行的单元串CS可以共同连接到地选择线GSL1或GSL2。例如，第一行和第二行的单元串CS可以共同连接到第一地选择线GSL1，第三行和第四行的单元串CS可以共同连接到第二地选择线GSL2。
每行的单元串CS可以连接到第一至第四串选择线SSL1～SSL4中的对应的串选择线。每列的单元串CS可以连接到第一至第四位线BL1～BL4(例如，BL1、BL2、BL3和BL4)中的对应的位线。为了降低附图的复杂性，使用较浅的线示出了连接到第二串选择线SSL2和第三串选择线SSL3的单元串CS。
每个单元串CS可以包括连接到地选择线GSL1或GSL2的至少一个地选择晶体管GST、分别连接到多条字线WL1～WL8的多个存储单元MC(例如，MC1～MC8)、以及连接到串选择线SSL1、SSL2、SSL3和/或SSL4的串选择晶体管SST。
在每个单元串CS中，地选择晶体管GST、存储单元MC1～MC8和串选择晶体管SST可以沿垂直于基板SUB的方向串联连接，并且可以沿垂直方向顺序地堆叠。在每个单元串CS中，存储单元MC1～MC8中的至少一个可以用作虚设存储单元。虚设存储单元可以不被编程(例如，可以禁止被编程)，或者可以与存储单元MC1～MC8中的其他存储单元不同地被编程。
在一些实施方式中，每行的单元串CS的位于相同水平(level)处的存储单元可以形成一个物理页。一个物理页的存储单元可以连接到一条子字线。位于相同水平处的物理页的子字线可以共同连接到一条字线(WL1～WL8之一)。
在一些实施方式中，位于相同水平处的物理页的子字线可以在相同水平处彼此连接。在一些实施方式中，位于相同水平处的物理页的子字线可以通过位于与子字线不同水平处的如金属线的另一层间接地彼此连接。
图3是示出根据本发明构思的示例实施方式的在读取操作期间施加到图2的存储块的电压的示例的框图。
参考图1至图3，在存储块BLKa中，可以选择第四字线WL4和第二串选择线SSL2。换句话说，可以选择共同对应于第四字线WL4和第二串选择线SSL2的存储单元作为经受读取操作的对象(例如，存储单元)。
行解码器块120可以将未被选择的第一串选择线SSL1的电压维持在OFF(断开)电压VOFF。OFF电压VOFF可以关断连接到第一串选择线SSL1的串选择晶体管SST。例如，施加到与第二位线BL2相邻的串选择晶体管SST的OFF电压VOFF的电平可以不同于施加到与第八存储单元MC8相邻的串选择晶体管SST的OFF电压VOFF的电平。
行解码器块120可以将ON(导通)电压VON施加到被选择的第二串选择线SSL2。ON电压VON可以接通连接到第二串选择线SSL2的串选择晶体管SST。例如，施加到与第二位线BL2相邻的串选择晶体管SST的ON电压VON的电平可以不同于施加到与第八存储单元MC8相邻的串选择晶体管SST的ON电压VON的电平。
类似于第一串选择线SSL1，行解码器块120可以将未被选择的第三串选择线SSL3和第四串选择线SSL4的电压维持在OFF电压。施加到未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4的OFF电压的电平可以相同或不同。
行解码器块120可以将读取通过电压VREAD施加到未被选择的第一至第三字线WL1～WL3和第五至第八字线WL5～WL8。读取通过电压VREAD可以是高于第一至第三存储单元MC1～MC3和第五至第八存储单元MC5～MC8的阈值电压的电压。施加到未被选择的第一至第三字线WL1～WL3和第五至第八字线WL5～WL8的读取通过电压VREAD的电平可以相同或不同。
行解码器块120可以将读取电压VRD施加到第四字线WL4。读取电压VRD可以具有如虚线所标记的取决于要读取的对象的各种电平之一。行解码器块120可以将ON电压VON施加到被选择的第一地选择线GSL1。施加到第一地选择线GSL1的ON电压VON的电平可以等于或不同于施加到第二串选择线SSL2的ON电压VON的电平。
行解码器块120可以将第二地选择线GSL2的电压维持在OFF电压VOFF。施加到第二地选择线GSL2的OFF电压VOFF的电平可以等于或不同于施加到第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4的OFF电压VOFF的电平。
图4示出根据本发明构思的示例实施方式的将图3的电压施加到图2的存储块的第二列的单元串的示例。
参考图3和图4，以用点填充的矩形示出在单元串CS中形成的通道。例如，当将读取电压VRD施加到第四字线WL4时，假设第四存储单元MC4关断。
换句话说，第四存储单元MC4中可以不形成通道，并且第四存储单元MC4可以将通道分开。在下文中，在第四存储单元MC4之上的通道(例如，与串选择晶体管SST相邻形成的通道)可以指上通道，在第四存储单元MC4之下的通道(例如，与地选择晶体管GST相邻形成的通道)可以指下通道。
在将读取通过电压VREAD施加到第五至第八字线WL5～WL8时，可以接通第五至第八存储单元MC5～MC8并且可以形成通道。在OFF电压VOFF施加到第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4时，连接到第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4的串选择晶体管SST中可以不形成通道。因此，对应于第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4的上通道可以与第二位线BL2分开。
在将ON电压VON施加到第二串选择线SSL2时，连接到第二串选择线SSL2的串选择晶体管SST中可以形成通道。对应于第二串选择线SSL2的上通道可以连接到第二位线BL2，并且可以被供应有来自第二位线BL2的位线电压VBL。
在将读取通过电压VREAD施加到第一至第三字线WL1～WL3时，可以接通第一至第三存储单元MC1～MC3并且可以形成通道。在将OFF电压VOFF施加到第二地选择线GSL2时，连接到第二地选择线GSL2的地选择晶体管GST中可以不形成通道。因此，对应于第二地选择线GSL2的下通道可以与公共源极线CSL分开。
在将ON电压VON施加到第一地选择线GSL1时，连接到第一地选择线GSL1的地选择晶体管GST中可以形成通道。因此，对应于第一地选择线GSL1的下通道可以连接到公共源极线CSL，并且可以被供应有来自公共源极线CSL的公共源极线电压VCSL。
参考图4，对应于第一串选择线SSL1的上通道可以处于浮置状态，并且下通道的电压可以维持在公共源极线电压VCSL。在施加读取通过电压VREAD时，上通道的电压可以通过耦合(coupling)而升压。
由于上通道的电压和下通道的电压的差异，在第四存储单元MC4中可以引起热载流子注入(HCI)。热载流子注入可以导致相邻存储单元的阈值电压的变化，因而引起数据劣化。
同样地，对应于第三串选择线SSL3和第四串选择线SSL4的所有上通道和下通道可以被浮置。上通道和下通道的电压可以通过读取通过电压VREAD而升压。上通道的电压和下通道的电压可以根据发生升压的环境而变化，并且上通道的电压和下通道的电压也可以基于热载流子注入引起数据的劣化。
如上所述，当执行读取操作时，存储的数据的可靠性可以由于热载流子注入而劣化。当在写入操作期间执行验证读取时，也可能发生这种现象。例如，验证读取可以通过用验证电压代替读取电压VRD以与参考图3和图4所述相同的方式或相似的方式来执行，因而在验证读取期间可能发生数据的劣化。
图5示出根据本发明构思的示例实施方式的在读取操作期间施加到图2的存储块的电压的示例。
参考图5，假设由地址ADDR选择第二串选择线SSL2和第四字线WL4，如参考图3所述。
与图3的示例相比，在将预脉冲电压VPRE施加到未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4之后，行解码器块120可以将OFF电压VOFF施加到未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4。在将预脉冲电压VPRE施加到未被选择的第二地选择线GSL2之后，行解码器块120还可以将OFF电压VOFF施加到未被选择的第二地选择线GSL2。
预脉冲电压VPRE可以开始与读取通过电压VREAD同时或同时期地施加。预脉冲电压VPRE可以接通串选择晶体管SST和地选择晶体管GST。预脉冲电压VPRE可以低于读取通过电压VREAD。
在将读取通过电压VREAD施加到第一至第三字线WL1～WL3和第五至第八字线WL5～WL8的同时，行解码器块120可以将预脉冲电压VPRE施加到未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4以及未被选择的第二地选择线GSL2，然后可以对其施加OFF电压VOFF。预脉冲电压VPRE的电平可以取决于施加预脉冲电压的位置和种类(例如，线的类型)而变化。
图6示出根据本发明构思的示例实施方式的将图5的电压施加到图2的存储块的第二列的单元串的示例。
参考图5和图6，以用点填充的矩形示出在单元串CS中形成的通道。例如，当将读取电压VRD施加到第四字线WL4时，假设第四存储单元MC4关断。
在图6中，与串选择晶体管SST和地选择晶体管GST的阈值电压VTH相比较地，示出了施加到第一至第四串选择线SSL1～SSL4以及第一地选择线GSL1和第二地选择线GSL2的电压的定时的示例。
在将预脉冲电压VPRE施加到未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4的同时，连接到未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4的串选择晶体管可以接通。与未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4对应的上通道的电压可以初始化为位线电压VBL。
当将OFF电压VOFF施加到未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4时，与连接到未被选择的第一串选择线SSL1、第三串选择线SSL3和第四串选择线SSL4的串选择晶体管SST对应的上通道可以通过读取通过电压VREAD而升压。
同样地，在将预脉冲电压VPRE施加到未被选择的第二地选择线GSL2的同时，连接到第二地选择线GSL2的地选择晶体管GST可以接通。与未被选择的第二地选择线GSL2对应的下通道的电压可以初始化为公共源极线电压VCSL。
当将OFF电压VOFF施加到未被选择的第二地选择线GSL2时，连接到未被选择的第二地选择线GSL2的地选择晶体管GST可以关断。此后，与未被选择的第二地选择线GSL2对应的下通道的电压可以通过读取通过电压VREAD而升压。
与图4的示例相比，图6所示的上通道和下通道的电压可以分别通过位线电压VBL和公共源极线电压VCSL初始化。因此，通过调节位线电压VBL和公共源极线电压VCSL，可以类似地调节上通道被升压到的电压和下通道被升压到的电压。换句话说，可以防止和/或减少由热载流子注入导致的数据的劣化。
在施加预脉冲电压VPRE的同时，上通道的电压和下通道的电压可以分别维持在位线电压VBL和公共源极线电压VCSL。因此，上通道和下通道可以作为寄生电容器施加到第一至第八字线WL1～WL8。
由于上通道和下通道用作寄生电容器，所以第一至第八字线WL1～WL8的电压达到读取通过电压VREAD的目标电平的时间可能延迟并且功耗可能增加。在图5和图6的示例中，尽管确保了数据的可靠性，但是读取操作的速度可能降低和/或功耗可能增加。
图7示出根据本发明构思的示例实施方式的非易失性存储器设备100的操作方法。
参考图1、图2和图7，在操作S110中，行解码器块120可以基于地址ADDR(例如，读取地址)选择第一选择线(例如，串选择线和地选择线)。第一选择线可以与作为经受读取操作的对象的存储单元有关。
在操作S120中，预脉冲选择器170可以选择要禁用预脉冲的第二选择线(例如，串选择线和地选择线)。预脉冲选择器170可以接收地址ADDR。预脉冲选择器170可以基于地址ADDR在除第一选择线以外的选择线之中选择第二选择线。
在操作S130中，行解码器块120可以将ON电压VON施加到被选择的第一选择线。在操作S140中，行解码器块120可以将预脉冲电压VPRE和OFF电压VOFF顺序地施加到未被选择的选择线，例如，存储块中的除被选择的第一选择线和被选择的第二选择线以外的剩余选择线(例如，不包括第一选择线和第二选择线的一组选择线)。
在操作S150中，行解码器块120可以将OFF电压VOFF施加到被选择的第二选择线。换句话说，非易失性存储器设备100可以在由地址ADDR选择的存储块中在除由地址ADDR选择的选择线(例如，被选择的第一选择线)以外的剩余选择线之中分配施加预脉冲电压VPRE的选择线(例如，未被选择的选择线)和不施加预脉冲电压VPRE的选择线(例如，被选择的第二选择线)。
由于预脉冲电压VPRE不施加到未由地址ADDR选择的一些选择线，所以可以减小施加到第一至第八字线WL1～WL8的寄生电容，从而可以提高操作速度和/或可以减少功耗。
当执行读取操作时，预脉冲选择器170可以选择不同的选择线作为第二选择线。可以动态地改变不施加预脉冲电压VPRE的第二选择线的位置。因此，因未施加预脉冲电压VPRE而发生的数据的劣化可以分布在存储块BLKa中的所有单元串上，并且可以改善可靠性。
图8示出根据本发明构思的示例实施方式的在读取操作期间根据图7的操作方法施加到图2的存储块的电压的示例。如参考图5所述，假设由地址ADDR选择第二串选择线SSL2和第四字线WL4。
参考图1、图2和图8，例如，在两行的单元串CS连接到一条地选择线GSL1或GSL2的图2的结构中，第二选择线的选择可以以地选择线为单位进行。例如，当由地址ADDR选择第一地选择线GSL1时，可以选择另一条地选择线(例如，第二地选择线GSL2)作为不施加预脉冲电压VPRE的对象。
尽管图2中示出了四行单元串CS，但是包括在一个存储块BLKa中的单元串CS的行数不限于此。例如，三条或更多条地选择线可以位于一个存储块中。可以由地址ADDR选择一条地选择线作为要读取的对象。预脉冲选择器170可以选择至少一条地选择线作为不施加预脉冲电压VPRE的对象。预脉冲电压VPRE可以施加到至少一条地选择线。
与图5的示例相比，在将预脉冲电压VPRE施加到未被选择的第一串选择线SSL1之后，行解码器块120可以将OFF电压VOFF施加到可与由地址ADDR选择的第一地选择线GSL1共用单元串CS且未由地址ADDR选择的第一串选择线SSL1。
行解码器块120可以将OFF电压VOFF供应到预脉冲选择器170选择的第二地选择线GSL2。行解码器块120可以将OFF电压VOFF供应到与预脉冲选择器170选择的第二地选择线GSL2共用单元串CS的第三串选择线SSL3和第四串选择线SSL4。
在一些实施方式中，如图9所示，假设向存储块BLKa提供额外地选择线GSL3以及与额外地选择线GSL3共用单元串CS的串选择线SSL5和SSL6。预脉冲选择器170可以不选择额外地选择线GSL3。
行解码器块120可以在将预脉冲电压VPRE施加到额外地选择线GSL3之后将OFF电压VOFF施加到额外地选择线GSL3。行解码器块120可以将预脉冲电压VPRE施加到与额外地选择线GSL3共用单元串CS的串选择线SSL5和SSL6，然后可以将OFF电压VOFF施加到串选择线SS5和SS6。
图9示出根据本发明构思的示例实施方式的将图8的电压施加到图2的存储块的第二列的单元串的示例。
参考图2、图8和图9，以用点填充的矩形示出在单元串CS中形成的通道。例如，假设当将读取电压VRD施加到第四字线WL4时第四存储单元MC4关断。
与图6的示例相比，存储块BLKa还可以包括与第三地选择线GSL3以及第五串选择线SSL5和第六串选择线SSL6对应的单元串CS。可以如参考图6所述那样控制与由地址ADDR选择的第一地选择线GSL1对应的单元串CS的上通道和下通道。换句话说，对应于第一地选择线GSL1的上通道和下通道的电压可以在分别初始化为位线电压VBL和公共源极线电压VCSL之后升压。因此，可以防止和/或减少归因于热载流子注入的数据的劣化。
可以如参考图4所述那样控制与未由地址ADDR选择的且被预脉冲选择器170选择的第二地选择线GSL2对应的单元串CS。换句话说，对应于第二地选择线GSL2的上通道和下通道的电压可以在浮置状态下升压。因此，与图6的示例相比，可以减小施加到第一至第八字线WL1～WL8的寄生电容器的电容。
可以如参考图6所述那样控制与未由地址ADDR选择的且未被预脉冲选择器170选择的第三地选择线GSL3对应的单元串CS。换句话说，对应于第三地选择线GSL3的上通道和下通道的电压可以在分别初始化为位线电压VBL和公共源极线电压VCSL之后升压。因此，可以防止和/或减少归因于热载流子注入的数据的劣化。
通过将预脉冲电压VPRE施加到未由地址ADDR选择的选择线中的一些选择线，根据本发明构思的示例实施方式的非易失性存储器设备100可以防止和/或减少数据的劣化并且可以保证和/或改善数据可靠性。另外，通过不将预脉冲电压VPRE施加到未由地址ADDR选择的所述选择线中的其余选择线，非易失性存储器设备100可以提高其操作速度和/或可以减少其功耗。
非易失性存储器设备100可以通过(例如，每当执行读取操作时)动态地改变施加预脉冲的单元串CS的位置而在所有单元串CS上分布数据的劣化。因此，可以防止和/或减少数据的劣化的集中，并且可以保证和/或改善数据可靠性。
非易失性存储器设备100可以动态地控制施加或不施加预脉冲电压VPRE的选择线的数量。因此，考虑到可靠性、操作速度和/或功耗之间的折衷，非易失性存储器设备100可以根据用途支持调校(tuning)。
图10示出根据本发明构思的示例实施方式的图1的存储块之一。
参考图10，与图2的存储块BLKa相比，存储块BLKb包括连接到不同地选择线的单元串CS的行。换句话说，四行单元串CS可以分别连接到不同的第一至第四地选择线GSL1～GSL4(例如，GSL1、GSL2、GSL3和GSL4)。
图11示出根据本发明构思的示例实施方式的在读取操作期间根据图7的操作方法施加到图10的存储块的电压的示例。
如参考图8所述，假设由地址ADDR选择第二串选择线SSL2和第四字线WL4。
参考图1、图10和图11，作为示例，在一行的单元串CS连接到一条地选择线的图10的结构中，第二选择线的选择可以以地选择线为单位进行。例如，当由地址ADDR选择第一地选择线GSL1时，可以选择另一条地选择线，例如，第三地选择线GSL3作为不施加预脉冲电压VPRE的对象。
与图5的示例相比，行解码器块120可以将ON电压VON施加到由地址ADDR选择的第二地选择线GSL2和第二串选择线SSL2。行解码器块120可以将OFF电压VOFF施加到预脉冲选择器170选择的第三地选择线GSL3。行解码器块120可以将OFF电压VOFF供应到与第三地选线GSL3共用单元串CS的第三串选择线SSL3。
行解码器块120可以将预脉冲电压VPRE施加到预脉冲选择器170未选择的第一地选择线GSL1和第四地选择线GSL4，然后可以将OFF电压VOFF供应到未被选择的第一地选择线GSL1和第四地选择线GSL4。行解码器块120可以将预脉冲电压VPRE施加到与预脉冲选择器170未选择的第一地选择线GSL1和第四地选择线GSL4共用单元串CS的第一串选择线SSL1和第四串选择线SSL4，并且可以向其供应OFF电压VOFF。
图12示出根据本发明构思的示例实施方式的将图11的电压施加到图10的存储块的第二列的单元串的示例。
参考图10、图11和图12，以用点填充的矩形示出在单元串CS中形成的通道。例如，假设当将读取电压VRD施加到第四字线WL4时第四存储单元MC4关断。
与图6的示例相比，可以如参考图6所述那样控制与由地址ADDR选择的第二地选择线GSL2对应的单元串CS的上通道和下通道。换句话说，对应于第二地选择线GSL2的上通道和下通道的电压可以在分别初始化为位线电压VBL和公共源极线电压VCSL之后升压。因此，可以防止和/或减少归因于热载流子注入的数据的劣化。
可以如参考图4所述那样控制与未由地址ADDR选择的且被预脉冲选择器170选择的第三地选择线GSL3对应的单元串CS。换句话说，对应于第三地选择线GSL3的上通道和下通道的电压可以在浮置状态下升压。因此，与图6的示例相比，可以减小施加到第一至第八字线WL1～WL8的寄生电容器的电容。
可以如参考图6所述那样控制与未由地址ADDR选择的且未被预脉冲选择器170选择的第一地选择线GSL1和第四地选择线GSL4对应的单元串CS。换句话说，对应于第一地选择线GSL1和第四地选择线GSL4的上通道和下通道的电压可以在分别初始化为位线电压VBL和公共源极线电压VCSL之后升压。因此，可以防止和/或减少归因于热载流子注入的数据的劣化。
图13示出根据本发明构思的示例实施方式的预脉冲选择器的示例。
参考图1和图13，预脉冲选择器170可以包括随机数生成器171和/或选择逻辑块176。随机数生成器171可以被配置为生成随机数R[1:3]。随机数生成器171可以包括第一至第三触发器(flipflop)172～174(例如，触发器172、触发器173和触发器174)和逻辑门175。根据一些示例实施方式，这里描述为由预脉冲选择器170执行的操作可以由处理电路执行。
第一至第三触发器172～174可以响应于时钟信号CLK操作。时钟信号CLK可以在非易失性存储器设备100中生成和/或可以从外部控制器220(参考图15)接收。
第一至第三触发器172～174可以串联连接。第一至第三触发器172～174的输出可以分别是随机数R[1:3]的第一位R1、第二位R2和第三位R3。第二位R2和第三位R3可以输入到逻辑门175。逻辑门175可以对第二位R2和第三位R3执行异逻辑和(XOR)运算。逻辑门175的输出可以输入到第一触发器172。
选择逻辑块176可以接收随机数R[1:3]、部分地址ADDRs和设置信息SET。部分地址ADDRs可以是地址ADDR的一部分。例如，部分地址ADDRs可以包括地址ADDR之中的指向地选择线的部分。
设置信息SET可以包括关于选择逻辑块176选择第二选择线所依据的条件的信息。例如，设置信息SET可以包括被选择作为第二选择线的选择线的数量(例如，量)(例如，地选择线的数量)。设置信息SET可以单独地包括关于读取操作的条件和关于验证读取(例如，验证读取操作)的条件。
选择逻辑块176可以在除指示部分地址ADDRs的第一选择线以外的剩余选择线之中选择不施加预脉冲电压VPRE的第二选择线。选择逻辑块176可以通过计算(例如，基于)随机数R[1:3]和部分地址ADDRs而选择第二选择线。
例如，可以以设置信息的形式从控制器220(参考图15)接收设置信息SET。可以与读取操作或写入操作的命令一起接收设置信息SET。设置信息SET可以存储在存储单元阵列110的元(meta)区域中，并且可以在电源开启时(例如，当向存储单元阵列110供电时)被读取。
图14示出根据本发明构思的示例实施方式的其中非易失性存储器设备在写入操作期间施加编程电压、然后通过施加验证电压而执行验证读取的示例。在图14中，水平轴指示时间T，竖直轴指示施加到被选择的字线WL4的电压。
参考图1、图2和图14，行解码器块120可以将编程电压VPGM施加到被选择的字线WL4。此后，行解码器块120可以将验证电压VFY顺序地施加到被选择的字线WL4。当施加每个验证电压VFY时，可以如参考图8和图9所述那样执行验证读取。例如，每个验证电压VFY可以代替读取电压VRD施加到被选择的字线WL4。
验证电压VFY可以具有不同的电平。验证电压VFY可以分别对应于在存储单元MC4(例如，参考图4)中形成的逻辑状态。每个逻辑状态可以是存储单元的阈值电压的范围。通过将存储单元MC4的阈值电压设置在特定范围内，可以在存储单元MC4中写入特定逻辑状态。验证读取可以用于检测存储单元MC4的阈值电压在特定范围内。
可以对写入存储单元MC4的数据进行编码，使得存储单元MC4的逻辑状态的数量可以变得均匀或类似。因此，与验证电压VFY中的相应验证电压对应的逻辑状态的数量可以是均匀的或类似的。
处于与相对低的验证电压对应的逻辑状态的存储单元可以在向其施加相对高的验证电压时接通。处于与相对高的验证电压对应的逻辑状态的存储单元可以在向其施加相对低的验证电压时关断。随着施加更高电平的验证电压，被选择的存储单元MC4之中的接通的存储单元的数量可以增加。
当被选择的存储单元接通时，上通道和下通道可以不分开，如参考图4、图6、图9和图12所述。因此，可以不注入热载流子并且可以不发生数据的劣化。
当根据本发明构思的示例实施方式的非易失性存储器设备100使用相对低电平的验证电压执行验证读取时，可以激活预脉冲选择器170的预脉冲。预脉冲电压VPRE可以施加到未由地址ADDR选择的选择线中的一些选择线，并且预脉冲电压VPRE可以不施加到未由地址ADDR选择的所述选择线中的其余选择线。
当使用相对高电平的验证电压执行验证读取时，非易失性存储器设备100可以使预脉冲失活(例如，不激活或去激活)。如参考图3和图4所述，非易失性存储器设备100可以不将预脉冲电压VPRE施加到未被选择的选择线，并且可以将OFF电压VOFF施加到未被选择的选择线。
图15是根据本发明构思的示例实施方式的存储设备的框图。
参考图15，存储设备200可以包括非易失性存储器设备210和/或控制器220。非易失性存储器设备210可以包括参考图1描述的非易失性存储器设备100。非易失性存储器设备210可以包括预脉冲选择器211。预脉冲选择器211可以包括参考图1描述的预脉冲选择器170。
控制器220可以通过第一通道将命令CMD和地址ADDR发送到非易失性存储器设备210，并且可以与非易失性存储器设备210交换数据DATA。控制器220可以通过第二通道将控制信号发送到非易失性存储器设备210。
控制器220可以包括纠错器221和预脉冲管理器222。纠错器221可以驱动纠错码ECC。纠错器221可以从读取自非易失性存储器设备210的数据DATA中检测错误，并且可以纠正错误。根据一些示例实施方式，这里描述为由控制器220、纠错器221和预脉冲管理器222中的任何一个或全部执行的操作可以由处理电路执行。
预脉冲管理器222可以控制与非易失性存储器设备210的预脉冲有关的操作。预脉冲管理器222可以生成设置信息SET(参考图13)。设置信息SET可以以命令CMD、地址ADDR或数据DATA的形式发送到非易失性存储器设备210。
预脉冲管理器222可以控制是否激活预脉冲选择器211。当预脉冲管理器222激活预脉冲选择器211时，预脉冲选择器211可以如参考图8和图9和/或图11和图12所述那样在未被选择的选择线中选择不施加预脉冲电压VPRE的第二选择线。
当预脉冲管理器222使预脉冲选择器211失活(例如，不激活或去激活)时，非易失性存储器设备210可以如参考图3和图4和/或图5和图6所述那样执行读取操作或验证读取。
例如，预脉冲选择器211可以包括选择逻辑块176(参考图13)。随机数生成器171(参考图13)可以包括在预脉冲管理器222中。控制器220可以将随机数R[1:3](参考图13)以命令CMD、地址ADDR或数据DATA的形式提供给非易失性存储器设备210。
图16示出根据本发明构思的示例实施方式的其中控制器控制预脉冲选择器的示例。
在图16中，水平轴指示标准值，竖直轴指示预脉冲方案。
参考图15和图16，控制器220可以取决于标准值而控制预脉冲选择器211。
例如，标准值可以包括在将数据写入由地址ADDR选择的存储块中之后执行的读取操作的数量(例如，量)。标准值可以包括在由地址ADDR选择的存储块中执行的写入操作和擦除操作(或编程和擦除周期(P/E周期))的数量(例如，量)(例如，编程周期的量、擦除周期的量、和/或执行编程操作和擦除操作两者的周期的量)。标准值可以包括先前在由地址ADDR选择的存储块中读取的数据的误比特率(BER)。
当标准值在最低的第一范围内时(例如，当标准值小于第一阈值时)，由地址ADDR选择的存储块或存储块的数据可以是最鲁棒的(例如，劣化最少的)。控制器220可以在第一模式中控制预脉冲选择器211。例如，在第一模式中，预脉冲选择器211可以选择第一数量(例如，量)的选择线作为不施加预脉冲电压VPRE的第二选择线。
当标准值在高于第一范围的第二范围内时(例如，当标准值高于第一阈值且低于第二阈值时)，由地址ADDR选择的存储块或存储块的数据可以处于劣化状态。控制器220可以在第二模式中控制预脉冲选择器211。例如，在第二模式中，预脉冲选择器211可以选择第二数量的选择线作为不施加预脉冲电压VPRE的第二选择线。第二数量可以小于第一数量。
当标准值在高于第二范围的第三范围内时(例如，当标准值高于第二阈值时)，由地址ADDR选择的存储块或存储块的数据可以处于最劣化状态。控制器220可以在第三模式中控制预脉冲选择器211。例如，在第三模式中，预脉冲选择器211可以不选择不施加预脉冲电压VPRE的第二选择线。非易失性存储器设备210可以如参考图5和图6所述那样执行读取操作和验证读取。根据一些示例实施方式，第一阈值和/或第二阈值可以是通过实证研究确定的或者取决于工艺特征、设计特征或使用环境确定的参数。
换句话说，随着存储块的或写入存储块的数据的劣化发展，可以逐渐减少不施加预脉冲电压VPRE的第二选择线的数量。因此，可以改善数据的可靠性。
在图16中，示出了标准值和预脉冲方案之间的关系是线性的，但是本发明构思不限于此。例如，标准值和预脉冲方案可以具有指数的或对数的标度关系。
图17示出根据本发明构思的示例实施方式的其中控制器将与预脉冲相关联的信息发送到非易失性存储器设备的示例。
参考图15和图17，控制器220可以将与预脉冲相关联的信息作为一般命令序列的一部分发送到非易失性存储器设备210。
控制器220可以根据控制非易失性存储器设备210的命令序列将第一命令C1发送到非易失性存储器设备210。第一命令C1可以包括关于命令的类型(例如，读取操作、读取验证操作等)的信息。此后，控制器220可以将第一至第四地址A1～A4(例如，地址A1、A2、A3和A4)发送到非易失性存储器设备210。第一至第四地址A1～A4可以包括行地址和列地址。
此后，控制器220可以将虚设地址DA发送到非易失性存储器设备210。虚设地址DA可以包括与预脉冲相关联的信息。非易失性存储器设备210可以从虚设地址DA获取与预脉冲相关联的信息。
此后，控制器220可以将第二命令C2发送到非易失性存储器设备210。第二命令C2可以是用于请求执行命令的确认命令。第二命令C2可以包括与第一命令C1相关联的额外信息。此后，可以根据第一命令C1和第二命令C2的类型在非易失性存储器设备210和控制器220之间交换第一至第n数据D1～Dn(例如，数据D1、D2、D3、……、Dn)。
根据一些示例实施方式，虚设地址DA可以包括设置信息SET(参考图13)。根据一些示例实施方式，虚设地址DA可以包括随机数R[1:3](参考图13)。根据一些示例实施方式，虚设地址DA可以包括指示预脉冲选择器211的激活或失活的信息。根据一些示例实施方式，虚设地址DA可以包括指示不(例如，不应)施加预脉冲电压VPRE的第二选择线的地址。
作为示例，控制器220可以被改变(例如，配置)为将与预脉冲相关联的信息以虚设命令或虚设数据而非虚设地址DA的形式发送到非易失性存储器设备210。
如上所述，根据本发明构思的示例实施方式的非易失性存储器设备100和存储设备200可以在读取操作或验证读取期间动态地控制不施加预脉冲电压VPRE的选择线的位置和/或数量。因此，可以保证和/或改善数据的可靠性，可以提高读取操作和/或验证读取的速度，并且可以减少功耗。
如上所述，已经使用如第一、第二和第三等的术语描述了非易失性存储器设备100和存储设备200的部件。然而，如第一、第二和第三等的术语用于将部件彼此区分开，但是本发明构思不限于此。例如，如第一、第二和第三等的术语不包含顺序或任何类型的数字含义。
在以上描述中，使用块引用了根据本发明构思的示例实施方式的部件。块可以实现为各种硬件设备，诸如集成电路(IC)、专用IC(ASIC)、现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、在硬件设备中驱动的固件、如应用的软件、或软件与硬件设备的组合。另外，块可以包括由IC或知识产权(IP)中的半导体设备组成的电路。
尽管已经参考本发明构思的示例实施方式示出并描述了本发明构思，但是本领域普通技术人员将理解，在不背离本发明构思的如所附权利要求阐明的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种非易失性存储器设备，包括：
存储单元阵列，包括按行和列布置的多个单元串，所述多个单元串中的每个包括多个地选择晶体管之中的地选择晶体管、多个存储单元之中的一个或更多个存储单元和多个串选择晶体管之中的串选择晶体管；以及
行解码器电路，其
通过多条地选择线连接到所述多个地选择晶体管，
通过多条字线连接到所述多个存储单元，以及
通过多条串选择线连接到所述多个串选择晶体管，
所述行解码器电路被配置为通过以下方式在从所述多个存储单元之中的被选择的存储单元读取数据的读取操作期间控制供应到所述存储单元阵列的电压：
将接通电压施加到从所述多条地选择线中选择的第一地选择线；
将关断电压施加到从所述多条地选择线中选择的至少一条第二地选择线，所述至少一条第二地选择线基于与所述读取操作相关联的读取地址从所述多条地选择线中被选择；以及
在将预脉冲电压施加到所述多条地选择线之中的未被选择的地选择线之后，将所述关断电压施加到所述未被选择的地选择线。
2.根据权利要求1所述的非易失性存储器设备，其中，由所述读取地址选择所述第一地选择线，并且从所述多条地选择线的不包括所述第一地选择线的组中选择所述至少一条第二地选择线。
3.根据权利要求1所述的非易失性存储器设备，其中
所述多条地选择线中的每条与所述多条串选择线之中的至少两条串选择线共用所述多个单元串之中的至少两个单元串；以及
所述行解码器电路被配置为将所述关断电压施加到与所述至少一条第二地选择线中的每条共用所述至少两个单元串的所述至少两条串选择线。
4.根据权利要求1所述的非易失性存储器设备，其中
所述多条地选择线中的每条与所述多条串选择线之中的至少两条串选择线共用所述多个单元串之中的至少两个单元串；以及
所述行解码器电路被配置为：
将所述接通电压施加到由所述读取地址从与所述第一地选择线共用所述至少两个单元串的所述至少两条串选择线中选择的第一串选择线；以及
在将所述预脉冲电压施加到未由所述读取地址从与所述第一地选择线共用所述至少两个单元串的所述至少两条串选择线中选择的至少一条第二串选择线之后，将所述关断电压施加到所述至少一条第二串选择线。
5.根据权利要求1所述的非易失性存储器设备，其中
所述多条地选择线中的每条与所述多条串选择线之中的至少两条串选择线共用所述多个单元串之中的至少两个单元串；以及
所述行解码器电路被配置为在将所述预脉冲电压施加到与所述未被选择的地选择线共用所述至少两个单元串的所述至少两条串选择线之后，将所述关断电压施加到与所述未被选择的地选择线共用所述至少两个单元串的所述至少两条串选择线。
6.根据权利要求1所述的非易失性存储器设备，其中
所述多条地选择线中的每条与所述多条串选择线中的一条串选择线共用所述多个单元串之中的至少一个单元串；以及
所述行解码器电路被配置为将所述接通电压施加到所述串选择线中的与所述第一地选择线共用所述至少一个单元串的所述一条串选择线。
7.根据权利要求1所述的非易失性存储器设备，其中
所述多条地选择线中的每条与所述多条串选择线中的一条串选择线共用所述多个单元串之中的至少一个单元串；以及
所述行解码器电路被配置为将所述关断电压施加到所述串选择线中的与所述至少一条第二地选择线共用所述至少一个单元串的所述一条串选择线。
8.根据权利要求1所述的非易失性存储器设备，其中
所述多条地选择线中的每条与所述多条串选择线中的一条串选择线共用所述多个单元串之中的至少一个单元串；以及
所述行解码器电路被配置为在将所述预脉冲电压施加到所述串选择线中的与所述未被选择的地选择线共用所述至少一个单元串的所述一条串选择线之后，将所述关断电压施加到所述串选择线中的与所述未被选择的地选择线共用所述至少一个单元串的所述一条串选择线。
9.根据权利要求1所述的非易失性存储器设备，其中，所述至少一条第二地选择线中的第二地选择线的数量被选择。
10.根据权利要求1所述的非易失性存储器设备，其中，所述行解码器电路被配置为对所述第一地选择线施加所述预脉冲电压、然后施加所述接通电压，并且在对所述第一地选择线施加所述接通电压的同时将所述关断电压施加到所述未被选择的地选择线。
11.根据权利要求1所述的非易失性存储器设备，还包括：
配置为生成随机数的随机数生成器，所述至少一条第二地选择线基于所述随机数被选择。
12.根据权利要求1所述的非易失性存储器设备，其中
所述读取操作是第一验证读取操作；以及
所述行解码器电路被配置为在通过所述多条字线之中的被选择的字线将编程电压施加到所述被选择的存储单元之后，通过所述被选择的字线将第一验证电压施加到所述被选择的存储单元。
13.根据权利要求12所述的非易失性存储器设备，其中，所述第一验证读取操作使用不同的第一验证电压电平被顺序地执行至少两次。
14.根据权利要求12所述的非易失性存储器设备，其中，所述行解码器电路被配置为通过以下方式在所述第一验证读取操作之后执行的第二验证读取操作期间控制供应到所述存储单元阵列的电压：
通过所述被选择的字线将高于所述第一验证电压的第二验证电压施加到所述被选择的存储单元；
将所述接通电压施加到所述第一地选择线；以及
将所述关断电压施加到所述多条地选择线之中的不包括所述第一地选择线的一组地选择线。
15.根据权利要求1所述的非易失性存储器设备，其中
所述读取操作响应于接收命令而执行；
指示所述第一地选择线的所述读取地址和指示所述至少一条第二地选择线的虚设地址与所述命令一起被接收；以及
所述虚设地址从不包括所述读取地址的一组地址中被选择。
16.一种存储设备，包括：
包括多个存储块的非易失性存储器设备，每个存储块包括多个存储单元和多个选择晶体管；以及
控制器，被配置为向所述非易失性存储器设备发送读取命令和读取地址，所述读取地址识别所述多个存储块之中的被选择的存储块、以及所述被选择的存储块的所述多个存储单元之中的一个或更多个被选择的存储单元，
所述非易失性存储器设备包括处理电路，该处理电路被配置为通过以下方式在第一模式中响应于所述读取命令控制供应到所述多个存储块的电压：
将接通电压施加到所述多个选择晶体管之中的与所述读取地址相关联的多个第一选择晶体管；
将关断电压施加到所述多个选择晶体管之中的多个第二选择晶体管，所述多个第二选择晶体管基于所述读取地址被选择；以及
在将预脉冲电压施加到所述多个选择晶体管之中的多个第三选择晶体管之后，将所述关断电压施加到所述多个第三选择晶体管，所述多个第三选择晶体管基于所述读取地址被选择。
17.根据权利要求16所述的存储设备，其中，所述处理电路被配置为通过以下方式在第二模式中响应于所述读取命令控制供应到所述多个存储块的电压：
将所述接通电压施加到所述多个第一选择晶体管，以及
在将所述预脉冲电压施加到所述多个选择晶体管之中的不包括所述多个第一选择晶体管的一组选择晶体管之后，将所述关断电压施加到该组选择晶体管。
18.根据权利要求17所述的存储设备，其中，所述控制器被配置为：
当标准值高于阈值时，根据所述第二模式控制所述非易失性存储器设备；以及
当所述标准值小于所述阈值时，根据所述第一模式控制所述非易失性存储器设备，所述标准值包括所述被选择的存储块的读取计数、编程和擦除周期的量及误比特率之一。
19.根据权利要求16所述的存储设备，其中，所述控制器被配置为将指示所述多个第二选择晶体管的多个位置的虚设地址、或所述多个第二选择晶体管的量与所述读取命令和所述读取地址一起发送到所述非易失性存储器设备。
20.一种非易失性存储器设备的操作方法，该非易失性存储器设备包括多个存储单元和多个选择晶体管，所述操作方法包括：
接收读取命令和指示所述多个存储单元之中的一个或更多个被选择的存储单元的读取地址；以及
响应于所述读取命令而执行读取操作，包括：
将接通电压施加到所述多个选择晶体管之中的与所述读取地址相关联的多个第一选择晶体管；
将关断电压施加到所述多个选择晶体管之中的多个第二选择晶体管，所述多个第二选择晶体管基于所述读取地址被选择；以及
在将预脉冲电压施加到所述多个选择晶体管之中的多个第三选择晶体管之后，将所述关断电压施加到所述多个第三选择晶体管，所述多个第三选择晶体管基于所述读取地址被选择。
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