CN106558330B - 半导体器件、其操作方法和包括其的数据储存设备 - Google Patents

Abstract

一种半导体器件包括：存储块，其包括多个存储单元，所述多个存储单元与多个相应字线耦接；以及外围电路，其适用于对所述多个字线执行第一擦除验证操作，以及基于第一擦除验证操作的结果而对所述多个字线之中的一个或多个弱字线执行第二擦除验证操作。

Description

半导体器件、其操作方法和包括其的数据储存设备

相关申请的交叉引用

本申请要求2015年9月25日向韩国知识产权局提交的申请号为10-2015-0136368的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言涉及一种半导体器件，更具体地，涉及一种能够储存数据的半导体存储器件。

背景技术

半导体存储器件可以用于储存数据。半导体存储器件可以分为非易失性存储器件和易失性存储器件。

非易失性存储器件即使断电也能保持储存在其中的数据。非易失性存储器件的示例包括：快闪存储器件(诸如，“与非”型快闪存储器件或者“或非”型快闪存储器件)、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻随机存取存储器(MRAM)或者阻变随机存取存储器(ReRAM)。

易失性存储器件在断电时不保持储存的数据。易失性存储器件的示例包括：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。

发明内容

在一个实施例中，一种半导体器件可以包括：存储块，其包括与多个相应字线耦接的多个存储单元；以及外围电路，其适用于对所述多个字线执行第一擦除验证操作，以及基于第一擦除验证操作的结果而对所述多个字线之中的一个或多个弱字线执行第二擦除验证操作。

在一个实施例中，提供了一种操作包括存储块的半导体器件的方法，所述存储块包括多个存储单元，所述方法可以包括：对与多个相应的存储单元耦接的多个字线执行第一擦除验证操作，以及基于第一擦除验证操作的结果而对所述多个字线之中的一个或多个弱字线执行第二擦除验证操作。

在一个实施例中，一种数据储存设备可以包括：非易失性存储器件，其包括多个存储块和外围电路，每个存储块包括与多个相应字线耦接的多个存储单元；以及控制器，其适用于将针对从存储块之中选择的存储块的擦除命令传送至非易失性存储器件，其中，响应于擦除命令，外围电路对选中存储块执行擦除操作，对选中存储块的多个字线执行第一擦除验证操作，以及基于第一擦除验证操作的结果而对选中存储块的一个或多个弱字线执行第二擦除验证操作。

附图说明

图1为图示根据本发明的一个实施例的半导体器件10的框图。

图2为图示根据本发明的一个实施例的半导体器件的存储块BLK的示图。

图3为图示根据本发明的一个实施例的在图2中所示的存储块BLK中包括的存储单元的阈值电压分布D1和D2的曲线图。

图4为图示根据本发明的一个实施例的当擦除操作被执行时，图3中的存储单元的阈值电压分布的变化的曲线图。

图5为图示根据本发明的一个实施例的擦除操作和擦除验证操作所使用的操作电压的曲线图。

图6为图示根据本发明的一个实施例的正常存储单元和劣化的存储单元的阈值电压分布的曲线图。

图7为图示根据本发明的一个实施例的额外擦除验证操作所使用的额外验证电压和通过电压的曲线图。

图8为图示根据本发明的一个实施例的擦除操作、擦除验证操作和额外擦除验证操作所使用的操作电压的曲线图。

图9为图示根据本发明的一个实施例的用于操作半导体存储器件的方法的流程图。

图10为图示根据本发明的一个实施例的数据储存设备1000的框图。

图11为图示根据本发明的一个实施例的数据处理系统2000的框图。

具体实施方式

在下文中，将参照附图来描述本发明的各种实施例。然而，本发明可以以不同的形式实施，而不应解释为局限于本文所阐述的实施例。确切地说，提供这些实施例作为示例来描述本发明，以允许本发明所属领域的技术人员实践本发明。

此外，要理解的是，本发明的实施例不限于附图中所示的细节，附图并非按比例绘制，并且在一些情况下，为了更清楚地描绘本发明的某些特征可能对比例进行了夸大。尽管使用了特定的术语，但是要认识到，所使用的术语仅用于描述特定的实施例，并非意在限制本发明的范围。

现在参见图1，根据本发明的一个实施例，提供了半导体器件10。半导体器件10可以为或者包括非易失性存储器件。半导体器件10可以为或者包括快闪存储器(诸如，“与非”型快闪存储器或者“或非”型快闪存储器)、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)、磁阻随机存取存储器(MRAM)、阻变随机存取存储器(ReRAM)等。非易失性存储器件200可以在外部设备的控制下，储存从外部设备(未示出)传送来的数据，以及读取储存的数据并将读取的数据传送至外部设备。

半导体器件10可以包括外围电路100和存储区200。

在对从存储区200的存储块BLK0至BLKi之中选中的存储块执行擦除操作之后，外围电路100可以对与选中的存储块相对应的字线执行擦除验证操作，以验证是否完成擦除操作。外围电路100可以基于擦除验证操作的结果来对字线之中的一个或多个弱字线执行额外擦除验证操作。可以基于对存储块的字线执行写入操作的顺序(即，字线的写入顺序)来设定弱字线。

例如，在执行擦除验证操作时，外围电路100可以大体上同时地将验证电压施加至与选中的存储块相对应的全部字线，并且可以确定是否任何与字线耦接的存储器件都具有低于验证电压的阈值电压。当确定与全部的字线耦接的全部的存储单元都具有低于验证电压的阈值电压时，外围电路100可以确定擦除验证操作的结果为通过，且可以然后执行额外擦除验证操作。例如，在执行额外擦除验证操作时，外围电路100可以将额外验证电压施加至弱字线，将通过电压施加至除弱字线之外的其余字线，以及确定与弱字线相对应的存储单元是否具有低于额外验证电压的阈值电压。在执行额外擦除验证操作时，外围电路100可以使用比在擦除验证操作中所使用的验证电压具有更高电平的额外验证电压。当确定与弱字线耦接的存储单元具有低于额外验证电压的阈值电压时，外围电路100可以确定额外擦除验证操作的结果为‘通过’，并且可以结束验证操作。当擦除验证操作或者额外擦除验证操作的结果为‘失败’时，外围电路100可以重复对选中存储块的擦除操作。

外围电路100可以包括：控制逻辑110、电压供应单元120、接口单元130、地址解码器140以及数据输入/输出单元150。

控制逻辑110可以控制半导体器件10的内部单元，使得在外部设备的控制下执行半导体器件的10的常规操作(包括写入操作、读取操作、擦除操作、擦除验证操作和额外擦除验证操作)。例如，控制逻辑110可以控制内部单元，使得响应于从外部设备传送来的擦除命令来执行擦除操作、擦除验证操作和额外擦除验证操作，并且可以将执行结果传送至外部设备。

电压供应单元120可以在控制逻辑110的控制下产生用于半导体器件10的常规操作所必需的各种操作电压。例如，当执行擦除操作时，电压供应单元120可以将擦除电压供应至存储区200，并且将擦除使能/允许电压供应至地址解码器140。例如，当执行擦除验证操作时，电压供应单元120可以将验证电压供应至地址解码器140。例如，当执行额外擦除验证操作时，电压供应单元120可以将额外验证电压和通过电压供应至地址解码器140。

接口单元130可以与外部设备交换各种类型的控制信号(包括命令和地址)以及数据。接口单元130可以将输入至其的各种类型的控制信号和数据传送至半导体器件10的内部单元。

地址解码器140可以将行地址和列地址解码，以选择存储区200中的要被访问的部分/位置。基于解码结果，地址解码器140可以选择性地驱动字线WL，并且可以控制数据输入/输出单元150使得位线BL被选择性地驱动。对于擦除操作、擦除验证操作或者额外擦除验证操作，地址解码器140可以在控制逻辑110的控制下，分别将擦除允许电压、验证电压或者额外验证电压以及通过电压施加至选中的字线WL。

数据输入/输出单元150可以将从接口单元130输入的数据经由位线BL传送至存储区200。数据输入/输出单元150可以将经由位线BL从存储区200读取的数据传送至接口单元130。

存储区200可以经由字线WL与地址解码器140耦接，并且可以经由位线BL与数据输入/输出单元150耦接。存储区200可以包括多个存储单元，所述多个存储单元分别设置在字线WL与位线BL的交叉区处并且储存数据。存储区200可以包括多个存储块BLK0至BLKi，每个存储块包括多个存储单元。存储块BLK0至BLKi可以包括二维或者三维结构的存储单元阵列。可以基于存储块来执行擦除操作。

图2为图示根据本发明的一个实施例的存储块BLK的示例的示图。图1中所示的存储块BLK0至BLKi可以按照与存储块BLK大体上相同的方式来配置。

存储块BLK可以包括串STR0至STRj。串STR0至STRj中的每个可以耦接在公共源极线SL与相应的位线之间。例如，串STR0可以耦接在公共源极线SL与位线BL0之间。

串STR1至STRj可以按照与串STR0大体上相同的方式来配置，从而在本文中将仅描述串STR0的结构来作为示例。串STR0可以包括：漏极选择晶体管DST、存储单元MC00至MCk0以及源极选择晶体管SST。漏极选择晶体管DST可以具有与位线BL0耦接的漏极和与漏极选择线DSL耦接的栅极。源极选择晶体管SST可以具有与源极线SL耦接的源极和与源极选择线SSL耦接的栅极。存储单元MC00至MCk0可以串联耦接在漏极选择晶体管DST与源极选择晶体管SST之间。存储单元MC00至MCk0的栅极可以分别与字线WL0至WLk耦接。

字线WL0至WLk中的每个可以与串STR0至STRj中相应的存储单元耦接。例如，字线WL0可以与分别包括在存储串STR0至STRj中的存储单元MC00至MC0j耦接。当在写入操作中相应的字线被选择时存储单元可以被写入。当在写入操作中字线WL0被选择时存储单元MC00至MC0j可以被同时写入。在写入操作中可以以预定写入顺序来选择字线WL0至WLk。

现在参见图3，提供了包括在图2中所示的存储块BLK中的存储单元的阈值电压分布D1和D2的示例。在图3的曲线图中，水平轴Vth为存储单元的阈值电压，而垂直轴#为与阈值电压相对应的存储单元的数量。

完全擦除的存储单元可以形成阈值电压分布D1。存储单元可以根据经由写入操作储存在其中的数据而形成阈值电压分布D1和D2。例如，储存数据“1”的存储单元可以形成阈值电压分布D1，而储存数据“0”的存储单元可以形成阈值电压分布D2。当执行写入操作时，存储单元可以依据要储存的数据而被控制成具有预定阈值电压。

当预定的读取电压Vrd经由相应的字线而被施加时，储存数据并且具有阈值电压的存储单元可以根据其阈值电压而导通/关断。例如，具有在阈值电压分布D1之内的阈值电压的存储单元可以在比其阈值电压高的读取电压Vrd被施加时导通，以及形成阈值电压分布D2的存储单元可以在比其阈值电压低的读取电压Vrd被施加时关断。存储单元在其响应于读取电压Vrd而导通时可以被确定为储存数据“1”，以及存储单元在其响应于读取电压Vrd而关断时可以被确定为储存数据“0”。例如，存储单元可以在其导通/关断时产生电流，并且可以在该电流被感测到时确定储存在存储单元中的数据。

尽管图3示出了当在每个存储单元中储存1位数据时形成两个阈值电压分布D1和D2，但是要注意的是，根据实施例，当在每个存储单元中储存多位数据时，存储单元可以根据储存在其中的数据而形成多个阈值电压分布。

图4为图示当擦除操作被执行时，图3中的存储单元的阈值电压分布的变化的曲线图。

图5为图示当擦除操作和擦除验证操作被执行时所采用的操作电压的曲线图。在图5的曲线图中，水平轴t表示时间，垂直轴V表示电压。

在下文中，将参照图4和图5作为示例来描述用于执行擦除操作和擦除验证操作的方法。

参见图4，完全擦除的存储单元可以具有落在阈值电压分布D1之内的阈值电压。当存储块BLK被执行擦除操作时，具有落在阈值电压分布D2之内的阈值电压的存储单元可以被控制成降低它们的阈值电压，使得它们形成阈值电压分布D1。在执行擦除操作时，为了降低存储单元的阈值电压，外围电路100可以将高的正电平的擦除电压施加至存储块BLK的阱(well)，并且可以将预定的擦除允许电压施加至存储块BLK的字线WL0至WLk。

参见图5，可以根据增量步进式脉冲擦除(ISPE)方案来执行擦除操作。例如，外围电路100可以通过将初始擦除电压Vint施加至存储块BLK来开始擦除操作。对于擦除操作的每次重复，外围电路100可以将增大的擦除电压施加至存储块BLK。例如，对于每次重复，擦除电压可以从前一擦除电压增加步进电压Vst。存储块BLK中的阈值电压分布D2的存储单元通过一次擦除操作不能完全被擦除。例如，当擦除电压Vint、Vint+Vst和Vint+2*Vst被施加至阱时，阈值电压分布D2的存储单元可以分别形成阈值电压分布D21、D22和D1。

每当对存储块BLK执行擦除操作时，外围电路100还可以执行擦除验证操作，以确定存储单元是否被完全擦除(即，形成阈值电压分布D1)。在执行擦除验证操作时，外围电路100可以将验证电压Vvrf施加至存储块BLK的字线WL0至WLk。也就是说，外围电路100可以基于存储单元响应于验证电压Vvrf的导通/关断特性来确定存储单元是否被完全擦除。当某些存储单元的阈值电压比验证电压Vvrf高时，例如，当存储单元形成阈值电压分布D21和D22时，外围电路100可以确定存储单元未被完全擦除，并且擦除验证操作的结果为‘失败’。当存储单元形成阈值电压分布D1时，外围电路100可以确定擦除验证操作的结果为‘通过’。在确定擦除验证操作的结果为‘通过’(即，验证通过)之前，外围电路100可以通过每次增大擦除电压来重复擦除操作多次。

根据一个实施例，外围电路100可以重复地执行擦除操作，直到达到阈值重复计数为止。所以例如，在擦除验证操作的结果为‘失败’，并且已经达到阈值重复计数的情况下，外围电路100可以结束擦除操作，并且确定不再可以使用相应的存储块BLK。

图6为图示正常存储单元的阈值电压分布E1和劣化的存储单元的阈值电压分布E2的曲线图。

存储单元可以随着使用计数增加(即，存储块的写入/擦除(W/E)计数增加)而劣化。与正常的存储单元(即，还未劣化的存储单元)相比，劣化的存储单元可能难以擦除。例如，当擦除操作被重复执行了预定重复计数时，W/E计数为“0”的正常存储单元由于它们被完全擦除而可以形成阈值电压分布E1。然而，当擦除操作被重复执行了相同重复计数时，W/E计数为“1000”的劣化的存储单元由于它们未被完全擦除而可以形成阈值电压分布E2。

因为比包括在同一存储块BLK中的其它存储单元使用得更多的存储单元会更严重地劣化并且难以擦除，所以它们可以形成阈值电压分布E2中的阴影部分。例如，因为包括在存储块BLK中的存储单元可能不被完全写入，而是被部分写入然后擦除，所以即使存储单元包括在同一存储块BLK中，实际的使用计数也可能不同。与具有写入顺序中的较高优先级的字线(例如，字线WL0)耦接的存储单元可以比与具有写入顺序中的较低优先级的字线(例如，字线WLk)耦接的存储单元更严重地劣化。写入顺序可以是当执行对存储块BLK的写入操作时，在字线WL0至WLk之中选择字线的顺序。外围电路100可以将写入顺序中具有较高优先级的一个或多个字线管理为“弱字线”。尽管在以下描述中字线WL0将被设定为弱字线，但是要注意的是，弱字线可以基于半导体器件10的写入顺序而改变。

如上所述，在对存储块BLK执行擦除验证操作时，外围电路100可以大体上同时地将验证电压Vvrf施加至存储块BLK的全部字线WL0至WLk。当验证电压Vvrf被大体上同时地施加至全部的字线WL0至WLk时，例如，包括在一个串STR0中的存储单元MC00至MCk0可以作为一个等价存储单元操作。在这种情况下，即使存储单元MC00至MCk0中少量的存储单元具有比验证电压Vvrf大的阈值电压，串STR0的等价存储单元的阈值电压也可以比验证电压Vvrf低，并且外围电路100可以确定存储单元MC00至MCk0的阈值电压比验证电压Vvrf低。结果，即使存储单元未被完全擦除，例如，即使存储单元实际上形成了阈值电压分布E2，外围电路100也可以确定擦除验证操作的结果为‘通过’。当对未完全擦除的存储单元执行写入操作时，其可能引起错误位。

即，即使与弱字线WL0耦接的存储单元MC00至MC0j具有比验证电压Vvrf高的阈值电压，因为它们严重劣化从而难以擦除，所以擦除验证操作的结果也可以被确定为如上所述的‘通过’。为了防止这种不正确的确定，外围电路100可以对弱字线WL0执行额外擦除验证操作，这将在以下更详细地描述。

图7图示了在执行额外擦除验证操作时所使用的额外验证电压Vvrf_a和通过电压Vpass。

图8图示了在执行擦除操作、擦除验证操作和额外擦除验证操作时所使用的操作电压。在图8的曲线图中，水平轴t表示时间，垂直轴V表示电压。

在下文中，将参照图7和图8作为示例来描述用于执行擦除操作、擦除验证操作和额外擦除验证操作的方法。

在根据ISPE方案执行擦除操作并且擦除验证操作的结果被确定为‘通过’(即，验证通过)之后，外围电路100可以执行额外擦除验证操作。在执行额外擦除验证操作时，外围电路100可以将额外验证电压Vvrf_a施加至弱字线WL0，并且可以将通过电压Vpass施加至除了弱字线WL0之外的其余字线WL1至WLk。因此，外围电路100可以基于存储单元MC00至MC0j响应于额外验证电压Vvrf_a的导通/关断特性，来确定与弱字线WL0耦接的存储单元MC00至MC0j的阈值电压是否低于额外验证电压Vvrf_a。

如上所述，即使擦除验证操作的结果为‘通过’，未完全擦除的存储单元也可以形成阈值电压分布E2。具体地，与弱字线WL0耦接的存储单元MC00至MC0j的阈值电压可以大体上比验证电压Vvrf高。在额外擦除验证操作中，当与弱字线WL0耦接的存储单元MC00至MC0j的阈值电压比额外验证电压Vvrf高时，外围电路100可以确定额外擦除验证操作的结果为‘失败’。在确定额外擦除验证操作的结果为‘通过’(即，额外验证通过)之前，外围电路100可以执行将增大的擦除电压(例如，Vint+3*Vst)施加至存储块BLK的擦除操作。当与弱字线WL0耦接的存储单元MC00至MC0j的阈值电压比额外验证电压Vvrf低时，外围电路100可以确定额外擦除验证操作的结果为‘通过’。例如，当与弱字线WL0耦接的存储单元MC00至MC0j的阈值电压通过擦除操作而变得比额外验证电压Vvrf_a低时，存储块BLK的存储单元可以形成阈值电压分布E3。

根据一个实施例，在即使重复地执行擦除操作直到阈值重复计数为止额外擦除验证操作的结果仍为‘失败’的情况下，外围电路100可以结束擦除操作，并且可以将该存储块BLK处理成不再使用。

根据一个实施例，在执行额外擦除验证操作时，外围电路100可以利用具有比验证电压Vvrf高的电平的额外验证电压Vvrf_a。由于弱字线WL0已经严重劣化，所以为了使得与弱字线WL0耦接的存储单元具有比验证电压Vvrf低的阈值电压，执行擦除操作的难度可能增加。因此，可以通过比验证电压Vvrf具有更高电平的额外验证电压Vvrf_a来进一步减轻验证通过。此外，为了使得存储单元具有即使在执行写入操作时也不引起错误位的阈值电压，额外验证电压Vvrf_a可以被设定成具有比读取电压Vrd低的电平。

图9为图示根据本发明的一个实施例的用于操作图1中所示的半导体器件10的方法的流程图。参见图9，示出了半导体器件10对存储区的一个存储块BLK执行擦除操作、擦除验证操作和额外擦除验证操作的方法。

相应地，在步骤S110处，外围电路100可以对存储块BLK执行擦除操作。电压供应单元120可以在控制逻辑110的控制下，将初始擦除电压Vint施加至存储块BLK，以及将擦除允许电压施加至地址解码器140。地址解码器140可以将擦除允许电压施加至存储块BLK的字线WL0至WLk。

在步骤S120处，外围电路100可以对存储块BLK执行擦除验证操作。电压供应单元120可以将验证电压Vvrf供应至地址解码器140。地址解码器140可以将验证电压Vvrf大体上同时地施加至存储块BLK的字线WL0至WLk。包括在存储块BLK中的存储单元可以响应于验证电压Vvrf而导通/关断。

在步骤S130处，外围电路100可以确定擦除验证操作的结果是否为‘通过’。控制逻辑110可以基于存储块BLK中包括的存储单元响应于验证电压Vvrf而导通/关断时所产生的电流，来确定擦除验证操作的结果。在擦除验证操作的结果为‘失败’的情况下，该过程可以进行至步骤S140。

在步骤S140处，外围电路100可以将前一擦除操作所使用的擦除电压增加步进电压Vst。控制逻辑110可以控制电压供应单元120来增加擦除电压。然后，在步骤S110处，外围电路100可以通过利用增大的擦除电压来对存储块BLK执行擦除操作。例如，在确定擦除验证操作的结果为‘通过’之前，外围电路100可以通过增大擦除电压来重复地执行擦除操作。

在步骤S130处，在擦除验证操作的结果为‘通过’的情况下，该过程可以进行至步骤S150。在步骤S150处，外围电路100可以对存储块BLK的弱字线WL0执行额外擦除验证操作。电压供应单元120可以将额外验证电压Vvrf_a和通过电压Vpass供应至地址解码器140。地址解码器140可以将额外验证电压Vvrf_a施加至弱字线WL0，并且可以将通过电压Vpass施加至其余的字线WL1至WLk。包括在存储块BLK中的存储单元可以响应于额外验证电压Vvrf_a和通过电压Vpass而导通/关断。

在步骤S160处，可以确定额外擦除验证操作的结果是否为‘通过’。控制逻辑110可以基于当与弱字线WL0耦接的存储单元MC00至MC0j响应于额外验证电压Vvrf_a而导通/关断并且与其余的字线WL1至WLk耦接的存储单元响应于通过电压Vpass而导通时所产生的电流，来确定额外擦除验证操作的结果。在额外擦除验证操作的结果为‘通过’的情况下，可以结束该过程。在额外擦除验证操作的结果为‘失败’的情况下，该过程可以进行至步骤S170。

在步骤S170处，外围电路100可以将在前一擦除操作中所使用的擦除电压增大步进电压Vst。控制逻辑110可以控制电压供应单元120来增大擦除电压。

在步骤S180处，外围电路100可以通过使用增大的擦除电压来对存储块BLK执行擦除操作。然后，在步骤S150处，外围电路100可以对弱字线WL0执行额外擦除验证操作。在确定额外擦除验证操作的结果为‘通过’之前，外围电路100可以通过每次增大擦除电压来重复地执行擦除操作。

图10为图示了根据本发明的一个实施例的数据储存设备1000的框图。

数据储存设备1000可以被配置成响应于来自主机设备1500的写入请求而储存从主机设备1500提供的数据。此外，数据储存设备1000可以被配置成响应于来自主机设备1500的读取请求而将储存的数据提供至主机设备1500。数据储存设备1000可以被嵌入在主机设备1500中。数据储存设备1000可以单独地制造，并且与主机设备1500可操作地耦接。

数据储存设备1000可以为或者包括：个人计算机存储卡国际协会(PCMCIA)卡；紧凑型闪存(CF)卡；智能媒体卡；记忆棒；MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡；SD、迷你-SD和微型-SD形式的安全数字卡；通用快闪储存器(UFS)；固态驱动器(SSD)等。

数据储存设备1000可以包括控制器1100和储存介质1200。

控制器1100可以控制主机设备1500与储存介质1200之间的数据交换。控制器1100可以包括：处理器1110、RAM 1120、ROM 1130、ECC单元1140、主机接口1150以及储存介质接口1160。

处理器1110可以控制控制器1100的常规操作。基于来自主机设备1500的数据处理请求(诸如，写入请求和读取请求)，处理器1110可以将数据储存在储存介质1200中以及从储存介质1200读取储存的数据。为了有效地管理储存介质1200，处理器1110可以控制数据储存设备1000的内部操作，诸如，合并操作、磨损均衡操作等。

RAM 1120可以储存要被处理器1110使用的程序和程序数据。RAM 1120可以在将从主机接口1150发送来的数据传送至储存介质1200之前，暂时地储存该数据。RAM 1120可以在将从储存介质1200发送来的数据传送至主机设备1500之前，暂时地储存该数据。

ROM 1130可以储存要由处理器1110读取的程序代码。程序代码可以包括要由处理器1110处理以使得处理器1110控制控制器1100的内部单元的命令。

ECC单元1140可以对要储存在储存介质1200中的数据进行编码，并且可以对从储存介质1200读取的数据进行解码。ECC单元1140可以根据ECC算法来检测并校正数据中已经出现的错误。

主机接口1150可以与主机设备1500交换数据处理请求、数据等。

储存介质接口1160可以将控制信号和数据传送至储存介质1200。储存介质接口1160可以从储存介质1200接收数据。储存介质接口1160可以经由多个通道CH0至CHn与储存介质1200耦接。

储存介质1200可以包括多个非易失性存储器件NVM0至NVMn。多个非易失性存储器件NVM0至NVMn中的每个可以在控制器1100的控制下操作。多个非易失性存储器件NVM0至NVMn中的每个(类似于图1中所示的半导体器件10)可以响应于从控制器1100发送来的擦除命令而对其存储块执行擦除操作，然后可以执行擦除验证操作，以及基于擦除验证操作的结果来对弱字线执行额外擦除验证操作。

图11为图示根据本发明的一个实施例的数据处理系统2000的框图。

数据处理系统2000可以包括：计算机、膝上型电脑、上网本、智能电话、数字电视、数码照相机、导航仪等。数据处理系统2000可以包括：主处理器2100、主存储器件2200、数据储存设备2300以及输入/输出设备2400。数据处理系统2000的内部单元可以经由系统总线2500来交换数据、控制信号等。

主处理器2100可以控制数据处理系统2000的常规操作。主处理器2100可以为例如中央处理器(诸如，微处理器)。主处理器2100可以执行主存储器件2200上的软件，诸如，操作系统、应用程序、设备驱动器等。

主存储器件2200可以储存要被主处理器2100使用的程序和程序数据。主存储器件2200可以暂时地储存要被传送至数据存储器件2300和输入/输出设备2400的数据。

数据储存设备2300可以包括控制器2310和储存介质2320。数据储存设备2300可以按照与图10中所示的数据储存设备1000大体相似的方式来配置和操作。储存介质2320可以包括图1中的半导体器件10。

输入/输出设备2400可以包括能够与用户交换数据的显示器(monitor)、键盘、扫描仪、触摸屏、鼠标等。输入/输出设备2400可以从用户接收用于控制数据处理系统2000的命令，或者将处理后的结果提供给用户。

根据一个实施例，数据处理系统2000可以通过网络2600(诸如，LAN(局域网)、WAN(广域网)、无线网络等)与服务器2700通信。数据处理系统2000可以包括用来访问网络2600的网络接口(未示出)。

尽管以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅是本发明的示例，并且本发明并非旨在仅限于所描述的实施例。在不脱离由所附权利要求所限定的本发明的范围和精神的情况下，本领域技术人员在阅读了本发明之后可以设想出本发明的很多其它实施例和变体。

Claims (21)

1.一种半导体器件，包括：

存储块，所述存储块包括多个存储单元，所述多个存储单元与多个相应字线耦接；以及

外围电路，所述外围电路适用于对多个字线执行第一擦除验证操作，以及基于第一擦除验证操作的结果而对所述多个字线之中的一个或多个弱字线执行第二擦除验证操作，

其中，所述一个或多个弱字线基于针对所述多个字线的写入操作的写入顺序来设定。

2.根据权利要求1所述的半导体器件，其中，在执行第一擦除验证操作时，外围电路将第一验证电压同时地施加至所述多个字线，以确定存储单元是否具有比第一验证电压低的阈值电压。

3.根据权利要求1所述的半导体器件，其中，在执行第二擦除验证操作时，外围电路将第二验证电压施加至所述一个或多个弱字线，并且将通过电压施加至其余的字线，以确定与所述一个或多个弱字线耦接的存储单元是否具有比第二验证电压低的阈值电压。

4.根据权利要求1所述的半导体器件，其中，外围电路使用比第一擦除验证操作所使用的第一验证电压高的第二验证电压来执行第二擦除验证操作。

5.根据权利要求1所述的半导体器件，其中，当基于第一擦除验证操作的结果而存储块被验证为被擦除了时，外围电路执行第二擦除验证操作。

6.根据权利要求1所述的半导体器件，其中，当基于第一擦除验证操作的结果或者第二擦除验证操作的结果而存储块被验证为擦除失败时，外围电路对所述存储块执行擦除操作。

7.一种用于操作包括存储块的半导体器件的方法，所述存储块包括多个存储单元，所述方法包括：

对多个字线执行第一擦除验证操作，所述多个字线与多个相应的存储单元耦接；以及

基于第一擦除验证操作的结果，对所述多个字线之中的一个或多个弱字线执行第二擦除验证操作，

其中，所述一个或多个弱字线基于针对所述多个字线的写入操作的写入顺序来设定。

8.根据权利要求7所述的方法，其中，执行第一擦除验证操作包括：

将第一验证电压同时地施加至所述多个字线；以及

确定所述多个存储单元是否具有比第一验证电压低的阈值电压。

9.根据权利要求7所述的方法，其中，执行第二擦除验证操作包括：

将第二验证电压施加至所述一个或多个弱字线，并且将通过电压施加至其余的字线；以及

确定与所述一个或多个弱字线耦接的存储单元是否具有比第二验证电压低的阈值电压。

10.根据权利要求7所述的方法，其中，通过使用比在第一擦除验证操作中所使用的第一验证电压高的第二验证电压来执行第二擦除验证操作。

11.根据权利要求7所述的方法，其中，当基于第一擦除验证操作的结果而存储块被验证为被擦除了时，执行第二擦除验证操作。

12.根据权利要求7所述的方法，还包括：

当基于第一擦除验证操作的结果或者第二擦除验证操作的结果而存储块被验证为擦除失败时，对所述存储块执行擦除操作。

13.一种数据储存设备，包括：

非易失性存储器件，所述非易失性存储器件包括多个存储块和外围电路，所述多个存储块中的每个存储块包括多个存储单元，所述多个存储单元与多个相应字线耦接；以及

控制器，所述控制器适用于将针对从存储块之中选择的存储块的擦除命令传送至非易失性存储器件，

其中，响应于擦除命令，外围电路对选中存储块执行擦除操作，对选中存储块的多个字线执行第一擦除验证操作，以及基于第一擦除验证操作的结果而对选中存储块的一个或多个弱字线执行第二擦除验证操作，

其中，所述一个或多个弱字线基于针对所述多个字线的写入操作的写入顺序来设定。

14.根据权利要求13所述的数据储存设备，其中，在执行第一擦除验证操作时，外围电路将第一验证电压同时地施加至选中存储块的字线，以确定选中存储块的存储单元是否具有比第一验证电压低的阈值电压。

15.根据权利要求13所述的数据储存设备，其中，在执行第二擦除验证操作时，外围电路将第二验证电压施加至弱字线，并且将通过电压施加至选中存储块的其余的字线，以确定与所述一个或多个弱字线耦接的存储单元是否具有比第二验证电压低的阈值电压。

16.根据权利要求13所述的数据储存设备，其中，外围电路使用比第一擦除验证操作所使用的第一验证电压高的第二验证电压来执行第二擦除验证操作。

17.根据权利要求13所述的数据储存设备，其中，当基于第一擦除验证操作的结果而存储块被验证为被擦除了时，外围电路执行第二擦除验证操作。

18.根据权利要求13所述的数据储存设备，其中，当基于第一擦除验证操作的结果或者第二擦除验证操作的结果而选中存储块被验证为擦除失败时，外围电路将在针对选中存储块的前一擦除操作中所使用的擦除电压增大，并且通过使用增大的擦除电压来执行擦除操作。

19.根据权利要求13所述的数据储存设备，其中，外围电路基于第一擦除验证操作的结果或者第二擦除验证操作的结果而重复地执行擦除操作，直到达到阈值重复计数为止。

20.一种用于操作包括多个存储块的半导体器件的方法，所述方法包括：

对从所述多个存储块之中选择的一存储块执行擦除操作；

使用第一验证电压对多个字线执行第一擦除验证操作，其中，所述多个字线与所选择的所述存储块的多个存储单元耦接；以及

基于第一擦除验证操作的结果，使用第二验证电压对所述多个字线之中的一个或多个弱字线执行第二擦除验证操作，

其中，第二验证电压比第一验证电压高，

其中，所述一个或多个弱字线基于针对所述多个字线的写入操作的写入顺序来设定。

21.根据权利要求20所述的方法，其中弱字线在所选择的存储块的写入顺序中比其他字线具有更高的优先级。

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