CN103544993A - 非易失性存储器件和存储器系统及管理、擦除和编程方法 - Google Patents

非易失性存储器件和存储器系统及管理、擦除和编程方法 Download PDF

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Abstract

一种非易失性存储器件的擦除方法包括设置擦除模式，以及根据设置的擦除模式执行正常擦除操作和快速擦除操作之一。正常擦除操作被执行以便将存储单元的阈值电压设置为低于第一擦除验证电平的擦除状态。快速擦除操作被执行以便将存储单元的阈值电压设置为低于第二擦除验证电平的伪擦除状态。第二擦除验证电平高于第一擦除验证电平。

Description

非易失性存储器件和存储器系统及管理、擦除和编程方法
相关申请的交叉引用
本申请要求2012年7月11日向韩国知识产权局提交的第10-2012-0075596号韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本文所描述的发明构思涉及非易失性存储器件、包括该非易失性存储器件的存储器系统以及相关的块管理、擦除和编程方法。
背景技术
半导体存储器件一般被分类为易失性或非易失性。非易失性半导体存储器件即使在断电状态下也可以保留存储在其中的数据，而易失性存储器件在电力被中断时可能丢失存储的数据。
依赖于所使用的制造技术，非易失性存储器件可以是永久的或可重新编程的。非易失性存储器件可以在计算机、航空电子设备、电信、消费电子行业中的各种各样的应用中用于存储用户数据、程序数据和微代码数据。
发明内容
本发明构思的实施例的一方面针对一种非易失性存储器件的擦除方法，该方法包括设置擦除模式以及根据设置的擦除模式执行正常擦除操作和快速擦除操作之一。正常擦除操作被执行以便将存储单元的阈值电压设置为低于第一擦除验证电平的擦除状态，而且快速擦除操作被执行以便将存储单元的阈值电压设置为低于第二擦除验证电平的伪擦除状态。第二擦除验证电平高于第一擦除验证电平。
本发明构思的实施例的另一方面针对一种存储器系统的块管理方法，该存储器系统包括具有多个存储块的至少一个非易失性存储器件和控制所述至少一个非易失性存储器件的存储器控制器。该块管理方法包括在存储块上执行M比特编程操作（M是自然数），而且当在M比特编程操作之后需要对存储块的擦除操作时，执行快速擦除操作以便将存储块中的存储单元的阈值电压设置为伪擦除状态。该块管理方法还包括使用伪擦除状态执行存储块的N比特编程操作（N是正整数），以及当在N比特编程操作之后需要对存储块的擦除操作时，执行正常擦除操作以便将存储块中的存储单元的阈值电压设置为擦除状态。擦除状态低于第一擦除验证电平，伪擦除状态低于第二擦除验证电平，而且第二擦除验证电平高于第一擦除验证电平。
本发明构思的实施例的再一方面针对一种存储器系统的编程方法，该存储器系统包括非易失性存储器件和控制所述非易失性存储器件的存储器控制器。该编程方法包括：接收数据和地址，确定是否需要擦除操作，以及当需要擦除操作时，确定是否需要快速擦除操作。该方法还包括：当需要快速擦除操作时，执行快速擦除操作以形成伪擦除状态，当不需要快速擦除操作时，执行正常擦除操作以形成擦除状态，以及在擦除操作之后，用输入数据对与地址相对应的非易失性存储器件的存储块编程。擦除状态低于第一擦除验证电平，伪擦除状态低于第二擦除验证电平，而且第二擦除验证电平高于第一擦除验证电平。
本发明构思的实施例的再一方面针对一种存储器系统，该存储器系统包括至少一个非易失性存储器件，以及存储器控制器，其被配置为控制所述至少一个非易失性存储器件。所述至少一个非易失性存储器件包括：第一存储单元阵列，其包括第一存储块，每个第一存储块具有多个第一存储单元，在第一存储单元处通过1比特编程来存储页数据；第二存储单元阵列，其包括第二存储块，每个第二存储块具有多个第二存储单元，第一存储单元阵列中的多个页数据通过多比特编程被存储在第二存储单元的页上。所述至少一个非易失性存储器件还包括控制逻辑，其被配置为使用第一擦除模式和第二擦除模式之一来擦除第一存储块，并且使用第二擦除模式来擦除第二存储块。第一擦除模式被用于将第一存储单元或第二存储单元设置为擦除状态，而且第二擦除模式被用于将第一存储单元设置为伪擦除状态。擦除状态低于第一擦除验证电平，伪擦除状态低于第二擦除验证电平，而且第二擦除验证电平高于第一擦除验证电平。
附图说明
根据参考附图的以下描述，上述和其他目的和特征将变得明显，其中相同的参考数字贯穿不同附图始终指代相同的部分，除非另有规定。
图1是示意性图示本发明构思的实施例的示图。
图2是图示根据本发明构思的实施例的使用伪擦除状态的编程操作的示图。
图3是图示根据本发明构思的另一实施例的使用伪擦除状态的编程操作的示图。
图4是图示根据本发明构思的又一实施例的使用伪擦除状态的编程操作的示图。
图5是图示根据本发明构思的又一实施例的使用伪擦除状态的编程操作的示图。
图6是图示根据本发明构思的又一实施例的使用伪擦除状态的编程操作的示图。
图7是示意性图示根据本发明构思的实施例的非易失性存储器件的框图。
图8是根据本发明构思的实施例的图7的存储块的透视图。
图9是图示根据本发明构思的实施例的快速擦除方法的定时图。
图10是图示根据本发明构思的另一实施例的快速擦除方法的定时图。
图11是图示根据本发明构思的又一实施例的快速擦除方法的定时图。
图12是图示根据本发明构思的又一实施例的快速擦除方法的定时图。
图13是示意性图示根据本发明构思的实施例的存储器系统的框图。
图14是示意性图示根据本发明构思的实施例的存储器系统的编程方法的流程图。
图15是图示根据本发明构思的实施例的存储器系统的块管理方法的示图。
图16是图示根据本发明构思的另一实施例的存储器系统的块管理方法的示图。
图17是图示根据本发明构思的又一实施例的存储器系统的块管理方法的示图。
图18是示意性图示根据本发明构思的实施例的使用片上缓存编程(on-chip buffered program,OBP)的存储器系统的框图。
图19是图示图18的单电平单元区域中存储块的阈值电压的变化的例子的示图。
图20是图示根据本发明构思的实施例的图18的存储器系统的块管理方法的流程图。
图21是示意性图示根据本发明构思的另一实施例的使用OBP方案的存储器系统的框图。
图22是示意性图示根据本发明构思的实施例的存储器系统的写入操作的流程图。
图23是示意性图示根据本发明构思的实施例的存储器系统的框图。
图24是示意性图示根据本发明构思的实施例的存储卡的框图。
图25是示意性图示根据本发明构思的实施例的moviNAND的框图。
图26是示意性图示根据本发明构思的实施例的固态驱动器的框图。
图27是示意性图示根据本发明构思的实施例的移动设备的框图。
图28是示意性图示根据本发明构思的实施例的智能TV系统的框图。
具体实施例
现在将参照附图描述本发明构思的特定实施例的一些附加细节。然而，本发明构思可以以许多不同的形式来具体实现，不应被解释为仅仅局限于所图示的实施例。相反，提供这些实施例作为例子，以使本公开全面和完整，并充分地向本领域技术人员传达本发明构思的概念。从而，关于本发明构思的一些实施例可能不会具体描述已知的过程、元件和技术。除非另作说明，否则贯穿附图和说明书使用相同的参考数字和标记来表示相同或相似的元件，并因此不再重复描述。在附图中，为了清晰，层和区域的大小和相对大小可以被夸大。
将会理解，尽管此处可能使用词语“第一”、“第二”、“第三”等等来描述不同的元件、组件、区、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些词语的限制。这些词语仅仅用于将一个元件、组件、区、层或部分与另一个元件、组件、区、层或部分区分开来。因而，下面讨论的第一元件、第一组件、第一区、第一层或第一部分也可以被称为第二元件、第二组件、第二区、第二层或第二部分而不会偏离本发明构思的教导。
为了便于描述，此处可能使用空间关系词，如“在...之下”、“下方”、“下”、“下面”、“上方”、“上”等等，来描述图中示出的一个元件或特征与另外的元件或特征的关系。将会理解，所述空间关系词意图涵盖除了附图中描绘的方向之外的、器件在使用或操作中的不同方向。例如，如果附图中的器件被翻转，则被描述为在其他元件或特征“下方”、“之下”或“下面”的元件的方向将变成在所述其他元件或特征的“上方”。因而，示范性词语“下方”和下面”可以涵盖上方和下方两个方向。可以使器件具有其他方向（旋转90度或其他方向），而此处使用的空间关系描述词应做相应解释。另外，还将理解，当一层被称为位于两层“之间”时，它可以是所述两层之间唯一的层，或者也可以存在一个或多个居间的层。
此处使用的术语仅仅是为了描述特定实施例，并非意图限制本发明构思。这里使用的单数形式“一个”、“一”和“该”也意图包括复数形式，除非上下文明确地给出相反指示。还将理解，当在本说明书中使用词语“包括”和/或“包含”时，表明存在所描述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。此处使用的术语“和/或”包括一个或多个相关列出项目中的任意一个以及所有组合。此外，词语“示范性”意图表示例子或例示。
将会理解，当一个元件或层被称为在另一元件或层“之上”、“连接”或“耦接”到另一元件或层、或者“邻近”另一元件或层时，它可以直接在该另一元件或层之上、直接连接或耦接到该另一元件或层、或直接邻近该另一元件或层，或者也可以存在居间的元件或层。相反，当一个元件被称为“直接”在另一元件或层之上、“直接连接到”或“直接耦接到”另一元件层、或者“紧邻”另一元件或层时，不存在居间的元件或层。
除非另外定义，否则此处使用的所有术语（包括技术术语和科学术语）所具有的含义与本发明构思所属领域的普通技术人员通常理解的含义相同。还将理解，术语，如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域和/或本说明书的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释，除非此处明确地如此定义。
图1是示意性图示本发明构思的实施例的示图。参照图1，已经经历了编程操作的存储单元（memory cell）可以具有与多个阈值电压状态（包括至少两种状态，即，最低状态LS和最高状态MS）之一相对应的阈值电压（Vth）。在图中，每个状态由不同的阈值电压分布表示。根据本发明构思的实施例，在再次对存储单元编程之前，正常擦除操作或快速擦除操作中的任一个可以被执行。快速擦除操作可以以其它方式被称呼，诸如弱擦除操作、轻擦除操作、伪擦除操作、粗擦除操作等。
在正常擦除操作，编程的状态可以被设置为最低状态LS或者具有低于最低状态LS的阈值电压的擦除状态E。例如，在正常擦除操作，存储单元的阈值电压可以被设置为低于第一擦除验证电平ER。在这里，第一擦除验证电平ER可以是用来验证最低状态LS的电平。
在快速擦除操作，编程状态可以被设置为伪擦除状态，其具有不高于第二擦除验证电平PER的阈值电压。在这里，第二擦除验证电平PER可以高于第一擦除验证电平ER。第二擦除验证电平PER可以被称为快速擦除余量（quick erase margin,QEM）。当要被存储的编程状态的数量很大时或者为了提高在快速擦除操作之后进行覆写时数据的可靠性，快速擦除余量可以是可调整的。
如上所述，快速擦除操作可以被执行，以便将存储单元的阈值电压设置为伪擦除状态Pseudo E（伪E），或者正常擦除操作可以被执行以便将存储单元的阈值电压设置为擦除状态E。
图2是图示根据本发明构思的实施例的使用伪擦除状态的编程操作的示图。为了便于描述，假设存在一个被执行的3比特编程操作，其中先前存在八个状态。
存储单元可以为下一编程操作变为伪擦除状态Pseudo E。此后，可以使用伪擦除状态Pseudo E执行1比特编程操作。即，存储单元可以被编程为具有伪擦除状态Pseudo E和编程状态P其中之一。在这里，编程状态P可以具有高于第二擦除验证电平PER的阈值电压分布。
如上所述，可以使用伪擦除状态Pseudo E来执行1比特编程操作。
在图2中，伪擦除状态Pseudo E可以具有低于先前编程操作的第二擦除验证电平PER的阈值电压分布。然而，本发明构思不限于此。本发明构思的伪擦除状态Pseudo E可以具有在编程操作的预定时段内收集的阈值电压分布。
图3是图示根据本发明构思的另一实施例的使用伪擦除状态的编程操作的示图。参照图3，在使用伪擦除状态Pseudo E的编程操作中，伪擦除状态Pseudo E可以具有不高于第二擦除验证电平PER且不低于第三擦除验证电平PERL的阈值电压。在这里，第三擦除验证电平PERL可以高于第一擦除验证电平ER而且低于第二擦除验证电平PER。
参照图2和图3可以描述使用伪擦除状态Pseudo E来执行1比特编程操作的例子。然而，本发明构思不限于此。例如，有可能使用伪擦除状态PseudoE来执行2比特编程操作。为此，与1比特编程操作相比，快速擦除余量QEM可以被降低。
图4是图示根据本发明构思的又一实施例的使用伪擦除状态的编程操作的示图。参照图4，在使用伪擦除状态Pseudo E的编程操作中，存储单元可以被编程为具有伪擦除状态Pseudo E和第一编程状态到第三编程状态其中之一。
此外，使用伪擦除状态Pseudo E的编程操作可以使用额外的状态。在这里，额外的状态可以是在先前的编程状态中未被使用的状态，并且可以高于在先前的编程操作中编程的编程状态。有关额外的状态的详细描述在第US2012/0268988号美国专利公布中公开，其全部内容通过引用并入本文。
图5是图示根据本发明构思的又一实施例的使用伪擦除状态的编程操作的示图。参照图5，在使用伪擦除状态Pseudo E的编程操作中，存储单元可以被编程为具有伪擦除状态Pseudo E和第一编程状态到第三编程状态其中之一。在这里，第三编程状态P3可以是额外的状态。
在图5中，一个额外的状态可以被包括在第三编程状态中。然而，本发明构思不限于此。使用伪擦除状态Pseudo E的编程操作可以被应用到至少一个额外的状态被包括在至少一个编程状态的情况中。
此外，使用伪擦除状态Pseudo E的编程操作可以根据多维调制方案被应用到编程操作。在这里，多维调制方案可以是其中要被存储的数据值被编码然后编码的结果被编程到连续的存储单元中的方案。有关多维调制方案的详细描述在第US2012/0268988号美国专利公布中公开，其全部内容通过引用并入本文。
图6是图示根据本发明构思的又一实施例的使用伪擦除状态的编程操作的示图。参照图6，在使用伪擦除状态Pseudo E的编程操作中，存储单元可以根据多维调制方案被编程为具有伪擦除状态Pseudo E和第一编程状态到第三编程状态其中之一。
图7是示意性地图示根据本发明构思的实施例的非易失性存储器件的框图。参照图7，非易失性存储器件100可以包括存储单元阵列110、地址解码器120、电压生成电路130、输入/输出电路140和控制逻辑150。
例如，非易失性存储器件100可以是NAND闪速存储器件。然而，容易理解的是，非易失性存储器件100不限于NAND闪速存储器件。例如，本发明构思可以被应用到NOR闪速存储器件、电阻随机存取存储（RRAM）器件、相变存储（PRAM）器件、磁阻随机存取存储（MRAM）器件、铁电随机存取存储（FRAM）器件、自旋转移矩随机存取存储器（STT-RAM）等。此外，非易失性存储器件可以被实现为具有三维阵列结构。在NAND闪速存储器件的情况下，具有三维阵列结构的非易失性存储器件可以被称为垂直NAND闪速存储器件。本发明构思可以被应用到包括由绝缘膜形成的电荷存储层的电荷俘获闪速（Charge Trap Flash,CTF）存储器件、以及包括由导电浮置栅(conductive floating gate)形成的电荷存储层的闪速存储器件。下面，通过举例，将描述本发明构思，在其中非易失性存储器件100是NAND闪速存储器件。
存储单元阵列110可以包括多个存储块BLK1至BLKi（i是大于1的整数）。存储块BLK1至BLKi中的每一个可以包括分别连接到位线BL的串（string）。这里，每个串可以包括至少一个串选择晶体管、存储单元、和至少一个地选择晶体管。在每个串中，串选择晶体管可以由通过串选择线传输的电压驱动，而且地选择晶体管可以由通过地选择线传输的电压驱动。每一存储单元可以存储至少一个比特的数据，而且可以由通过相应的一条字线WL传输的电压驱动。
地址解码器120可以响应于地址而选择多个存储块中的一个，并且可以向字线WL传输字线驱动电压（例如，编程电压、通过电压（pass voltage）、擦除电压、验证电压、读取电压、读通过电压（read pass voltage）等）。
电压生成电路130可以生成字线驱动电压。电压生成电路130可以包括高电压生成器、低电压生成器、和/或负电压生成器。此外，电压生成电路130可以生成用于擦除操作的擦除电压。擦除电压可以被施加到存储块BLK1至BLKi中选定的一个存储块的阱（well）。
在编程操作中，输入/输出电路140可以被配置为临时存储从外部设备输入的数据，并将临时存储的数据编程在选定的页上。在读取操作中，输入/输出电路140可以被配置为从选定的页读取数据并且临时存储读取的数据。临时存储的读取数据可以被输出到外部设备。输入/输出电路140可以包括分别对应于位线BL的页缓存器。
控制逻辑150可以控制非易失性存储器件100的整体操作。控制逻辑150可以解码从外部存储器控制器提供的控制信号和命令，并且可以根据解码结果控制地址解码器120、电压生成电路130、和输入/输出电路140。也就是说，控制逻辑150可以控制电压生成电路140生成驱动（例如，编程、读取、擦除等）所需要的电压、控制地址解码器120将电压传输到字线WL、并且控制输入/输出电路140传输将被编程的页数据和已经读取的页数据。
控制逻辑150可以执行根据正常擦除模式的擦除操作或者根据快速擦除模式的擦除操作。在正常擦除模式中，存储单元的阈值电压可以被设置为擦除状态。在这里，擦除状态可以为最低状态LS（参见图1）或低于最低状态LS。在快速擦除模式中，存储单元的阈值电压可以被设置为伪擦除状态PseudoE。在这里，伪擦除状态Pseudo E可以低于最高状态MS（参见图1）和第二擦除验证电平PER。
在示范性实施例中，可以按照从外部存储器控制器输入的擦除模式选择命令来选择正常擦除模式和快速擦除模式中的任一个。在其他示范性实施例中，可以在非易失性存储器件100内部选择正常擦除模式和快速擦除模式中的任一个。在另一些示范性实施例中，可以由制造商固定正常擦除模式和快速擦除模式中的任一个。
本发明构思的非易失性存储器件100可以根据情况根据正常擦除模式和快速擦除模式之一来执行擦除操作。
图8是根据本发明构思的图7的存储块的透视图。参照图8，存储块BLK可以在垂直于衬底的方向上形成。至少一条地选择线GSL、多条字线WL和至少一条串选择线SSL可以堆叠在字线切口(cut)之间的衬底（或阱）上。在这里，至少一条串选择线SSL可以通过串选择线切口来分离。多个柱（pillar）可以穿透所述至少一条地选择线GSL、所述多条字线WL和所述至少一条串选择线SSL。在这里，所述至少一条地选择线GSL、所述多条字线WL和所述至少一条串选择线SSL可以被形成为具有衬底形状。位线BL可以连接到多个柱的上表面。图8的存储块可以具有字线合并的结构(word line mergedstructure)。然而，本发明构思不限于此。
在一般的三维存储器件、电荷俘获闪速存储器件、或垂直NAND（VNAND）中，由于结构特性和/或物质属性，执行擦除操作所花费的时间（以下，称为擦除时间）可能相对较长。例如，由于VNAND以大的块/子块为单位来执行擦除操作，因此与平面存储器件相比，它可能需要相对较长的擦除时间。长擦除时间可以导致响应时间的延迟。即，系统的性能可能下降。例如，在写操作期间执行擦除操作的情况下，长擦除时间可以导致写操作的响应时间超时。
在另一方面，本发明构思的非易失性存储器件可以选择正常擦除模式和快速擦除模式之一以根据选定的擦除模式来执行擦除操作。在预计响应时间将被延迟的情况下，本发明构思的非易失性存储器件可以使用快速擦除模式来执行擦除操作，以减少擦除时间。因此，可以降低写操作的响应时间将超时的概率。
可以通过在正常擦除操作中改变时间（或周期）来实现根据本发明构思的非易失性存储器件的快速擦除方法。
图9是图示根据本发明构思的实施例的快速擦除方法的定时图。为了便于描述，假设正常擦除操作由两个周期形成。每个周期可以被划分设置时段、运行时段、恢复时段和验证时段。在图9中，实线可以表示施加到阱的电压，而虚线可以表示施加到字线的电压。如图9所示，正常擦除操作可以由两个周期形成。在设置时段，地电压可以被施加到字线和位线，而源极线可以被浮置。在运行时段，擦除电压Verase可以被施加到阱。在恢复时段，阱电压和位线电压可以被放电。在验证时段，可以使用第一验证电平ER（参照图1）执行验证读取操作以确定擦除操作是否正常执行。虽然图9中未示出，但是擦除电压Verase可以根据周期数量的增加而增加。
在示范性实施例中，可以在定义正常擦除操作的多个擦除周期的一部分（例如，一个周期）期间执行快速擦除操作。这样的例子通过图9的①示出。
在其他示范性实施例中，可以在正常擦除操作的单一擦除周期的一部分期间执行快速擦除操作。这样的例子通过图9的②示出。
如上所述，可以在定义正常擦除操作的多个周期的一部分（例如，一个周期）期间或者在正常擦除操作的一个周期的一部分期间执行快速擦除操作。即，可以在时间t_ers_quick（其短于正常擦除操作的擦除时间t_ers_normal）期间通过将擦除电压Verase施加到阱来执行快速擦除操作。
通过在正常擦除操作中改变擦除电压Verase的电平可以实现本发明构思的快速擦除方法。
图10是图示根据本发明构思的另一实施例的快速擦除方法的定时图。参照图10，快速擦除方法可以包括施加擦除电压Verase，该擦除电压Verase的电平VE_quick低于正常擦除操作的电平VE_normal。
在示范性实施例中，快速擦除操作可以在相同的定时而且在正常擦除操作的所有周期期间执行，但是施加到阱的擦除电压Verase具有更低的电平VE_quick。这样的例子通过图10的③示出。
在其他示范性实施例中，快速擦除操作可以在定义正常擦除操作的所有周期的一部分期间执行，但是施加到阱的擦除电压Verase具有更低的电平VE_quick。这样的例子通过图10的④示出。
在另一些示范性实施例中，快速擦除操作可以在正常擦除操作的单一擦除周期的一部分期间执行，但是施加到阱的擦除电压Verase具有更低的电平VE_quick。这样的例子通过图10的⑤示出。
通过减少正常擦除操作的运行时段(其中，擦除电压Verase被施加到阱)，可以实现本发明构思的快速擦除方法。
图11是图示根据本发明构思的又一实施例的快速擦除方法的定时图。与图9的快速擦除方法相比，图11的快速擦除方法可以减少其中擦除电压Verase被施加到阱的运行时段。也就是说，快速擦除操作的周期可以短于正常擦除操作的周期。
在示范性实施例中，快速擦除操作的周期的数量可以小于正常擦除操作的周期的数量。这样的例子通过图11的⑥示出。
在其他示范性实施例中，快速擦除操作的周期的数量可以与正常擦除操作的周期的数量相同。这样的例子通过图11的⑦示出。
通过与正常擦除操作相比降低擦除电压Verase的电平并且缩短周期可以实现本发明构思的快速擦除方法。
图12是图示根据本发明构思的又一实施例的快速擦除方法的定时图。参照图12，在快速擦除操作中施加的擦除电压Verase的电平VE_quick可以低于正常擦除操作的电平VE_normal，而且快速擦除操作的周期可以短于正常擦除操作的周期。
在示范性实施例中，快速擦除操作的周期的数量可以等于正常擦除操作的周期的数量。这样的例子通过图12的⑧示出。
在其他示范性实施例中，快速擦除操作的周期的数量可以小于正常擦除操作的周期的数量。这样的例子通过图12的⑨示出。
参照图9至图12中，本发明构思的快速擦除方法可以根据相对于正常擦除操作的各种定时和电平组合来决定，以便将存储单元设置为伪擦除状态Pseudo E。
图13是示意性图示根据本发明构思的实施例的存储器系统的框图。参照图13，存储器系统10可以包括至少一个非易失性存储器件100和控制非易失性存储器件100的存储器控制器200。非易失性存储器件100可以与图7中描述的非易失性存储器件100相同。存储器控制器200可以根据情况确定非易失性存储器件100的擦除模式。例如，存储器控制器200可以判定非易失性存储器件100的控制逻辑150以正常擦除模式操作还是以快速擦除模式操作。
在示范性实施例中，存储器控制器200可以预测主机对写请求的响应时间以便根据预测结果来选择快速擦除模式。例如，当写请求被确定为伴随引起响应时间的延迟的合并操作时，存储器控制器可以立即控制非易失性存储器件100以快速擦除模式操作。
在示范性实施例中，存储器控制器200可以响应于用户的请求而选择快速擦除模式。例如，如果用户需要更快速的写操作，则存储器控制器200可以响应这样的请求而控制非易失性存储器件100以快速擦除模式操作。
图14是图示根据本发明构思的实施例的存储器系统的编程方法的流程图。下面，将参照图7至图14描述编程方法。
在操作S110中，存储器系统10可以从外部主机接收数据和地址（例如，逻辑地址）。在操作S120中，存储器控制器200可以确定是否需要擦除操作。例如，当数据将被写入的空闲块不存在时，必须通过擦除数据块来获得空闲块。因此，必须执行数据块的擦除操作。例如，当在存储块之间的合并操作之后具有无效数据或垃圾（garbage）的存储块需要空闲块时，擦除操作可能是必须的。如果不需要数据块的擦除操作，则方法前进到操作S150。
如果需要数据块的擦除操作，则方法前进到操作S130，其中可以确定快速擦除操作是否是必须的。如果是必须的，则方法前进到操作S140，在操作S140中执行数据块的快速擦除操作。如果不是必须的，则方法前进到操作S145，在操作S145中执行数据块的正常擦除操作。在完成数据块的擦除操作之后，在操作S150中，编程操作可以被执行以便在与地址相对应的存储块处存储所接收的数据。之后，方法可以被终止。
利用本发明构思的编程方法，可以确定快速擦除操作是否是必须的，而且可以根据确定结果来执行快速擦除操作。因此，与正常情况相比，可以减少执行编程操作所花费的时间。
图15是图示根据本发明构思的实施例的存储器系统的块管理方法的示图。参照图15，存储器系统10的存储器控制器200可以根据下面描述的顺序管理存储块。
在操作S210中，可以在空白(virgin)（经擦除的）存储块的页上执行最低有效位（LSB）编程操作。之后，在操作S220中，可以对于经LSB编程的页执行下一比特编程操作。例如，可以执行最高有效位（MSB）编程操作。在图15中，图示了在存储块的页上执行LSB编程操作然后执行MSB编程操作的例子。然而，本发明构思不限于此。例如，可以在存储块的页上执行MSB编程操作，然后可以执行LSB编程操作。
在图15中，多比特编程操作可以一次一比特地顺序地执行。然而，本发明构思不限于此。例如，多比特编程操作可以被执行为使得多个比特被同时编程。
在如上所述对存储块的页编程之后，存储在存储块的数据可以被确定为无效。例如，根据外部主机的请求，存储在存储块的数据可以被无效。另外，在存储在存储块的数据被复制到另一存储块（在物理上区别于该存储块）之后，在操作S230中，先前的数据可以被无效。
在这个时候，在操作S240中，可以对于存储无效数据的存储块执行快速擦除操作，以执行下一编程操作。在这里，被快速擦除的存储块中的存储单元可以被设置为伪擦除状态Pseudo E。在操作S250中，可以使用伪擦除状态Pseudo E来执行覆写（overwrite）操作或编程操作。在操作S260中，可以在被覆写的/被编程的存储块上执行正常擦除操作，以使用擦除状态E来执行正常擦除操作。之后，过程可以返回到操作S210。
利用本发明构思的块管理方法，可以在正常擦除操作之前执行快速擦除操作，而且可以使用在快速擦除操作中生成的伪擦除状态Pseudo E来执行覆写操作/编程操作。
利用本发明构思的块管理方法，可以在一个存储块上重复该快速擦除操作。
图16是图示根据本发明构思的另一实施例的存储器系统的块管理方法的示图。参照图16，除了增加操作S255以外，块管理方法与图15的块管理方法相同。
在操作S255中，存储器控制器200可以确定是否满足在存储块上重复快速擦除操作的条件。该条件可以是与存储块相关联的信息。例如，该条件可以是编程/擦除周期数量、块擦除率(block erase rate，BER)等。如果满足重复该快速擦除操作的条件，例如，编程/擦除周期数量或块擦除率低于预定值，则方法前进到操作S230，以便在存储块上重复该快速擦除操作。
在示范性实施例中，可以根据擦除操作、编程操作或读取操作的成功率来确定是否执行快速擦除操作。例如，当成功率超过预定值时，可以执行快速擦除操作。此外，当成功率超过预定值时，可以判定将在覆写操作中被编程的每单元比特数量（cell per bit number）。
在示范性实施例中，每当重复快速擦除操作时，快速擦除余量QEM可以逐渐减少。在另一示范性实施例中，虽然重复快速擦除操作，但是快速擦除余量QEM可以是恒定的。
如果所述条件不满足，则方法前进到操作S260以执行正常编程操作。
利用本发明构思的块管理方法，可以根据存储块的状态重复快速擦除操作。
在图15和16中，可以在正常擦除操作之前执行快速擦除操作。然而，本发明构思不限于此。可以选择性地执行快速擦除操作。
图17是图示根据本发明构思的又一实施例的存储器系统的块管理方法的示图。下面，将参照图17描述块管理方法。
在操作S310中，可以在储器块的页上执行LSB编程操作。在操作S320中，可以执行MSB编程操作。在按照上述顺序对存储块的页编程之后，在操作S330中，存储在存储块的数据可以被确定为无效。在操作S335中，存储器控制器200可以对于存储无效数据的存储块确定是否需要快速擦除操作。例如，当主机的请求伴随快速擦除操作时，存储器控制器200可以控制非易失性存储器件100，使得快速擦除操作被执行。
如果不需要快速擦除操作，则方法前进到操作S360。另一方面，如果需要快速擦除操作，则可以执行快速擦除操作，以便执行存储无效数据的存储块的下一编程操作。在这里，被快速擦除的存储块中的存储单元可以被设置为伪擦除状态Pseudo E（S340）。例如，当将写请求时输入的数据写入非易失性存储器件100在物理空间所花费的时间（以下，称为写入响应时间）被预测为超过预定值时，存储器控制器200可以控制非易失性存储器件100执行快速擦除操作。在这里，写入响应时间可以包括执行合并操作或擦除操作所花费的时间。
在示范性实施例中，可以使用空闲块的数量、块擦除率（BER）、编程/擦除周期、数据保持时间和温度中的至少一个来预测擦除时间。在这里，当块擦除率（BER）超过预定值时，擦除时间可能变长。因此，可以执行快速擦除操作。此外，当块擦除率（BER）超过预定值时，很难执行多比特覆写操作。因此，可以确定覆写操作中将被编程的每单元比特数量。
之后，在操作S350中，可以使用伪擦除状态Pseudo E来执行覆写操作或编程操作。在操作S360中，存储器控制器200可以在存储块上执行正常擦除操作，以使用擦除状态E来执行正常擦除操作。然后，过程可以返回到操作S310。
如上所述，可以根据预测的写入响应时间来执行存储块上的快速擦除操作。
在图15至图17中，图示了多个逻辑页顺序地被编程在一个物理页上的例子。然而，本发明构思不限于此。本发明构思适用于多个逻辑页同时被编程在一个物理页上的情况。即，本发明构思适用于片上缓存的编程（以下，称为on-chip buffered program，OBP）方案。
图18是示意性图示根据本发明构思的实施例的使用OBP的存储器系统的框图。参照图18，存储器系统20可以包括至少一个非易失性存储器件300和控制非易失性存储器件300的存储器控制器400。
非易失性存储器件300可以包括每单元存储1比特的单电平单元（SLC）区域311、每单元存储多个比特的多电平单元（MLC）区域312、以及控制逻辑350。SLC区域311在每条字线的存储单元中存储单页数据。来自SLC的数据的多个单页数据被作为逻辑页存储在MLC区域312的字线的存储单元中。单电平单元区域311和多电平单元区域312中的每一个可以包括多个存储块。控制逻辑350可以包括用于正常擦除操作的正常擦除模式和用于快速擦除操作的快速擦除模式。存储器控制器400可以是校正从单电平单元区域311读取的页数据的ECC电路420。
存储器系统20可以在单电平单元区域311的存储块上执行快速擦除操作。
在其他示范性实施例中，存储器系统20可以对于单电平单元区域311和多电平单元区域312之一选择性地执行正常擦除操作或快速擦除操作。
图19是图示图18的单电平单元区域中存储块的阈值电压的变化的例子的示图。
可以使用擦除状态E来执行1比特编程操作。在这种情况下，存储块中被编程的存储单元可以具有擦除状态E或编程状态P0。之后，如果需要对存储块的擦除操作，则可以执行快速擦除操作。如图19中所示，通过快速擦除操作可以降低存储单元的阈值电压，从而先前编程操作的编程状态P0被设置为伪擦除状态Pseudo E。在快速擦除操作之后，可以使用伪擦除状态Pseudo E来执行1比特编程操作。即，存储块中的存储单元可以被编程到伪擦除状态Pseudo E或编程状态P0。
图20是图示根据本发明构思的实施例的图18的存储器系统的块管理方法的流程图。
在操作S410中，可以对单电平单元区域311中的存储块的页进行编程。在操作S420中，存储在存储块中的数据可以被判定为无效。在操作S430中，存储器控制器400可以确定存储无效数据的存储块的编程/擦除周期数量或块擦除率是否低于预定值。在这里，编程/擦除周期数量或块擦除率可以被用作块状态条件。同时，块状态条件可以是擦除操作、编程操作或读取操作的成功率。
如果编程/擦除周期数量或块擦除率不低于预定值时，则该方法前进到操作S460。另一方面，如果编程/擦除周期数量或块擦除率低于预定值，在操作S440中，可以执行快速擦除操作以执行存储块的下一编程操作。在这里，被快速擦除的存储块的存储单元可以被设置为伪擦除状态Pseudo E。
之后，在操作S450中，可以使用伪擦除状态Pseudo E来执行覆写操作或编程操作。在这里，覆写操作或编程操作可以是将1比特数据存储在一个单元中的编程操作。在操作S460中，存储器控制器400可以在存储块上执行正常擦除操作，以使用擦除状态E执行正常的1比特编程操作。之后，过程可以返回到操作S410。
如上所述，可以根据存储块的状态确定快速擦除操作。
在图18中，非易失性存储器件300可以包括单电平单元区域311和多电平单元区域312。然而，本发明构思不限于此。本发明构思可以单独包括仅具有用于缓存页数据的单电平单元区域311的非易失性存储器件。
图21是示意性图示根据本发明构思的另一实施例的使用OBP方案的存储器系统的框图。参照图21，存储器系统30可以包括第一非易失性存储器件500-1、第二非易失性存储器件500-2和存储器控制器400。第一非易失性存储器件500-1可以包括单电平单元区域511和控制逻辑550-1。第二非易失性存储器件500-2可以包括多电平单元区域512。
在存储器系统30中，页数据可以由第一非易失性存储器件500-1的单电平单元区域511缓存，而且缓存的数据可以被编程在第二非易失性存储器件500-2的多电平单元区域512。本这里，单电平单元区域511可以包括根据快速擦除模式或正常擦除模式被擦除的存储块。
图22是示意性图示根据本发明构思的实施例的存储器系统的写入操作的流程图。
在操作S510中，写入请求可以从主机提供到存储器系统。此时，可以接收数据和地址（逻辑地址）。在操作S520中，存储器系统可以确定是否需要增加写入速度。在这里，确定是否需要增加写入速度的操作可以根据主机的请求来确定。在示范性实施例中，确定是否需要增加写入速度的操作可以根据与输入数据相关联的信息来判定。例如，在输入的数据是大量数据的情况下，可以确定写入请求需要快的写入速度。
如果需要增加写入速度，则在操作S530中，存储器控制器400可以向非易失性存储器件提供用于设置快速擦除模式的命令。在根据该命令设置快速擦除模式之后，非易失性存储器件可以响应于擦除命令来执行快速擦除操作。
同时，如果不需要增加写入速度，则在操作S535中，存储器控制器可以向非易失性存储器件提供用于设置正常擦除模式的命令。在根据该命令设置正常速擦除模式之后，非易失性存储器件可以响应于擦除命令来执行快速擦除操作。本发明构思的模式设置可以不限于本公开。正常擦除模式可以是非易失性存储器件的缺省擦除模式。即，正常擦除模式可以不需要模式设置过程。
在操作S540中，存储器控制器可以控制非易失性存储器件，使得按照设置的擦除模式对输入的数据进行编程。
如上所述，可以根据是否需要增加写入速度来确定快速擦除操作。
利用本发明构思的快速擦除操作，存储单元可以被设置为低于最低状态LS的伪擦除状态Pseudo E（参见图1）。然而，本发明构思不限于此。例如，快速擦除操作可以使用先前的编程状态作为伪擦除状态Pseudo E，而不需要额外的擦除操作。
快速擦除操作可以不限于形成伪擦除状态Pseudo E。有可能施加高于正常擦除操作的擦除电压的擦除电压、或者在有限的时间内施加更多的周期。
本发明构思适用于各种器件。
图23是示意性图示根据本发明构思的实施例的存储器系统的框图。参照图23，存储器系统1000可以包括至少一个非易失性存储器件1100和存储器控制器1200。非易失性存储器件1100可以被配置为执行参照图1至图22所描述的快速擦除操作。
可以可选地向非易失性存储器件1100提供来自外部的高电压Vpp。存储器控制器1200可以通过多个通道连接到非易失性存储器件1100。存储器控制器1200可以包括至少一个中央处理单元（CPU）1210、缓冲存储器1220、ECC电路1230、ROM1240、主机接口1250和存储器接口1260。虽然图23中未示出，但是存储器控制器1200还可以包括用于随机化数据和去随机化数据的随机化电路。根据本发明构思的实施例的存储器系统1000适用于完美的页新（perfect page new,PPN）存储器。
当非易失性存储器件1100的编程操作失败时或者当需要编程操作的可靠性时，存储器控制器1200可以生成数据恢复命令，并且可以向非易失性存储器件1100提供该数据恢复命令。
存储器控制器1200可以包括纠错码（ECC）电路1230，其被配置为根据ECC纠正数据的错误。ECC电路1230可以计算将在写入操作时被编程的数据的纠错码值，并且基于该纠错码值来纠正在读取操作时读取的数据的错误。存储器控制器1200可以向非易失性存储器件1100提供编程命令，使得数据恢复操作中恢复的数据被编程在另一物理页上。
在本发明构思的存储器系统1000中，有可能通过快速擦除操作迅速地存储需要快的写入速度的大量数据。
图24是示意性图示根据本发明构思的实施例的存储卡的框图。参照图24，存储卡2000可以包括至少一个闪速存储器2100、缓冲存储器件2200、用于控制闪速存储器2100和缓冲存储器件2200的存储器控制器2300。存储卡2000可以被配置为执行参照图1至图22所描述的快速擦除操作。
可以可选地向闪速存储器2100供应来自外部的高电压Vpp。缓冲存储器件2200可以被用来临时存储在存储卡2000的操作过程中生成的数据。缓冲存储器件2200可以由DRAM或SRAM实现。存储器控制器2300可以通过多个通道连接到闪速存储器2100。存储器控制器2300可以连接在主机和闪速存储器2100之间。存储器控制器2300可以被配置为响应于来自主机的请求而访问闪速存储器2100。
存储器控制器2300可以包括至少一个微处理器2310、主机接口2320以及闪存接口2330。微处理器2310可以被配置为驱动固件。主机接口2320可以通过卡协议（例如，SD/MMC）与主机接口，以便在主机和存储卡2000之间进行数据交换。
存储卡2000适用于多媒体卡（MMC）、安全数字（SD）、miniSD、记忆棒、智能媒体（smart media）、Trans-flash卡等。
图25是示意性图示根据本发明构思的实施例的
Figure BDA00003498113100191
的框图。参照图25，
Figure BDA00003498113100192
器件3000可以包括至少一个NAND闪速存储器件3100和控制器3200。器件3000可以支持MMC4.4（或者称为“eMMC”）标准。
Figure BDA00003498113100194
器件3000可以被配置为执行参照图1至图22所描述的快速擦除操作。
NAND闪速存储器件3100可以是单一数据速率（SDR）NAND闪速存储器件或双数据速率（DDR）NAND闪速存储器件。在示范性实施例中，NAND闪速存储器件3100可以包括NAND闪速存储芯片。在这里，NAND闪速存储器件3100可以通过将NAND闪速存储芯片堆叠在一个封装中（例如，FBGA、细间距球栅阵列等）来实现。
控制器3200可以通过多个通道与闪速存储器件3100连接。控制器3200可以包括至少一个控制器核心3210、主机接口3250和NAND接口3260。控制器核心3210可以控制
Figure BDA00003498113100195
器件3000的整体操作。主机接口3250可以被配置为执行控制器3210和主机之间的接口。NAND接口3260可以被配置为提供NAND闪速存储器件3100和控制器3200之间的接口。在示范性实施例中，主机接口3220可以是并行接口（例如，MMC接口）。在其他示范性实施例中，
Figure BDA00003498113100196
器件3000的主机接口3250可以是串行接口（例如，UHS-II、UFS等）。
器件3000可以从主机接收电源电压Vcc和Vccq。在这里，电源电压Vcc（约3.3V）可以被供应给NAND闪速存储器件3100和NAND接口3260，并且电源电压Vccq（约1.8V/3.3V）可以被供应给控制器3200。在示范性实施例中，外部的高电压Vpp可以可选地供应给
Figure BDA00003498113100202
器件3000。
根据本发明构思的实施例的
Figure BDA00003498113100203
器件3000可以有利于存储大量数据，并且可以具有改进的写入特性。根据本发明构思的实施例的
Figure BDA00003498113100204
器件3000适用于小尺寸和低功率的移动产品（例如，Galaxy S、iPhone等）。
图26是示意性图示根据本发明构思的实施例的固态驱动器的框图。参照图26，固态驱动器（SSD）4000可以包括多个闪速存储器件4100、以及SSD控制器4200。SSD4000可以被配置为执行参照图1至图22所描述的快速擦除操作。
可以可选地向闪速存储器件4100供应外部的高电压Vpp。SSD控制器4200可以通过多个通道CH1至CHi连接到闪速存储器件4100。SSD控制器4200可以包括至少一个CPU4210、主机接口4220、缓冲存储器4230以及闪存接口4240。
根据本发明构思的实施例的SSD4000可以通过执行用于降低产生热量时的功率消耗的集中（concentration）编程操作来改善所存储的数据的可靠性。SSD4000的更详细的描述在第7802054号、第8027194号和第8122193号美国专利以及第2007/0106836号和第US2010/0082890号美国专利申请中公开，其全部内容通过引用并入本文。
图27是示意性图示根据本发明构思的实施例的移动设备的框图。参照图27，移动设备8000可以包括通信单元8100、控制器8200、存储单元8300、显示单元8400、触摸屏单元8500和音频单元8600。存储单元8300可以包括至少一个DRAM8310、至少一个
Figure BDA00003498113100205
8320、和至少一个
Figure BDA00003498113100206
8330。
Figure BDA00003498113100207
8320和8330中的至少一个可以被配置为具有与图23的存储器系统1000相同的配置和操作。
图28是示意性图示根据本发明构思的实施例的智能TV系统的框图。参照图28，智能TV系统9000可以包括智能TV9100、revue（电视盒）9200、机顶盒9300、无线路由器9400，键盘9500、和智能电话9600。在智能TV9100和无线路由器9400之间可以执行无线通信。智能TV9100可以通过revue9200（它是开放平台）与互联网连接。智能TV9100可以使得用户能够观看通过机顶盒9300传输的有线和卫星广播。根据键盘9500或智能电话9600的控制，可以操作智能TV9100。智能TV9100可以包括图23的存储器系统1000。
可以以各种类型的封装来安装根据本发明构思的存储器系统或存储设备。例如，根据本发明构思的存储器系统或存储设备可以包括：层叠封装(PoP)、球栅阵列(BGA)、芯片规模封装(CSP)、塑料式引线芯片承载封装(PLCC)、塑料双列直插式封装(PDIP)、晶片包中管芯封装(Die in Waffle Pack)、晶片形式的管芯封装(Die in Wafer Form)、板上芯片技术(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外型封装(SOIC)、缩小外型封装(SSOP)、薄型小尺寸封装(TSOP)、薄型四方扁平封装(TQFP)、系统内封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理堆栈封装(WSP)等。
虽然已经参照示范性实施例描述了本发明构思，但是对本领域术人员显而易见的是，可以做出各种改变和修改而不脱离本发明的精神和范围。因此，应该理解，上述实施例不是为了限制，而是为了说明。

Claims (46)

1.一种非易失性存储器件的擦除方法，包括：
设置擦除模式；以及
根据设置的擦除模式执行正常擦除操作和快速擦除操作之一，
其中，正常擦除操作被执行以便将存储单元的阈值电压设置为低于第一擦除验证电平的擦除状态，快速擦除操作被执行以便将存储单元的阈值电压设置为低于第二擦除验证电平的伪擦除状态，而且第二擦除验证电平高于第一擦除验证电平。
2.如权利要求1所述的擦除方法，其中，所述擦除模式根据从外部设备接收到的命令来设置。
3.如权利要求1所述的擦除方法，其中，所述擦除模式由非易失性存储器件的用户设置。
4.如权利要求1所述的擦除方法，其中，所述正常擦除操作包括多个递增阶跃脉冲擦除周期。
5.如权利要求4所述的擦除方法，其中，所述擦除周期中的每一个包括：
设置将被擦除的存储块的字线的偏压；
设置偏压以浮置将被擦除的存储块的位线以及不被擦除的字线；
将擦除电压施加到存储块的阱；
将位线的电压、字线的电压和阱的电压放电；以及
验证存储块的存储单元的阈值电压是否处于擦除状态。
6.如权利要求5所述的擦除方法，其中，所述快速擦除操作包括数量与正常擦除操作相同的递增阶跃脉冲擦除周期、或者数量比正常擦除操作少的递增阶跃脉冲擦除周期、或者一个递增阶跃脉冲擦除周期的一部分。
7.如权利要求6所述的擦除方法，其中，所述快速擦除操作使用具有比正常擦除操作的擦除电压的电平低的电平的擦除电压。
8.如权利要求5所述的擦除方法，其中，所述快速擦除操作包括具有比正常擦除操作的每一个擦除周期的时段短的时段的至少一个擦除周期。
9.如权利要求8所述的擦除方法，其中，所述快速擦除操作使用具有比正常擦除操作的擦除电压的电平低的电平的擦除电压。
10.如权利要求1所述的擦除方法，其中，所述正常擦除操作在多个阈值电压状态之一被编程的编程操作之后执行，而且擦除状态低于所述多个阈值电压状态中的最低状态。
11.如权利要求1所述的擦除方法，其中，所述快速擦除操作在多个阈值电压状态之一被编程的编程操作之后执行，而且伪擦除状态低于所述多个阈值电压状态中的最低状态。
12.如权利要求1所述的擦除方法，还包括：
当快速擦除操作被执行时，确定与第二擦除验证电平相对应的快速擦除余量。
13.如权利要求1所述的擦除方法，其中，所述非易失性存储器件包括多个存储块，而且所述多个存储块中的每一个包括多个串，其具有沿垂直方向形成在一个衬底上的多个存储单元。
14.一种存储器系统的块管理方法，该存储器系统包括具有多个存储块的至少一个非易失性存储器件和控制所述至少一个非易失性存储器件的存储器控制器，该方法包括：
在存储块上执行M比特编程操作，M是自然数；
当在M比特编程操作之后需要对存储块的擦除操作时，执行快速擦除操作以便将存储块中的存储单元的阈值电压设置为伪擦除状态；
使用伪擦除状态执行存储块的N比特编程操作，N是正整数；以及
当在N比特编程操作之后需要对存储块的擦除操作时，执行正常擦除操作以便将存储块中的存储单元的阈值电压设置为擦除状态，
其中，擦除状态低于第一擦除验证电平，伪擦除状态低于第二擦除验证电平，而且第二擦除验证电平高于第一擦除验证电平。
15.如权利要求14所述的块管理方法，其中，在M比特编程操作期间，M比特的数据被同时存储在存储单元中。
16.如权利要求14所述的块管理方法，其中执行M比特编程操作包括：
对于页执行最低有效位编程操作；以及
对于该页执行最高有效位编程操作。
17.如权利要求14所述的块管理方法，还包括：
当在N比特编程操作之后需要对存储块的擦除操作时，确定是否重复快速擦除操作。
18.如权利要求17所述的块管理方法，其中，根据与存储块的编程或擦除周期相关联的信息重复来快速擦除操作。
19.如权利要求17所述的块管理方法，其中，根据存储块的正常擦除操作、编程操作或者读取操作的成功率来重复所述快速擦除操作。
20.如权利要求19所述的块管理方法，其中，当正常擦除操作的成功率超过参考值时，所述快速擦除操作被执行。
21.如权利要求19所述的块管理方法，还包括：
当正常擦除操作的成功率超过参考值时，确定将被覆写的比特。
22.如权利要求19所述的块管理方法，其中，当正常擦除操作或者编程操作的周期低于参考值时，所述快速擦除操作被执行。
23.如权利要求19所述的块管理方法，其中，当正常擦除操作或者编程操作的周期超过参考值时，所述快速擦除操作被执行。
24.如权利要求14所述的块管理方法，还包括：
当在M比特编程操作之后需要对存储块的擦除操作时，确定是否需要快速擦除操作。
25.如权利要求24所述的块管理方法，其中，确定是否重复快速擦除操作包括：
预测写入响应时间；以及
响应于写入响应时间来确定是否执行快速擦除操作。
26.如权利要求25所述的块管理方法，其中，所述写入响应时间包括擦除时间，而且预测写入响应时间还包括使用空闲块的数量、块擦除操作率、编程或擦除周期、数据保持时间和操作温度中的至少一个来预测擦除时间。
27.如权利要求24所述的块管理方法，其中，确定是否需要快速擦除操作包括：
当根据主机请求需要快速写入操作时，确定是否执行快速擦除操作。
28.如权利要求24所述的块管理方法，其中，确定是否需要快速擦除操作包括：
根据输入数据的类型确定是否执行快速擦除操作。
29.如权利要求14所述的块管理方法，其中，N比特编程操作使用比M比特编程操作的最高状态更高的状态来执行覆写操作。
30.如权利要求14所述的块管理方法，其中，N小于M。
31.一种存储器系统的编程方法，该存储器系统包括非易失性存储器件和控制所述非易失性存储器件的存储器控制器，该方法包括：
接收数据和地址；
确定是否需要擦除操作；
当需要擦除操作时，确定是否需要快速擦除操作；
当需要快速擦除操作时，执行快速擦除操作以形成伪擦除状态；
当不需要快速擦除操作时，执行正常擦除操作以形成擦除状态；以及
在擦除操作之后，用输入数据对与地址相对应的非易失性存储器件的存储块编程，
其中，擦除状态低于第一擦除验证电平，伪擦除状态低于第二擦除验证电平，而且第二擦除验证电平高于第一擦除验证电平。
32.如权利要求31所述的编程方法，其中，当在非易失性存储器件的存储块之间的合并操作之后具有无效数据或垃圾的存储块需要空闲块时，执行擦除操作。
33.如权利要求31所述的编程方法，其中，所述编程操作是使用擦除状态的存储块的M比特编程操作，M是自然数。
34.如权利要求31所述的编程方法，其中，所述编程操作是使用伪擦除状态的存储块的N比特编程操作，N是正整数。
35.如权利要求34所述的编程方法，其中，在N比特编程操作期间，伪擦除状态的阈值电压高于擦除状态的阈值电压。
36.如权利要求34所述的编程方法，其中，N比特编程操作使用额外的状态，所述额外的状态高于使用擦除状态的M比特编程操作的最高状态，M是自然数。
37.如权利要求34所述的编程方法，其中，N比特编程操作是多维调制方案，在该多维调制方案中，将被存储的数据被编码，而且经编码的数据被连续编程到存储块的存储单元中。
38.一种存储器系统，包括：
至少一个非易失性存储器件；以及
存储器控制器，其被配置为控制所述至少一个非易失性存储器件，
其中，所述至少一个非易失性存储器件包括：
第一存储单元阵列，其包括第一存储块，每个第一存储块具有多个第一存储单元，在第一存储单元处通过1比特编程来存储页数据；
第二存储单元阵列，其包括第二存储块，每个第二存储块具有多个第二存储单元，第一存储单元阵列中的多个页数据通过多比特编程被存储在第二存储单元的页上；以及
控制逻辑，其被配置为使用第一擦除模式和第二擦除模式之一来擦除第一存储块，并且使用第二擦除模式来存储第二存储块，
其中，第一擦除模式被用于将第一存储单元或第二存储单元设置为擦除状态，而且第二擦除模式被用于将第一存储单元设置为伪擦除状态，
其中，擦除状态低于第一擦除验证电平，伪擦除状态低于第二擦除验证电平，而且第二擦除验证电平高于第一擦除验证电平。
39.如权利要求38所述的存储器系统，其中，所述第一存储单元阵列中的每个第一存储块使用擦除状态执行1比特编程操作，然后使用伪擦除状态执行1比特编程操作。
40.如权利要求38所述的存储器系统，其中，根据存储块的状态选择第一擦除模式和第二擦除模式之一。
41.如权利要求40所述的存储器系统，其中，当存储块的编程或擦除周期低于预定值时，选择第二擦除模式。
42.如权利要求40所述的存储器系统，其中，当存储块的编程或擦除周期超过预定值时，选择第二擦除模式。
43.如权利要求40所述的存储器系统，其中，当第一存储块的擦除操作、编程操作或者读取操作的成功率低于预定值时，选择第二擦除模式。
44.如权利要求40所述的存储器系统，其中，当第一存储块的擦除操作、编程操作或者读取操作的成功率超过预定值时，选择第二擦除模式。
45.如权利要求38所述的存储器系统，其中，所述存储器控制器包括纠错码电路，其被配置为当第一存储单元阵列的数据的多个页被针对页进行多比特编程时，纠正从第一存储单元阵列读取的数据的所述多个页的错误。
46.如权利要求38所述的存储器系统，其中，第二擦除模式施加低于第一擦除模式的擦除电压的电平的擦除电压，并且执行第一擦除模式的擦除周期的一部分、所述第一擦除模式的擦除周期中的一个擦除周期的一部分、比所述第一擦除模式的擦除周期短的擦除周期、比所述第一擦除模式的擦除周期短的擦除周期的一部分、比所述第一擦除模式的擦除周期短的擦除周期中的一个擦除周期的一部分。
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