JP2014022031A - 不揮発性メモリ装置とそれを含むメモリシステム及びそれらのメモリブロック管理、消去、及びプログラム方法 - Google Patents
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Abstract
【解決手段】本発明による不揮発性メモリ装置の消去方法は、消去モードを設定する段階及び前記設定された消去モードにしたがって正常消去動作及び緊急消去動作の中でいずれか1つを実行する段階を含み、前記正常消去動作はメモリセルの閾値電圧を第1消去検証レベルより低い消去状態にセットし、前記緊急消去動作はメモリセルの閾値電圧を第2消去検証レベルより低い擬似消去状態にセットし、前記第2消去検証レベルは前記第1消去検証レベルより高い。
【選択図】 図1
Description
本発明の更に他の目的は、より速いプログラム動作を実行する不揮発性メモリ装置及びそれを含むメモリシステムを提供することにある。
緊急消去動作はプログラム状態を第2消去検証レベルPERより大きくない閾値電圧を有する擬似消去状態(Psuedo E)にセットする。ここで、第2消去検証レベルPERは第1消去検証レベルERより大きい。第2消去検証レベルPERは緊急消去マージン(quick erase margin;QEM)と称され得る。ここで、緊急消去マージンQEMは、緊急消去動作以後に格納できるプログラム状態の個数を多くするか、或いは上書き(overwrite)をする場合、データの信頼性を向上させるために調節可能である。
図2は擬似消去状態(Psuedo E)を利用するプログラム動作に対する第1実施形態を示す図である。説明を簡単にするために、以前に8つの状態が存在する3−ビットプログラム動作が実行されたと仮定する。
緊急消去動作によって、メモリセルは次のプログラム動作のための擬似消去状態(Psuedo E)になる。以後、擬似消去状態(Psuedo E)を利用する1−ビットプログラム動作が実行される。即ち、メモリセルは擬似消去状態(Psuedo E)及びプログラム状態Pの中でいずれか1つにプログラムされる。ここで、プログラム状態Pは第2消去検証レベルPERより高い閾値電圧分布を有する。
図2で擬似消去状態(Psuedo E)は以前プログラム動作の状態が第2消去検証レベルPERより大きくない閾値電圧分布を有する。しかし、本発明が必ずしもこれに制限される必要はない。本発明の擬似消去状態(Psuedo E)はプログラム動作で所定の区間内に集まった閾値電圧分布を有することができる。
図2乃至図3は擬似消去状態(Psuedo E)を利用して1−ビットプログラム動作が実行される例を示す。しかし、本発明が必ずこれに制限される必要はない。本発明は擬似消去状態(Psuedo E)を利用して2−ビットプログラム動作を実行することができる。このために、緊急消去マージンQEMは1−ビットプログラム動作の時のそれよりさらに低くなる。
また、本発明の擬似消去状態(Psuedo E)を利用するプログラム動作はエキストラ状態(extra state)を利用することもあり得る。ここで、エキストラ状態は以前プログラム動作で利用されなかった状態として、以前プログラム動作のプログラム状態より高い状態である。一方、エキストラ状態に対する詳細は、この出願の先行技術文献として記載された特許文献1で説明される。
図5では1つのエキストラ状態が第3プログラム状態に包含されるが、本発明はこれに制限されない。本発明の擬似消去状態(Psuedo E)を利用するプログラム動作は少なくとも1つのエキストラ状態が少なくとも1つのプログラム状態に包含され得る。
電圧発生回路130は駆動に必要であるワードライン電圧を発生する。電圧発生回路130は高電圧発生器、低電圧発生器、及び/或いは負電圧発生器を含む。また、電圧発生回路130は消去動作のための消去電圧Veraseを発生する。消去電圧VeraseはメモリブロックBLK1〜BLKiの中で選択されたブロックのウェルへ印加される。
入出力回路140はプログラム動作で外部から入力されたデータを臨時的に格納した後に、選択されたページにプログラムし、読出し動作で読み出されるページからデータを読み出して臨時的に格納した後に外部へ出力する。入出力回路140はビットラインBLの各々に対応するページバッファを含む。
実施形態において、正常消去モード及び緊急消去モードの選択は外部のメモリ制御器から入力された消去モード選択命令によって決定され得る。他の実施形態において、正常消去モード及び緊急消去モードの選択は、不揮発性メモリ装置100で内部的に決定され得る。その他の実施形態において、正常消去モード及び緊急消去モードの選択は、製造者によって固定され得る。
図8は図7に図示されたメモリブロックBLK1〜BLKiの中でいずれか1つのブロックBLKを例示的に示す図である。図8に図示されたメモリブロックBLKは基板上に垂直方向に形成される。図8を参照すれば、基板上に複数のワードラインカットの間には少なくとも1つの接地ストリングラインGSL、複数のワードラインWL、少なくとも1つのストリング選択ラインSSLが積層される。ここで、少なくとも1つのストリング選択ラインSSLはストリング選択ラインカットによって分離される。複数のピラーが少なくとも1つの接地ストリングライン基板GSL、複数のワードラインWL、少なくとも1つのストリング選択ラインSSLを貫通する。ここで、少なくとも1つの接地ストリングラインGSL、複数のワードラインWL、少なくとも1つのストリング選択ラインSSLは基板形態に具現される。また、複数のピラーの上部面には複数のビットラインBLが連結される。図8でメモリブロックはワードライン併合構造であるが、本発明がこれに制限される必要はない。
一方、本発明の不揮発性メモリ装置は、正常消去モード及び緊急消去モードの中のいずれか1つを選択して消去動作を実行できる。従って、本発明の不揮発性メモリ装置は応答時間が長くなることが予想される場合には緊急消去モードを通じて消去動作を実行することによって、消去時間を減少させ得る。その結果として、書込み動作の応答時間がタイムアウトされる可能性が減る。
図9は本発明の実施形態による緊急消去方法に対する第1実施形態を示すタイミング図である。説明を簡単にするために図9では正常消去動作は2つのサイクルで構成されたとする。各サイクルはセットアップ区間、実行区間、回復区間、検証区間に区分される。実線はウェルへ印加される電圧、点線はワードラインへ印加される電圧を示す。図9を参照すれば、正常消去動作は2つのサイクルで構成され、セットアップ区間では消去動作のためにワードラインは接地電圧に、ビットラインとソースラインはフローティングされ、実行区間ではウェルへ消去電圧Veraseが印加され、回復区間ではウェル電圧とビットライン電圧が放電され、検証区間では消去動作が正しく実行されたか否かを判別するために第1検証レベル(図1参照、ER)で検証読出し動作が実行される。図9に図示しないが、サイクルが増加することによって、消去電圧Veraseは増加され得る。
他の実施形態において、緊急消去動作は正常消去動作の1つのサイクルの中で一部であり得る((2))。
整理すれば、本発明の緊急消去動作は、正常消去動作でサイクルの中で一部であるか、或いはいずれか1つのサイクルの一部であり得る。即ち、緊急消去動作は、正常消去動作の消去時間t_ers_normalより短い時間t_ers_quickの間に消去電圧Veraseをウェルへ印加することによって実行することができる。
図10は本発明の実施形態による緊急消去方法に対する第2実施形態を示すタイミング図である。図10を参照すれば、緊急消去方法は、正常消去動作のレベルVE_normalより低いレベルVE_quickを有する消去電圧Veraseを印加する。
実施形態において、緊急消去動作は低いレベルVE_quickを有する消去電圧Veraseを印加し、正常消去動作のようにすべてのサイクルを実行することであり得る((3))。
他の実施形態において、緊急消去動作は低いレベルVE_quickを有する消去電圧Veraseを印加し、一部サイクルを実行することであり得る((4))。
他の実施形態において、緊急消去動作は低いレベルVE_quickを有する消去電圧Veraseを印加し、1つのサイクルの中で一部を実行することであり得る((5))。
図11は本発明の実施形態による緊急消去方法に対する第3実施形態を示すタイミング図である。図11を参照すれば、緊急消去方法は、図9に図示された緊急消去方法と比較して消去電圧Veraseを印加する実行区間を減らす。即ち、緊急消去動作の1つのサイクルは正常消去動作の1つのサイクルより短い。
実施形態において、緊急消去動作は正常消去動作のように同一の回数のサイクルを実行する((6))。
他の実施形態において、緊急消去動作は正常消去動作のサイクル回数より少ない回数のサイクルを実行する((7))。
図12は本発明の実施形態による緊急消去方法に対する第4実施形態を示すタイミング図である。図12を参照すれば、緊急消去動作は正常消去動作のレベルVE_normalと比較して低いレベルVE_quickを有する消去電圧Veraseを印加し、正常消去動作のサイクルより短いサイクルを実行する。
実施形態において、緊急消去動作は正常消去動作と同一な回数のサイクルを実行する((8))。
他の実施形態において、緊急消去動作は正常消去動作のサイクル回数より少ない回数のサイクルを実行する((9))。
図13は本発明の実施形態によるメモリシステムを示すブロック図である。図13を参照すれば、メモリシステム10は少なくとも1つの不揮発性メモリ装置100及びそれを制御するメモリ制御器200を含む。不揮発性メモリ装置100は図7で説明したのと同一である。メモリ制御器200は必要によって、不揮発性メモリ装置100の制御ロジック150を正常消去モードで動作させるか、或いは緊急消去モードで動作させるかを決定することができる。
実施形態において、メモリ制御器200はホストの使用者の要請に応答して緊急消去モードを選択することができる。例えば、使用者がより速い書込み動作を望む場合には、メモリ制御器200はこのような要請に応答して不揮発性メモリ装置100が緊急消去モードで動作するように制御することができる。
図14は本発明の実施形態によるメモリシステム10のプログラム方法を例示的に示すフローチャートである。図7乃至図14を参照すれば、プログラム方法は次の通りである。
図15は本発明の実施形態によるメモリシステムのブロック管理方法に対する第1実施形態を示す図である。図15を参照すれば、メモリシステム10のメモリ制御器200は次の順序でメモリブロックを管理する。
メモリブロックの複数のページが上述したようにプログラム動作が実行された後に、メモリブロックに格納されたデータが無効であると判別され得る。例えば、外部のホストに要請にしたがって格納されたデータが無効処理され得る。また、格納されたデータが物理的に他の位置に複写された後に、以前データを無効化処理することができる(S230)。
本発明によるメモリブロック管理方法は、いずれか1つのメモリブロックに対する緊急消去動作を反復することもあり得る。
S255段階では、メモリ制御器200はメモリブロックに緊急消去動作を反復するための条件を満足するか否かを判別する。このような反復条件は、メモリブロックに関連した情報であり得る。例えば、反復条件はメモリブロックのプログラム/消去サイクル回数、ブロック消去比率等であり得る。緊急消去動作の反復条件を満足すれば、例えば、プログラム/消去サイクル回数或いはブロック消去比率が所定の値より小さければ、メモリブロックに対する緊急消去動作を反復するためにS230段階へ進入する。
実施形態において、緊急消去動作が反復される毎に、緊急消去マージンQEMは段々と低くなり得る。他の実施形態において、緊急消去動作が反復される毎に緊急消去マージンQEMは一定であり得る。
一方、緊急消去動作の反復条件を満足しなければ、正常的なプログラム動作のためにS260段階へ進入する。
図15及び図16では正常消去動作の前に緊急消去動作が実行される。しかし、本発明がこれに制限される必要はない。本発明の緊急消去動作は選択的に実行されることもできる。
メモリブロックのページに最下位ビットLSBプログラム動作が先に実行され(S310)、以後に最上位ビットMSBプログラム動作が実行される(S320)。メモリブロックの複数のページに上述したようにプログラム動作が実行された後に、メモリブロックに格納されたデータが無効であると判別され得る(S330)。この時、メモリ制御器200は無効化されたデータを格納するメモリブロックに対して緊急消去動作を実行するか否かを判別する(S335)。例えば、ホストの要請が速い消去動作を要求する時、メモリ制御器200は緊急消去動作が実行されるように不揮発性メモリ装置100を制御することができる。
本発明のメモリブロック管理方法は予測された書込み応答時間によって、メモリブロックに緊急消去動作を実行できる。
図15乃至図17では1つの物理ページに複数の論理ページが順次的にプログラムされる場合を開示する。しかし、本発明がこれのみに制限されない。本発明は1つの物理ページに複数の論理ページが一度にプログラムされる場合にも適用可能である。即ち、本発明はオンチップバッファプログラム(on−chip buffered program;以下、‘OBP’)にも適用可能である。
不揮発性メモリ装置300はページデータを1つのメモリセル当たり1−ビットで格納するシングルレベルセル領域311、シングルレベルセル領域311に格納された複数のページデータを1つのページに一度に格納する(或いは、メモリセル当たりマルチ−ビットで格納する)マルチレベルセル領域312、及び制御ロジック350を含む。シングルレベルセル領域311及びマルチレベルセル領域312の各々は複数のメモリブロックを含む。制御ロジック350は正常消去動作を実行する正常消去モード及び緊急消去動作を実行する緊急消去モードを有する。メモリ制御器400はシングルレベルセル領域311に格納されたページデータを読出し、読み出されたページデータのエラーを訂正するエラー訂正回路420を包含することができる。
他の実施形態において、本発明のメモリシステム20はシングルレベルセル領域311及びマルチレベルセル領域312の中でいずれか1つに選択的に正常消去動作或いは緊急消去動作を実行することができる。
最初に消去状態Eを利用する1−ビットプログラム動作が実行される。これによってメモリブロックのメモリセルは消去状態Eとプログラム状態P0の中でいずれか1つにプログラムされる。以後、メモリブロックに消去動作が必要であれば、緊急消去動作が実行される。図19に示したように、以前プログラム動作のプログラム状態P0は擬似消去状態(Psuedo E)になるように緊急消去動作を通じてメモリセルの閾値電圧が低くなる。緊急消去動作が実行された後、擬似消去状態(Psuedo E)を利用して1−ビットプログラム動作が実行される。即ち、メモリブロックのメモリセルは擬似消去状態(Psuedo E)或いはプログラム状態Pの中でいずれか1つにプログラムされる。
優先的に、メモリブロックのシングルレベルセル領域311のページにプログラム動作が実行される(S410)。メモリブロックに格納されたデータが無効であると判別され得る(S420)。この時、メモリ制御器400は無効化されたデータを格納するメモリブロックのプログラム/消去サイクル或いはブロック消去比率が所定の値より下であるか否かを判別する(S430)。ここで、プログラム/消去サイクル或いはブロック消去比率はブロックの状態条件になることができる。一方、ブロックの状態条件は、消去動作、プログラム動作、或いは読出し動作が成功的に実行された比率であることもあり得る。
図18で1つの不揮発性メモリ装置300はシングルレベルセル領域311及びマルチレベルセル領域312を含む。しかし、本発明が必ずしもこれに制限される必要はない。本発明はページデータをバッファリングするためのシングルレベルセル領域311のみを有する別の不揮発性メモリ装置を具備することもある。
本発明のメモリシステム30は、ページデータを第1不揮発性メモリ装置500−1のシングルレベルセル領域511にバッファリングして置いた後に、第2不揮発性メモリ装置500−2のマルチレベルセル領域512にプログラムさせる。ここで、シングルレベルセル領域511は緊急消去モード或いは正常消去モードにしたがって消去されるメモリブロックを含む。
ホストからメモリシステムに書込み要請が入力される。この時、データ及びアドレス(論理アドレス)が入力される(S510)。メモリシステムは書込み速度の増加が必要であるか否かを判別する(S520)。ここで、書込み速度の増加に対する判別動作は、ホストの要請によって決定され得る。実施形態において、書込み速度の増加に対する判別動作は、入力されたデータ関連情報にしたがって決定され得る。例えば、大容量データである場合、速い書込み速度が必要であると判別される。
一方、書込み速度を増加させる必要がなければ、メモリ制御器は正常消去モードを設定するための命令語を不揮発性メモリ装置へ伝送する(S535)。不揮発性メモリ装置は伝送された命令語にしたがって正常消去モードを設定し、以後消去命令に応答して緊急消去動作を実行する。しかし、本発明のモード設定はこれに制限されない。正常消去モードの設定は別の設定過程無しでデフォルト値に決定することができる。
本発明によるメモリシステムの書込み方法は書込み速度を増加させるか否かを判別し、その結果にしたがって緊急消去動作の可否を決定する。
上述したように本発明の緊急消去動作はメモリセルを最上位状態(図1参照、MS)下の擬似消去状態(Psuedo E)にセットすることである。しかし、緊急消去動作は必ずしもこれに制限されない。緊急消去動作は、別の消去動作を実行せず、以前プログラム状態をそのまま擬似消去状態(Psuedo E)として利用することもできる。
本発明は多様な装置に応用可能である。
不揮発性メモリ装置1100は外部から高電圧Vppがオプション的に提供され得る。メモリ制御器1200は複数のチャンネルを通じて不揮発性メモリ装置1100に連結される。メモリ制御器1200は少なくとも1つの中央処理装置1210、バッファメモリ1220、エラー訂正回路1230、ROM1240、ホストインターフェイス1250、及びメモリインターフェイス1260を含む。メモリ制御器1200はデータをランダム化させるか、或いはデランダム化させるランダム化回路(図示せず)をさらに包含できる。本発明のメモリシステム1000はPPN(Perfect Page New)に適用可能である。不揮発性メモリ装置1110は、外部の高電圧を選択的に受信することができる。
メモリ制御器1200はエラー訂正コード(error correction code;ECC)にしたがってデータのエラーを訂正するエラー訂正回路1230を含む。エラー訂正回路1230は書込み動作でプログラムされるデータのエラー訂正コード値を計算し、読出し動作で読み出されたデータをエラー訂正コード値に基づいてエラー訂正できる。メモリ制御器1200はデータ復旧動作で復旧されたデータを他の物理的なページにプログラムさせるように不揮発性メモリ装置1100へプログラム命令を伝送することができる。
本発明によるメモリシステム1000は緊急消去動作を実行することによって、速い書込み速度が要求される大容量のデータを高速に格納できる。
フラッシュメモリ装置2100は外部高電圧Vppをオプション的に受信することができる。バッファメモリ装置2200はメモリカード2000の動作の際に生成されるデータを臨時的に格納するための装置である。バッファメモリ装置2200はDRAM或いはSRAM等で具現され得る。メモリ制御器2300は複数のチャンネルを通じてフラッシュメモリ装置2100に連結される。メモリ制御器2300はホスト及びフラッシュメモリ装置2100の間に連結される。ホストからの要請に応答して、メモリ制御器2300はフラッシュメモリ装置2100をアクセスする。
本発明のメモリカード2000はマルチメディアカード(Multimedia Card:MMC)、保安デジタル(Security Digital:SD)、miniSD、USBを利用するメモリスティック(Memory Stick)、スマートメディア(Smart Media(登録商標))、トランスフラッシュ(TransFlash)カード等に適用可能である。
本発明によるmoviNAND3000は大容量のデータを格納するのに有利であることのみでなく、向上された書込み動作特性を有する。本発明の実施形態によるmoviNAND3000は小型及び低電力が要求されるモバイル製品(例えば、ギャラクシーS(登録商標)、ギャラクシーノート(登録商標)、ギャラクシータブ(登録商標)、アイフォン(登録商標)、アイパッド(登録商標)等)に応用可能である。
フラッシュメモリ装置4100はオプション的に外部高電圧Vppを提供されるように具現され得る。SSD制御器4200は複数のチャンネルCH1〜CH4を通じてフラッシュメモリ装置4100に連結される。SSD制御器4200は少なくとも1つの中央処理装置4210、バッファメモリ4220、ホストインターフェイス4250、及びフラッシュインターフェイス4260を含む。
本発明によるSSD4000はデータの信頼性を向上させるプログラム動作を実行する。一方、SSD4000に対するさらなる詳細は本出願の出願人である三星電子から出願し、先行技術文献として記載された特許文献2乃至6で説明される。
PER・・・第2消去検証レベル
QEM・・・緊急消去マージン
Psuedo E・・・擬似消去状態
100・・・不揮発性メモリ装置
110・・・メモリセルアレイ
120・・・アドレスデコーダ
130・・・電圧発生回路
140・・・入出力回路
150・・・制御ロジック
200・・・メモリ制御器
10、20、30・・・メモリシステム
Verase・・・消去電圧
311・・・シングルレベルセル領域
312・・・マルチレベルセル領域
Claims (46)
- 不揮発性メモリ装置の消去方法において、
消去モードを設定する段階と、
前記設定された消去モードにしたがって正常消去動作及び緊急消去動作の中でいずれか1つを実行する段階と、を含み、
前記正常消去動作はメモリセルの閾値電圧を第1消去検証レベルより低い消去状態にセットし、
前記緊急消去動作はメモリセルの閾値電圧を第2消去検証レベルより低い擬似消去状態にセットし、
前記第2消去検証レベルは前記第1消去検証レベルより高い消去方法。 - 前記消去モードは外部から入力された命令に応答して設定される請求項1に記載の消去方法。
- 前記消去モードは前記不揮発性メモリ装置の使用者により設定される請求項1に記載の消去方法。
- 前記正常消去動作は増加形ステップパルス消去方式による複数のサイクルを実行する請求項1に記載の消去方法。
- 前記複数のサイクルの各々は、
消去されるメモリブロックのワードラインにバイアスを設定する段階と、
消去されるメモリブロックのビットライン及び消去されないワードラインをフローティングさせるバイアスの設定段階と、
前記メモリブロックのウェルへ消去電圧を印加する実行段階と、
前記ビットラインの電圧、前記ワードラインの電圧、及び前記ウェルの電圧を放電するリカバリ段階と、
前記メモリブロックのメモリセルの閾値電圧が前記消去状態に存在するか否かを判別する検証段階とを含む請求項4に記載の消去方法。 - 前記緊急消去動作は、前記複数のサイクル全てが、前記複数のサイクルの中で一部或いは前記複数のサイクルの中でいずれか1つの実行段階で一部を実行する請求項5に記載の消去方法。
- 前記緊急消去動作は、前記正常消去動作の前記消去電圧より低いレベルを有する消去電圧を印加し、前記複数のサイクル、前記複数のサイクルの中で一部、或いは前記複数のサイクルの中でいずれか1つの実行段階で一部を実行する請求項5に記載の消去方法。
- 前記緊急消去動作は、前記複数のサイクル各々の区間より短い区間を有する少なくとも1つのサイクル、或いは前記少なくとも1つのサイクルの一部を実行する請求項5に記載の消去方法。
- 前記緊急消去動作は、前記正常消去動作の前記消去電圧より低いレベルを有する消去電圧を印加し、前記複数のサイクル各々の区間より短い区間を有する少なくとも1つのサイクル或いは前記少なくとも1つのサイクルの一部を実行する請求項5に記載の消去方法。
- 複数の閾値電圧状態の中のいずれか1つにプログラムされるプログラム動作以後に前記正常消去動作が実行され、
前記消去状態は前記複数の閾値電圧状態の中の最下位状態及び前記最下位状態より低い請求項1に記載の消去方法。 - 複数の閾値電圧状態の中のいずれか1つにプログラムされるプログラム動作以後に前記緊急消去動作が実行され、
前記擬似消去状態は前記複数の閾値電圧状態の中の最上位状態より低い請求項1に記載の消去方法。 - 前記緊急消去動作を実行する時、前記第2消去検証レベルである緊急消去マージンを決定する段階をさらに含む請求項1に記載の消去方法。
- 前記不揮発性メモリ装置は複数のメモリブロックを含み、
前記複数のメモリブロックの各々は、いずれか1つの基板上に垂直方向に形成された複数のメモリセルを有する複数のストリングを含む請求項1に記載の消去方法。 - 複数のメモリブロックを有する少なくとも1つの不揮発性メモリ装置及び前記少なくとも1つの不揮発性メモリ装置を制御するメモリ制御器を含むメモリシステムのブロック管理方法において、
メモリブロックにM(Mは自然数)−ビットプログラム動作を実行する段階と、
前記M−ビットプログラム動作以後に前記メモリブロックに消去動作が必要である時、前記メモリブロックのメモリセルの閾値電圧を擬似消去状態にセットする緊急消去動作を実行する段階と、
前記メモリブロックに前記擬似消去状態を利用するN(Nは正の整数)−ビットプログラム動作を実行する段階と、
前記N−ビットプログラム動作以後に前記メモリブロックに消去動作が必要である時、前記メモリブロックのメモリセルの閾値電圧を消去状態にセットする正常消去動作を実行する段階と、を含み、
前記消去状態は第1消去検証レベルより低く、
前記擬似消去状態は第2消去検証レベルより低く、
前記第2消去検証レベルは前記第1消去検証レベルより高いブロック管理方法。 - 前記M−ビットプログラム動作は、いずれか1つのメモリセルにM−ビットのデータを同時に格納させる請求項14に記載のブロック管理方法。
- 前記M−ビットプログラム動作を実行する段階は、
いずれか1つのページに最下位ビットプログラム動作を実行する段階と、
前記ページに最上位ビットプログラム動作を実行する段階と、をさらに含む請求項14に記載のブロック管理方法。 - 前記N−ビットプログラム動作の以後に前記メモリブロックに消去動作が必要である時、前記緊急消去動作を反復するか否かを判別する段階をさらに含む請求項14に記載のブロック管理方法。
- 前記メモリブロックのプログラム或いは消去サイクル関連情報に応答して前記緊急消去動作が反復される請求項17に記載のブロック管理方法。
- 前記メモリブロックの中で前記正常消去動作、プログラム動作或いは読出し動作が成功的に実行された比率にしたがって前記緊急消去動作が反復される請求項17に記載のブロック管理方法。
- 前記正常消去動作の成功比率が基準値以上である時、前記緊急消去動作が反復される請求項19に記載のブロック管理方法。
- 前記正常消去動作の成功比率が基準値以上である時、オーバーライトされるビットを決定する段階をさらに含む請求項19に記載のブロック管理方法。
- 前記正常消去動作或いは前記プログラム動作のサイクルが基準値以下である時、前記緊急消去動作が反復される請求項19に記載のブロック管理方法。
- 前記正常消去動作或いは前記プログラム動作のサイクルが基準値以上である時、前記緊急消去動作が反復される請求項19に記載のブロック管理方法。
- 前記M−ビットプログラム動作以後に前記メモリブロックの消去動作が必要とする時、前記緊急消去動作が必要であるか否かを判別する段階をさらに含む請求項14に記載のブロック管理方法。
- 前記緊急消去動作が必要であるか否かを判別する段階は、
書込み応答時間の予測段階と、
前記予測された書込み応答時間に応答して前記緊急消去動作を実行するか否かを決定する段階を含む請求項24に記載のブロック管理方法。 - 前記書込み応答時間は消去時間を含み、
前記書込み応答時間を予測段階は、プリブロックの個数、ブロック消去動作比率、プログラム或いは消去サイクル、データリテンション時間、及び動作温度の中で少なくとも1つを利用して前記消去時間を予測する予測段階をさらに含む請求項24に記載のブロック管理方法。 - 前記緊急消去動作が必要であるか否かを判別する段階は、
ホストの要請にしたがって速い書込み動作が必要である時、前記緊急消去動作を実行するか否かを決定する段階を含む請求項24に記載のブロック管理方法。 - 前記緊急消去動作が必要であるか否かを判別する段階は、
入力されたデータの種類にしたがって前記緊急消去動作を実行するか否かを決定する段階を含む請求項24に記載のブロック管理方法。 - 前記N−ビットプログラム動作は前記M−ビットプログラム動作の最上位状態より高い状態を利用するオーバーライトを実行する請求項14に記載のブロック管理方法。
- 前記Nは前記Mより小さい請求項14に記載のブロック管理方法。
- 不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するメモリ制御器を含むメモリシステムのプログラム方法において、
データ及びアドレスが入力される段階と、
消去動作が必要であるか否かを判別する段階と、
前記消去動作が必要である時、緊急消去動作が必要であるか否かを判別する段階と、
前記緊急消去動作が必要である時擬似消去状態にセットする前記緊急消去動作を実行する段階と、
前記緊急消去動作が必要でない時、消去状態にセットする正常消去動作を実行する段階と、
前記消去動作の以後に前記入力されたデータに対して前記アドレスに対応する前記不揮発性メモリ装置のメモリブロックにプログラム動作を実行する段階と、を含み、
前記消去状態は第1消去検証レベルより低く、
前記擬似消去状態は第2消去検証レベルより低く、
前記第2消去検証レベルは前記第1消去検証レベルより高いプログラム方法。 - 前記消去動作は、前記不揮発性メモリ装置のメモリブロックの間にマージ動作の以後に無効データ或いはガーベッジを有するメモリブロックがプリブロックを必要とする時、実行される請求項31に記載のプログラム方法。
- 前記プログラム動作は前記メモリブロックに前記消去状態を利用するM(Mは自然数)−ビットプログラム動作である請求項31に記載のプログラム方法。
- 前記プログラム動作は前記メモリブロックに前記擬似消去状態を利用するN(Nは正の整数)−ビットプログラム動作である請求項31に記載のプログラム方法。
- 前記N−ビットプログラム動作で前記擬似消去状態は前記消去状態より閾値電圧が高くなる請求項34に記載のプログラム方法。
- 前記N−ビットプログラム動作は前記消去状態を利用するM(Mは自然数)−ビットプログラム動作の最上位状態より高いエキストラ状態を利用する請求項34に記載のプログラム方法。
- 前記N−ビットプログラム動作は格納されるデータ値をエンコーディングして連続した所定の個数のメモリセルにプログラムする多次元変調方式(multi dimension modulation scheme)のプログラム動作である請求項34に記載のプログラム方法。
- 少なくとも1つの不揮発性メモリ装置と、
前記少なくとも1つの不揮発性メモリ装置を制御するメモリ制御器と、を含み、
前記少なくとも1つの不揮発性メモリ装置は、
ページデータをメモリセル当たり1−ビットプログラムする複数の第1メモリセルを有する第1メモリブロックを含む第1メモリセルアレイと、
前記第1メモリセルアレイの複数のページデータをいずれか1つのページにマルチ−ビットプログラムする複数の第2メモリセルを有する第2メモリブロックを含む第2メモリセルアレイと、
前記第1メモリブロックを第1消去モード及び第2消去モードの中のいずれか1つで消去し、前記第2メモリブロックを前記第1消去モードで消去する制御ロジックと、を含み、
前記第1消去モードは前記第1メモリセル或いは前記第2メモリセルを消去状態にセットし、
前記第2消去モードは前記第1メモリセルを擬似消去状態にセットし、
前記消去状態は第1消去検証レベルより低く、
前記擬似消去状態は第2消去検証レベルより低く、
前記第2消去検証レベルは前記第1消去検証レベルより高いメモリシステム。 - 前記第1メモリセルアレイの前記第1メモリブロックの各々は、前記消去状態を利用する1−ビットプログラム動作を実行した後、前記擬似消去状態を利用する1−ビットプログラム動作を実行する請求項38に記載のメモリシステム。
- 前記第1及び第2消去モードはメモリブロックの状態にしたがって決定される請求項38に記載のメモリシステム。
- 前記メモリブロックのプログラム或いは消去サイクルの回数が所定の値未満である時、前記第2消去モードが決定される請求項40に記載のメモリシステム。
- 前記メモリブロックのプログラム或いは消去サイクルの回数が所定の値以上である時、前記第2消去モードが決定される請求項38に記載のメモリシステム。
- 前記第1メモリブロックの中で消去動作、プログラム動作或いは読出し動作が成功的に実行された比率が所定の値未満である時、前記第2消去モードが決定される請求項38に記載のメモリシステム。
- 前記第1メモリブロックの中で消去動作、プログラム動作或いは読出し動作が成功的に実行された比率が所定の値以上である時、前記第2消去モードが決定される請求項38に記載のメモリシステム。
- 前記メモリ制御器は、前記第1メモリセルアレイの前記複数のページデータを前記いずれか1つのページに前記マルチ−ビットプログラムさせる時、前記複数のページデータを前記第1メモリセルアレイから読み出し、前記読み出したデータのエラーを訂正するエラー訂正回路をさらに含む請求項38に記載のメモリシステム。
- 前記第2消去モードは、前記第1消去モードの消去電圧より低いレベルの消去電圧を印加するか、或いは前記第1消去モードの前記消去サイクルの中で一部、前記消去サイクルの中でいずれか1つの一部、或いは前記消去サイクル各々より短い消去サイクル、前記短い消去サイクルの中で一部、或いは前記短い消去サイクルの中でいずれか1つの一部を実行する請求項38に記載のメモリシステム。
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