JP2009301599A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】消去しきい値レベルを確実に保証するようにした不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的書き換え換え可能な複数の不揮発性メモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、前記ＮＡＮＤセルユニット内のメモリセルの消去状態を確認するための消去ベリファイ動作として、前記第１及び第２の選択ゲートトランジスタに隣接する二つのメモリセルについて別々のベリファイ読み出しが行われる。
【選択図】図５

Description

この発明は、不揮発性半導体記憶装置に係り、特に複数のメモリセルが直列接続されてＮＡＮＤセルユニットを構成する場合の消去レベルを保証するための手法に関する。

ＮＡＮＤ型フラッシュメモリは、電気的書き換え可能な不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）の一つとして知られている。ＮＡＮＤ型フラッシュメモリでは、ワード線と基板のｐ型ウェル間に絶縁層で囲まれた浮遊ゲート（ＦＧ）やチャージトラップ層（以後、例を挙げるときＦＧに統一）が設けられる。この浮遊ゲートの電荷量を制御することにより、メモリセルのしきい値電圧を制御することができ、そのしきい値電圧の相違をデータとして不揮発に記憶する。

ＮＡＮＤ型フラッシュメモリのデータ書き込み時は、ｐ型ウェルを０Ｖとし、選択ワード線に正の書き込み電圧Ｖｐｇｍを印加して、ＦＮトンネリングによって選択セルの浮遊ゲートに電子を注入する。これにより、しきい値が負の消去状態のセルに、選択的にしきい値が正のデータ書き込みを行うことが出来る。

データ消去は、ブロック単位で行われる。このときは選択ブロックの全ワード線を０Ｖ又はそれに近い電圧とし、ｐ型ウェルに正の消去電圧Ｖｅｒａを印加して、浮遊ゲートの電子を引き抜く。このデータ消去の際、選択ブロック内のセルのしきい値が負になっていることを確認するために、消去ベリファイ読み出しを行う必要がある。

ＮＡＮＤ型フラッシュメモリの微細化、大容量化が進んだときの一つの問題は、セル間の容量カップリングの影響である。特にＮＡＮＤセルユニット内の選択ゲートトランジスタに隣接するセルは、容量カップリングの影響で、両側にメモリセルがあるそれ以外のセルとは書き込みや消去時のバイアス条件が異なる。このため、ＮＡＮＤセルユニット内で書き込みしきい値や消去しきい値にバラツキが生じる（例えば特許文献１参照）。

具体的に説明すれば、書き込み時には、選択ゲートトランジスタに隣接するセルでは、いわゆるゲート誘導ドレインリーク電流ＧＩＤＬ（Ｇａｔｅ−ｉｎｄｕｃｅｄ Ｄｒａｉｎ ｌｅａｋａｇｅ）による誤書き込みが問題になる。また、消去時には、選択ゲートトランジスタに隣接するセルでの消去しきい値が、選択ゲートトランジスタからの容量カップリングの影響で、所望の値より高いにも拘わらず、パスと判定されるおそれがある。

これらのしきい値ばらつきの対策としては、例えば特許文献１に開示されているように、ＮＡＮＤセルユニット内の選択ゲートトランジスタに隣接するセルをダミーセルとしてデータ記憶に用いないようにすること、或いはこれらの隣接セルを他のセルとは異なるバイアス条件にすること、等が一定程度有効である。

しかし微細化が更に進んだ場合は、たとえ選択ゲートトランジスタに隣接するセルをダミーセルとした場合にも、問題は残る。即ち、書き込みや消去を繰り返すと、容量カップリングの影響でダミーセルの消去しきい値が次第に高くなり、これが誤読み出しの原因になる。
特開２００４−１２７３４６号公報

この発明は、消去しきい値レベルを確実に保証するようにした不揮発性半導体記憶装置を提供することを目的とする。

この発明の一態様による不揮発性半導体記憶装置は、
電気的書き換え換え可能な複数の不揮発性メモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、
前記ＮＡＮＤセルユニット内のメモリセルの消去状態を確認するための消去ベリファイ動作として、前記第１及び第２の選択ゲートトランジスタに隣接する二つのメモリセルについて別々のベリファイ読み出しが行われる
ことを特徴とする。

この発明によれば、消去しきい値レベルを確実に保証するようにした不揮発性半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリコア回路構成を示す。メモリセルアレイ１は、複数のメモリセル（図の例では３２個のメモリセル）Ｍ０−Ｍ３１を直列接続したＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。

ＮＡＮＤセルユニットＮＵの一端は選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線を共有するＮＡＮＤセルユニットの集合が、データ消去の単位となるブロックを構成する。図示のように、ビット線方向に複数ブロックＢＬＫ０−ＢＬＫｍ−１を配列して、セルアレイ１が構成される。

ワード線及び選択ゲート線を選択駆動するために、ロウデコーダ２が設けられる。また１ページデータを同時に読み出し、書き込みするために、１ページ分のセンスアンプＳＡを備えたセンスアンプ回路３が設けられる。

センスアンプ回路３の各センスアンプＳＡには、２本のビット線（偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏ）の一方がビット線選択回路４により選択されて接続される。即ちこの例では、偶数番ビット線と一つのワード線により選択されるメモリセルの集合が、同時書き込み又は読み出しの物理的１ページを構成する。読み出し時、非選択ビット線は、電位を固定してシールド線として用いられる。通常の読み出しのみならず、書き込みベリファイ読み出し或いは消去ベリファイ読み出しの場合も同様である。

図２は、２値データ記憶の場合のデータしきい値分布を示している。２値データ記憶では、しきい値が負の消去状態をデータ“１”とし、そのしきい値を正に上昇させて、データ“０”記憶を行う。消去時、そのしきい値上限値Ｖ１を保証するための消去ベリファイを行う。書き込み時は、そのしきい値下限値Ｖ０を保証するための書き込みベリファイを行う。

図３には、２ビット／セルの４値データ記憶の場合のしきい値分布を示した。この場合、しきい値が負の消去状態をデータレベル“Ｅ”とし、そのしきい値を正に上昇させて、データレベルＡ，Ｂ，Ｃの記憶を行う。消去時、そのしきい値上限値Ｖｅを保証するための消去ベリファイを行う。書き込み時は、それぞれのしきい値下限値Ｖａ，Ｖｂ，Ｖｃ（Ｖａ＜Ｖｂ＜Ｖｃ）を保証するための３回の書き込みベリファイを行う。

最近は、より大容量化を実現するために、３ビット／セル或いはそれ以上の多値記憶を行うこともあり、その場合も基本的に同様の書き込み及び消去が行われる。

［解決すべき課題］
ここで、通常のＮＡＮＤ型フラッシュメモリでの消去ベリファイ動作における解決すべき課題を具体的に説明する。

図４は、通常のＮＡＮＤフラッシュメモリでの消去ベリファイ動作の電圧波形である。消去ベリファイは、選択ブロックの全てのセルのしきい値が負になっていることが確認する動作である。図４に示すように、選択ブロックの全ワード線を０Ｖにして、セルソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＧＳを立ち上げ、セルソース線ＣＥＬＳＲＣに電圧Ｖｄｄを印加し、遅れてビット線側選択ゲート線ＳＧＤを立ち上げる。これにより、ビット線が充電されるか否かをセンスアンプＳＡにより判定する。

ＮＡＮＤセルリユニット内に一つでもしきい値が負になっていないメモリセル（即ち消去不十分のセル）があると、これはワード線０Ｖでオンしないため、ビット線が充電されない。ＮＡＮＤセルユニット内の全メモリセルが所定の負しきい値レベルまで消去されていれば、図４に破線で示すように、ワード線が０Ｖの場合ビット線はその負しきい値の絶対値レベルまで充電されるので、これにより消去が確認される。なおビット線は、偶数番ビット線又は奇数番ビット線のいずれかが同時に選択されるので、非選択ビット線はＶｄｄとする。即ち選択ブロックの半分ずつ消去ベリファイを行うことになる。

この消去ベリファイ動作において、選択ゲート線ＳＧＤ，ＳＧＳの電圧が変化する時、隣接するワード線はカップリングノイズを受ける。このカップリングノイズで、ワード線レベルが一時的に変化することで、これらのワード線下のセルは所望の消去状態しきい値まで下がっていない時でも電圧を転送してしまう恐れがある。過渡的なカップリングノイズの影響を抑えるべく、選択ゲート線ＳＧＳ、ＳＧＤの立ち上がりスピードを鈍らせたとしても、微細化、大容量化が進んだ場合にはカップリングノイズの悪影響は広がっていく。これが、選択ゲート線脇のセルの消去状態しきい値を保証することを困難にしている。

選択ゲート線の隣のセルでは、ＧＩＤＬによる誤書き込みの問題も微細化が進展するにつれ深刻化する。このため、選択ゲート線に隣接するセルをダミーセル、対応するワード線をダミーワード線として扱う場合もある。この場合は、ダミーセルはデータ記憶用として用いないため、しきい値がどのような値でも一見かまわないように見える。

しかし、消去のときに選択ゲート線ＳＧＳ，ＳＧＤはフローティング状態である。したがって、これらの選択ゲート線は、ｐ型ウェルに与えられる消去電圧Ｖｅｒａに近いレベルにまでなるため、そのカップリングの影響を受けて隣接するダミーセルが消えにくい状態になる。この結果、書き込み、消去が繰り返されるとダミーセルのしきい値は次第に高くなっていき、誤読み出しの原因となる。この意味で、たとえダミーセルといえども、消去レベルを保証することが重要になる。

以下、上述の課題を解決する実施態様を説明する。

［実施態様１］
図５は、実施態様１による消去ベリファイの動作波形を、図４と対応させて示している。また、図６−図１０は、その各タイミングでのＮＡＮＤストリング内のバイアス条件と動作を示している。

消去ベリファイ時、選択ブロックの全ワード線及びビット線側選択ゲート線ＳＧＤを０Ｖとし、ソース線側選択ゲート線ＳＧＳに、選択ゲートトランジスタＳＧ２をオンさせる電圧（ＶＳＧ）を与え、選択ビット線はセンスアンプＳＡで制御して０Ｖとする（タイミングｔ１）。非選択ビット線は、Ｖｄｄにする。ワード線に与える０Ｖは、負のしきい値状態にある消去メモリセルのしきい値を確認するためのベリファイ読み出し電圧であり、必ずしも０Ｖである必要はない。

タイミングｔ１で選択ブロックのセルソース線ＣＥＬＳＲＣが０Ｖとすると、選択ゲート線ＳＧＳの立ち上がり時、その隣接ワード線ＷＬ０がカップリングノイズで一瞬電位が上昇するが、ＮＡＮＤストリング内は充電されない（図６参照）。

実際にはタイミングｔ１で同時に、或いはこれと多少前後して、セルソース線ＣＥＬＳＲＣには、ビット線充電用の電圧Ｖｄｄを印加する。これにより、ワード線ＷＬ０〜ＷＬｎ−１のセルＭ０〜Ｍｎ−２が十分消去されている場合は、図７に示すように、選択ゲート線ＳＧＳが立ち上がることによりＮＡＮＤストリング内が充電される。

その後、送れてビット線側選択ゲート線ＳＧＤに選択ゲートトランジスタＳＧ１をオンさせる電圧ＶＳＧを与える（タイミングｔ２）。これにより、図８に示すように、ＮＡＮＤストリングを介して選択ビット線が充電される。

この時、選択ゲート線ＳＧＤに隣接するワード線ＷＬｎ−１は、カップリングノイズを受けて一時的に電位が上昇するため、このワード線ＷＬｎ−１下のセルＭｎ−１の消去レベルは保証されていない。即ち、セルＭｎ−１は、十分に消去されていない場合にもカップリングノイズでオンして、消去されているものと判定される。これ以外のセルＭ０〜Ｍｎ−２は、選択ゲート線からのカップリングの影響がなく、消去レベルが保証される。

そこで続いて、セルＭｎ−１の消去レベルを正確に確認するための追加のベリファイ読み出し動作を行う。即ちセルソース線ＣＥＬＳＲＣをＶｄｄに、ワード線ＷＬを０Ｖに保持し、かつビット線ＢＬ側の選択ゲート線ＳＧＤをＶＳＧに保持したまま、セルソース線ＣＥＬＳＲＣ側の選択ゲート線ＳＧＳ及び選択ビット線を一旦、０Ｖに落とす(タイミングｔ３)。これにより、ＮＡＮＤストリングチャネル及び選択ビット線を放電する（図９参照）。

そして、セルソース線側選択ゲート線ＳＧＳに再び電圧ＶＳＧを印加し選択ゲートトランジスタＳＧ２をオンさせる（タイミングｔ４）。このときワード線ＷＬ０からＷＬｎ−２までのセルは、前半の動作で既に消去レベルが保証されていて、オンしている。

従ってタイミングｔ４以降では、ワード線ＷＬｎ−１のセルＭｎ−１が十分消去されている場合のみ、選択ビット線ＢＬが破線で示すように充電される（図１０参照）。しかも、選択ゲート線ＳＧＤはすでに先に立ち上げられているから、隣接ワード線ＷＬｎ−１へのカップリングノイズはない。即ちワード線ＷＬｎ−１下のセルＭｎ−１がカップリングノイズの影響なしにベリファイ読み出しされる。

以上のように、図５のタイミング図においては、タイミングｔ１−ｔ２の間のビット線充電検出が、選択ゲートトランジスタＳＧ１に隣接するセルＭｎ−１を除くセルＭ０〜Ｍｎ−２に対する第１のベリファイ読み出し動作になる。このときセルＭｎ−１は、カップリングノイズで正確なベリファイ読み出しにならない。その後のタイミングｔ４−ｔ５の間のビット線充電検出が選択ゲートトランジスタＳＧ１に隣接するセルＭｎ−１に対する、カップリングノイズのない第２のベリファイ読み出し動作になる。

このような消去ベリファイ動作により、ビット線側選択ゲート線ＳＧＤに隣接するワード線ＷＬｎ−１下のセルＭｎ−１は、他のセルＭ０〜Ｍｎ−２とは別に、カップリングノイズの影響がない状態で消去が確認されることになる。

［実施態様２］
実施態様１においては、ワード線ＷＬｎ−１下のセルＭｎ−１の消去レベルを保証するための後半のベリファイ読み出し動作時にも、他のワード線ＷＬ０〜ＷＬｎ−２を０Ｖとしている。しかし、これらのワード線ＷＬ０〜ＷＬｎ−２下のセルはすでに前半において消去確認されているので、そのベリファイ時と同じ動作条件とする必要性はない。即ち、ワード線ＷＬｎ−１のセルＭｎ−１の消去レベルを保証するための後半のベリファイ読み出し動作時には、すでに消去確認されたセルは十分にオンさせたパストランジスタとして用いることが出来る。

具体的に図１１は、そのような消去ベリファイ動作条件を、図１０と対応させて示している。即ちワード線ＷＬｎ−１のセルの消去ベリファイ時は、ＷＬｎ−１にカップリングノイズがのらない範囲で、例えばワード線ＷＬ０〜ＷＬｎ−２には、通常のベリファイ読み出し用電圧（０Ｖ）より高い読み出しパス電圧Ｖｒｅａｄを印加する。これにより、メモリセルＭ０〜Ｍｎ−２のオン抵抗を下げ、消去ベリファイ読み出し時のビット線充電の高速化をはかることができる。

［実施態様３］
図１２は、ＮＡＮＤストリング内の両端のワード線ＷＬ０，ＷＬｎ−１をそれぞれダミーワード線ＤＷＬ２，ＤＷＬ１とし、その下のセルＭ０，Ｍｎ−１をそれぞれダミーセルＤＣ２，ＤＣ１として扱う場合を示している。

先の実施態様１，２は、このように、選択ゲートトランジスタＳＧ１，ＳＧ２に隣接するセルをダミーセルとし扱う場合にもそのまま有効である。即ち実施態様１，２と同じ消去ベリファイの手法により、ダミーセルの消去レベルを保証することができる。

［実施態様４］
選択ゲートトランジスタに隣接するセルをダミーセルとする場合、これらはデータ記憶には用いないので、その消去レベルを他のデータ記憶に用いられるメモリセルと同じように厳密に保証することは必ずしも必要ではない。従って実施態様３のケースにおいて、実施態様１或いは２で説明した消去ベリファイの手法は、一定の消去書き込み回数になったときのみ適用するようにしてもよい。

図１３は、そのような実施態様４の消去シーケンスを示している。消去ステップＳ１の後、消去ループ数が規定値Ｎｍａｘに達したか否かを判定し（ステップＳ２）、規定値に達していない場合には、図４で説明した通常の消去ベリファイ手法（１）を適用したベリファイ読み出しを行う（ステップＳ３）。規定値に達している場合には、実施態様１或いは２で説明した消去ベリファイ手法（２）を適用するベリファイ読み出しを行う（ステップＳ４）。

その後ベリファイ判定を行って（ステップＳ５）、全ての対象セルの消去が確認されなければ、再度消去と消去ベリファイを繰り返す。

消去回数が規定値に達したら、消去回数をカウントする内臓カウンタは初期化されて、次に消去回数が規定値に達するまでは、従来の消去ベリファイ手法を適用することになる。このように、一定の消去ループ数になるまでは従来通りの消去ベリファイを行うことにより、普段の動作においては消去ループのスピードが落ちないようにすることが出来る。

図１４は、書き込み回数とダミーセルの消去しきい値レベルの変化を示している。従来の消去ベリファイ手法（１）では、消去回数が増加すると共に、消去しきい値レベルは次第に高くなる。この実施態様４により、消去回数が規定値に達する毎にダミーセルの消去レベルを確実に保証するベリファイを行うようにすれば、そのダミーセルの消去レベルを、ベリファイ手法（１）による保証レベルＥ１から、ベリファイ手法（２）による保証レベルＥ２まで引き下げることが可能となる。

従って、通常の動作での消去ループ速度を低下させることなく、ダミーセルの消去レベルが上昇しすぎることによる誤読み出し等を防止することが可能になる。なおこのような消去シーケンスの適用は、選択ゲートトランジスタに隣接するメモリセルをダミーセルとして扱う場合でなくても、有効である。

実施の形態によるＮＡＮＤフラッシュメモリのメモリコア構成を示す図である。 ２値記憶の場合のデータしきい値分布を示す図である。 ４値記憶の場合のデータしきい値分布を示す図である。 従来の消去ベリファイ動作波形を示す図である。 実施態様１による消去ベリファイ動作波形を示す図である。 タイミングｔ１でのＮＡＮＤセルユニットの状態を示す図（ＣＥＬＳＲＣ＝０Ｖの場合）である。 タイミングｔ１でのＮＡＮＤセルユニットの状態を示す図（ＣＥＬＳＲＣ＝Ｖｄｄの場合）である。 タイミングｔ２でのＮＡＮＤセルユニットの状態を示す図である。 タイミングｔ３でのＮＡＮＤセルユニットの状態を示す図である。 タイミングｔ４でのＮＡＮＤセルユニットの状態を示す図である。 実施態様２での図１０対応のＮＡＮＤセルユニット対応の状態を示す図である。 ＮＡＮＤセルユニットの両端セルをダミーセルとする実施態様３のＮＡＮＤセルユニットを示す図である。 実施態様４の消去シーケンスを示す図である。 実施態様４を適用したときの消去しきい値の変動を示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、ＮＵ…ＮＡＮＤセルユニット（ＮＡＮＤストリング）、Ｍ０〜Ｍ３１（Ｍｎ−１）…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＷＬ０〜ＷＬ３１（ＷＬｎ−１）…ワード線、ＢＬ（ＢＬｅ，ＢＬｏ）…ビット線。

Claims (5)

1. 電気的書き換え換え可能な複数の不揮発性メモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有し、
   前記ＮＡＮＤセルユニット内のメモリセルの消去状態を確認するための消去ベリファイ動作として、前記第１及び第２の選択ゲートトランジスタに隣接する二つのメモリセルについて別々のベリファイ読み出しが行われる
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記消去ベリファイ動作は、
   前記ＮＡＮＤセルユニット内のメモリセルの制御ゲートに接続される全ワード線に確認読み出し用電圧を、前記ソース線にビット線充電用電圧を与えて、前記第２の選択ゲートトランジスタをオンにし、遅れて第１の選択ゲートトランジスタをオンにして、ビット線が充電されるか否かを検出することにより、前記第１の選択ゲートトランジスタに隣接するメモリセル以外のメモリセルの消去状態を確認する第１のベリファイ読み出し動作と、
   前記ソース線に与えたビット線充電用電圧及び前記ワード線に与えた確認読み出し用電圧を保持しかつ、前記第１の選択ゲートトランジスタをオンに保持したまま、前記第２の選択ゲートトランジスタを一旦オフにすると共に前記ビット線を放電させ、その後再度前記第２の選択ゲートトランジスタをオンさせて、前記第１の選択ゲートトランジスタに隣接するメモリセルの消去状態を確認する第２のベリファイ読み出し動作とを有する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記第２のベリファイ読み出し動作において、前記第１の選択ゲートトランジスタに隣接するメモリセル以外のメモリセル対応のワード線には、前記確認読み出し用電圧より高い読み出しパス電圧を与える
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記ＮＡＮＤセルユニットの前記第１及び第２の選択ゲートトランジスタに隣接する二つのメモリセルはデータ記憶に用いないダミーセルとして扱われる
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記第１及び第２のベリファイ読み出しを含む消去ベリファイ動作は、所定の消去回数ごとに適用され、それ以外の消去ベリファイ時には前記ＮＡＮＤセルユニット内の全メモリセルを一括して消去確認する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。

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