JP4291505B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般には半導体記憶装置に関し、詳しくはベリファイ動作を実行するフラッシュメモリに関する。
【０００２】
【従来の技術】
フラッシュメモリでは、電荷（電子）をメモリセルに書き込むプログラム動作を実行する場合には、プログラム動作によって確実にメモリセルに電荷が注入されたかを確認するベリファイ動作が必要である。ベリファイの結果がフェイルの場合には、ベリファイ結果がパスになるまで繰り返しプログラム動作を実行する。またメモリセルから電荷（電子）を抜き取るイレーズ動作を実行する場合も同様であり、イレーズ動作によって確実にメモリセルから電荷が取り除かれたかを確認するベリファイ動作が実行される。
【０００３】
【発明が解決しようとする課題】
最近のフラッシュメモリでは、読み出し動作とプログラム或いはイレーズ動作とが同時に実行できる構成が主流となりつつある。このような構成では、読み出し動作を実行した際に発生する電源ノイズによって、プログラム動作或いはイレーズ動作に対して実行するベリファイ動作が影響を受けて、本来フェイルと判定されるべき状態がパスとして判定される結果となる場合がある。即ち、本来フェイルと判定されて再度プログラム或いはイレーズを実行すべき状態なのに、電源ノイズの影響によってパスと判定され、充分にプログラム或いはイレーズされていない状態で、プログラム或いはイレーズ動作が終了してしまう。これが原因となって、データ読み出し動作時に誤動作してしまう場合がある。
【０００４】
従って、本発明の目的は、電源ノイズ等が発生してもベリファイ動作が誤判定しない半導体記憶装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明では、半導体記憶装置は、メモリセルと、メモリセルが記憶する状態に応じた第１のレベルを参照レベルと比較して第１のレベルが所定範囲に設定されているか否かを検出する比較ユニットと、比較ユニットが参照レベルと比較したときに所定範囲に設定されていないと判断する第２のレベルを比較ユニットに供給するダミーセルと、該比較ユニットが該第２のレベルと該参照レベルとを比較して該第２のレベルが該所定範囲に設定されていることを検出しかつ該第１のレベルが該所定範囲に設定されていることを検出した場合に、該第１のレベルが該所定範囲に正しく設定されていないと判断する制御回路を含むことを特徴とする。
【０００７】
また比較ユニットが第２のレベルと参照レベルとを比較して第２のレベルが所定範囲に設定されていないことを検出しかつ第１のレベルが所定範囲に設定されていることを検出した場合に、第１のレベルが所定範囲に正しく設定されていると判断することが出来る。
【０００９】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１０】
図１は、本発明が適用される半導体記憶装置の構成を示す構成図である。
【００１１】
図１の半導体記憶装置１０は、コマンドレジスタ＆ステート制御ユニット１１、入出力バッファ１２、チップイネーブル＆出力イネーブル制御ユニット１３、タイマー１４、プログラム電圧生成ユニット１５、アドレスラッチ１６、Ｙデコーダ１７、Ｘデコーダ１８、Ｙゲートユニット１９、セル配列２０、センスアンプ＆比較ユニット２１、参照セル２２、及びダミーセル２３を含む。
【００１２】
コマンドレジスタ＆ステート制御ユニット１１は、チップイネーブル信号／ＣＥやライトイネーブル信号／ＷＥ等を含む制御信号及びコマンドを外部から受け取り、コマンドレジスタとしてコマンドを格納する。コマンドレジスタ＆ステート制御ユニット１１は更に、制御信号及びコマンドに基づいてステートマシンとして動作して、半導体記憶装置１０の各部の動作を制御する。
【００１３】
入出力バッファ１２は、外部からデータを受け取り、このデータをセンスアンプ＆比較ユニット２１に供給すると共に、コマンド関連のデータをコマンドレジスタ＆ステート制御ユニット１１に供給する。チップイネーブル＆出力イネーブル制御ユニット１３は、外部から供給されたチップイネーブル信号／ＣＥ及び出力イネーブル信号／ＯＥに基づいて、入出力バッファ１２及びデコード関連のユニットを適宜駆動させる。
【００１４】
タイマー１４は、コマンドレジスタ＆ステート制御ユニット１１からの指示によって計時を開始し、コマンドレジスタ＆ステート制御ユニット１１がステート遷移して制御動作を実行するためのタイミング信号を供給する。プログラム電圧生成ユニット１５は、コマンドレジスタ＆ステート制御ユニット１１の制御の下で、プログラム動作を実行する際に使用するプログラム電圧を生成して、デコード関連のユニットに供給する。
【００１５】
アドレスラッチ１６は、外部から供給されるアドレス信号を受け取りラッチすると共に、このアドレス信号をＹデコーダ１７及びＸデコーダ１８に供給する。Ｙデコーダ１７は、アドレスラッチ１６から供給されたアドレスをデコードして、デコードアドレス信号をＹゲートユニット１９に供給する。またＸデコーダ１８は、アドレスラッチ１６から供給されたアドレスをデコードして、セル配列２０に設けられたワード線をデコード結果に応じて活性化させる。
【００１６】
Ｙゲートユニット１９は、Ｙデコーダ１７から供給されたデコードアドレス信号に基づいて、セル配列２０のビット線を選択的にセンスアンプ＆比較ユニット２１に接続する。これによってセル配列２０に対するデータの読み出し／書込み経路が確立される。
【００１７】
セル配列２０は、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルに情報を記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、Ｙゲートユニット１９に供給される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００１８】
センスアンプ＆比較ユニット２１は、Ｙゲートユニット１９を介してセル配列２０から供給されたデータのレベルを、参照セル２２の示す基準レベルと比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファに供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作も、Ｙゲートユニット１９を介してセル配列２０から供給されたデータのレベルを、参照セル２２の示す基準レベルと比較することで行われる。
【００１９】
参照セル２２は、参照用のメモリセルを含み、データ判定に際して使用される基準レベルを参照用メモリセルにより生成し、センスアンプ＆比較ユニット２１に供給する。
【００２０】
本発明が適用される半導体記憶装置１０は、読み出し動作とプログラム或いはイレーズ動作とが同時に実行できる構成であるとする。これはアドレスラッチ１６、Ｙデコーダ１７、Ｘデコーダ１８、Ｙゲートユニット１９、セル配列２０、及びセンスアンプ＆比較ユニット２１を纏めて１つのバンクとして、複数のバンクを提供することで実現できる。即ち例えば、あるバンクに対して読み出し動作を実行している間に、別のバンクに対してプログラム或いはイレーズ動作を実行することで、効率的な読み出し／書込み動作を実行することが可能になる。
【００２１】
本発明においては、参照セル２２に加えて、ダミーセル２３が設けられる。センスアンプ＆比較ユニット２１は、プログラム或いはイレーズ動作に伴うベリファイ動作において、セル配列２０からのデータを参照セル２２と比較すると共に、ダミーセル２３からのダミーデータも参照セル２２と比較する。このダミーセル２３が供給するダミーデータは、電源ノイズの影響が存在しない通常の状態で、ベリファイ動作の結果がフェイルとなるように設定されている。
【００２２】
図２は、読み出し動作時及びベリファイ動作時にセンスアンプ＆比較ユニット２１が比較する電圧を説明するための図である。
【００２３】
まずプログラム動作を行うときには、センスアンプ＆比較ユニット２１は、セル配列２０中のプログラムしたメモリセルからのデータを、点線で示されるプログラムベリファイ用の参照電位（基準電位）Ｖｐｒｅｆと比較して、ベリファイ動作を実行する。メモリセルのデータがプログラムベリファイ用の参照電位Ｖｐｒｅｆよりも高い電位を示すと、このメモリセルは確実にプログラムされたものと判断される。メモリセルのデータがプログラムベリファイ用の参照電位Ｖｐｒｅｆよりも低い電位を示した場合には、再度プログラム動作を実行してプログラムベリファイし、充分に電荷がメモリセルに蓄えられるまでこれを繰り返す。これによってプログラム状態のメモリセルのデータは、図中でプログラム状態として示される程度の電位を示すようにプログラムされる。
【００２４】
イレーズ動作を実行するときは、センスアンプ＆比較ユニット２１は、セル配列２０中のイレーズしたメモリセルからのデータを、点線で示されるイレーズベリファイ用の参照電位（基準電位）Ｖｅｒｅｆと比較して、ベリファイ動作を実行する。メモリセルのデータがイレーズベリファイ用の参照電位Ｖｅｒｅｆよりも低い電位を示すと、このメモリセルは確実にイレーズされたものと判断される。メモリセルのデータがイレーズベリファイ用の参照電位Ｖｅｒｅｆよりも高い電位を示した場合には、再度イレーズ動作を実行してイレーズベリファイし、充分にメモリセルから電荷が除去されるまでこれを繰り返す。これによってイレーズ状態のメモリセルのデータは、図中でイレーズ状態として示される程度の電位を示すように設定される。
【００２５】
メモリセルが上記のようにプログラム或いはイレーズされた後に、そのメモリセルに対する読み出し動作が実行されると、センスアンプ＆比較ユニット２１はセル配列２０からの読み出しデータを、読み出し動作用の参照電位Ｖｒｅｆと比較する。読み出しデータが参照電位Ｖｒｅｆより高い電位を示した場合にはプログラム状態と判断し、読み出しデータが参照電位Ｖｒｅｆより低い電位を示した場合にはイレーズ状態と判断する。
【００２６】
しかし上述のように図１の半導体記憶装置１０が複数のバンクからなり、読み出し動作とプログラム或いはイレーズ動作とが同時に実行できる構成であるような場合には、読み出し動作による電源電圧の変動でベリファイ動作が影響を受けて、本来フェイルすべきデータがパスとして判断されて誤動作の原因となってしまう。これに対処するために、本発明において設けられるダミーセル２３は、プログラムベリファイ時にはプログラムダミー電位Ｖｐｄを供給し、イレーズベリファイ時にはイレーズダミー電位Ｖｅｄを供給する。
【００２７】
プログラムダミー電位Ｖｐｄは、図２に示されるように、プログラムベリファイ用の参照電位Ｖｐｒｅｆよりも低い電位に設定されており、センスアンプ＆比較ユニット２１がプログラムダミー電位Ｖｐｄと参照電位Ｖｐｒｅｆとを比較すると、ノイズのない状態では判定結果は必ずフェイルとなるように設定されている。またイレーズダミー電位Ｖｅｄは、図２に示されるように、イレーズベリファイ用の参照電位Ｖｅｒｅｆよりも高い電位に設定されており、センスアンプ＆比較ユニット２１がイレーズダミー電位Ｖｅｄと参照電位Ｖｅｒｅｆとを比較すると、ノイズのない状態では判定結果は必ずフェイルとなるように設定されている。
【００２８】
このように本発明においては、ノイズのない状態のベリファイ動作では、確実にフェイルするダミーセル２３を設けておく。ベリファイ時に電源電圧のノイズ等によってデータ電位が参照電位に対して変動して本来フェイルすべきデータがパスしてしまう場合には、データ電位と共にダミーデータ電位も参照電位に対して変動することによって、ダミーセル２３のデータもパスすることになる。従って、ダミーセル２３のデータがパスした場合には、電源電圧のノイズの影響等によって、誤動作が生じていると判断することが出来る。
【００２９】
図３は、本発明によるセンスアンプ＆比較ユニット２１及びダミーセル２３とその周辺ユニットの構成を示す回路図である。
【００３０】
図３において、センスアンプ＆比較ユニット２１は、センスアンプ３１−１乃至３１−ｎ＋１、判定ユニット３２−１乃至３２−ｎ、判定ユニット３３、ＮＯＲ回路３４、ＮＭＯＳトランジスタ３５−１乃至３５−ｎ＋１、及びインバータ３６及び３７を含む。
【００３１】
また参照セル２２は、負荷４１、ＮＭＯＳトランジスタ４２乃至４４、及びメモリセルトランジスタ４５及び４６を含む。ＮＭＯＳトランジスタ４２乃至４４のゲートには各々、駆動電圧ＶＣＣ、イレーズ指示信号ＥＲＶ、及びプログラム指示信号ＰＧＭＶが印加される。ここでイレーズ指示信号ＥＲＶ及びプログラム指示信号ＰＧＭＶは各々、イレーズ動作時及びプログラム動作時にＨＩＧＨとなる信号であり、コマンドレジスタ＆ステート制御ユニット１１から供給される。メモリセルトランジスタ４５及び４６のゲートに供給される信号ＲＷＬは、イレーズ動作時にノードＮ１の電位がイレーズベリファイ用の参照電位Ｖｅｒｅｆになり、プログラム動作時にノードＮ１の電位がプログラムベリファイ用の参照電位Ｖｐｒｅｆになるように、所定の電位に設定される。このノードＮ１の電位が、センスアンプ＆比較ユニット２１に供給される。
【００３２】
Ｙゲートユニット１９及びセル配列２０は、負荷５１−乃至５１−ｎ、ＮＭＯＳトランジスタ５２−１乃至５２−ｎ、ＮＭＯＳトランジスタ５３−１乃至５３−ｎ、及びメモリセルトランジスタ５４−１乃至５４−ｎを含む。ＮＭＯＳトランジスタ５２−１乃至５２−ｎ及びＮＭＯＳトランジスタ５３−１乃至５３−ｎは、Ｙゲートユニット１９に対応し、そのゲートはコラムアドレスに基づく選択信号ＹＳＥＬ及びＳＳＥＬに接続される。メモリセルトランジスタ５４−１乃至５４−ｎのゲートは、ワード線ＷＬに接続される。ワード線が選択活性化されると、各メモリセルトランジスタのデータが、センスアンプ＆比較ユニット２１に供給される。
【００３３】
ダミーセル２３は、負荷６１、ＮＭＯＳトランジスタ６２乃至６４、及びメモリセルトランジスタ６５及び６６を含む。ＮＭＯＳトランジスタ６２乃至６４のゲートには各々、駆動電圧ＶＣＣ、イレーズ指示信号ＥＲＶ、及びプログラム指示信号ＰＧＭＶが印加される。従ってイレーズ動作時にはＮＭＯＳトランジスタ６３が導通し、プログラム動作時にはＮＭＯＳトランジスタ６４が導通する。メモリセルトランジスタ６５及び６６のゲートに供給される信号ＤＷＬは、イレーズ動作時にノードＮ２の電位がイレーズダミー電位Ｖｅｄになり、プログラム動作時にノードＮ２の電位がプログラムダミー電位Ｖｐｄになるように、所定の電位に設定される。このノードＮ２の電位が、センスアンプ＆比較ユニット２１に供給される。
【００３４】
まずイレーズ動作の場合について説明する。イレーズ動作の場合、信号ＥＲＶ及びＰＧＭＶは各々、ＨＩＧＨ及びＬＯＷである。なお信号ＤＩは、イレーズ動作の場合には無関係である。
【００３５】
センスアンプ＆比較ユニット２１のセンスアンプ３１−１乃至３１−ｎは、セル配列２０から受け取るイレーズ対象メモリセル５４−１乃至５４−ｎのデータに対応した電位と、参照セル２２から受け取るイレーズベリファイ用の参照電位Ｖｅｒｅｆとを比較する。イレーズ初期段階では、まだ充分に電荷が消去されていないために、セル配列２０から受け取る電位が参照電位Ｖｅｒｅｆよりも高い。従って、センスアンプ３１−１乃至３１−ｎは、ＬＯＷを出力する。このＬＯＷ信号が判定ユニット３２−１乃至３２−ｎに供給される。判定ユニット３２−１乃至３２−ｎは、信号ＥＲＶ及びＰＧＭＶが各々ＨＩＧＨ及びＬＯＷの場合には、センスアンプからの信号がＨＩＧＨのときにＬＯＷを出力し、センスアンプからの信号がＬＯＷのときにＨＩＧＨを出力するように構成されている。従ってこの場合には、判定ユニット３２−１乃至３２−ｎはＨＩＧＨを出力する。結果として、センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨがＬＯＷとなり、ベリファイ動作がフェイルしたことを示す。この出力信号ＭＡＴＣＨは、図１に示されるように、コマンドレジスタ＆ステート制御ユニット１１に供給される。
【００３６】
ベリファイ動作がフェイルしたことを受けて、再度イレーズ動作が実行され、更にベリファイ動作が実行される。このようにしてイレーズ動作が進むと、ある段階でセル配列２０から受け取る電位が参照電位Ｖｅｒｅｆよりも低くなり、センスアンプ３１−１乃至３１−ｎの出力はＨＩＧＨになる。これにより判定ユニット３２−１乃至３２−ｎは、ＬＯＷを出力しトランジスタ３５−１乃至３５−ｎは非導通状態となる。
【００３７】
またセンスアンプ３１−ｎ＋１は、ダミーセル２３からイレーズダミー電位Ｖｅｄを受け取ると共に、参照セル２２からイレーズベリファイ用の参照電位Ｖｅｒｅｆを受け取る。図２に示されるように、イレーズダミー電位Ｖｅｄはイレーズベリファイ用の参照電位Ｖｅｒｅｆより高いので、センスアンプ３１−ｎ＋１はＬＯＷを出力する。判定ユニット３３は、判定ユニット３２−１乃至３２−ｎとは逆に、信号ＥＲＶ及びＰＧＭＶが各々ＨＩＧＨ及びＬＯＷの場合には、センスアンプからの信号がＬＯＷのときにＬＯＷを出力し、センスアンプからの信号がＨＩＧＨのときにＨＩＧＨを出力するように構成されている。
【００３８】
図４はダミーセルに対する判定ユニット３３の構成を示す回路図である。
【００３９】
図４の判定ユニット３３は、インバータ７１乃至７３とＮＭＯＳトランジスタ７４及び７５を含む。図から分かるように、センスアンプからの信号がＬＯＷのときに信号ＥＲＶの反転信号を出力し、センスアンプからの信号がＨＩＧＨのときに信号ＰＧＭＶの反転信号を出力する。
【００４０】
従って、上記の場合には判定ユニット３３はＬＯＷを出力する。これによりトランジスタ３５−ｎ＋１は、非導通状態となる。
【００４１】
以上から、イレーズ動作が充分進展した段階では、トランジスタ３５−１乃至３５−ｎ＋１は全て非導通状態となることが分かる。この時センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨはＨＩＧＨとなり、ベリファイ動作がパスしたことを示す。この出力信号ＭＡＴＣＨは、図１に示されるように、コマンドレジスタ＆ステート制御ユニット１１に供給される。
【００４２】
仮に電源電圧のノイズ等により、イレーズ動作の初期段階（イレーズが充分でない段階）で、セル配列２０のイレーズ対象メモリセル５４−１乃至５４−ｎに対応した電位と、参照セル２２の参照電位Ｖｅｒｅｆとが相対的に変動して、大小関係が逆転したとする。この時、従来の構成ではイレーズベリファイはパスと判定されてしまう。本発明においては、このような場合、ダミーセル２３からのイレーズダミー電位Ｖｅｄと参照セル２２の参照電位Ｖｅｒｅｆとの大小関係も反転する。従ってセンスアンプ３１−ｎ＋１はＨＩＧＨを出力し、判定ユニット３３もＨＩＧＨを出力する。これによりトランジスタ３５−ｎ＋１は、導通状態となる。結果として、センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨはＬＯＷとなり、ベリファイ動作がフェイルしたことを示す。これによって、イレーズが充分でないのに電源電圧のノイズ等によりイレーズベリファイがパスしてしまう状況を、回避することが出来る。
【００４３】
次にプログラム動作の場合について説明する。プログラム動作の場合、信号ＥＲＶ及びＰＧＭＶは各々、ＬＯＷ及びＨＩＧＨである。またセル配列２０のメモリセル５４−１乃至５４−ｎのうちで、メモリセル５４−２だけがプログラム対象であるとする。この時、信号ＤＩは、メモリセル５４−２に対応する判定ユニット３２−２に対してだけＬＯＷになり、それ以外の判定ユニットに対してはＨＩＧＨである。
【００４４】
図５は、判定ユニットの構成を示す回路図である。判定ユニット３２−１乃至３２−ｎは、図５に示される同一の構成を有する。図５の判定ユニットは、インバータ８１及び８２、ＮＡＮＤ回路８３、ＮＯＲ回路８４、ＡＮＤ回路８５、及びＮＭＯＳトランジスタ８６及び８７を含む。
【００４５】
前述のイレーズ動作の場合、信号ＥＲＶ及びＰＧＭＶは各々、ＨＩＧＨ及びＬＯＷである。このとき信号ＤＩには無関係に、判定ユニットの出力は、センスアンプからの信号がＨＩＧＨのときにＬＯＷであり、センスアンプからの信号がＬＯＷのときにＨＩＧＨである。
【００４６】
プログラム動作の場合、信号ＥＲＶ及びＰＧＭＶは各々、ＬＯＷ及びＨＩＧＨである。またプログラム対象のメモリセルに対する信号ＤＩはＬＯＷであり、プログラム対象でない（電荷を注入しない）メモリセルに対する信号ＤＩはＨＩＧＨである。従ってプログラム対象のメモリセルに対しては、ＮＡＮＤ回路８３の出力はＬＯＷであり、ＮＯＲ回路８４の出力はＨＩＧＨである。この時、判定ユニットは、センスアンプからの信号がＨＩＧＨのときにＨＩＧＨを出力し、センスアンプからの信号がＬＯＷのときにＬＯＷを出力する。またプログラム対象でないメモリセルに対しては、ＮＡＮＤ回路８３の出力はＨＩＧＨであり、ＮＯＲ回路８４の出力はＬＯＷである。この時、判定ユニットは、センスアンプからの信号がＨＩＧＨのときにＬＯＷを出力し、センスアンプからの信号がＬＯＷのときにＨＩＧＨを出力する。
【００４７】
図３を再び参照して、センスアンプ＆比較ユニット２１のセンスアンプ３１−１乃至３１−ｎは、セル配列２０から受け取る５４−１乃至５４−ｎのデータに対応した電位と、参照セル２２から受け取るプログラムベリファイ用の参照電位Ｖｐｒｅｆとを比較する。プログラム初期段階では、まだ充分に電荷が注入されていないために、プログラム対象メモリセル５４−２に対応する電位が、参照電位Ｖｐｒｅｆよりも低い。従って、センスアンプ３１−２は、ＨＩＧＨを出力する。このＨＩＧＨ信号が判定ユニット３２−２に供給され、判定ユニット３２−２はＨＩＧＨを出力する。従って、センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨがＬＯＷとなり、ベリファイ動作がフェイルしたことを示す。
【００４８】
ベリファイ動作がフェイルしたことを受けて、再度プログラム動作が実行され、更にベリファイ動作が実行される。このようにしてプログラム動作が進むと、ある段階で、セル配列２０から受け取るメモリセル５２−２に対応する電位が参照電位Ｖｐｒｅｆよりも高くなり、センスアンプ３１−２の出力はＬＯＷになる。これにより判定ユニット３２−２は、ＬＯＷを出力しトランジスタ３５−２は非導通状態となる。
【００４９】
またセル配列２０から受け取るプログラム対象でない（イレーズ状態にある）メモリセルに対応する電位は、参照電位Ｖｐｒｅｆよりも低い。従って、センスアンプ３１−２以外のセンスアンプの出力はＨＩＧＨになる。これらのセンスアンプに対応する判定ユニットには、ＨＩＧＨである信号ＤＩが入力されるので、センスアンプからＨＩＧＨ信号を受け取ると、判定ユニットはＬＯＷを出力する。
【００５０】
結果として、トランジスタ３５−１乃至３５−ｎの全てが非導通状態となる。
【００５１】
またセンスアンプ３１−ｎ＋１は、ダミーセル２３からプログラムダミー電位Ｖｐｄを受け取ると共に、参照セル２２からプログラムベリファイ用の参照電位Ｖｐｒｅｆを受け取る。図２に示されるように、プログラムダミー電位Ｖｐｄはプログラムベリファイ用の参照電位Ｖｐｒｅｆより低いので、センスアンプ３１−ｎ＋１はＨＩＧＨを出力する。判定ユニット３３は、信号ＥＲＶ及びＰＧＭＶが各々ＬＯＷ及びＨＩＧＨの場合には、センスアンプからの信号がＬＯＷのときにＨＩＧＨを出力し、センスアンプからの信号がＨＩＧＨのときにＬＯＷを出力する。従って、この場合には判定ユニット３３はＬＯＷを出力する。これによりトランジスタ３５−ｎ＋１は、非導通状態となる。
【００５２】
以上から、プログラム動作が充分進展した段階では、トランジスタ３５−１乃至３５−ｎ＋１は全て非導通状態となることが分かる。この時センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨはＨＩＧＨとなり、ベリファイ動作がパスしたことを示す。この出力信号ＭＡＴＣＨは、図１に示されるように、コマンドレジスタ＆ステート制御ユニット１１に供給される。
【００５３】
仮に電源電圧のノイズ等により、プログラム動作の初期段階（プログラムが充分でない段階）で、セル配列２０のプログラム対象メモリセル５４−２に対応した電位と、参照セル２２の参照電位Ｖｐｒｅｆとが相対的に変動して、大小関係が逆転したとする。この時、従来の構成ではプログラムベリファイはパスと判定されてしまう。本発明においては、このような場合、ダミーセル２３からのプログラムダミー電位Ｖｐｄと参照セル２２の参照電位Ｖｐｒｅｆとの大小関係も反転する。従ってセンスアンプ３１−ｎ＋１はＬＯＷを出力し、判定ユニット３３はＨＩＧＨを出力する。これによりトランジスタ３５−ｎ＋１は、導通状態となる。結果として、センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨはＬＯＷとなり、ベリファイ動作がフェイルしたことを示す。これによって、プログラムが充分でないのに電源電圧のノイズ等によりプログラムベリファイがパスしてしまう状況を、回避することが出来る。
【００５４】
図６は、本発明によるプログラム或いはイレーズ動作の手順を示した流れ図である。
【００５５】
ステップＳＴ１で、プログラムベリファイ動作或いはイレーズベリファイ動作を実行する。
【００５６】
ステップＳＴ２で、ダミーベリファイ結果をチェックする。結果がパスの場合には、ステップＳＴ１に戻ってプログラムベリファイ動作或いはイレーズベリファイ動作を再度実行する。即ち、ダミーベリファイ結果がパスの場合には、電源ノイズ等の影響があると判断して、ノイズの影響がなくなるまで待つことになる。またダミーベリファイ結果がフェイルの場合には、ステップＳＴ３に進む。
【００５７】
ステップＳＴ３で、ダミー以外の通常のメモリセルに対するベリファイ結果をチェックする。ベリファイ結果がパスの場合には、ステップＳＴ５に進む。ベリファイ結果がフェイルの場合には、ステップＳＴ４でプログラム動作或いはイレーズ動作を実行して、その後ステップＳＴ１に戻り、プログラムベリファイ動作或いはイレーズベリファイ動作を再度実行する。
【００５８】
ステップＳＴ５で、実行中の動作がプログラム動作かイレーズ動作かをチェックする。プログラム動作の場合には、処理を終了する。イレーズ動作の場合には、ステップＳＴ６に進む。
【００５９】
ステップＳＴ６で、処理対象のアドレスを１増加する。
【００６０】
ステップＳＴ７で、現在のアドレスが最大アドレスか否かを判定する。最大アドレスの場合には処理を終了し、最大アドレスでない場合にはステップＳＴ１に戻り、以降のステップを繰り返す。
【００６１】
なお図６に示されるプログラム或いはイレーズ動作の手順の実施例では、ダミーベリファイ結果を、通常のベリファイ結果とは独立に判断する手順となっている。それに対して図３の構成では、ダミーベリファイ結果を通常のメモリセルに対するベリファイ結果と纏めて、ベリファイ結果を示す一つの信号ＭＡＴＣＨとして、コマンドレジスタ＆ステート制御ユニット１１に通知する構成となっている。
【００６２】
図３のように纏めて判断結果を通知する構成では、ベリファイ結果がフェイルした場合には、電源ノイズ等の影響がある場合を含めて、プログラム動作或いはイレーズ動作を実行してから、再度ベリファイ動作を実行することになる。それに対して、図６に示される実施例では、ダミーベリファイ結果を独立に判断する構成となっているので、電源ノイズ等の存在を独立に検出することが可能になる。従って、プログラム動作或いはイレーズ動作を実行せずに、ノイズがなくなるまで待つことで、効率的な処理を実現することが出来る。
【００６３】
図６のような手順を実現するためには、図３の構成で、判定ユニット３３の判定結果を、他の判定ユニットの判定結果とは分離して出力すればよい。
【００６４】
図７は、ダミーベリファイ結果を独立に検出する構成を示す回路図である。図７において、図３と同一の要素は同一の符号で参照し、その説明は省略する。
【００６５】
図７では、ＮＯＲ回路９１とインバータ９２及び９３とを設けることで、通常のメモリセルに対するベリファイ結果を出力信号ＭＡＴＣＨ１として供給し、ダミーセルに対するベリファイ結果を出力信号ＭＡＴＣＨ２として供給する構成となっている。これによって、通常のメモリセルに対するベリファイ結果とダミーセルに対するベリファイ結果とを別々に、コマンドレジスタ＆ステート制御ユニット１１に通知することが出来る。コマンドレジスタ＆ステート制御ユニット１１は、信号ＭＡＴＣＨ２がＬＯＷの場合には、電源電圧ノイズ等の異常があると判断することになる。
【００６６】
なお上記実施例では、半導体記憶装置１０は、読み出し動作とプログラム或いはイレーズ動作とが同時に実行できる構成であるとしたが、必ずしもこのような構成である必要はない。プログラム或いはイレーズ動作が単独で実行される構成の半導体記憶装置であっても、電源電圧等にノイズがのってベリファイ動作が影響を受ける条件であれば、本発明は効果を発揮することが出来る。
【００６７】
また上記実施例では、センスアンプ＆比較ユニット２１が電位の比較によってベリファイ動作などを実行する構成を説明したが、電流量の比較によってベリファイ動作などを実行する構成としてもよい。
【００６８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６９】
【発明の効果】
本発明においては、ノイズのない状態のベリファイ動作でフェイルするダミーセルを設けておく。ベリファイ時に電源電圧のノイズ等によってデータ電位が参照電位に対して変動して本来フェイルすべきデータがパスしてしまう場合には、データ電位と共にダミーデータ電位も参照電位に対して変動することによって、ダミーセルのデータもパスすることになる。従って、ダミーセルのデータがパスした場合には、電源電圧のノイズの影響等によって、誤動作が生じていると判断することが出来る。
【図面の簡単な説明】
【図１】本発明が適用される半導体記憶装置の構成を示す構成図である。
【図２】読み出し動作時及びベリファイ動作時にセンスアンプ＆比較ユニットが比較する電圧を説明するための図である。
【図３】本発明によるセンスアンプ＆比較ユニット及びダミーセルとその周辺ユニットの構成を示す回路図である。
【図４】ダミーセルに対する判定ユニットの構成を示す回路図である。
【図５】判定ユニットの構成を示す回路図である。
【図６】本発明によるプログラム或いはイレーズ動作の手順を示した流れ図である。
【図７】ダミーベリファイ結果を独立に検出する構成を示す回路図である。
【符号の説明】
１１ コマンドレジスタ＆ステート制御ユニット
１２ 入出力バッファ
１３ チップイネーブル＆出力イネーブル制御ユニット
１４ タイマー
１５ プログラム電圧生成ユニット
１６ アドレスラッチ
１７ Ｙデコーダ
１８ Ｘデコーダ
１９ Ｙゲートユニット
２０ セル配列
２１ センスアンプ＆比較ユニット
２２ 参照セル
２３ ダミーセル
【発明の属する技術分野】
本発明は、一般には半導体記憶装置に関し、詳しくはベリファイ動作を実行するフラッシュメモリに関する。
【０００２】
【従来の技術】
フラッシュメモリでは、電荷（電子）をメモリセルに書き込むプログラム動作を実行する場合には、プログラム動作によって確実にメモリセルに電荷が注入されたかを確認するベリファイ動作が必要である。ベリファイの結果がフェイルの場合には、ベリファイ結果がパスになるまで繰り返しプログラム動作を実行する。またメモリセルから電荷（電子）を抜き取るイレーズ動作を実行する場合も同様であり、イレーズ動作によって確実にメモリセルから電荷が取り除かれたかを確認するベリファイ動作が実行される。
【０００３】
【発明が解決しようとする課題】
最近のフラッシュメモリでは、読み出し動作とプログラム或いはイレーズ動作とが同時に実行できる構成が主流となりつつある。このような構成では、読み出し動作を実行した際に発生する電源ノイズによって、プログラム動作或いはイレーズ動作に対して実行するベリファイ動作が影響を受けて、本来フェイルと判定されるべき状態がパスとして判定される結果となる場合がある。即ち、本来フェイルと判定されて再度プログラム或いはイレーズを実行すべき状態なのに、電源ノイズの影響によってパスと判定され、充分にプログラム或いはイレーズされていない状態で、プログラム或いはイレーズ動作が終了してしまう。これが原因となって、データ読み出し動作時に誤動作してしまう場合がある。
【０００４】
従って、本発明の目的は、電源ノイズ等が発生してもベリファイ動作が誤判定しない半導体記憶装置を提供することである。
【０００５】
【課題を解決するための手段】
本発明では、半導体記憶装置は、メモリセルと、メモリセルが記憶する状態に応じた第１のレベルを参照レベルと比較して第１のレベルが所定範囲に設定されているか否かを検出する比較ユニットと、比較ユニットが参照レベルと比較したときに所定範囲に設定されていないと判断する第２のレベルを比較ユニットに供給するダミーセルと、該比較ユニットが該第２のレベルと該参照レベルとを比較して該第２のレベルが該所定範囲に設定されていることを検出しかつ該第１のレベルが該所定範囲に設定されていることを検出した場合に、該第１のレベルが該所定範囲に正しく設定されていないと判断する制御回路を含むことを特徴とする。
【０００７】
また比較ユニットが第２のレベルと参照レベルとを比較して第２のレベルが所定範囲に設定されていないことを検出しかつ第１のレベルが所定範囲に設定されていることを検出した場合に、第１のレベルが所定範囲に正しく設定されていると判断することが出来る。
【０００９】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１０】
図１は、本発明が適用される半導体記憶装置の構成を示す構成図である。
【００１１】
図１の半導体記憶装置１０は、コマンドレジスタ＆ステート制御ユニット１１、入出力バッファ１２、チップイネーブル＆出力イネーブル制御ユニット１３、タイマー１４、プログラム電圧生成ユニット１５、アドレスラッチ１６、Ｙデコーダ１７、Ｘデコーダ１８、Ｙゲートユニット１９、セル配列２０、センスアンプ＆比較ユニット２１、参照セル２２、及びダミーセル２３を含む。
【００１２】
コマンドレジスタ＆ステート制御ユニット１１は、チップイネーブル信号／ＣＥやライトイネーブル信号／ＷＥ等を含む制御信号及びコマンドを外部から受け取り、コマンドレジスタとしてコマンドを格納する。コマンドレジスタ＆ステート制御ユニット１１は更に、制御信号及びコマンドに基づいてステートマシンとして動作して、半導体記憶装置１０の各部の動作を制御する。
【００１３】
入出力バッファ１２は、外部からデータを受け取り、このデータをセンスアンプ＆比較ユニット２１に供給すると共に、コマンド関連のデータをコマンドレジスタ＆ステート制御ユニット１１に供給する。チップイネーブル＆出力イネーブル制御ユニット１３は、外部から供給されたチップイネーブル信号／ＣＥ及び出力イネーブル信号／ＯＥに基づいて、入出力バッファ１２及びデコード関連のユニットを適宜駆動させる。
【００１４】
タイマー１４は、コマンドレジスタ＆ステート制御ユニット１１からの指示によって計時を開始し、コマンドレジスタ＆ステート制御ユニット１１がステート遷移して制御動作を実行するためのタイミング信号を供給する。プログラム電圧生成ユニット１５は、コマンドレジスタ＆ステート制御ユニット１１の制御の下で、プログラム動作を実行する際に使用するプログラム電圧を生成して、デコード関連のユニットに供給する。
【００１５】
アドレスラッチ１６は、外部から供給されるアドレス信号を受け取りラッチすると共に、このアドレス信号をＹデコーダ１７及びＸデコーダ１８に供給する。Ｙデコーダ１７は、アドレスラッチ１６から供給されたアドレスをデコードして、デコードアドレス信号をＹゲートユニット１９に供給する。またＸデコーダ１８は、アドレスラッチ１６から供給されたアドレスをデコードして、セル配列２０に設けられたワード線をデコード結果に応じて活性化させる。
【００１６】
Ｙゲートユニット１９は、Ｙデコーダ１７から供給されたデコードアドレス信号に基づいて、セル配列２０のビット線を選択的にセンスアンプ＆比較ユニット２１に接続する。これによってセル配列２０に対するデータの読み出し／書込み経路が確立される。
【００１７】
セル配列２０は、メモリセルの配列、ワード線、ビット線等を含み、各メモリセルに情報を記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、Ｙゲートユニット１９に供給される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００１８】
センスアンプ＆比較ユニット２１は、Ｙゲートユニット１９を介してセル配列２０から供給されたデータのレベルを、参照セル２２の示す基準レベルと比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファに供給される。またプログラム動作及びイレーズ動作に伴うベリファイ動作も、Ｙゲートユニット１９を介してセル配列２０から供給されたデータのレベルを、参照セル２２の示す基準レベルと比較することで行われる。
【００１９】
参照セル２２は、参照用のメモリセルを含み、データ判定に際して使用される基準レベルを参照用メモリセルにより生成し、センスアンプ＆比較ユニット２１に供給する。
【００２０】
本発明が適用される半導体記憶装置１０は、読み出し動作とプログラム或いはイレーズ動作とが同時に実行できる構成であるとする。これはアドレスラッチ１６、Ｙデコーダ１７、Ｘデコーダ１８、Ｙゲートユニット１９、セル配列２０、及びセンスアンプ＆比較ユニット２１を纏めて１つのバンクとして、複数のバンクを提供することで実現できる。即ち例えば、あるバンクに対して読み出し動作を実行している間に、別のバンクに対してプログラム或いはイレーズ動作を実行することで、効率的な読み出し／書込み動作を実行することが可能になる。
【００２１】
本発明においては、参照セル２２に加えて、ダミーセル２３が設けられる。センスアンプ＆比較ユニット２１は、プログラム或いはイレーズ動作に伴うベリファイ動作において、セル配列２０からのデータを参照セル２２と比較すると共に、ダミーセル２３からのダミーデータも参照セル２２と比較する。このダミーセル２３が供給するダミーデータは、電源ノイズの影響が存在しない通常の状態で、ベリファイ動作の結果がフェイルとなるように設定されている。
【００２２】
図２は、読み出し動作時及びベリファイ動作時にセンスアンプ＆比較ユニット２１が比較する電圧を説明するための図である。
【００２３】
まずプログラム動作を行うときには、センスアンプ＆比較ユニット２１は、セル配列２０中のプログラムしたメモリセルからのデータを、点線で示されるプログラムベリファイ用の参照電位（基準電位）Ｖｐｒｅｆと比較して、ベリファイ動作を実行する。メモリセルのデータがプログラムベリファイ用の参照電位Ｖｐｒｅｆよりも高い電位を示すと、このメモリセルは確実にプログラムされたものと判断される。メモリセルのデータがプログラムベリファイ用の参照電位Ｖｐｒｅｆよりも低い電位を示した場合には、再度プログラム動作を実行してプログラムベリファイし、充分に電荷がメモリセルに蓄えられるまでこれを繰り返す。これによってプログラム状態のメモリセルのデータは、図中でプログラム状態として示される程度の電位を示すようにプログラムされる。
【００２４】
イレーズ動作を実行するときは、センスアンプ＆比較ユニット２１は、セル配列２０中のイレーズしたメモリセルからのデータを、点線で示されるイレーズベリファイ用の参照電位（基準電位）Ｖｅｒｅｆと比較して、ベリファイ動作を実行する。メモリセルのデータがイレーズベリファイ用の参照電位Ｖｅｒｅｆよりも低い電位を示すと、このメモリセルは確実にイレーズされたものと判断される。メモリセルのデータがイレーズベリファイ用の参照電位Ｖｅｒｅｆよりも高い電位を示した場合には、再度イレーズ動作を実行してイレーズベリファイし、充分にメモリセルから電荷が除去されるまでこれを繰り返す。これによってイレーズ状態のメモリセルのデータは、図中でイレーズ状態として示される程度の電位を示すように設定される。
【００２５】
メモリセルが上記のようにプログラム或いはイレーズされた後に、そのメモリセルに対する読み出し動作が実行されると、センスアンプ＆比較ユニット２１はセル配列２０からの読み出しデータを、読み出し動作用の参照電位Ｖｒｅｆと比較する。読み出しデータが参照電位Ｖｒｅｆより高い電位を示した場合にはプログラム状態と判断し、読み出しデータが参照電位Ｖｒｅｆより低い電位を示した場合にはイレーズ状態と判断する。
【００２６】
しかし上述のように図１の半導体記憶装置１０が複数のバンクからなり、読み出し動作とプログラム或いはイレーズ動作とが同時に実行できる構成であるような場合には、読み出し動作による電源電圧の変動でベリファイ動作が影響を受けて、本来フェイルすべきデータがパスとして判断されて誤動作の原因となってしまう。これに対処するために、本発明において設けられるダミーセル２３は、プログラムベリファイ時にはプログラムダミー電位Ｖｐｄを供給し、イレーズベリファイ時にはイレーズダミー電位Ｖｅｄを供給する。
【００２７】
プログラムダミー電位Ｖｐｄは、図２に示されるように、プログラムベリファイ用の参照電位Ｖｐｒｅｆよりも低い電位に設定されており、センスアンプ＆比較ユニット２１がプログラムダミー電位Ｖｐｄと参照電位Ｖｐｒｅｆとを比較すると、ノイズのない状態では判定結果は必ずフェイルとなるように設定されている。またイレーズダミー電位Ｖｅｄは、図２に示されるように、イレーズベリファイ用の参照電位Ｖｅｒｅｆよりも高い電位に設定されており、センスアンプ＆比較ユニット２１がイレーズダミー電位Ｖｅｄと参照電位Ｖｅｒｅｆとを比較すると、ノイズのない状態では判定結果は必ずフェイルとなるように設定されている。
【００２８】
このように本発明においては、ノイズのない状態のベリファイ動作では、確実にフェイルするダミーセル２３を設けておく。ベリファイ時に電源電圧のノイズ等によってデータ電位が参照電位に対して変動して本来フェイルすべきデータがパスしてしまう場合には、データ電位と共にダミーデータ電位も参照電位に対して変動することによって、ダミーセル２３のデータもパスすることになる。従って、ダミーセル２３のデータがパスした場合には、電源電圧のノイズの影響等によって、誤動作が生じていると判断することが出来る。
【００２９】
図３は、本発明によるセンスアンプ＆比較ユニット２１及びダミーセル２３とその周辺ユニットの構成を示す回路図である。
【００３０】
図３において、センスアンプ＆比較ユニット２１は、センスアンプ３１−１乃至３１−ｎ＋１、判定ユニット３２−１乃至３２−ｎ、判定ユニット３３、ＮＯＲ回路３４、ＮＭＯＳトランジスタ３５−１乃至３５−ｎ＋１、及びインバータ３６及び３７を含む。
【００３１】
また参照セル２２は、負荷４１、ＮＭＯＳトランジスタ４２乃至４４、及びメモリセルトランジスタ４５及び４６を含む。ＮＭＯＳトランジスタ４２乃至４４のゲートには各々、駆動電圧ＶＣＣ、イレーズ指示信号ＥＲＶ、及びプログラム指示信号ＰＧＭＶが印加される。ここでイレーズ指示信号ＥＲＶ及びプログラム指示信号ＰＧＭＶは各々、イレーズ動作時及びプログラム動作時にＨＩＧＨとなる信号であり、コマンドレジスタ＆ステート制御ユニット１１から供給される。メモリセルトランジスタ４５及び４６のゲートに供給される信号ＲＷＬは、イレーズ動作時にノードＮ１の電位がイレーズベリファイ用の参照電位Ｖｅｒｅｆになり、プログラム動作時にノードＮ１の電位がプログラムベリファイ用の参照電位Ｖｐｒｅｆになるように、所定の電位に設定される。このノードＮ１の電位が、センスアンプ＆比較ユニット２１に供給される。
【００３２】
Ｙゲートユニット１９及びセル配列２０は、負荷５１−乃至５１−ｎ、ＮＭＯＳトランジスタ５２−１乃至５２−ｎ、ＮＭＯＳトランジスタ５３−１乃至５３−ｎ、及びメモリセルトランジスタ５４−１乃至５４−ｎを含む。ＮＭＯＳトランジスタ５２−１乃至５２−ｎ及びＮＭＯＳトランジスタ５３−１乃至５３−ｎは、Ｙゲートユニット１９に対応し、そのゲートはコラムアドレスに基づく選択信号ＹＳＥＬ及びＳＳＥＬに接続される。メモリセルトランジスタ５４−１乃至５４−ｎのゲートは、ワード線ＷＬに接続される。ワード線が選択活性化されると、各メモリセルトランジスタのデータが、センスアンプ＆比較ユニット２１に供給される。
【００３３】
ダミーセル２３は、負荷６１、ＮＭＯＳトランジスタ６２乃至６４、及びメモリセルトランジスタ６５及び６６を含む。ＮＭＯＳトランジスタ６２乃至６４のゲートには各々、駆動電圧ＶＣＣ、イレーズ指示信号ＥＲＶ、及びプログラム指示信号ＰＧＭＶが印加される。従ってイレーズ動作時にはＮＭＯＳトランジスタ６３が導通し、プログラム動作時にはＮＭＯＳトランジスタ６４が導通する。メモリセルトランジスタ６５及び６６のゲートに供給される信号ＤＷＬは、イレーズ動作時にノードＮ２の電位がイレーズダミー電位Ｖｅｄになり、プログラム動作時にノードＮ２の電位がプログラムダミー電位Ｖｐｄになるように、所定の電位に設定される。このノードＮ２の電位が、センスアンプ＆比較ユニット２１に供給される。
【００３４】
まずイレーズ動作の場合について説明する。イレーズ動作の場合、信号ＥＲＶ及びＰＧＭＶは各々、ＨＩＧＨ及びＬＯＷである。なお信号ＤＩは、イレーズ動作の場合には無関係である。
【００３５】
センスアンプ＆比較ユニット２１のセンスアンプ３１−１乃至３１−ｎは、セル配列２０から受け取るイレーズ対象メモリセル５４−１乃至５４−ｎのデータに対応した電位と、参照セル２２から受け取るイレーズベリファイ用の参照電位Ｖｅｒｅｆとを比較する。イレーズ初期段階では、まだ充分に電荷が消去されていないために、セル配列２０から受け取る電位が参照電位Ｖｅｒｅｆよりも高い。従って、センスアンプ３１−１乃至３１−ｎは、ＬＯＷを出力する。このＬＯＷ信号が判定ユニット３２−１乃至３２−ｎに供給される。判定ユニット３２−１乃至３２−ｎは、信号ＥＲＶ及びＰＧＭＶが各々ＨＩＧＨ及びＬＯＷの場合には、センスアンプからの信号がＨＩＧＨのときにＬＯＷを出力し、センスアンプからの信号がＬＯＷのときにＨＩＧＨを出力するように構成されている。従ってこの場合には、判定ユニット３２−１乃至３２−ｎはＨＩＧＨを出力する。結果として、センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨがＬＯＷとなり、ベリファイ動作がフェイルしたことを示す。この出力信号ＭＡＴＣＨは、図１に示されるように、コマンドレジスタ＆ステート制御ユニット１１に供給される。
【００３６】
ベリファイ動作がフェイルしたことを受けて、再度イレーズ動作が実行され、更にベリファイ動作が実行される。このようにしてイレーズ動作が進むと、ある段階でセル配列２０から受け取る電位が参照電位Ｖｅｒｅｆよりも低くなり、センスアンプ３１−１乃至３１−ｎの出力はＨＩＧＨになる。これにより判定ユニット３２−１乃至３２−ｎは、ＬＯＷを出力しトランジスタ３５−１乃至３５−ｎは非導通状態となる。
【００３７】
またセンスアンプ３１−ｎ＋１は、ダミーセル２３からイレーズダミー電位Ｖｅｄを受け取ると共に、参照セル２２からイレーズベリファイ用の参照電位Ｖｅｒｅｆを受け取る。図２に示されるように、イレーズダミー電位Ｖｅｄはイレーズベリファイ用の参照電位Ｖｅｒｅｆより高いので、センスアンプ３１−ｎ＋１はＬＯＷを出力する。判定ユニット３３は、判定ユニット３２−１乃至３２−ｎとは逆に、信号ＥＲＶ及びＰＧＭＶが各々ＨＩＧＨ及びＬＯＷの場合には、センスアンプからの信号がＬＯＷのときにＬＯＷを出力し、センスアンプからの信号がＨＩＧＨのときにＨＩＧＨを出力するように構成されている。
【００３８】
図４はダミーセルに対する判定ユニット３３の構成を示す回路図である。
【００３９】
図４の判定ユニット３３は、インバータ７１乃至７３とＮＭＯＳトランジスタ７４及び７５を含む。図から分かるように、センスアンプからの信号がＬＯＷのときに信号ＥＲＶの反転信号を出力し、センスアンプからの信号がＨＩＧＨのときに信号ＰＧＭＶの反転信号を出力する。
【００４０】
従って、上記の場合には判定ユニット３３はＬＯＷを出力する。これによりトランジスタ３５−ｎ＋１は、非導通状態となる。
【００４１】
以上から、イレーズ動作が充分進展した段階では、トランジスタ３５−１乃至３５−ｎ＋１は全て非導通状態となることが分かる。この時センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨはＨＩＧＨとなり、ベリファイ動作がパスしたことを示す。この出力信号ＭＡＴＣＨは、図１に示されるように、コマンドレジスタ＆ステート制御ユニット１１に供給される。
【００４２】
仮に電源電圧のノイズ等により、イレーズ動作の初期段階（イレーズが充分でない段階）で、セル配列２０のイレーズ対象メモリセル５４−１乃至５４−ｎに対応した電位と、参照セル２２の参照電位Ｖｅｒｅｆとが相対的に変動して、大小関係が逆転したとする。この時、従来の構成ではイレーズベリファイはパスと判定されてしまう。本発明においては、このような場合、ダミーセル２３からのイレーズダミー電位Ｖｅｄと参照セル２２の参照電位Ｖｅｒｅｆとの大小関係も反転する。従ってセンスアンプ３１−ｎ＋１はＨＩＧＨを出力し、判定ユニット３３もＨＩＧＨを出力する。これによりトランジスタ３５−ｎ＋１は、導通状態となる。結果として、センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨはＬＯＷとなり、ベリファイ動作がフェイルしたことを示す。これによって、イレーズが充分でないのに電源電圧のノイズ等によりイレーズベリファイがパスしてしまう状況を、回避することが出来る。
【００４３】
次にプログラム動作の場合について説明する。プログラム動作の場合、信号ＥＲＶ及びＰＧＭＶは各々、ＬＯＷ及びＨＩＧＨである。またセル配列２０のメモリセル５４−１乃至５４−ｎのうちで、メモリセル５４−２だけがプログラム対象であるとする。この時、信号ＤＩは、メモリセル５４−２に対応する判定ユニット３２−２に対してだけＬＯＷになり、それ以外の判定ユニットに対してはＨＩＧＨである。
【００４４】
図５は、判定ユニットの構成を示す回路図である。判定ユニット３２−１乃至３２−ｎは、図５に示される同一の構成を有する。図５の判定ユニットは、インバータ８１及び８２、ＮＡＮＤ回路８３、ＮＯＲ回路８４、ＡＮＤ回路８５、及びＮＭＯＳトランジスタ８６及び８７を含む。
【００４５】
前述のイレーズ動作の場合、信号ＥＲＶ及びＰＧＭＶは各々、ＨＩＧＨ及びＬＯＷである。このとき信号ＤＩには無関係に、判定ユニットの出力は、センスアンプからの信号がＨＩＧＨのときにＬＯＷであり、センスアンプからの信号がＬＯＷのときにＨＩＧＨである。
【００４６】
プログラム動作の場合、信号ＥＲＶ及びＰＧＭＶは各々、ＬＯＷ及びＨＩＧＨである。またプログラム対象のメモリセルに対する信号ＤＩはＬＯＷであり、プログラム対象でない（電荷を注入しない）メモリセルに対する信号ＤＩはＨＩＧＨである。従ってプログラム対象のメモリセルに対しては、ＮＡＮＤ回路８３の出力はＬＯＷであり、ＮＯＲ回路８４の出力はＨＩＧＨである。この時、判定ユニットは、センスアンプからの信号がＨＩＧＨのときにＨＩＧＨを出力し、センスアンプからの信号がＬＯＷのときにＬＯＷを出力する。またプログラム対象でないメモリセルに対しては、ＮＡＮＤ回路８３の出力はＨＩＧＨであり、ＮＯＲ回路８４の出力はＬＯＷである。この時、判定ユニットは、センスアンプからの信号がＨＩＧＨのときにＬＯＷを出力し、センスアンプからの信号がＬＯＷのときにＨＩＧＨを出力する。
【００４７】
図３を再び参照して、センスアンプ＆比較ユニット２１のセンスアンプ３１−１乃至３１−ｎは、セル配列２０から受け取る５４−１乃至５４−ｎのデータに対応した電位と、参照セル２２から受け取るプログラムベリファイ用の参照電位Ｖｐｒｅｆとを比較する。プログラム初期段階では、まだ充分に電荷が注入されていないために、プログラム対象メモリセル５４−２に対応する電位が、参照電位Ｖｐｒｅｆよりも低い。従って、センスアンプ３１−２は、ＨＩＧＨを出力する。このＨＩＧＨ信号が判定ユニット３２−２に供給され、判定ユニット３２−２はＨＩＧＨを出力する。従って、センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨがＬＯＷとなり、ベリファイ動作がフェイルしたことを示す。
【００４８】
ベリファイ動作がフェイルしたことを受けて、再度プログラム動作が実行され、更にベリファイ動作が実行される。このようにしてプログラム動作が進むと、ある段階で、セル配列２０から受け取るメモリセル５２−２に対応する電位が参照電位Ｖｐｒｅｆよりも高くなり、センスアンプ３１−２の出力はＬＯＷになる。これにより判定ユニット３２−２は、ＬＯＷを出力しトランジスタ３５−２は非導通状態となる。
【００４９】
またセル配列２０から受け取るプログラム対象でない（イレーズ状態にある）メモリセルに対応する電位は、参照電位Ｖｐｒｅｆよりも低い。従って、センスアンプ３１−２以外のセンスアンプの出力はＨＩＧＨになる。これらのセンスアンプに対応する判定ユニットには、ＨＩＧＨである信号ＤＩが入力されるので、センスアンプからＨＩＧＨ信号を受け取ると、判定ユニットはＬＯＷを出力する。
【００５０】
結果として、トランジスタ３５−１乃至３５−ｎの全てが非導通状態となる。
【００５１】
またセンスアンプ３１−ｎ＋１は、ダミーセル２３からプログラムダミー電位Ｖｐｄを受け取ると共に、参照セル２２からプログラムベリファイ用の参照電位Ｖｐｒｅｆを受け取る。図２に示されるように、プログラムダミー電位Ｖｐｄはプログラムベリファイ用の参照電位Ｖｐｒｅｆより低いので、センスアンプ３１−ｎ＋１はＨＩＧＨを出力する。判定ユニット３３は、信号ＥＲＶ及びＰＧＭＶが各々ＬＯＷ及びＨＩＧＨの場合には、センスアンプからの信号がＬＯＷのときにＨＩＧＨを出力し、センスアンプからの信号がＨＩＧＨのときにＬＯＷを出力する。従って、この場合には判定ユニット３３はＬＯＷを出力する。これによりトランジスタ３５−ｎ＋１は、非導通状態となる。
【００５２】
以上から、プログラム動作が充分進展した段階では、トランジスタ３５−１乃至３５−ｎ＋１は全て非導通状態となることが分かる。この時センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨはＨＩＧＨとなり、ベリファイ動作がパスしたことを示す。この出力信号ＭＡＴＣＨは、図１に示されるように、コマンドレジスタ＆ステート制御ユニット１１に供給される。
【００５３】
仮に電源電圧のノイズ等により、プログラム動作の初期段階（プログラムが充分でない段階）で、セル配列２０のプログラム対象メモリセル５４−２に対応した電位と、参照セル２２の参照電位Ｖｐｒｅｆとが相対的に変動して、大小関係が逆転したとする。この時、従来の構成ではプログラムベリファイはパスと判定されてしまう。本発明においては、このような場合、ダミーセル２３からのプログラムダミー電位Ｖｐｄと参照セル２２の参照電位Ｖｐｒｅｆとの大小関係も反転する。従ってセンスアンプ３１−ｎ＋１はＬＯＷを出力し、判定ユニット３３はＨＩＧＨを出力する。これによりトランジスタ３５−ｎ＋１は、導通状態となる。結果として、センスアンプ＆比較ユニット２１の出力信号ＭＡＴＣＨはＬＯＷとなり、ベリファイ動作がフェイルしたことを示す。これによって、プログラムが充分でないのに電源電圧のノイズ等によりプログラムベリファイがパスしてしまう状況を、回避することが出来る。
【００５４】
図６は、本発明によるプログラム或いはイレーズ動作の手順を示した流れ図である。
【００５５】
ステップＳＴ１で、プログラムベリファイ動作或いはイレーズベリファイ動作を実行する。
【００５６】
ステップＳＴ２で、ダミーベリファイ結果をチェックする。結果がパスの場合には、ステップＳＴ１に戻ってプログラムベリファイ動作或いはイレーズベリファイ動作を再度実行する。即ち、ダミーベリファイ結果がパスの場合には、電源ノイズ等の影響があると判断して、ノイズの影響がなくなるまで待つことになる。またダミーベリファイ結果がフェイルの場合には、ステップＳＴ３に進む。
【００５７】
ステップＳＴ３で、ダミー以外の通常のメモリセルに対するベリファイ結果をチェックする。ベリファイ結果がパスの場合には、ステップＳＴ５に進む。ベリファイ結果がフェイルの場合には、ステップＳＴ４でプログラム動作或いはイレーズ動作を実行して、その後ステップＳＴ１に戻り、プログラムベリファイ動作或いはイレーズベリファイ動作を再度実行する。
【００５８】
ステップＳＴ５で、実行中の動作がプログラム動作かイレーズ動作かをチェックする。プログラム動作の場合には、処理を終了する。イレーズ動作の場合には、ステップＳＴ６に進む。
【００５９】
ステップＳＴ６で、処理対象のアドレスを１増加する。
【００６０】
ステップＳＴ７で、現在のアドレスが最大アドレスか否かを判定する。最大アドレスの場合には処理を終了し、最大アドレスでない場合にはステップＳＴ１に戻り、以降のステップを繰り返す。
【００６１】
なお図６に示されるプログラム或いはイレーズ動作の手順の実施例では、ダミーベリファイ結果を、通常のベリファイ結果とは独立に判断する手順となっている。それに対して図３の構成では、ダミーベリファイ結果を通常のメモリセルに対するベリファイ結果と纏めて、ベリファイ結果を示す一つの信号ＭＡＴＣＨとして、コマンドレジスタ＆ステート制御ユニット１１に通知する構成となっている。
【００６２】
図３のように纏めて判断結果を通知する構成では、ベリファイ結果がフェイルした場合には、電源ノイズ等の影響がある場合を含めて、プログラム動作或いはイレーズ動作を実行してから、再度ベリファイ動作を実行することになる。それに対して、図６に示される実施例では、ダミーベリファイ結果を独立に判断する構成となっているので、電源ノイズ等の存在を独立に検出することが可能になる。従って、プログラム動作或いはイレーズ動作を実行せずに、ノイズがなくなるまで待つことで、効率的な処理を実現することが出来る。
【００６３】
図６のような手順を実現するためには、図３の構成で、判定ユニット３３の判定結果を、他の判定ユニットの判定結果とは分離して出力すればよい。
【００６４】
図７は、ダミーベリファイ結果を独立に検出する構成を示す回路図である。図７において、図３と同一の要素は同一の符号で参照し、その説明は省略する。
【００６５】
図７では、ＮＯＲ回路９１とインバータ９２及び９３とを設けることで、通常のメモリセルに対するベリファイ結果を出力信号ＭＡＴＣＨ１として供給し、ダミーセルに対するベリファイ結果を出力信号ＭＡＴＣＨ２として供給する構成となっている。これによって、通常のメモリセルに対するベリファイ結果とダミーセルに対するベリファイ結果とを別々に、コマンドレジスタ＆ステート制御ユニット１１に通知することが出来る。コマンドレジスタ＆ステート制御ユニット１１は、信号ＭＡＴＣＨ２がＬＯＷの場合には、電源電圧ノイズ等の異常があると判断することになる。
【００６６】
なお上記実施例では、半導体記憶装置１０は、読み出し動作とプログラム或いはイレーズ動作とが同時に実行できる構成であるとしたが、必ずしもこのような構成である必要はない。プログラム或いはイレーズ動作が単独で実行される構成の半導体記憶装置であっても、電源電圧等にノイズがのってベリファイ動作が影響を受ける条件であれば、本発明は効果を発揮することが出来る。
【００６７】
また上記実施例では、センスアンプ＆比較ユニット２１が電位の比較によってベリファイ動作などを実行する構成を説明したが、電流量の比較によってベリファイ動作などを実行する構成としてもよい。
【００６８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６９】
【発明の効果】
本発明においては、ノイズのない状態のベリファイ動作でフェイルするダミーセルを設けておく。ベリファイ時に電源電圧のノイズ等によってデータ電位が参照電位に対して変動して本来フェイルすべきデータがパスしてしまう場合には、データ電位と共にダミーデータ電位も参照電位に対して変動することによって、ダミーセルのデータもパスすることになる。従って、ダミーセルのデータがパスした場合には、電源電圧のノイズの影響等によって、誤動作が生じていると判断することが出来る。
【図面の簡単な説明】
【図１】本発明が適用される半導体記憶装置の構成を示す構成図である。
【図２】読み出し動作時及びベリファイ動作時にセンスアンプ＆比較ユニットが比較する電圧を説明するための図である。
【図３】本発明によるセンスアンプ＆比較ユニット及びダミーセルとその周辺ユニットの構成を示す回路図である。
【図４】ダミーセルに対する判定ユニットの構成を示す回路図である。
【図５】判定ユニットの構成を示す回路図である。
【図６】本発明によるプログラム或いはイレーズ動作の手順を示した流れ図である。
【図７】ダミーベリファイ結果を独立に検出する構成を示す回路図である。
【符号の説明】
１１ コマンドレジスタ＆ステート制御ユニット
１２ 入出力バッファ
１３ チップイネーブル＆出力イネーブル制御ユニット
１４ タイマー
１５ プログラム電圧生成ユニット
１６ アドレスラッチ
１７ Ｙデコーダ
１８ Ｘデコーダ
１９ Ｙゲートユニット
２０ セル配列
２１ センスアンプ＆比較ユニット
２２ 参照セル
２３ ダミーセル
Claims (7)
- メモリセルと、
該メモリセルが記憶する状態に応じた第１のレベルを参照レベルと比較して該第１のレベルが所定範囲に設定されているか否かを検出する比較ユニットと、
該比較ユニットが該参照レベルと比較したときに該所定範囲に設定されていないと判断する第２のレベルを該比較ユニットに供給するダミーセルと、
該比較ユニットが該第２のレベルと該参照レベルとを比較して該第２のレベルが該所定範囲に設定されていることを検出しかつ該第１のレベルが該所定範囲に設定されていることを検出した場合に、該第１のレベルが該所定範囲に正しく設定されていないと判断する制御回路
を含むことを特徴とする半導体記憶装置。 - 前記制御回路は、該比較ユニットが該第２のレベルと該参照レベルとを比較して該第２のレベルが該所定範囲に設定されていないことを検出しかつ該第１のレベルが該所定範囲に設定されていることを検出した場合に、該第１のレベルが該所定範囲に正しく設定されていると判断することを特徴とする請求項１記載の半導体記憶装置。
- 該メモリセルは記憶する状態としてプログラム状態とイレーズ状態とを有するフラッシュメモリ用のメモリセルトランジスタであることを特徴とする請求項１記載の半導体記憶装置。
- 該参照レベル及び該第２のレベルは各々、該プログラム状態と該イレーズ状態とに対応して２種類あることを特徴とする請求項３記載の半導体記憶装置。
- メモリセルのプログラム状態及びイレーズ状態をベリファイする比較ユニットと、
該比較ユニットが該メモリセルに対してと同様にベリファイ動作を実行するセルであってベリファイ結果がフェイルであるように設定されるダミーセルと、
該比較ユニットの該ダミーセルに対するベリファイ結果がパスでありかつ該メモリセルに対するベリファイ結果がパスの場合に、該メモリセルが正しく該プログラム状態或いは該イレーズ状態に設定されていないと判断する制御回路
を含むことを特徴とする半導体記憶装置。 - 前記制御回路は、該比較ユニットの該ダミーセルに対するベリファイ結果がフェイルでありかつ該メモリセルに対するベリファイ結果がパスの場合に、該メモリセルが正しく該プログラム状態或いは該イレーズ状態に設定されていると判断することを特徴とする請求項５記載の半導体記憶装置。
- 複数のバンクを含み、あるバンクに対する読み出し動作を実行すると同時に他のバンクに対するプログラム動作或いはイレーズ動作を実行することが可能なことを特徴とする請求項５記載の半導体記憶装置。
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