JP4464454B1 - 半導体装置及び半導体装置におけるベリファイ方法 - Google Patents

Abstract

【課題】従来の半導体装置では、ベリファイ処理の信頼性を確保できない問題があった。
【解決手段】本発明にかかる半導体装置は、複数のメモリセル３４を備えるメモリモジュール３０と、メモリセル３４から読み出した読み出しデータと、予め準備された期待値と、に基づき前記読み出しデータの良否判定を行うベリファイ判定部４０と、メモリモジュールに供給される電源電圧ＶＤＤにおける所定の変化率以上の変動を検出し、電源異常検出信号Ａ２を出力する電源監視回路５０と、を有し、ベリファイ判定部４０は、電源異常検出信号Ａ２が電源電圧ＶＤＤの異常状態を示す場合には、良否判定の結果を無効にする。
【選択図】図１

Description

本発明は半導体装置及び半導体装置におけるベリファイ方法に関し、特にメモリモジュールを有し、当該メモリモジュールに対する書き込み動作の正否をベリファイ処理により判定する半導体装置及びそのベリファイ方法に関する。

近年、半導体装置に内蔵又は半導体装置に外付けされる記憶装置（例えば、メモリモジュール）としてフラッシュメモリが多く用いられている。フラッシュメモリは、書き込み動作の正否を判定するためにベリファイ処理を行う。ベリファイ処理は、メモリモジュールへの書き込みデータを期待値とし、書き込んだデータを再度読み出した読み出しデータと期待値とを比較して、書き込みデータと読み出しデータとの整合結果により書き込み動作の正否を判定する処理である。

ここで、ベリファイ処理を行う半導体記憶装置の一例が特許文献１に開示されている。特許文献１に開示されている半導体記憶装置のベリファイ処理の処理フロー（以下従来のベリファイ処理フローと称す）の一例を図７に示す。図７に示すように、従来のベリファイ処理フローでは、ベリファイ処理（ステップＳ１０２〜Ｓ１０４）を行う前に半導体記憶装置に供給されている電源電圧を検知する（ステップＳ１０１）。そして、ベリファイ処理（ステップＳ１０２〜Ｓ１０４）を行い、ステップＳ１０４においてベリファイ結果が書き込み不良を示す場合（ステップＳ１０４のＮｏの枝）にはリトライ書き込み動作（ステップＳ１０７〜Ｓ１１９）を行う。なお、ベリファイ結果が書き込みの成功を示す場合（ステップＳ１０４のＹｅｓの枝）は、読み出しセットアップ処理（Ｓ１０５）を行い終了する。また、ベリファイ結果が書き込み不良を示す場合（ステップＳ１０４のＮｏの枝）においてリトライ書き込み動作のサイクル数がリミットに達していた場合（ステップＳ１０５のＹｅｓの枝）は、書き込み動作が不良であったと判断し（ステップＳ１２０）、その後ステップＳ１０５を経て終了する。

ここで、従来のベリファイ処理フローにおけるリトライ書き込み動作では、ステップＳ１０１において検知した電源電圧に応じてメモリセルへの書き込みデータの単位を決定する。従来のベリファイ処理フローでは、電源電圧が低いほど一度に書き込む書き込みデータの単位を小さくする。図７に示す例では、電源電圧が最も低い場合は、一度に書き込む書き込みデータを４ビットとし、４回に分けて書き込み動作を行う（ステップＳ１０９〜１１３）。そして、電源電圧が高くなるにつれて書き込みデータのビット数を増加させる（ステップＳ１１６〜Ｓ１１８、及び、ステップＳ１１９）。従来のベリファイ処理フローでは、電源電圧に応じてリトライ書き込み動作時の書き込みデータの単位を制御することで低い電源電圧における書き込み時間の増大を抑制する。

特開平１１−３０６７７４号公報

上記説明より、特許文献１に記載の従来のベリファイ処理フローでは、リトライ書き込み時における書き込み時間を抑制することができる。しかしながら、フラッシュメモリにおけるベリファイ処理には書き込み時間とは異なる問題がある。この問題は、フラッシュメモリでは、ベリファイ処理時における電源電圧変動が生じた場合に読み出しデータの反転が生じ、誤ったベリファイ判定を行ってしまう問題である。しかしながら、従来のベリファイ処理フローでは、ベリファイ処理（ステップＳ１０２〜Ｓ１０４）の期間に電源電圧の監視を行っていないため、電源電圧変動に起因するベリファイ処理の信頼性を保証できず、上記問題を解決することはできない。

本発明にかかる半導体装置の一態様は、複数のメモリセルを備えるメモリモジュールと、前記メモリセルから読み出した読み出しデータと、予め準備された期待値と、に基づき前記読み出しデータの良否判定を行うベリファイ判定部と、前記メモリモジュールに供給される電源電圧における所定の変化率以上の変動を検出し、電源異常検出信号を出力する電源監視回路と、を有し、前記ベリファイ判定部は、前記電源異常検出信号が前記電源電圧の異常状態を示す場合には、前記良否判定の結果を無効にする。

本発明にかかる半導体装置におけるベリファイ方法の一態様は、複数のメモリセルを備えるメモリモジュールを有する半導体装置におけるベリファイ方法であって、前記メモリモジュールに対して書き込みデータを入力すると共に前記書き込みデータを期待値格納部に記憶する書き込みステップと、前記メモリモジュールから前記書き込みデータに対応する読み出しデータを読み出す読み出しステップと、前記読み出しデータの読み出し期間において前記メモリモジュールに供給される電源電圧の変動を監視する電源監視ステップと、前記読み出しデータと、前記期待格納部に記憶された書き込みデータと、を一致比較して前記読み出しデータの良否判定を行うデータ比較ステップと、を有し、前記電源監視ステップにおいて、前記電源電圧が所定の変化率以上の変動が検出された場合には、前記良否判定の結果を無効にする。

本発明にかかる半導体装置及びそのベリファイ方法によれば、ベリファイ判定部における読み出しデータのベリファイ処理を行う場合に、電源監視回路が出力する電源異常検出信号を参照する。そして、電源異常検出信号が電源電圧の所定の変化率以上の変動を示している場合には、読み出しデータの良否結果によらず、そのベリファイ結果を無効とする。つまり、半導体装置及びそのベリファイ方法によれば、読み出しデータの良否判定結果の信頼性を低下させるベリファイ処理中における電源電圧変動を検知することができる。

本発明にかかる半導体装置及びベリファイ方法によれば、ベリファイ処理により判断された読み出しデータの良否結果の信頼性を向上させることができる。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置１のブロック図を示す。図１に示す半導体装置１は、１つの半導体基板上に形成されるものとして説明するが、本発明は、それぞれの構成要素が異なる装置として実装されていても構わない。

図１に示すように、半導体装置１は、演算回路（例えば、ＣＰＵ）１０、制御回路２０、メモリモジュール３０、ベリファイ判定部４０、電源監視回路５０、電源電圧生成回路６０を有する。

ＣＰＵ１０は、いわゆるマイクロコンピュータであり、メモリモジュール３０や他の記憶装置（不図示）に格納されたプログラムに応じて様々な処理を行う。制御回路２０は、ＣＰＵ１０からの指示を受けてメモリモジュール３０の書き込み動作又は読み出し動作の制御を行う。

メモリモジュール３０は、フラッシュメモリセルを含む記憶装置である。メモリモジュール３０は、入力回路３１、ロウデコーダ３２、カラムデコーダ及びセンスアンプ３３、フラッシュメモリセル３４、基準電流生成回路３５、比較器３８を有する。

入力回路３１は、制御回路２０からの制御信号（例えば、リードコマンド及びライトコマンド）を受けてロウデコーダ３２及びカラムデコーダを制御することでフラッシュメモリセル３４に対する書き込みデータの書き込み及び読み出しデータの読み出し制御を行う。ロウデコーダ３２は、フラッシュメモリセル３４に格子状に配置されるメモリセルのうち行方向に配置されるメモリセルの選択を行う。カラムデコーダ及びセンスアンプ３３に含まれるカラムデコーダは、フラッシュメモリセル３４に格子状に配置されるメモリセルのうち列方向に配置されるメモリセルの選択を行う。また、センスアンプは、ロウデコーダ及びカラムデコーダにより選択されたメモリセルに記憶されたデータに対応したセル電流Ｃｅｌｌ＿Ｉを生成する。また、センスアンプは電源電圧ＶＤＤに基づき動作するため、セル電流Ｃｅｌｌ＿Ｉは電源電圧ＶＤＤの変動の影響を受ける。

基準電流生成回路３５は、基準電圧生成回路３６と電圧電流変換回路３７とを有する。基準電圧生成回路３６は、例えば、電源電圧ＶＤＤが供給される電源ノードと接地電圧ＧＮＤが供給される接地ノードとの間に直列に接続された２つの抵抗を有し、２つの抵抗の間に生成される基準電圧Ｖｒｅｆを出力する。このとき、基準電圧生成回路３６において用いられる抵抗は消費電力を抑制するために比較的大きな抵抗値のものを用いることが好ましい。電圧電流変換回路３７は、基準電圧Ｖｒｅｆを受けて、基準電圧Ｖｒｅｆの電圧値に応じた基準電流Ｒｅｆ＿Ｉを出力する。つまり、本実施の形態においては、基準電流Ｒｅｆ＿Ｉは、電源電圧ＶＤＤの電圧値に対して一定の比率を維持する電圧となる。また、詳細は後述するが、基準電流生成回路３５は、メモリモジュールの動作モードに応じて基準電流Ｒｅｆ＿Ｉの電流値を切り替える。例えば、ベリファイ処理においては基準電流Ｒｅｆ＿Ｉの大きさを２段階に切り替え出力し、通常の読み出し動作においては固定された電流値の基準電流Ｒｅｆ＿Ｉを出力する。

比較器３８は、基準電流Ｒｅｆ＿Ｉの大きさとセル電流Ｃｅｌｌ＿Ｉの大きさとを比較して読み出しデータを出力する。

ベリファイ判定部４０は、ベリファイ処理において読み出しデータの良否判定を行う。また、ベリファイ判定部４０は、良否判定結果の格納、及び、当該良否判定結果の有効性を示すフラグ値（例えば電源異常フラグ値）を格納する。ベリファイ判定部４０は、期待値格納部４１、データ比較部４２、ベリファイ結果格納部４３を有する。

期待値格納部４１は、ベリファイ処理時に書き込みデータを格納し、期待値としてデータ比較部４２に出力する。データ比較部４２は、期待値と読み出しデータとの一致比較を行い、期待値と読み出しデータとの整合結果を判定する。そして、データ比較部４２は、この整合結果を整合結果信号Ａ１として出力する。ベリファイ結果格納部４３は、整合結果信号Ａ１により通知される整合結果と後述する電源監視回路５０が出力する電源異常検出信号Ａ２により通知される電源状態とを格納する。そして、ＣＰＵ１０は、ベリファイ結果格納部４３に格納された整合結果と電源異常フラグ値とを参照してベリファイ処理の結果を判断する。なお、本実施の形態では、整合結果と電源異常フラグ値とによりベリファイ処理の良否判定結果を構成する。

電源監視回路５０は、電源電圧ＶＤＤが所定の変化率以上の変動を示したことを検出し、電源異常検出信号Ａ２を出力する。より具体的には、電源監視回路５０は、時間に対する電源電圧ＶＤＤの変動の傾きが予め決められた値以上であった場合に電源に異常が生じたとして、電源異常検出信号Ａ２の状態を電源異常通知状態とする状態とする。そして、電源異常通知状態の電源異常検出信号Ａ２を受けたベリファイ結果格納部４３は、電源異常フラグ値を例えば１とする。一方、電源監視回路５０において電源電圧ＶＤＤの変動が検出されない場合は、電源異常検出信号Ａ２が電源正常通知状態となる。そして、電源正常通知状態となっている電源異常検出信号Ａ２を受けたベリファイ結果格納部４３は、電源異常フラグ値を例えば０とする。

電源電圧生成回路６０は、例えばレギュレータ回路である。電源電圧生成回路６０は、外部電源を受けて半導体装置１において利用される内部電源を生成する。この内部電源の電圧を電源電圧ＶＤＤと称す。そして、生成された内部電源は、ＣＰＵ１０、制御回路２０、メモリモジュール３０、ベリファイ判定部４０、電源監視回路５０に供給される。また、図１に示すように、メモリモジュール３０では、カラムデコーダ及びセンスアンプ３３と基準電流生成回路３５以外の回路にも内部電源が供給される。なお、図示していないが、メモリモジュール３０内では内部電源を昇圧した昇圧電圧をフラッシュメモリセル３４への書き込み用電圧として生成する。

次に、半導体装置１におけるベリファイ処理について詳細に説明する。まず、フラッシュメモリにおける書き込みについて説明する。フラッシュメモリの書き込み動作には２つの書き込み動作がある。１つ目はデータ１を書き込む第１の書き込み動作であり、２つ目の動作としてセルに格納されるデータを予め設定された初期値とする第２の書き込み動作（消去書き込み）である。本実施の形態では、第１の書き込み動作と第２の書き込み動作とを特に区別しない場合、この２つの書き込み動作を含むものとする。

第１の書き込み動作はメモリセルの閾値を高くし、読み出されるセル電流を小さくする書き込みであり、第２の書き込み動作は、メモリセルの閾値を低くし、読み出されるセル電流を大きくする書き込みである。つまり、データ１が書き込まれたメモリセルから読み出されるセル電流Ｃｅｌｌ＿Ｉは、データ０が書き込まれたメモリセルから読み出されるセル電流Ｃｅｌｌ＿Ｉは小さくなる。そのため、第１の書き込み動作に対するベリファイ処理と第２の書き込み動作に対するベリファイ処理とでは、異なる基準電流Ｒｅｆ＿Ｉが用いられる。より具体的には、第１の書き込み動作に対するベリファイ処理では小さな電流値の基準電流Ｒｅｆ＿Ｉが用いられ、第２の書き込み動作に対するベリファイ処理では大きな電流値の基準電流Ｒｅｆ＿Ｉが用いられる。一方、ベリファイ処理時以外の通常の読み出し動作において用いられる基準電流Ｒｅｆ＿Ｉは、ベリファイ処理において用いられる２つの基準電流の間の電流値を有する。

このように、メモリセルに書き込まれるデータに応じて用いる基準電流の大きさを変更することで、メモリセルの経時劣化によるセル電流の変動（例えば、データ１が書き込まれたメモリセルから読み出されるセル電流の増加）が生じた場合においてもメモリセルに保持されているデータの反転を防止することができる。つまり、通常の読み出し動作におけるデータ判定よりもベリファイ処理におけるデータ判定を厳しくすることで、書き込み不良の防止及びその後の経時劣化に対するデータの耐性の向上を実現することができる。

フラッシュメモリでは、上記のようなベリファイ処理が行われるが、フラッシュメモリでは読み出しデータが基準電流Ｒｅｆ＿Ｉとセル電流Ｃｅｌｌ＿Ｉとの比較により生成される。そのため、電源電圧ＶＤＤが変動することにより、基準電流Ｒｅｆ＿Ｉとセル電流Ｃｅｌｌ＿Ｉとの関係が反転し、読み出しデータが反転する問題が発生する。この読み出しデータの反転について以下に説明する。

まず、第１の書き込み動作における読み出しデータの反転について説明する。図２に第１の書き込み動作時の電源電圧ＶＤＤ、基準電流Ｒｅｆ＿Ｉ、セル電流Ｃｅｌｌ＿Ｉ及び読み出しデータの関係を示す。また、図２では、左図にベリファイ処理が正常に行われた場合を示し、右図にベリファイ処理が不良となった場合を示す。

図２の左図に示すように、正常なベリファイ動作では、電源電圧ＶＤＤの変動は生じない。そして、第１の書き込み動作においてはデータ１が正常にメモリセルに書き込まれることで基準電流Ｒｅｆ＿Ｉよりも小さなセル電流Ｃｅｌｌ＿Ｉが読み出される。そして、読み出しデータは１となる。従って、データ比較部４２が出力する整合結果信号Ａ１は書き込みデータと読み出しデータとが一致する状態（ＯＫ）を示す。

一方、図２の右図に示すように、ベリファイ処理の結果が不良（ＮＧ）となる場合は第１の書き込み動作においてはデータ１が正常にメモリセルに書き込まれないためセル電流Ｃｅｌｌ＿Ｉが基準電流Ｒｅｆ＿Ｉよりも大きくなる。そのため、読み出しデータは０となり、データ比較部４２が出力する整合結果信号Ａ１は書き込みデータと読み出しデータとが不一致状態（ＮＧ）であることを示す。

しかし、図２の右図で示す例では、ベリファイ処理時に動作不良の原因となる電源電圧ＶＤＤに変動が生じる。この電源電圧ＶＤＤの変動は、例えば、ＣＰＵ１０が動作することにより発生するラッシュカレント等の消費電流の急激な変化に起因して発生する。そして、タイミングＴ１〜Ｔ４において発生した電源電圧ＶＤＤの変動に応答してセル電流Ｃｅｌｌ＿Ｉ及び基準電流Ｒｅｆ＿Ｉの電流値が低下する。このとき、セル電流Ｃｅｌｌ＿Ｉの変動は、電源電圧ＶＤＤの変動に対して小さな時定数で変動するため、電源電圧ＶＤＤの変動にほぼ追従したものとなる。これに対して、基準電流Ｒｅｆ＿Ｉは、基準電圧生成回路３６が比較的高い抵抗値の抵抗を用いて基準電圧Ｖｒｅｆから生成されるため、電源電圧ＶＤＤの変動に対して高い時定数の変動となる。つまり、基準電流Ｒｅｆ＿Ｉの変動は、電源電圧ＶＤＤの変動に対して遅延した変動となる。そのため、タイミングＴ２〜Ｔ３の期間にセル電流Ｃｅｌｌ＿Ｉと基準電流Ｒｅｆ＿Ｉの大小関係の逆転が発生する。

このようなことから、電源電圧の変動が生じる不良動作においては、ＮＧ状態を示している整合結果信号Ａ１がタイミングＴ２〜Ｔ３の期間においてＯＫ状態を示す。従って、このタイミングＴ２〜Ｔ３の期間の整合結果信号Ａ１がベリファイ結果格納部４３に格納された場合、ベリファイ処理の結果が誤ったものとなってしまう。

次に、第２の書き込み動作における読み出しデータの反転について説明する。図３に第１の書き込み動作時の電源電圧ＶＤＤ、基準電流Ｒｅｆ＿Ｉ、セル電流Ｃｅｌｌ＿Ｉ及び読み出しデータの関係を示す。また、図３では、左図にベリファイ処理が正常に行われた場合を示し、右図にベリファイ処理が不良となった場合を示す。

図３の左図に示すように、正常なベリファイ動作では、電源電圧ＶＤＤの変動は生じない。そして、第２の書き込み動作においてはデータ０が正常にメモリセルに書き込まれることで基準電流Ｒｅｆ＿Ｉよりも大きなセル電流Ｃｅｌｌ＿Ｉが読み出される。そして、読み出しデータは０となる。従って、データ比較部４２が出力する整合結果信号Ａ１は書き込みデータと読み出しデータとが一致する状態（ＯＫ）を示す。

一方、図３の右図に示すように、ベリファイ処理の結果が不良（ＮＧ）となる場合は第２の書き込み動作においてはデータ０が正常にメモリセルに書き込まれないためセル電流Ｃｅｌｌ＿Ｉが基準電流Ｒｅｆ＿Ｉよりも小さくなる。そのため、読み出しデータは１となり、データ比較部４２が出力する整合結果信号Ａ１は書き込みデータと読み出しデータとが不一致状態（ＮＧ）であることを示す。

しかし、図３の右図で示す例では、ベリファイ処理時に動作不良の原因となる電源電圧ＶＤＤに変動が生じる。そして、タイミングＴ１１〜Ｔ１３において発生した電源電圧ＶＤＤの変動に応答してセル電流Ｃｅｌｌ＿Ｉ及び基準電流Ｒｅｆ＿Ｉの電流値が低下する。このとき、セル電流Ｃｅｌｌ＿Ｉの変動は、電源電圧ＶＤＤの変動に対して小さな時定数で変動するため、電源電圧ＶＤＤの変動にほぼ追従したものとなる。これに対して、基準電流Ｒｅｆ＿Ｉは、基準電圧生成回路３６が比較的高い抵抗値の抵抗を用いて基準電圧Ｖｒｅｆから生成されるため、電源電圧ＶＤＤの変動に対して高い時定数の変動となる。つまり、基準電流Ｒｅｆ＿Ｉの変動は、電源電圧ＶＤＤの変動に対して遅延した変動となる。そのため、タイミングＴ１２〜Ｔ１４の期間にセル電流Ｃｅｌｌ＿Ｉと基準電流Ｒｅｆ＿Ｉの大小関係の逆転が発生する。

このようなことから、電源電圧の変動が生じる不良動作においては、ＮＧ状態を示している整合結果信号Ａ１がタイミングＴ１２〜Ｔ１４の期間においてＯＫ状態を示す。従って、このタイミングＴ１２〜Ｔ１４の期間の整合結果信号Ａ１がベリファイ結果格納部４３に格納された場合、ベリファイ処理の結果が誤ったものとなってしまう。

本実施の形態にかかる半導体装置１では、図２の右図及び図３の右図に示すような電源電圧ＶＤＤが変動に起因したベリファイ処理の誤判定を防止する機構を備える。より具体的には、本実施の形態にかかる半導体装置１では、フラッシュメモリからのデータの読み出し期間（特にベリファイ処理時）において電源監視回路５０により図２の右図及び図３の右図に示すような電源電圧ＶＤＤの変動を検出して、その検出結果を示す電源異常フラグ値を整合結果信号Ａ１により通知される整合結果と関連付けてベリファイ結果格納部４３に格納する。そして、ＣＰＵ１０がベリファイ結果格納部４３に格納された整合結果及び電源異常フラグ値を参照してその後に再ベリファイ処理を行う。

整合結果と電源異常フラグ値とを参照したＣＰＵ１０がその後に行う動作を示す表を図４に示す。図４に示すように、整合結果が一致を示し、電源異常フラグ値が１（正常）を示す場合、ＣＰＵ１０は書き込み処理が正常であったと判断して書き込み処理を完了する。また、整合結果が一致を示し、電源異常フラグ値が０（異常）を示す場合、ＣＰＵ１０はベリファイ処理の信頼性を確認するために再度ベリファイ処理のみを行うことを制御回路２０に対して指示する。また、整合結果が不一致を示し、電源異常フラグ値が１（正常）を示す場合、ＣＰＵ１０は書き込み処理が失敗であったと判断してリトライ書き込み処理を制御回路２０に対して指示する。また、整合結果が不一致を示し、電源異常フラグ値が０（正常）を示す場合、ＣＰＵ１０は書き込み処理が失敗した又はベリファイ処理の信頼性が低いと判断してリトライ書き込み処理を制御回路２０に対して指示する。

上記の書き込み処理とベリファイ処理の一連の処理フローを図５にフローチャートとして示す。図５に示すように、半導体装置１では、書き込み動作を開始するにあたり、まず、ＣＰＵ１０がＣＰＵ１０内又は図示しない記憶装置に格納されたカウント値Ｎ、Ｍを０として、書き込みリトライカウンタ及びベリファイリトライカウンタの初期化を行う（ステップＳ１、Ｓ２）。その後、ＣＰＵ１０は、制御回路２０に書き込み動作を指示して、書き込み処理を行う（ステップＳ３）。続いて、制御回路２０は、ベリファイ処理のためのベリファイ読み出し動作を行い書き込んだ書き込みデータに対応した読み出しデータを読み出す（ステップＳ４）。そして、書き込みデータに相当する期待値とステップＳ４で読み出された読み出しデータとの整合結果信号Ａ１がデータ比較器４２より出力され、ベリファイ結果格納部４３に整合結果が格納される。また、電源監視回路５０は、ベリファイ読み出し時の電源異常を監視して、その検出結果に基づきベリファイ結果格納部４３の電源異常フラグ値を設定する。

続いて、ＣＰＵ１０は、ステップＳ３の書き込み動作が正常であったか否かをステップＳ４のベリファイ処理の結果を参照して判断する。この判断では、まず、電源電圧ＶＤＤに異常があったか否かを判断する（ステップＳ５）。ステップＳ５の処理をより詳細に説明すると、ＣＰＵ１０は、ベリファイ結果格納部４３の電源異常フラグ値を参照する。そして、電源異常フラグ値が０であれば、電源電圧ＶＤＤにベリファイ結果の信頼性を低下させる異常はなかったと判断する（ステップＳ５のＹｅｓの枝）。一方、電源異常フラグ値が１であれば、電源電圧ＶＤＤにベリファイ結果の信頼性を低下させる異常がベリファイ処理中に発生したと判断する（ステップＳ５のＮｏの枝）。

ステップＳ５において、Ｎｏの枝に分岐した場合、ＣＰＵ１０は、ベリファイリトライカウント値Ｍを参照して、ベリファイリトライカウント値Ｍが最大値ＭＡＸに達しているか否かを判断する（ステップＳ６）。このステップＳ６においてベリファイリトライカウント値Ｍが未だ最大値ＭＡＸに達していなければ（ステップＳ６のＮｏの枝）、ベリファイリトライカウント値Ｍを１つインクリメントする（ステップＳ７）。そして、ベリファイ処理を再度実行する指示を制御回路２０に与える（ステップＳ４）。一方、ステップＳ６においてベリファイリトライカウント値Ｍが最大値ＭＡＸに達した場合（ステップＳ６のＹｅｓの枝）、書き込みは失敗したとして書き込み処理を異常終了させる。

ステップＳ５において、Ｙｅｓの枝に分岐した場合、ＣＰＵ１０は、読み出しデータの整合性を判断する（ステップＳ８）。ステップＳ８の具体的な処理は、ＣＰＵ１０がベリファイ結果格納部４３の整合結果を参照し、整合結果が一致を示すか不一致を示すかをＣＰＵ１０が判断する。そして、ステップＳ８において、整合結果が一致を示す場合（ステップＳ８のＹｅｓの枝）、ＣＰＵ１０は、書き込み処理が正しく行われたと判断して、書き込み処理を正常終了させる。一方、ステップＳ８において、整合結果が不一致を示す場合（ステップＳ８のＮｏの枝）、ＣＰＵ１０は、書き込みリトライカウント値Ｎを参照して、書き込みリトライカウント値Ｎが最大値ＭＡＸに達しているか否かを判断する（ステップＳ９）。このステップＳ９において書き込みリトライカウント値Ｎが未だ最大値ＭＡＸに達していなければ（ステップＳ９のＮｏの枝）、書き込みリトライカウント値Ｎを１つインクリメントする（ステップＳ１０）。そして、リトライ書き込み処理を実行する指示を制御回路２０に与える（ステップＳ３）。一方、ステップＳ９において書き込みリトライカウント値Ｎが最大値ＭＡＸに達した場合（ステップＳ９のＹｅｓの枝）、書き込みは失敗したとして書き込み処理を異常終了させる。

上記説明より、本実施の形態にかかる半導体装置１では、電源監視回路５０によりベリファイ処理中の電源電圧ＶＤＤの変動を監視する。そして、電源監視回路５０は、ベリファイ中に電源電圧ＶＤＤが所定の変化率以上の変動を示した場合にベリファイ判定部４０内の電源異常フラグ値に電源の異常を示す値を設定する。これにより、ベリファイ判定部４０は、整合結果信号Ａ１が書き込みデータと読み出しデータとの一致／不一致にかかわらず、その整合結果の信頼性を示すことができる。つまり、ベリファイ判定部４０は、整合結果の信頼性を低下させる電源異常が発生した場合、その整合結果を無効とすることができる。言い換えると、本実施の形態にかかる半導体装置１では、ベリファイ処理の信頼性を向上させることができる。

また、本実施の形態にかかる半導体装置１では、ベリファイ結果格納部４３において、整合結果と電源異常フラグ値とを格納するため、これらの値を参照したＣＰＵ１０は、その後のリトライ処理を異常状態に応じて決定することができる。上記説明では、ベリファイ処理の信頼性が低い場合には、ベリファイ処理のみを実行し、書き込み処理の失敗又は読み出しデータの不良に対してはリトライ書き込み処理を実行することができる。このようなリトライ処理を行うことで、半導体装置１はリトライ処理の時間を短縮することができる。具体的には、従来の半導体装置では、ベリファイ処理の結果がＮＧであった場合にそのＮＧが電源異常に起因するものであるのか、書き込み処理の失敗に起因するものであるのかを判断することができなかった。そのため、従来の半導体装置では、ベリファイ結果がＮＧであった場合には、リトライ書き込みとベリファイ処理を共に行う必要があった。これに対して、本実施の形態にかかる半導体装置１は、ベリファイ処理中の電源異常を検知することができるため、電源異常が検知された場合には書き込み処理よりも短い時間で処理が完了するベリファイ処理のみを実行することができる。再ベリファイ処理の結果により読み出しデータの整合性が確認されればその時点で書き込み処理を終了することで、正常な書き込み動作を短縮することができる。また、ベリファイ処理のみを実行することで、メモリセルへの書き込みストレスが軽減され、書き換え回数の増加の抑制、メモリセルの保持特性の向上等のメリットを得ることもできる。

実施の形態２
実施の形態２にかかる半導体装置２のブロック図を図６に示す。図６に示すように半導体装置２は、実施の形態１における電源監視回路５０の変形例となる電源監視回路５０ａを有する。電源監視回路５０ａは、基準電流生成回路３５において生成される基準電圧Ｖｒｅｆと、センスアンプの近傍の電源電圧ＶＤＤ＿ｍｏｎｉと、に基づき電源電圧ＶＤＤの変動を検出する。

センスアンプに供給される電源電圧ＶＤＤは、セル電流Ｃｅｌｌ＿Ｉの変動に深く関与する。また、一般的に、センスアンプに至る電源配線は長く、電源電圧生成回路６０の出力端子からセンスアンプに達する経路において電圧降下が生じる。そのため、センスアンプ近傍の電源電圧ＶＤＤ＿ｍｏｎｉを検知することで、電源監視回路５０ａは、セル電流Ｃｅｌｌ＿Ｉの変動を電源監視回路５０よりも高い精度で検出することができる。

また、電源監視回路５０ａは、基準電流Ｒｅｆ＿Ｉの変動に深く関与する基準電圧Ｖｒｅｆの変動を監視する。このように、電源電圧ＶＤＤ＿ｍｏｎｉと基準電圧Ｖｒｅｆとを監視することで、電源監視回路５０ａは、基準電流Ｒｅｆ＿Ｉの変動とセル電流Ｃｅｌｌ＿Ｉの変動との関係をより詳細に監視することができる。つまり、電源電圧ＶＤＤの変動が生じた場合であっても、電源電圧ＶＤＤ＿ｍｏｎｉの変動量と基準電圧Ｖｒｅｆの変動量との関係がセル電流Ｃｅｌｌ＿Ｉと基準電流Ｒｅｆ＿Ｉとの大小関係の反転を生じさせるものでなければ、電源監視回路５０ａは電源異常を通知しないという選択をすることができる。これにより、半導体装置２では、不要なリトライ処理を防止して処理能力を高めることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、電源監視回路５０、５０ａでは、電源電圧を監視することとしたが電源電圧に代えて基準電圧Ｖｒｅｆのみを監視する構成であっても良い。上記説明における基準電圧Ｖｒｅｆは、電源電圧ＶＤＤに基づき生成され、かつ、電源電圧ＶＤＤの変動に追従するものであるためである。つまり、本発明における電源監視回路５０、５０ａは、電源電圧ＶＤＤの変動に関連して変動する電圧を監視できれば良い。

また、上記説明では、ＣＰＵ１０と制御回路２０とを別の回路ブロックとして説明したが、ＣＰＵ１０が制御回路２０を含む構成であっても良い。さらに、リトライ書き込み動作及び再ベリファイ動作を行うか否かを制御回路２０が判断しても良い。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる半導体装置におけるベリファイ処理時の電源電圧、基準電流、セル電流及び読み出しデータの関係を示す図である。 実施の形態１にかかる半導体装置におけるベリファイ処理時の電源電圧、基準電流、セル電流及び読み出しデータの関係を示す図である。 実施の形態１にかかる半導体装置におけるベリファイ処理の結果に応じたＣＰＵの動作を示す表である。 実施の形態１にかかる半導体装置における書き込み動作とベリファイ動作のフローチャートである。 実施の形態２にかかる半導体装置ブロック図である。 従来の半導体記憶装置におけるベリファイ処理のフローチャートである。

符号の説明

１、２ 半導体装置
１０ ＣＰＵ
２０ 制御回路
３０ メモリモジュール
３１ 入力回路
３２ ロウデコーダ
３３ カラムデコーダ及びセンスアンプ
３４ フラッシュメモリセル
３５ 基準電流生成回路
３６ 基準電圧生成回路
３７ 電圧電流変換回路
３８ 比較器
４０ ベリファイ判定部
４１ 期待値格納部
４２ データ比較器
４３ ベリファイ結果格納部
５０、５０ａ 電源監視回路
６０ 電源電圧生成回路
Ａ１ 整合結果信号
Ａ２ 電源異常検出信号
Ｃｅｌｌ＿Ｉ セル電流
Ｒｅｆ＿Ｉ 基準電流
ＶＤＤ、ＶＤＤ＿ｍｏｎｉ 電源電圧
Ｖｒｅｆ 基準電圧

Claims (14)

1. 電源電圧に基づき基準電流を生成する基準電流生成回路と、複数のメモリセルのいずれか１つから読み出したセル電流と前記基準電流とを比較して読み出しデータを生成する比較器とを備えるメモリモジュールと、
   前記メモリセルから読み出した前記読み出しデータと、予め準備された期待値と、に基づき前記読み出しデータの良否判定を行うベリファイ判定部と、
   前記メモリモジュールに供給される前記電源電圧における所定の変化率以上の変動と、前記基準電流の生成に用いられる基準電圧における所定の変化率以上の変動と、を検出し、電源異常検出信号を出力する電源監視回路と、を有し、
   前記ベリファイ判定部は、前記電源異常検出信号が前記電源電圧の異常状態を示す場合には、前記良否判定の結果を無効にする半導体装置。
2. 前記半導体装置は、さらに
   前記メモリモジュールを記憶装置として用いる演算回路と、
   前記演算回路からの指示を受けて前記メモリモジュールを制御する制御回路と、を有し、
   前記演算回路は、前記ベリファイ判定部において前記良否判定の結果が無効にされた場合、前記制御回路に対して再度ベリファイ動作を指示する請求項１に記載の半導体装置。
3. 前記演算回路は、前記ベリファイ判定部において前記良否判定の結果が前記読み出しデータと前記書き込みデータの不一致を示す場合、前記制御回路に対してリトライ書き込み動作の指示を行う請求項２に記載の半導体装置。
4. 前記半導体装置は、さらに
   前記メモリモジュールを記憶装置として用いる演算回路と、
   前記演算回路からの指示を受けて前記メモリモジュールを制御する制御回路と、を有し、
   前記演算回路は、前記ベリファイ判定部において前記良否判定の結果が無効にされた場合、前記制御回路に対してリトライ書き込み動作の指示を行う請求項１に記載の半導体装置。
5. 前記ベリファイ判定部は、
   前記メモリモジュールに対する書き込みデータと前記読み出しデータとの整合結果を示す整合結果信号を出力するデータ比較部と、
   前記整合結果信号により通知される前記整合結果と、前記電源異常検出信号により通知される電源異常フラグ値とを格納するベリファイ結果格納部を有し、
   前記演算回路は、前記ベリファイ結果格納部に格納された前記整合結果と前記電源異常フラグ値とを参照する請求項２乃至４のいずれか１項に記載の半導体装置。
6. 前記電源監視回路は、前記複数のメモリセルの記憶状態に応じて前記セル電流を生成するセンスアンプの近傍において前記電源電圧の変動を監視する請求項１乃至５のいずれか１項に記載の半導体装置。
7. 前記電源監視回路は、前記電源電圧の変動により前記セル電流の大きさと前記基準電流の大きさとの間に逆転が生じる前記電源電圧の変化率を前記電源電圧の前記所定の変化率として前記電源電圧の変動の検出を行う請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記電源監視回路は、前記メモリセルから読み出しデータを読み出す期間における前記電源電圧の変動を監視する請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記メモリセルはフラッシュメモリである請求項１乃至８のいずれか１項に記載の半導体装置。
10. 電源電圧に基づき基準電流を生成する基準電流生成回路と、複数のメモリセルのいずれか１つから読み出したセル電流と前記基準電流とを比較して読み出しデータを生成する比較器とを備えるメモリモジュールを有する半導体装置におけるベリファイ方法であって、
    前記メモリモジュールに対して書き込みデータを入力すると共に前記書き込みデータを期待値格納部に記憶する書き込みステップと、
    前記メモリモジュールから前記書き込みデータに対応する前記読み出しデータを読み出す読み出しステップと、
    前記読み出しデータの読み出し期間において前記メモリモジュールに供給される電源電圧における所定の変化率以上の変動と、前記基準電流の生成に用いられる基準電圧における所定の変化率以上の変動と、を監視する電源監視ステップと、
    前記読み出しデータと、前記期待格納部に記憶された書き込みデータと、を一致比較して前記読み出しデータの良否判定を行うデータ比較ステップと、を有し、
    前記電源監視ステップにおいて、前記電源電圧の所定の変化率以上の変動が検出された場合には、前記良否判定の結果を無効にする半導体装置におけるベリファイ方法。
11. 前記良否判定の結果が無効にされた場合に前記メモリモジュールに対して再度ベリファイ動作を行う請求項１０に記載の半導体装置におけるベリファイ方法。
12. 前記良否判定の結果が前記読み出しデータの不良を示す場合に前記メモリモジュールに対してリトライ書き込み動作を行う請求項１１に記載の半導体装置におけるベリファイ方法。
13. 前記良否判定の結果が無効にされた場合に前記メモリモジュールに対してリトライ書き込み動作を行う請求項１０に記載の半導体装置におけるベリファイ方法。
14. 前記電源監視ステップにおいて、前記複数のメモリセルの記憶状態に応じて前記セル電流を生成するセンスアンプの近傍において前記電源電圧の変動を監視する請求項１０乃至１３のいずれか１項に記載の半導体装置におけるベリファイ方法。

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