KR20160016362A - 반도체 메모리 장치 및 리던던시 워드라인의 테스트 방법 - Google Patents

반도체 메모리 장치 및 리던던시 워드라인의 테스트 방법 Download PDF

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KR20160016362A
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Abstract

본 기술은 반도체 메모리 장치에 관한 것으로서, 페일이 발생한 노말 셀을 리페어하기 위한 복수의 리던던시 셀들, 상기 복수의 리던던시 셀들의 페일 여부를 검출하고, 상기 복수의 리던던시 셀들 중에서 페일이 발생한 리던던시 셀에 대한 정보를 저장하기 위한 페일 리던던시 셀 정보 저장 회로부 및 상기 페일이 발생한 리던던시 셀에 대해 디스에이블 럽쳐를 수행하기 위한 페일 리던던시 셀 럽쳐 회로부가 제공된다.

Description

반도체 메모리 장치 및 리던던시 워드라인의 테스트 방법{SEMICONDUCTOR MEMORY DEVICE AND TEST METHOD OF REDUNDANCY WORDLINE}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 리던던시 셀을 제어하는 반도체 메모리에 관한 것이다.
반도체 메모리의 제작에서, 메모리 셀에 대한 프로브 테스트(Probe Test; PT)를 실시하여 테스트 결과 페일 메모리 셀의 발생에 따라 페일 처리되는 메모리 셀을 구제하기 위해 리던던시 메모리 셀을 사용하는 리페어(repair)를 실시한다. 이후, 패키징 된 상태의 반도체 메모리를 테스트하기 위한 패키지 테스트(Package Test; PKT)를 진행한다. 그러나, 패키지 테스트에서 리던던시 메모리 셀의 페일 여부를 알 수 있는 방법이 없다. 따라서 패키지 테스트에서 리던던시 셀이 페일인지 아닌지에 대한 여부를 모른 채 리페어 동작을 수행하게 되어 리던던시 셀에 대한 신뢰성이 확보되지 않는 문제가 발생한다. 이를 도 1을 참고하여 설명하기로 한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 테스트에 따른 리페어 상태를 도시한 도면이다.
도 1을 참조하면, 제1 상태 블록(110)은 제1 테스트(Test0)에 따라서 리페어 동작을 수행하는 상기 반도체 메모리 장치의 상태를 나타낸 것이고, 제2 상태 블록(120)은 제2 테스트(Test1)에 따라서 리페어 동작을 수행하는 상기 반도체 메모리 장치의 상태를 나타낸 것이다. 상기 제1 테스트(Test0)는 프로브 테스트(Probe Test)이며, 상기 제2 테스트(Test1)는 패키지 테스트(Package Test)일 수 있다.
상기 반도체 메모리 장치는 제1 내지 제8 노말 셀(NOR_CELL_0 내지 NOR_CELL_7)과 제1 내지 제4 리던던시 셀(RED_CELL_0 내지 RED_CELL_3)을 포함할 수 있다.
상기 제1 테스트(Test0)에서, 상기 제1 내지 제4 리던던시 셀(RED_CELL_0 내지 RED_CELL_3)을 이용하여, 상기 제1 내지 제8 노말 셀(NOR_CELL_0 내지 NOR_CELL_7)에 대한 리페어가 수행될 수 있다. 예를 들어, 상기 제1 테스트(Test0) 수행 중, 상기 제1 내지 제8 노말 셀(NOR_CELL_0 내지 NOR_CELL_7) 중에서 제3 노말 셀(NOR_CELL_2)에 페일이 발생하였다면, 상기 제3 노말 셀(NOR_CELL_2)을 상기 제1 내지 제4 리던던시 셀(RED_CELL_0 내지 RED_CELL_3) 중에서 제1 리던던시 셀(RED_CELL_0)로 리페어할 수 있다.
이후, 상기 제2 테스트(Test1)를 수행하게 되는데, 상기 제2 테스트(Test1)는 패키지 테스트로써 패키지 테스트 장비의 제약상 리던던시 셀에 대한 페일 여부를 저장하는 것이 불가능하다. 따라서 복수의 노말 셀 중에서 상기 제2 테스트(Test1)에서 페일이 발생한 셀을 대체할 셀을 순차적으로 사용하게 된다면 상기 제1 테스트(Test0)에서 페일이 발생한 상기 제3 노말 셀(NOR_CELL_2)을 리페어하기 위해 상기 제1 리던던시 셀(RED_CELL_0)을 사용하였으므로, 다음 리페어 동작에 사용되는 리던던시 셀은 상기 제1 내지 제4 리던던시 셀(RED_CELL_0 내지 RED_CELL_3) 중에서 제2 리던던시 셀(RED_CELL_1)이 될 수 있다. 하지만 상기 제2 리던던시 셀(RED_CELL_1)은 상기 제2 테스트(Test1)에서 페일이 발생한 셀이다. 그러나, 종래기술에 따르면, 상기 제2 리던던시 셀(RED_CELL_1)이 페일이 되었음에도 불구하고 당해 페일여부를 저장할 수 없으며, 따라서 상기 페일된 제2 리던던시 셀(RED_CELL_1)은 다른 리던던시 셀로 대체되지 않는다. 결국, 상기 페일된 제2 리던던시 셀(RED_CELL_1)을 이용하여 상기 페일된 제5 노말 셀(NOR_CELL_4)을 리페어하게 되면 상기 제5 노말 셀(NOR_CELL_4)에 대한 리페어의 신뢰성은 확보되지 못한다.
다시 말하면, 상기 제2 테스트(Test1), 즉 패키지 테스트에서 상기 리던던시 셀에 대한 패스/페일 여부를 저장할 수 없으므로 상기 패키지 테스트 이후 후속 공정에서 사용하는 상기 리던던시 셀에 대한 신뢰성이 확보되지 않는 문제가 발생할 수 있다. .
본 발명의 실시예들이 해결하고자 하는 과제는, 패키지 테스트시 리던던시 셀에 대한 테스트 결과를 저장하여 리던던시 셀의 제어가 가능한 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 페일이 발생한 노말 셀을 리페어하기 위한 복수의 리던던시 셀들; 상기 복수의 리던던시 셀들의 페일 여부를 검출하고, 상기 복수의 리던던시 셀들 중에 페일이 발생한 리던던시 셀에 대한 정보를 저장하기 위한 페일 리던던시 셀 정보 저장 회로부; 및 상기 페일이 발생한 리던던시 셀에 대해 디스에이블 럽쳐를 수행하기 위한 페일 리던던시 셀 럽쳐 회로부를 포함할 수 있다.
바람직하게, 상기 페일 리던던시 셀 정보 저장 회로부는, 상기 복수의 리던던시 셀들에 대응하는 리던던시 어드레스를 순차적으로 디코딩하기 위한 어드레스 디코딩부; 상기 복수의 리던던시 셀들의 페일 여부를 검출하기 위한 검출부; 및 상기 검출부로부터 출력된 상기 복수의 리던던시 셀들의 페일 정보를 순차적으로 저장하기 위한 저장부를 포함할 수 있다.
바람직하게, 상기 페일 리던던시 셀 럽쳐 회로부는, 상기 페일 리던던시 셀 정보 저장 회로부에 저장된 상기 복수의 리던던시 셀들의 페일 여부에 따라서 해당 퓨즈 셋의 디스에이블 럽쳐를 제어하는 럽쳐 인에이블 신호를 생성하는 럽쳐 제어부; 상기 퓨즈 셋에 대응하는 퓨즈 셋 어드레스를 디코딩하기 위한 럽쳐 ARE 디코딩부; 및 상기 럽쳐 인에이블 신호에 응답하여 상기 해당 퓨즈 셋을 디스에이블 럽쳐하기 위한 ARE 코어부를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 리던던시 워드라인의 테스트 방법은, 리던던시 테스트 동작시 리던던시 워드라인을 선택하기 위한 리던던시 어드레스를 디코딩하는 단계; 상기 리던던시 어드레스에 대응하는 리던던시 워드라인에 저장된 데이터의 패스/페일 여부를 검출하는 단계; 상기 패스/페일 여부를 상기 리던던시 어드레스에 따라서 래치 회로에 순차적으로 래치하는 단계; 및 래치된 상기 패스/페일 여부에 따라서 상기 리던던시 워드라인의 디스에이블 럽쳐를 제어하는 단계를 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 메모리 장치에 의하면, 리던던시 셀의 패스/페일 여부에 따라서 선택적으로 리던던시 셀의 활성화를 제어함으로써 리페어 동작에 대한 신뢰성을 높일 수 있음은 물론, 전체적으로 후속 공정에서의 리던던시 셀에 대한 신뢰성도 향상시킬 수 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 테스트에 따른 리페어 상태를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 다이어그램이다.
도 3은 도1에 도시된 반도체 메모리 장치의 테스트에 따른 리페어 상태를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치를 도시한 블록 다이어그램이다.
도 2를 참조하면, 상기 반도체 메모리 장치는 페일 리던던시 셀 저장 회로부(210) 및 페일 리던던시 셀 럽쳐 회로부(220)를 포함할 수 있다.
본 발명의 실시예에 따르면 상기 반도체 메모리 장치는 리던던시 워드라인의 테스트 동작시, 복수의 리던던시 워드라인의 패스/페일 여부를 검출하기 위해서 상기 복수의 리던던시 워드라인 각각에 저장된 데이터를 읽어 상기 패스/페일 여부를 검출하는 것이 가능하다. 한편, 상기 복수의 리던던시 워드라인의 패스/페일 여부는 상기 복수의 리던던시 워드라인 각각에 대응하는 복수의 리던던시 셀들의 패스/페일 여부를 의미한다.
상기 페일 리던던시 셀 저장 회로부(210)는 상기 복수의 리던던시 셀들의 페일 여부를 검출하고, 상기 복수의 리던던시 셀들 중에 페일이 발생한 리던던시 셀에 대한 정보를 저장하기 위한 것으로 어드레스 디코딩부(211), 검출부(212) 및 저장부(213)를 포함할 수 있다.
상기 어드레스 디코딩부(211)는 상기 복수의 리던던시 워드라인을 선택하기 위한 리던던시 어드레스(RED_SEL_ADD)를 순차적으로 수신하여 디코딩할 수 있다. 상기 어드레스 디코딩부(211)로부터 디코딩되어 출력된 디코딩 어드레스(ADD_DEC)는 상기 저장부(213)에 래치될 수 있다.
상기 검출부(212)는 내부 데이터(INT_DAT)의 패스/페일 여부를 판단하여 패스/페일 검출 정보(PASS/FAIL_DET)를 출력할 수 있다. 상기 내부 데이터(INT_DAT)는 상기 리던던시 어드레스(RED_SEL_ADD) 정보에 응답하여 상기 리던던시 워드라인에 저장되는 데이터일 수 있다. 즉, 상기 내부 데이터(INT_DAT)의 패스/페일 여부는 상기 리던던시 워드라인의 패스/페일 여부를 판단하는 것과 같은 의미이다. 따라서 상기 리던던시 어드레스(RED_SEL_ADD)와 상기 내부 데이터(INT_DAT)는 서로 동일한 리던던시 워드라인에 대한 정보이므로 동일한 타이밍에 입력될 수 있다.
상기 저장부(213)는 상기 어드레스 디코딩부(211)로부터 디코딩되어 출력된 상기 디코딩 어드레스(ADD_DEC) 및 상기 검출부(212)로부터 출력된 상기 패스/페일 검출 정보(PASS/FAIL_DEC)를 순차적으로 수신하여 래치할 수 있다. 상기 저장부(213)는 복수의 래치 회로(미도시)를 포함하고 있으며, 상기 복수의 래치 회로는 상기 리던던시 워드라인 각각에 대응하여 구비될 수 있다. 예를 들어, 상기 리던던시 워드라인이 네 개일 경우, 상기 저장부(213)는 래치 회로를 네 개 구비할 수 있다. 또한, 상기 저장부(213)는 상기 패스/페일 검출 정보(PASS/FAIL_DEC)가 패스인 경우, 하이(High) 값을, 상기 패스/페일 검출 정보(PASS/FAIL_DEC)가 페일인 경우, 로우(Low) 값을 래치할 수 있다. 예를 들어, 상기 복수의 리던던시 워드라인 중에서 첫 번째 리던던시 워드라인이 페일이 발생한 경우, 상기 첫 번째 리던던시 워드라인에 대응하는 상기 복수의 래치 회로 중에서 첫 번째 래치 회로는 로우(Low) 값을 래치할 수 있으며, 나머지 리던던시 워드라인에 대응하는 래치 회로는 하이(High) 값을 래치할 수 있다. 이와 같이 상기 저장부(213)는 상기 복수의 래치 회로에 상기 패스/페일 검출 정보(PASS/FAIL_DEC)를 래치하고 있다가 순차적으로 출력할 수 있다.
상기 페일 리던던시 셀 럽쳐 회로부(220)는 상기 페일이 발생한 리던던시 셀에 대해 디스에이블 럽쳐를 수행하기 위한 것으로 럽쳐 제어부(221), 럽쳐 ARE(Array E-Fuse) 디코딩부(222) 및 ARE 코어부(223)를 포함할 수 있다.
상기 럽쳐 제어부(221)는 럽쳐 커맨드(RUP_CMD)에 응답하여 상기 저장부(213)로부터 출력된 래치된 패스/페일 검출 정보(PASS/FAIL_DET_LAT)에 따라서 상기 리던던시 워드라인을 인에이블 또는 디스에이블 시키도록 제어할 수 있다. 상기 럽쳐 커맨드(RUP_CMD)는 상기 래치된 패스/페일 검출 정보(PASS/FAIL_DET_LAT)가 페일인 경우, 해당 워드라인을 디스에이블 럽쳐시키기 위한 커맨드이다. 상기 럽쳐 제어부(221)는 상기 래치된 패스/페일 검출 정보(PASS/FAIL_DET_LAT)에 따라서 상기 복수의 리던던시 워드라인 중에서 해당 워드라인의 디스에이블 럽쳐를 제어하기 위한 럽쳐 인에이블 신호(RUP_EN)를 생성할 수 있다. 상기 럽쳐 제어부(221)는 상기 래치된 패스/페일 검출 정보(PASS/FAIL_DET_LAT)가 패스, 즉 하이 값을 갖는 경우, 상기 해당하는 리던던시 워드라인을 디스에이블 럽쳐시키지 않기 위해 상기 럽쳐 인에이블 신호(RUP_EN)가 로우 값을 갖도록 제어하고, 상기 래치된 패스/페일 검출 정보(PASS/FAIL_DET_LAT)가 페일, 즉 로우 값을 갖는 경우, 상기 해당하는 리던던시 워드라인을 디스에이블 럽쳐시키기 위해 상기 럽쳐 인에이블 신호(RUP_EN)가 하이 값을 갖도록 제어할 수 있다. 한편, 상기 럽쳐 제어부(221)는 논리 회로의 조합으로 구성될 수 있다.
상기 럽쳐 ARE 디코딩부(222)는 럽쳐 셀렉트 어드레스(RUP_SEL_ADD)를 디코딩하여 상기 ARE 코어부(223) 내의 상기 복수의 리던던시 워드라인 중에서 해당 리던던시 워드라인에 대응하는 퓨즈를 선택하기 위한 럽쳐 퓨즈 선택신호(RUP_FUSE_SEL)를 생성할 수 있다. 상기 럽쳐 셀렉트 어드레스(RUS_SEL_ADD)는 상기 복수의 리던던시 워드라인에 대응하는 리던던시 어드레스를 의미한다. 상기 럽쳐 퓨즈 선택신호(RUP_FUSE_SEL)는 상기 럽쳐 제어부(221)로부터 출력되는 상기 럽쳐 인에이블 신호(RUP_EN)와 동일한 타이밍에 출력되어 상기 ARE 코어부(223)의 럽쳐 동작을 제어할 수 있다.
상기 ARE 코어부(223)는 상기 럽쳐 인에이블 신호(RUP_EN)에 응답하여 상기 럽쳐 퓨즈 선택신호(RUP_FUSE_SEL)에 대응하는 해당 리던던시 워드라인의 럽쳐를 수행할 수 있다. 상기 ARE 코어부(223)는 상기 럽쳐 인에이블 신호(RUP_EN)가 로우 값을 갖는 경우, 상기 럽쳐 퓨즈 선택신호(RUP_FUSE_SEL)에 대응하는 해당 리던던시 워드라인의 디스에이블 럽쳐를 진행하지 않으며, 상기 럽쳐 인에이블 신호(RUP_EN)가 하이 값을 갖는 경우, 상기 럽쳐 퓨즈 선택신호(RUP_FUSE_SEL)에 대응하는 해당 리던던시 워드라인의 디스에이블 럽쳐를 진행할 수 있다. 다시 말하면, 상기 ARE 코어부(223)는 상기 리던던시 워드라인의 상기 패스/페일 검출 결과에 따라서 해당 리던던시 워드라인에 대응하는 퓨즈의 럽쳐를 제어하는 것이 가능하다.
정리하면, 상기 리던던시 워드라인에 대한 테스트 동작을 수행하는 경우, 상기 복수의 리던던시 워드라인의 패스/페일 여부를 검출하고, 상기 패스/페일 검출 정보(PASS/FAIL_DET)에 따라서 해당 워드라인에 대한 디스에이블 럽쳐를 진행할 수 있다. 상기 리던던시 워드라인이 페일인 경우, 해당 리던던시 워드라인에 대응하는 퓨즈를 디스에이블 럽쳐를 진행함으로써 해당 워드라인이 디스에이블 되도록 제어할 수 있다. 따라서, 상기 리던던시 워드라인에 대한 테스트 동작 이후, 노말 테스트를 통해 리페어 동작을 수행함에 있어서, 상기 복수의 리던던시 워드라인 중에서 페일이 난 리던던시 워드라인은 디스에이블 되므로 페일이 난 노말 셀에 대한 리페어 셀로 이용되지 않는다. 따라서 리페어 셀에 대한 신뢰성을 확보하는 것이 가능하다.
도 3은 도 2에 도시된 반도체 메모리 장치의 테스트에 따른 리페어 상태를 도시한 도면이다.
제1 상태 블록(310) 및 제2 상태 블록(320)은 앞서 기술한 도 1에 도시된 제1 상태 블록(110) 및 제2 상태 블록(120)과 동일한 도면으로, 제3 상태 블록(330)과의 비교를 위해 개시한 것으로 설명은 생략하기로 한다.
상기 제3 상태 블록(330)을 참조하면, 상기 리던던시 셀에 대한 패스/페일 여부에 따라서 상기 리페어 동작을 수행하는 상기 반도체 메모리 장치의 상태를 나타내고 있다. 상기 제1 테스트(Test0)는 프로브 테스트(Probe Test)이며, 상기 제2 테스트(Test1)는 패키지 테스트(Package Test)일 수 있다.
상기 제1 테스트(Test0) 및 상기 제2 테스트(Test1)를 수행하는 상기 반도체 메모리 장치는 제1 내지 제8 노말 셀(NOR_CELL_0 내지 NOR_CELL_7) 및 제1 내지 제4 리던던시 셀(RED_CELL_0 내지 RED_CELL_3)을 포함할 수 있다.
상기 제1 내지 제4 리던던시 셀(RED_CELL_0 내지 RED_CELL_3)에 대한 테스트 결과 값을 도 2에 도시된 상기 저장부(213)에 래치할 수 있다. 따라서 상기 제2 테스트(Test1) 결과 상기 제1 내지 제4 리던던시 셀(RED_CELL_0 내지 RED_CELL_3) 중에서 페일이 발생한 제2 리던던시 셀(RED_CELL_1)을 도 2에 도시된 상기 럽쳐 제어부(221)를 통해 디스에이블 시키는 것이 가능하다. 그러므로 상기 제2 테스트(Test1)에서 상기 제1 내지 제8 노말 셀(NOR_CELL_0 내지 NOR_CELL_7) 중에서 페일이 발생한 제5 노말 셀(NOR_CELL_4)에 대한 리페어 동작을 수행함에 있어서, 페일이 발생한 상기 제2 리던던시 셀(RED_CELL_1)이 아닌, 패스되어 인에이블 된 제3 리던던시 셀(RED_CELL_2)로 리페어 동작을 진행하는 것이 가능하다.
정리하면, 상기 제2 테스트(Test1), 즉 패키지 테스트를 수행함에 있어서 상기 리던던시 셀에 대한 테스트 결과값인 패스/페일 여부를 저장하여 페일이 발생한 리던던시 셀을 디스에이블 시킴으로써, 리페어 동작에 대한 신뢰성을 확보할 수 있다.
이러한 동작을 위해서 본 발명의 반도체 메모리 장치는 다음과 같은 방법으로 동작할 수 있다.
상기 반도체 메모리 장치는 상기 패키지 테스트 동작 중 리던던시 테스트 동작시 리던던시 워드라인을 선택하기 위한 리던던시 어드레스를 디코딩하는 단계, 상기 리던던시 어드레스에 대응하는 리던던시 워드라인에 저장된 데이터의 패스/페일 여부를 검출하는 단계, 상기 패스/페일 여부를 상기 리던던시 어드레스에 따라서 래치 회로에 순차적으로 래치하는 단계 및 래치된 상기 패스/페일 여부에 따라서 상기 리던던시 워드라인의 디스에이블 럽쳐를 제어하는 단계를 포함하여 동작하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
210 : 페일 리던던시 셀 정보 저장 회로부
220 : 페일 리던던시 셀 럽쳐 회로부
211 : 어드레스 디코딩부 212 : 검출부
213 : 저장부 221 : 럽쳐 제어부
222 : 럽쳐 ARE 디코딩부 223 : ARE 코어부

Claims (11)

  1. 페일이 발생한 노말 셀을 리페어하기 위한 복수의 리던던시 셀들;
    상기 복수의 리던던시 셀들의 페일 여부를 검출하고, 상기 복수의 리던던시 셀들 중에 페일이 발생한 리던던시 셀에 대한 정보를 저장하기 위한 페일 리던던시 셀 정보 저장 회로부; 및
    상기 페일이 발생한 리던던시 셀에 대해 디스에이블 럽쳐를 수행하기 위한 페일 리던던시 셀 럽쳐 회로부
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 페일 리던던시 셀 정보 저장 회로부는,
    상기 복수의 리던던시 셀들에 대응하는 리던던시 어드레스를 순차적으로 디코딩하기 위한 어드레스 디코딩부;
    상기 복수의 리던던시 셀들의 페일 여부를 검출하기 위한 검출부; 및
    상기 검출부로부터 출력된 상기 복수의 리던던시 셀들의 페일 정보를 순차적으로 저장하기 위한 저장부
    를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 저장부는,
    상기 복수의 리던던시 셀들의 개수에 대응하는 복수의 래치 회로를 포함하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 페일 리던던시 셀 럽쳐 회로부는 상기 페일이 발생한 리던던시 셀에 대응하는 퓨즈 셋을 디스에이블 시키는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 페일 리던던시 셀 럽쳐 회로부는,
    상기 페일 리던던시 셀 정보 저장 회로부에 저장된 상기 복수의 리던던시 셀들의 페일 여부에 따라서 해당 퓨즈 셋의 디스에이블 럽쳐를 제어하는 럽쳐 인에이블 신호를 생성하는 럽쳐 제어부;
    상기 퓨즈 셋에 대응하는 퓨즈 셋 어드레스를 디코딩하기 위한 럽쳐 ARE 디코딩부; 및
    상기 럽쳐 인에이블 신호에 응답하여 상기 해당 퓨즈 셋을 디스에이블 럽쳐하기 위한 ARE 코어부
    를 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 페일 리던던시 셀 정보 저장 회로부는 패키지 테스트 동작 중 상기 복수의 리던던시 셀들의 페일 여부를 검출하는 반도체 메모리 장치.
  7. 리던던시 테스트 동작시 리던던시 워드라인을 선택하기 위한 리던던시 어드레스를 디코딩하는 단계;
    상기 리던던시 어드레스에 대응하는 리던던시 워드라인에 저장된 데이터의 패스/페일 여부를 검출하는 단계;
    상기 패스/페일 여부를 상기 리던던시 어드레스에 따라서 래치 회로에 순차적으로 래치하는 단계; 및
    래치된 상기 패스/페일 여부에 따라서 상기 리던던시 워드라인의 디스에이블 럽쳐를 제어하는 단계
    를 포함하는 리던던시 워드라인의 테스트 방법.
  8. 제7항에 있어서,
    상기 리던던시 워드라인의 디스에이블 럽쳐를 제어하는 단계는,
    상기 리던던시 워드라인에 저장된 데이터가 페일인 경우, 상기 리던던시 워드라인의 디스에이블 럽쳐를 수행하는 단계
    를 포함하는 리던던시 워드라인의 테스트 방법.
  9. 제8항에 있어서,
    상기 리던던시 워드라인의 디스에이블 럽쳐를 수행하는 단계는,
    상기 리던던시 워드라인에 대응하는 퓨즈 셋을 디스에이블 시키는 것을 특징으로 하는 리던던시 워드라인의 테스트 방법.
  10. 제7항에 있어서,
    상기 리던던시 워드라인은 복수 개 존재하며, 상기 리던던시 워드라인의 패스/페일 여부를 래치하기 위한 상기 래치회로는 상기 복수의 리던던시 워드라인에 대응하여 구비되는 것을 특징으로 하는 리던던시 워드라인의 테스트 방법.
  11. 제7항에 있어서,
    상기 리던던시 테스트 동작은 패키지 테스트 동작 중의 하나인 것을 특징으로 하는 리던던시 워드라인의 테스트 방법.
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