KR101208954B1 - 리페어 회로 및 그 제어 방법 - Google Patents

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Abstract

리페어 회로는 리페어 어드레스를 저장하고, 리페어 어드레스와 입력된 어드레스를 비교하여 1차 리페어 신호를 생성하도록 구성된 퓨즈 셋 블록, 및 1차 리페어 신호의 2차 리페어 여부를 판단하여 2차 리페어 신호를 생성하도록 구성된 리던던시 제어부를 포함한다.

Description

리페어 회로 및 그 제어 방법{REPAIR CIRCUIT AND CONTROL METHOD OF THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 리페어 회로 및 그 제어 방법에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리 장치는 불량이 발생한 셀에 관한 정보를 저장하고, 저장된 정보에 따라 불량이 발생한 메모리 셀을 리던던트(Redundant) 메모리 셀로 대체하기 위한 리페어 회로를 구비하고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 장치(1)는 메모리 블록(10), 퓨즈 셋 블록(20), 낸드 게이트(ND1), 디코더(30) 및 컬럼 선택부(40)를 포함한다.
메모리 블록(10)은 메모리 셀과 연결된 노멀 컬럼 라인(NY<0:N>) 및 리던던트 컬럼 라인(RY<0:3>)을 포함한다.
노멀 컬럼 라인(NY<0:N>) 또는 노멀 컬럼 라인(NY<0:N>)을 리페어하기 위한 리던던트 컬럼 라인(RY<0:3>)이 활성화됨에 따라 해당 메모리 셀에 데이터를 기록하거나, 해당 메모리 셀이 기록된 데이터를 읽어내는 동작이 가능해진다.
퓨즈 셋 블록(20)은 복수의 퓨즈 셋(퓨즈 셋 0 ~ 퓨즈 셋 3)을 포함한다.
퓨즈 셋 블록(20)은 퓨즈 제어 신호(FC1, FC2)에 응답하여 기 저장된 리페어 정보와 어드레스 신호(A<3:9>)를 비교하여 리페어 신호(RYSb<0:3>)를 생성한다.
디코더(30)는 어드레스 신호(A<3:9>)를 디코딩하여 노멀 컬럼 라인(NY<0:N>) 중에서 어느 하나를 선택하기 위한 디코딩 신호(NYb<0:N>)를 생성한다.
낸드 게이트(ND1)는 리페어 신호(RYSb<0:3>) 중에서 어느 하나라도 활성화되면 디코더(30)가 디코딩 신호(NYb<0:N>)를 출력하지 못하도록 한다.
컬럼 선택부(40)는 스트로브 신호(STROBE)에 응답하여 디코딩 신호(NYb<0:N>)에 상응하는 노멀 컬럼 라인(NY<0:N>) 또는 리페어 신호(RYSb<0:3>)에 상응하는 리던던트 컬럼 라인(RY<0:3>)을 선택하여 활성화시킨다.
도 2에 도시된 바와 같이, 퓨즈 셋 0(21)은 인에이블 퓨즈(22), 복수의 어드레스 퓨즈(23), 비교기(24) 및 낸드 게이트(ND11)를 포함한다.
복수의 어드레스 퓨즈(23)는 퓨즈의 컷팅 여부에 따라 퓨즈 신호(FA<3:9>)를 출력한다. 즉, 퓨즈가 컷팅된 경우 퓨즈 신호(FA<3:9>)를 로직 하이(Logic High)로 출력하고, 퓨즈가 컷팅 되지 않은 경우 퓨즈 신호(FA<3:9>)를 로직 로우(Logic Low)로 출력한다.
이때 어드레스 신호(A<3:9>)가 '0000000(2진수)'인 경우에는 복수의 어드레스 퓨즈(23)가 모두 컷팅 되지 않는데, 이 경우 퓨즈 셋 0(21)이 사용되지 않는 것인지 아니면 어드레스 '0(십진수)'을 대체하기 위한 것인지 알 수 없다.
따라서 인에이블 퓨즈(22)를 추가하여 퓨즈 셋 0(21)의 사용 여부를 구분할 수 있도록 한 것이다. 즉, 인에이블 퓨즈(22) 내부의 퓨즈를 컷팅하거나 컷팅하지 않음으로써 퓨즈 셋 0(21)을 사용한다는 정보와, 어드레스 '0(십진수)'을 대체한다는 정보를 저장할 수 있다.
인에이블 퓨즈(22)는 퓨즈가 컷팅 된 경우 퓨즈 인에이블 신호(FUSE_EN)를 로직 하이로 출력하고, 퓨즈가 컷팅 되지 않은 경우 퓨즈 인에이블 신호(FUSE_EN)를 로직 로우로 출력한다.
비교기(24)는 어드레스 신호(A<3:9>)와 퓨즈 신호(FA<3:9>)를 비교하여 비교 신호(CMP_SUM)를 출력한다. 즉, 어드레스 신호(A<3:9>)와 퓨즈 신호(FA<3:9>)가 일치하는 경우 비교 신호(CMP_SUM)를 로직 하이로 출력하고, 그렇지 않은 경우 비교 신호(CMP_SUM)를 로직 로우로 출력한다.
낸드 게이트(ND11)는 퓨즈 인에이블 신호(FUSE_EN)와 비교 신호(CMP_SUM) 중에서 어느 하나라도 로직 하이이면 리페어 신호(RYSb<0>)를 로직 로우로 활성화시킨다.
복수의 퓨즈 셋(퓨즈 셋 1 ~ 퓨즈 셋 3)은 퓨즈 셋 0(21)과 동일하게 구성할 수 있다.
도 3a에 도시된 바와 같이, 어드레스 퓨즈(23)는 복수의 인버터(IV1 ~ IV3), 복수의 트랜지스터(M1, M2) 및 퓨즈를 포함한다.
도 3b에 도시된 바와 같이, 퓨즈 제어 신호(FC1)에 응답하여 퓨즈 신호(FA<#>)가 로직 하이로 초기화된다.
퓨즈 제어 신호(FC2)가 로직 하이로 천이된 이후, 퓨즈가 컷팅된 상태이면 퓨즈 신호(FA<#>)는 로직 하이로 유지되고, 퓨즈가 컷팅되지 않은 상태이면 퓨즈 신호(FA<#>)는 로직 로우로 천이된다.
상술한 종래 기술에 따른 반도체 장치(1)의 리페어 회로의 주요 구성인 복수의 퓨즈 셋(퓨즈 셋 0 ~ 퓨즈 셋 3)은 모두 복수의 어드레스 퓨즈(23) 이외에 추가적으로 인에이블 퓨즈(22)를 포함한다.
이때 퓨즈가 차지하는 면적이 반도체 장치 전체 면적에서 큰 비중을 차지하고 있는데, 종래의 리페어 회로는 실제 어드레스 정보 저장을 위한 어드레스 퓨즈 이외에 인에이블 퓨즈가 필요하므로 회로 면적을 증가시키는 문제가 있다.
본 발명의 실시예는 회로 면적을 줄일 수 있도록 한 반도체 장치의 리페어 회로 및 그 제어 방법을 제공하고자 한다.
본 발명의 실시예는 리페어 어드레스를 저장하고, 리페어 어드레스와 입력된 어드레스를 비교하여 1차 리페어 신호를 생성하도록 구성된 퓨즈 셋 블록, 및 1차 리페어 신호의 2차 리페어 여부를 판단하여 2차 리페어 신호를 생성하도록 구성된 리던던시 제어부를 포함함을 특징으로 한다.
본 발명의 실시예는 제 1 퓨즈 셋 및 제 2 퓨즈 셋을 포함하는 리페어 회로의 제어 방법으로서, 리페어할 어드레스가 하나인 경우, 제 1 퓨즈 셋 및 제 2 퓨즈 셋 중에서 제 1 퓨즈 셋에 리페어할 어드레스를 저장하고, 제 2 퓨즈 셋에는 특정 어드레스를 저장하는 것을 다른 특징으로 한다.
본 발명의 실시예는 리페어할 어드레스가 하나이며, 그 값이 '0(십진수)'인 경우, 리페어할 어드레스와 다른 값을 갖는 어드레스를 제 1 퓨즈 셋에 저장하는 것을 또 다른 특징으로 한다.
본 발명의 실시예는 리페어할 어드레스가 하나이며, 그 값이 '0(십진수)'이 아닌 경우, 리페어할 어드레스를 제 1 퓨즈 셋에 저장하는 것을 또 다른 특징으로 한다.
본 발명의 실시예는 퓨즈 셋을 사용할 필요가 없는 경우에도 임의의 어드레스를 지정하여 모든 퓨즈 셋이 사용되도록 함으로써 인에이블 퓨즈가 필요 없게 되므로 리페어 회로의 면적을 감소시킬 수 있다.
도 1은 종래의 기술에 따른 리페어 회로를 포함하는 반도체 장치(1)의 블록도,
도 2는 도 1의 퓨즈 셋(21)의 내부 구성도,
도 3a는 도 2의 어드레스 퓨즈(23)의 회로도,
도 3b는 도 2의 어드레스 퓨즈(23)의 동작 타이밍도,
도 4는 본 발명의 실시예에 따른 리페어 회로를 포함하는 반도체 장치(100)의 블록도,
도 5는 도 4의 퓨즈 셋(210)의 내부 구성도,
도 6은 도 4의 리던던시 제어부(300)의 회로도,
도 7a 및 도 7b는 도 6의 리던던시 제어부(300)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 메모리 블록(10), 퓨즈 셋 블록(200), 낸드 게이트(ND1), 디코더(30), 리던던시 제어부(300) 및 컬럼 선택부(40)를 포함한다.
메모리 블록(10)은 노멀 메모리 셀과 연결된 노멀 컬럼 라인(NY<0:N>) 및 리던던트 메모리 셀과 연결된 리던던트 컬럼 라인(RY<0:3>)을 포함한다.
메모리 블록(10)은 전체 메모리 영역 중에서 일부인 셀 매트(Cell Mat)가 될 수 있다.
즉, 본 발명의 실시예에 따른 리페어 회로는 셀 매트 단위로 구성될 수 있다.
노멀 컬럼 라인(NY<0:N>) 또는 노멀 컬럼 라인(NY<0:N>)을 리페어하기 위한 리던던트 컬럼 라인(RY<0:3>)이 활성화됨에 따라 해당 메모리 셀에 데이터를 기록하거나, 해당 메모리 셀이 기록된 데이터를 읽어내는 동작이 가능해진다.
퓨즈 셋 블록(200)은 복수의 퓨즈 셋(퓨즈 셋 0 ~ 퓨즈 셋 3)을 포함한다.
퓨즈 셋 블록(200)은 리페어할 어드레스를 저장하고, 퓨즈 제어 신호(FC1, FC2)에 응답하여 기 저장된 리페어 어드레스와 어드레스 신호(A<3:9>)를 비교하여 1차 리페어 신호(RYSb<0:3>)를 생성하도록 구성된다.
디코더(30)는 어드레스 신호(A<3:9>)를 디코딩하여 노멀 컬럼 라인(NY<0:N>) 중에서 어느 하나를 선택하기 위한 디코딩 신호(NYb<0:N>)를 생성하도록 구성된다.
낸드 게이트(ND1)는 1차 리페어 신호(RYSb<0:3>) 중에서 어느 하나라도 활성화되면 디코더(30)가 디코딩 신호(NYb<0:N>)를 출력하는 것을 방지하도록 구성된다.
리던던시 제어부(300)는 1차 리페어 신호(RYSb<0:3>)의 2차 리페어 여부를 판단하여 2차 리페어 신호(RYSbd<0:3>)를 생성하도록 구성된다.
컬럼 선택부(40)는 스트로브 신호(STROBE)에 응답하여 디코딩 신호(NYb<0:N>)에 상응하는 노멀 컬럼 라인(NY<0:N>) 또는 2차 리페어 신호(RYSbd<0:3>)에 상응하는 리던던트 컬럼 라인(RY<0:3>)을 선택하여 활성화시키도록 구성된다.
도 5에 도시된 바와 같이, 퓨즈 셋 0(210)은 복수의 어드레스 퓨즈(23) 및 비교기(211)를 포함한다.
복수의 어드레스 퓨즈(23)는 도 2 및 도 3a와 동일하게 구성할 수 있다. 복수의 어드레스 퓨즈(23)는 퓨즈가 컷팅된 경우 퓨즈 신호(FA<3:9>)를 로직 하이(Logic High)로 출력하고, 퓨즈가 컷팅 되지 않은 경우 퓨즈 신호(FA<3:9>)를 로직 로우(Logic Low)로 출력한다.
비교기(211)는 어드레스 신호(A<3:9>)와 퓨즈 신호(FA<3:9>)를 비교하여 1차 리페어 신호(RYSb<0>)를 출력하도록 구성된다. 비교기(211)는 어드레스 신호(A<3:9>)와 퓨즈 신호(FA<3:9>)가 일치하는 경우 1차 리페어 신호(RYSb<0>)를 로직 로우로 출력하고, 그렇지 않은 경우 1차 리페어 신호(RYSb<0>)를 로직 하이로 출력한다.
복수의 퓨즈 셋(퓨즈 셋 1 ~ 퓨즈 셋 3)은 퓨즈 셋 0(210)과 동일하게 구성할 수 있다.
본 발명의 실시예에 따른 퓨즈 셋 0(210)은 도 2의 종래의 퓨즈 셋 0(21)에 포함된 인에이블 퓨즈(22) 및 낸드 게이트(ND11)가 포함되지 않는다.
종래의 기술(도 2 참조)에서는 퓨즈 셋의 사용여부를 구분하기 위하여 즉, 퓨즈 셋 0(21)을 사용하는 것인지, 아니면 어드레스 '0(십진수)'을 대체하는지를 구분하기 위하여, 인에이블 퓨즈(22)를 사용하였다.
한편, 본 발명의 실시예는 복수의 퓨즈 셋(퓨즈 셋 0 ~ 퓨즈 셋 3) 중에서 사용되지 않는 퓨즈 셋(퓨즈가 컷팅되지 않는 퓨즈 셋)이 있을 경우, 사용되지 않는 퓨즈 셋을 특정 어드레스에 맞도록 퓨즈를 컷팅한다.
따라서 모든 퓨즈 셋(퓨즈 셋 0 ~ 퓨즈 셋 3)이 사용되므로 퓨즈 셋의 사용 여부를 구분하기 위한 인에이블 퓨즈가 필요 없게 된다.
물론, 사용되지 않는 퓨즈 셋의 퓨즈를 컷팅함으로써 저장된 특정 어드레스에 해당하는 노멀 컬럼 라인(NY<0:N>)은 리던던트 컬럼 라인(RY<0:3>)으로 대체된다.
이때 메모리 블록(10) 즉, 셀 매트 단위에서 실제 불량이 발생하여 대체되는 어드레스는 한 두 개 수준이나, 안정성을 위해 4개의 어드레스를 대체할 수 있도록 리페어 회로를 구성한다.
도 6에 도시된 바와 같이, 리던던시 제어부(300)는 복수의 인버터(IV21 ~ IV28) 및 복수의 노어 게이트(NR21 ~ NR24)를 포함한다.
리던던시 제어부(300)는 1차 리페어 신호(RYSb<0:3>)의 신호 비트들 중에서 어느 하나의 신호 비트 및 그와 인접한 순번의 신호 비트를 비교함으로써, 상기 어느 하나의 신호 비트의 2차 리페어 여부를 판단하여 2차 리페어 신호(RYSbd<0:3>)를 생성하도록 구성된다.
이때 본 발명의 실시예는 모든 퓨즈 셋(퓨즈 셋 0 ~ 퓨즈 셋 3)을 사용함으로써 인에이블 퓨즈가 필요 없도록 한 것이다.
그러나 리던던트 셀 중에서 불량이 발생한 셀이 있다면, 본 발명의 실시예를 적용할 수 없게 된다.
따라서 리던던트 셀 중에서 불량이 발생한 셀을 2차로 리페어할 수 있도록 리던던시 제어부(300)를 구성한 것이다.
도 7a와 같이, 리던던트 셀 중에서 불량이 발생한 셀이 없는 경우에는, 1차 리페어 신호(RYSb<0:3>) 중에서 어드레스 신호(A<3:9>)와 일치하는 1차 리페어 신호(RYSb<0>)가 로직 로우로 활성화되고, 나머지는 로직 하이로 비활성화된다.
따라서 도 6의 리던던시 제어부(300)는 2차 리페어 신호(RYSbd<0:3>) 중에서 2차 리페어 신호(RYSbd<0>)만을 로직 로우로 출력한다.
한편, 도 7b와 같이, 리던던트 셀 중에서 불량이 발생한 셀이 있고, 불량이 발생한 셀과 연관된 퓨즈 셋 0(210)을 사용할 수 없는 경우, 퓨즈 셋 0과 퓨즈 셋 1에 동일한 어드레스가 저장되도록 퓨즈 셋 0과 퓨즈 셋 1의 어드레스 퓨즈(23)를 컷팅 한다.
1차 리페어 신호(RYSb<0:3>) 중에서 어드레스 신호(A<3:9>)와 일치하는 1차 리페어 신호(RYSb<0:1>)가 로직 로우로 활성화되고, 나머지는 로직 하이로 비활성화된다.
도 6의 리던던시 제어부(300)의 노어 게이트(NR21)는 1차 리페어 신호(RYSb<0>)는 로직 로우 이지만, 인버터(IV21)의 출력 신호(RSY<1>)가 로직 하이 이므로 2차 리페어 신호(RYSbd<0>)를 로직 하이로 비활성화 시킨다.
노어 게이트(NR22)는 1차 리페어 신호(RYSb<1>)와 인버터(IV23)의 출력 신호(RSY<2>)가 모두 로직 로우 이므로 2차 리페어 신호(RYSbd<1>)를 로직 로우로 활성화 시킨다.
노어 게이트(NR23, NR24)는 1차 리페어 신호(RYSb<2:3>)가 로직 하이 이므로 인버터(IV25, IV27)의 출력과 상관 없이 2차 리페어 신호(RYSbd<2:3>)를 로직 하이로 비활성화 시킨다.
상술한 리던던시 제어부(300)의 동작에 의해 본 발명의 실시예에 의한 방식으로 1차 리페어된 불량 리던던트 셀이 2차 리페어된다. 또한 이와 동일한 방식으로 RYSb<1>을 RYSb<2>로, RYSb<2>는 RYSb<3>으로, RYSb<3>은 RYSb<0>으로 시프트시킴으로써 2차 리페어를 수행할 수 있다.
어드레스 신호(A<3:9>)를 기준으로 하였을 때, 종래의 모든 퓨즈 셋(퓨즈 셋 0 ~ 퓨즈 셋 3) 각각은 8개의 퓨즈(어드레스 퓨즈 및 인에이블 퓨즈)가 필요하였다.
그러나 본 발명의 실시예에 따르면, 모든 퓨즈 셋(퓨즈 셋 0 ~ 퓨즈 셋 3) 각각은 7개의 어드레스 퓨즈만 있으면 된다.
결국, 본 발명의 실시예에 따르면, 리페어 회로의 퓨즈 셋의 면적을 종래의 기술에 비해 12.5% 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (9)

  1. 기 저장된 리페어 어드레스와 입력된 어드레스를 비교하여 1차 리페어 신호를 생성하도록 구성된 퓨즈 셋 블록; 및
    상기 1차 리페어 신호에 해당하는 리던던트 셀의 리페어 여부를 판단하여 2차 리페어 신호를 생성하도록 구성된 리던던시 제어부를 포함하는 반도체 장치의 리페어 회로.
  2. 제 1 항에 있어서,
    상기 퓨즈 셋 블록은
    복수의 퓨즈 셋을 포함하며, 상기 복수의 퓨즈 셋 중에서 리페어를 위한 어드레스가 저장되지 않는 퓨즈 셋은 리페어와 무관한 특정 어드레스를 저장하는 반도체 장치의 리페어 회로.
  3. 제 2 항에 있어서,
    상기 복수의 퓨즈 셋은
    상기 리페어 어드레스를 저장하도록 구성된 복수의 어드레스 퓨즈; 및
    상기 리페어 어드레스와 상기 입력된 어드레스를 비교하여 상기 1차 리페어 신호를 생성하도록 구성된 비교기만으로 구성되는 반도체 장치의 리페어 회로.
  4. 제 1 항에 있어서,
    상기 리던던시 제어부는
    상기 1차 리페어 신호의 신호 비트들 중에서 어느 하나의 신호 비트 및 그와 인접한 순번의 신호 비트를 비교함으로써, 상기 어느 하나의 신호 비트의 2차 리페어 여부를 판단하여 상기 2차 리페어 신호를 생성하도록 구성되는 반도체 장치의 리페어 회로.
  5. 제 1 퓨즈 셋 및 제 2 퓨즈 셋을 포함하는 리페어 회로의 제어 방법으로서,
    리페어할 어드레스가 하나인 경우, 상기 제 1 퓨즈 셋 및 상기 제 2 퓨즈 셋 중에서 제 1 퓨즈 셋에 상기 리페어할 어드레스를 저장하고, 상기 제 2 퓨즈 셋에는 특정 어드레스를 저장하는 리페어 회로의 제어 방법.
  6. 제 5 항에 있어서,
    상기 리페어할 어드레스가 하나이며, 그 값이 '0(십진수)'인 경우, 상기 리페어할 어드레스와 다른 값을 갖는 어드레스를 상기 제 1 퓨즈 셋에 저장하는 리페어 회로의 제어 방법.
  7. 제 5 항에 있어서,
    상기 리페어할 어드레스가 하나이며, 그 값이 '0(십진수)'이 아닌 경우, 상기 리페어할 어드레스를 상기 제 1 퓨즈 셋에 저장하는 리페어 회로의 제어 방법.
  8. 제 5 항에 있어서,
    상기 제 1 퓨즈 셋에 의해 리페어 되는 리던던트 메모리 셀이 정상인 경우, 상기 특정 어드레스는 상기 리페어할 어드레스와 다른 값을 갖는 리페어 회로의 제어 방법.
  9. 제 5 항에 있어서,
    상기 제 1 퓨즈 셋에 의해 리페어 되는 리던던트 메모리 셀이 불량인 경우, 상기 특정 어드레스는 상기 리페어할 어드레스와 같은 값을 갖는 리페어 회로의 제어 방법.
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