KR102467455B1 - 리던던시 영역을 리페어 하는 반도체 장치 - Google Patents
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Abstract
반도체 장치는 퓨즈 어레이, 워드라인 디코더, 비트라인 디코더, 뱅크 정보 비교 회로 및 럽쳐 회로를 포함할 수 있다. 상기 워드라인 디코더는 뱅크 선택 어드레스 신호에 기초하여 상기 퓨즈 어레이의 워드라인을 선택할 수 있다. 상기 비트라인 디코더는 페일 로우 어드레스 신호에 기초하여 상기 퓨즈 어레이의 비트라인을 선택할 수 있다. 상기 뱅크 정보 비교 회로 및 럽쳐 회로는 페일 뱅크 어드레스 신호와 상기 뱅크 선택 신호가 대응될 때 상기 워드라인 및 비트라인과 연결된 퓨즈를 럽쳐할 수 있다.
Description
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 장치의 리페어에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 상기 반도체 장치들은 일반적으로 데이터를 저장할 수 있는 데이터 저장 영역을 구비한다. 상기 데이터 저장 영역은 어드레스에 의해 특정된 위치에 데이터를 저장할 수 있다. 반도체 장치 제조 중에, 상기 데이터 저장 영역에는 결함이 발생할 수 있다. 일반적으로, 반도체 장치들은 결함이 발생된 데이터 저장 영역을 대체 및/또는 리페어하기 위해 리페어 회로를 포함할 수 있다. 상기 데이터 저장 영역은 노멀 영역과 리던던시 영역을 포함할 수 있다. 상기 리페어 회로는 노멀 영역에서 결함이 발생된 경우 결함이 발생된 노멀 영역에 관련된 어드레스를 리던던시 영역의 어드레스로 대체함으로써 리페어 동작을 수행할 수 있다. 상기 리페어 동작은 상기 노멀 영역의 어드레스를 상기 리던던시 영역의 어드레스로 대체할 수 있는 퓨즈를 럽쳐함으로써 수행될 수 있다. 상기 반도체 장치들은 전기적 퓨즈 어레이를 구비하고, 결함 정보에 따라 상기 전기적 퓨즈 어레이를 프로그래밍할 수 있는 회로를 구비하고 있다.
본 발명의 실시예는 리던던시 영역의 결함에 대응하는 퓨즈를 메모리 뱅크 및/또는 퓨즈 어레이의 워드라인마다 순차적으로 럽쳐할 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 퓨즈 어레이; 뱅크 선택 어드레스 신호에 기초하여 상기 퓨즈 어레이의 워드라인을 선택하는 워드라인 디코더; 페일 로우 어드레스 신호에 기초하여 상기 퓨즈 어레이의 비트라인을 선택하는 비트라인 디코더; 페일 뱅크 어드레스 신호와 상기 뱅크 선택 어드레스 신호를 비교하여 럽쳐 인에이블 신호를 생성하는 뱅크 정보 비교 회로; 및 상기 럽쳐 인에이블 신호에 기초하여 상기 선택된 워드라인 및 상기 선택된 비트라인과 연결된 퓨즈를 럽쳐하는 럽쳐 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 각각 노멀 영역 및 리던던시 영역을 포함하는 복수의 메모리 뱅크; 상기 리던던시 영역의 메모리 셀에 결함이 존재하는지 여부를 테스트하여 페일 로우 어드레스 신호 및 페일 뱅크 어드레스 신호를 생성하는 테스트 회로; 및 상기 페일 로우 어드레스 신호 및 뱅크 선택 어드레스 신호에 기초하여 퓨즈 어레이의 퓨즈를 선택하고, 상기 페일 뱅크 어드레스 신호가 상기 뱅크 선택 어드레스 신호와 대응될 때 상기 선택된 퓨즈를 럽쳐하는 리던던시 리페어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 뱅크 선택 어드레스 신호에 기초하여 워드라인을 선택하는 워드라인 디코더; 입력 제어신호에 기초하여 복수의 페일 로우 어드레스 신호를 순차적으로 저장하고, 복수의 출력 제어신호에 기초하여 상기 복수의 페일 로우 어드레스 신호를 출력하는 페일 로우 래치 회로; 상기 페일 로우 어드레스 신호에 기초하여 비트라인을 선택하는 비트라인 디코더; 상기 입력 제어신호에 기초하여 복수의 페일 뱅크 어드레스 신호를 순차적으로 저장하고, 상기 복수의 출력 제어신호에 기초하여 상기 복수의 페일 뱅크 어드레스 신호를 출력하는 페일 뱅크 래치 회로; 상기 페일 뱅크 래치 회로로부터 출력된 상기 페일 뱅크 어드레스 신호와 상기 뱅크 선택 어드레스 신호를 비교하여 럽쳐 인에이블 신호를 생성하는 뱅크 정보 비교 회로; 및 상기 럽쳐 인에이블 신호에 기초하여, 상기 선택된 워드라인 및 상기 선택된 비트라인과 연결되는 퓨즈를 럽쳐하는 럽쳐 회로를 포함할 수 있다.
본 발명의 실시예는 효율적인 퓨즈 럽쳐를 수행하여 퓨즈 어레이의 사용 효율을 증가시킬 수 있다. 또한, 더 많은 결함 구제가 가능하여 반도체 장치의 신뢰성을 향상시킬 수 있다. 아울러, 리던던시 영역의 테스트 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 퓨즈 어레이와 리던던시 리페어 회로를 포함하는 반도체 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 퓨즈 어레이와 리던던시 리페어 회로를 포함하는 반도체 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 퓨즈 어레이와 리던던시 리페어 회로를 포함하는 반도체 장치의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 퓨즈 어레이와 리던던시 리페어 회로를 포함하는 반도체 장치의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 장치(1)는 데이터 저장 영역을 포함할 수 있다. 상기 데이터 저장 영역은 메모리 셀 어레이일 수 있다. 상기 메모리 셀 어레이는 복수의 메모리 뱅크를 포함할 수 있다. 도 1에서는, 상기 반도체 장치(1)가 4개의 메모리 뱅크를 구비하는 것을 예시하였으나, 상기 메모리 뱅크의 개수는 8개, 16개 또는 그 이상일 수도 있다. 상기 복수의 메모리 뱅크는 복수의 워드라인(도시하지 않음)과 복수의 비트라인(도시하지 않음)을 각각 포함할 수 있고, 상기 복수의 워드라인과 상기 복수의 비트라인이 교차하는 지점에는 복수의 메모리 셀이 각각 연결될 수 있다. 상기 복수의 워드라인 중 특정 워드라인이 선택되고 상기 복수의 비트라인 중 특정 비트라인이 선택되면, 상기 복수의 메모리 셀 중 특정 메모리 셀을 선택하여 접근할 수 있다. 상기 반도체 장치(1)는 선택된 메모리 셀로 데이터를 라이트하거나, 상기 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 메모리 셀은 다양한 형태로 구현될 수 있다. 상기 메모리 셀은 휘발성 메모리 셀과 비휘발성 메모리 셀 중 어느 하나를 포함할 수 있다. 상기 휘발성 메모리 셀은 캐패시터 메모리 셀 및 트랜지스터 래치 메모리 셀을 포함할 수 있다. 상기 비휘발성 메모리 셀은 상변화 메모리 셀, 가변 저항 메모리 셀, 자기 저항 메모리 셀, 강유전체 메모리 셀 등을 포함할 수 있다.
도 1에서, 상기 반도체 장치(1)는 제 1 메모리 뱅크(110), 제 2 메모리 뱅크(120), 제 3 메모리 뱅크(130) 및 제 4 메모리 뱅크(140)를 포함할 수 있다. 상기 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)는 노멀 영역(111, 121, 131, 141) 및 리던던시 영역(112, 122, 132, 142)을 각각 포함할 수 있다. 상기 노멀 영역(111, 121, 131, 141)은 상기 반도체 장치(1)의 노멀 동작, 즉, 라이트 또는 리드 동작을 수행할 때 데이터가 저장되거나 출력될 수 있는 영역을 의미할 수 있다. 상기 리던던시 영역(112, 122, 132, 142)은 상기 노멀 영역(111, 121, 131, 141)의 메모리 셀에 결함이 존재할 경우, 상기 결함 있는 메모리 셀을 리던던시 영역(112, 122, 132, 142)의 메모리 셀로 대체하기 위해 구비될 수 있다. 상기 리던던시 영역(112, 122, 132, 142)은 상기 노멀 영역(111, 121, 131, 141)과 물리적으로 분리된 것이 아닐 수 있고, 메모리 뱅크의 일부가 리던던시 영역으로 정의될 수 있다. 도 1에서, 상기 리던던시 영역(112, 122, 132, 142)은 제 1 워드라인(RWL1), 제 2 워드라인(RWL2) 및 제 3 워드라인(RWL3)을 각각 포함하는 것으로 도시하였으나, 워드라인의 개수를 한정하려는 것은 아니며, 워드라인의 개수는 4개 이상일 수 있다.
상기 반도체 장치(1)는 제 1 테스트 동작을 수행할 수 있다. 상기 반도체 장치는 상기 제 1 테스트 동작을 수행하여 상기 노멀 영역(111, 121, 131, 141)에 결함이 있는 메모리 셀이 존재하는지 여부를 테스트할 수 있다. 상기 반도체 장치(1)는 제 1 리페어 동작을 수행할 수 있다. 상기 반도체 장치(1)는 상기 제 1 리페어 동작을 수행하여 결함이 있는 것으로 판정된 노멀 영역(111, 121, 131, 141)의 메모리 셀을 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀로 대체 및/또는 리페어할 수 있다. 상기 제 1 리페어 동작은 결함 있는 메모리 셀이 연결된 노멀 영역(111, 121, 131, 141)의 워드라인 또는 비트라인을 리던던시 영역(112, 122, 132, 142)의 워드라인으로 대체함으로써 수행될 수 있다. 본 발명의 실시예에서는 워드라인을 대체하여 리페어 동작이 수행되는 것을 대표적으로 서술하기로 한다. 하지만, 이에 한정하는 것은 아니며, 비트라인을 대체하는 리페어 동작 또한 본 발명의 실시예에 따라 유사하게 수행될 수 있을 것이다.
상기 반도체 장치(1)는 퓨즈 어레이를(150) 포함할 수 있다. 상기 퓨즈 어레이(150)는 상기 제 1 리페어 동작 결과에 따라 노멀 영역(111, 121, 131, 141)의 워드라인을 대체하는 리던던시 영역(112, 122, 132, 142)의 워드라인에 대한 대체 및/또는 리페어 정보를 저장할 수 있다. 즉, 상기 퓨즈 어레이(150)는 결함이 있는 것으로 판정된 메모리 셀과 연결된 노멀 영역(111, 121, 131, 141)의 워드라인과 상기 리던던시 영역(112, 122, 132, 142)의 워드라인의 매칭 정보를 저장할 수 있다. 상기 퓨즈 어레이(150)는 복수의 워드라인(AWL1, AWL2, AWL3, AWL4)과 복수의 비트라인(ABL1, ABL2, ABL3을 포함하고, 상기 복수의 워드라인(AWL1, AWL2, AWL3, AWL4)과 상기 복수의 비트라인(ABL1, ABL2, ABL3)이 교차하는 지점에 각각 복수의 퓨즈(F)를 포함할 수 있다. 상기 복수의 퓨즈(F)는 각각 전기적 퓨즈일 수 있고, 안티 퓨즈일 수 있다. 상기 퓨즈 어레이(150)는 전기적 퓨즈 어레이일 수 있다.
상기 반도체 장치(1)는 상기 리던던시 영역(112, 122, 132, 142)에 대한 테스트를 수행할 수 있다. 상기 테스트는 제 2 테스트 동작일 수 있다. 상기 반도체 장치(1)는 제 2 테스트 동작을 수행하여 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀에 결함이 존재하는지 여부를 테스트할 수 있다. 상기 반도체 장치(1)는 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀에 결함이 존재하는 경우, 결함이 발생된 메모리 셀이 연결된 워드라인과 대응하는 퓨즈를 디스에이블시킬 수 있다. 상기 반도체 장치(1)는 결함이 발생된 메모리 셀과 연결된 워드라인과 대응하는 퓨즈를 럽쳐하여 해당 퓨즈를 디스에이블시킬 수 있다. 상기 퓨즈를 럽쳐하는 동작은 제 2 리페어 동작일 수 있다. 상기 반도체 장치(1)는 상기 제 2 리페어 동작을 수행함으로써, 상기 제 1 리페어 동작 시 결함이 발생된 메모리 셀과 연결된 노멀 영역의 워드라인이 결함이 발생된 메모리 셀과 연결된 리던던시 영역의 워드라인으로 대체 및/또는 리페어되는 것을 방지할 수 있다. 상기 제 2 테스트 동작 및 상기 제 2 리페어 동작은 상기 제 1 테스트 동작 및 제 1 리페어 동작과 동시에 또는 선행하여 수행될 수 있다.
도 1에서, 상기 반도체 장치(1)는 테스트 회로(160) 및 리던던시 리페어 회로(170)를 더 포함할 수 있다. 상기 테스트 회로(160)는 상기 제 2 테스트 동작을 수행하기 위해 구비될 수 있고, 상기 리던던시 리페어 회로(170)는 상기 제 2 리페어 동작을 수행하기 위해 구비될 수 있다. 상기 테스트 회로(160)는 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀 중 결함이 발생된 메모리 셀이 존재하는지 여부에 대한 테스트를 수행할 수 있다. 예를 들어, 상기 테스트 회로(160)는 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀로 동일한 레벨의 데이터를 라이트하고, 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀에 저장된 데이터를 동시에 리드함으로써 상기 결함의 존재 여부를 테스트할 수 있다. 예를 들어, 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀로 1 데이터를 라이트한 후, 1 데이터를 출력하지 못하는 메모리 셀은 결함이 발생된 것으로 판정될 수 있다. 상기 반도체 장치(1)는 상기 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140) 사이의 주변 영역에 배치되는 글로벌 라인(GIO)을 포함할 수 있다. 상기 테스트 회로(160)는 상기 글로벌 라인(GIO)을 통해 데이터를 전송하여 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀로 데이터를 라이트할 수 있다. 또한, 상기 테스트 회로(160)는 상기 글로벌 라인(GIO)을 통해 상기 리던던시 영역(112, 122, 132, 142)의 메모리 셀로부터 리드된 데이터를 수신할 수 있다. 상기 테스트 회로(160)는 상기 글로벌 라인(GIO)을 통해 전송된 데이터를 판정하여 페일 로우 어드레스 신호(ATROW) 및 페일 뱅크 어드레스 신호(BADD)를 생성할 수 있다. 상기 페일 로우 어드레스 신호(ATROW)는 결함이 발생된 메모리 셀이 연결된 워드라인을 식별하는 정보를 포함할 수 있다. 상기 페일 뱅크 어드레스 신호(BADD)는 결함이 발생된 메모리 셀이 연결된 워드라인이 배치되는 메모리 뱅크를 식별하는 정보를 포함할 수 있다. 예를 들어, 상기 페일 로우 어드레스 신호(ATROW)는 상기 퓨즈 어레이(150)의 비트라인을 선택하기 위한 정보일 수 있다.
상기 리던던시 리페어 회로(170)는 상기 테스트 회로(160)로부터 상기 페일 로우 어드레스 신호(ATROW) 및 상기 페일 뱅크 어드레스 신호(BADD)를 수신할 수 있다. 상기 리던던시 리페어 회로(170)는 상기 페일 로우 어드레스 신호(ATROW) 및 상기 페일 뱅크 어드레스 신호(BADD)에 기초하여 상기 퓨즈 어레이(150)의 특정 퓨즈를 럽쳐할 수 있다. 본 발명의 실시예에서, 상기 리던던시 리페어 회로(170)는 상기 페일 뱅크 어드레스 신호(ATROW)에 기초하여 메모리 뱅크마다 럽쳐 동작을 순차적으로 수행할 수 있다. 예를 들어, 상기 퓨즈 어레이(150)는 4개의 워드라인(AWL1, AWL2, AWL3, AWL4)과 3개 이상의 비트라인(ABL1, ABL2, ABL3)을 포함할 수 있다. 상기 4개의 워드라인(AWL1, AWL2, AWL3, AWL4)은 각각 상기 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)와 매칭될 수 있다. 상기 3개 이상의 비트라인(ABL1, ABL2, ABL3)은 상기 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)의 리던던시 영역(112, 122, 132, 142)에서 결함이 발생된 메모리 셀이 연결된 워드라인과 매칭될 수 있다. 예를 들어, 상기 제 1 메모리 뱅크(110)의 리던던시 영역(112) 중 제 2 워드라인(RWL2)에 연결된 메모리 셀에 결함이 발생된 경우, 상기 테스트 회로(160) 및 상기 리던던시 리페어 회로(170)는 상기 퓨즈 어레이(150)의 제 1 워드라인(AWL1)과 제 2 비트라인(ABL2)에 연결되는 퓨즈를 럽쳐할 수 있다. 예를 들어, 상기 제 2 메모리 뱅크(120)의 리던던시 영역(122) 중 제 3 워드라인(RWL3)에 연결된 메모리 셀에 결함이 발생된 경우, 상기 테스트 회로(160) 및 상기 리던던시 리페어 회로(170)는 상기 퓨즈 어레이(150)의 제 2 워드라인(AWL2)과 제 3 비트라인(ABL3)에 연결되는 퓨즈를 럽쳐할 수 있다.
종래에는, 페일 뱅크 어드레스 신호(BADD)를 사용하지 않고 제 2 리페어 동작을 수행하였고, 그 결과 퓨즈 어레이(150)의 특정 비트라인과 연결된 퓨즈를 전부 럽쳐하였다. 예를 들어, 제 1 메모리 뱅크(110)의 리던던시 영역(112) 중 제 2 워드라인(RWL2)에 연결된 메모리 셀에 결함이 발생된 경우, 상기 퓨즈 어레이(150)의 제 2 비트라인(ABL2)과 연결된 퓨즈들을 모두 럽쳐하였다. 따라서, 상기 제 2 비트라인(ABL2)과 상기 제 2 내지 제 4 워드라인(AWL2, AWL3, AWL4) 사이에 각각 연결되는 퓨즈까지 모두 럽쳐되었고, 상기 퓨즈들이 제 1 리페어 동작을 위해 사용될 수 없게 되면서 퓨즈 어레이(150)의 리페어 효율을 감소시켰다. 본 발명의 실시예에 따른 반도체 장치(1)는 복수의 메모리 뱅크마다 순차적으로 리페어 동작을 수행함으로써, 해당 메모리 뱅크 및 해당 워드라인에 대응하는 퓨즈만을 선택적으로 럽쳐할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(2)의 구성을 보여주는 도면이다. 상기 반도체 장치(2)는 퓨즈 어레이(201) 및 리던던시 리페어 회로(202)를 포함할 수 있다. 상기 퓨즈 어레이(201)는 복수의 워드라인과 복수의 비트라인을 포함할 수 있고, 도 2에서 임의의 워드라인(AWLn, n은 2이상의 정수) 및 임의의 비트라인(ABLm, m은 2이상의 정수)을 도시하였다. 상기 복수의 워드라인(AWLn)과 상기 복수의 비트라인(AWLm)이 각각 교차되는 지점에 연결되는 복수의 퓨즈를 포함할 수 있다. 상기 퓨즈 어레이(201)는 도 1에 도시된 퓨즈 어레이(150)와 대응될 수 있다. 상기 리던던시 리페어 회로(202)는 도 1에 도시된 테스트 회로(160)로부터 페일 로우 어드레스 신호(ATROW<1:k>, k는 2이상의 정수) 및 페일 뱅크 어드레스 신호(BADD<1:4>)를 수신할 수 있다. 상기 리던던시 리페어 회로(202)는 상기 페일 로우 어드레스 신호(ATROW<1:k>) 및 페일 뱅크 어드레스 신호(BADD)에 기초하여 퓨즈 어레이(201)의 퓨즈를 선택적으로 럽쳐할 수 있다. 상기 리던던시 리페어 회로(202)는 뱅크 선택 어드레스 신호(BA<1:2>)를 생성할 수 있다. 상기 리던던시 리페어 회로(202)는 상기 페일 로우 어드레스 신호(ATROW<1:k>) 및 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 기초하여 상기 퓨즈 어레이(201)의 퓨즈를 선택하고, 상기 페일 뱅크 어드레스 신호(BADD<1:4>)가 상기 뱅크 선택 어드레스 신호(BA<1:2>)와 대응되는지 여부에 기초하여 상기 선택된 퓨즈를 럽쳐할 수 있다. 예를 들어, 상기 페일 뱅크 어드레스 신호(BADD<1:4>)가 상기 뱅크 선택 어드레스 신호(BA<1:2>)와 대응될 때 상기 선택된 퓨즈를 럽쳐할 수 있고, 상기 페일 뱅크 어드레스 신호(BADD<1:4>)가 상기 뱅크 선택 어드레스 신호(BA<1:2>)와 대응되지 않을 때 상기 선택된 퓨즈를 럽쳐하지 않을 수 있다.
도 2에서, 상기 리던던시 리페어 회로(202)는 워드라인 디코더(210, AWL 디코더), 비트라인 디코더(220, ABL 디코더), 뱅크 정보 비교 회로(230) 및 럽쳐 회로(240)를 포함할 수 있다. 상기 워드라인 디코더(210)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)를 수신할 수 있다. 상기 워드라인 디코더(210)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 기초하여 워드라인 선택 신호(AWLS)를 생성할 수 있다. 상기 워드라인 디코더(210)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)를 디코딩하여 상기 퓨즈 어레이(201)의 특정 워드라인을 선택하기 위한 상기 워드라인 선택 신호(AWLS)를 생성할 수 있다. 상기 워드라인 선택 신호(AWLS)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 따라 복수의 워드라인(AWLn) 중 특정 워드라인을 인에이블시킬 수 있다. 예를 들어, 상기 퓨즈 어레이(201)의 워드라인의 개수는 상기 반도체 장치(2)의 메모리 뱅크의 개수와 대응될 수 있다. 도 1에서 상기 반도체 장치(1)는 4개의 메모리 뱅크(110, 120, 130, 140)를 포함하는 것으로 예시하였기 때문에, 상기 뱅크 선택 어드레스 신호(BA<1:2>)는 4개의 메모리 뱅크를 선택하기 위한 2비트 신호일 수 있다.
상기 비트라인 디코더(220)는 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 수신할 수 있다. 상기 비트라인 디코더(220)는 상기 페일 로우 어드레스 신호(ATROW<1:k>)에 기초하여 비트라인 선택 신호(ABLS)를 생성할 수 있다. 상기 비트라인 디코더(220)는 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 디코딩하여 상기 퓨즈 어레이(201)의 특정 비트라인을 선택하기 위한 비트라인 선택 신호(ABLS)를 생성할 수 있다. 상기 비트라인 선택 신호(ABLS)는 상기 페일 로우 어드레스 신호(ATROW<1:k>)에 따라 복수의 비트라인(ABLm) 중 특정 비트라인을 인에이블시킬 수 있다. 상기 페일 로우 어드레스 신호(ATROW<1:k>)는 상기 복수의 비트라인(ABLm)의 개수에 대응하는 비트 수를 가질 수 있다. 예를 들어, 상기 비트라인(ABLm)의 개수가 32개라면, 상기 페일 로우 어드레스 신호는 5비트 신호일 수 있다.
상기 뱅크 정보 비교 회로(230)는 상기 뱅크 선택 어드레스 신호(BA<1:2>) 및 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 수신할 수 있다. 상기 뱅크 정보 비교 회로(230)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)와 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 비교하여 럽쳐 인에이블 신호(RUPEN)를 생성할 수 있다. 상기 뱅크 정보 비교 회로(230)는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)와 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 서로 대응될 때 상기 럽쳐 인에이블 신호를 인에이블 시킬 수 있고, 상기 페일 뱅크 어드레스 신호(BADD<1:4>)와 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 서로 대응되지 않을 때 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 상기 뱅크 정보 비교 회로(230)는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)의 특정 순번의 비트와 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호의 특정 순번의 비트의 로직 레벨이 대응되는지 여부에 따라 상기 럽쳐 인에이블 신호(RUPEN)를 선택적으로 인에이블 시킬 수 있다. 예를 들어, 상기 페일 뱅크 어드레스 신호(BADD<1:4>)는 상기 반도체 메모리 장치(2)가 포함하는 메모리 뱅크의 개수에 대응하는 개수의 비트를 가질 수 있다. 예를 들어, 상기 페일 뱅크 어드레스 신호(BADD<1:4>)는 4비트 신호일 수 있다. 상기 페일 뱅크 어드레스 신호(BADD<1:4>)의 비트는 도 1에 도시된 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)에 각각 대응될 수 있다. 예를 들어, 결함이 발생한 메모리 셀을 포함하는 메모리 뱅크에 대응하는 페일 뱅크 어드레스 신호(BADD<1:4>)의 비트는 1일 수 있고, 결함이 발생한 메모리 셀이 없는 메모리 뱅크에 대응하는 페일 뱅크 어드레스 신호(BADD<1:4>)의 비트는 0일 수 있다. 상기 뱅크 정보 비교 회로(230)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)를 디코딩하여 4비트 디코딩 신호를 생성할 수 있다. 상기 뱅크 정보 비교 회로(230)는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)와 상기 디코딩 신호의 특정 순번의 비트를 각각 비교하고 특정 순번의 비트가 서로 대응하는 로직 값을 갖는지 여부에 따라 상기 럽쳐 인에이블 신호(RUPEN)를 인에이블 시킬 수 있다. 예를 들어, 특정 순번의 비트가 모두 1일 때, 상기 럽쳐 인에이블 신호(RUPEN)를 인에이블시킬 수 있다. 상기 대응하는 비트 중 어느 하나만이 1이거나 모두 0일 때 상기 뱅크 정보 비교 회로(230)는 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다.
상기 럽쳐 회로(240)는 상기 퓨즈 어레이(201)의 선택된 비트라인과 연결될 수 있다. 상기 럽쳐 회로(240)는 예를 들어, 복수의 비트라인(ABLm)과 선택적으로 연결되는 글로벌 비트라인(GBL)을 통해 상기 선택된 비트라인과 연결될 수 있다. 상기 럽쳐 회로(240)는 상기 뱅크 정보 비교 회로(230)부터 상기 럽쳐 인에이블 신호(RUPEN)를 수신할 수 있다. 상기 럽쳐 회로(240)는 상기 럽쳐 인에이블 신호(RUPEN)가 인에이블되었을 때 상기 글로벌 비트라인(GBL)을 통해 전류가 흐르도록 하여 상기 퓨즈 어레이(201)의 선택된 비트라인과 연결되는 퓨즈를 럽쳐할 수 있다. 상기 럽쳐 회로(240)는 상기 럽쳐 인에이블 신호(RUPEN)가 디스에이블되었을 때 상기 글로벌 비트라인(GBL)을 통해 전류가 흐르는 것을 방지하여 상기 선택된 비트라인과 연결된 퓨즈가 럽쳐되지 않도록 할 수 있다. 상기 럽쳐 회로(240)는 전류 미러(241)를 포함할 수 있다. 상기 전류 미러(241)는 상기 럽쳐 인에이블 신호(RUPEN)가 인에이블되었을 때 상기 글로벌 비트라인(GBL)을 통해 상기 퓨즈가 럽쳐될 수 있을만큼 충분한 전류가 흐를 수 있도록 전류 경로를 형성할 수 있다.
도 2에서, 상기 리던던시 리페어 회로(202)는 뱅크 어드레스 카운터(250), 페일 로우 래치(260), 페일 뱅크 래치(270) 및 컬럼 스위치 회로(280)를 더 포함할 수 있다. 상기 뱅크 어드레스 카운터(250)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)를 생성할 수 있다. 상기 뱅크 어드레스 카운터(250)는 소정 시간마다 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 순차적으로 변화시킬 수 있다. 예를 들어, 상기 뱅크 어드레스 카운터(250)는 소정 시간마다 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 순차적으로 증가시킬 수 있다. 상기 소정 시간은 상기 퓨즈 어레이(201)의 특정 퓨즈가 선택되고, 상기 특정 퓨즈가 럽쳐될 수 있는 시간에 대응하거나 더 길 수 있다. 상기 뱅크 어드레스 카운터(250)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 순차적으로 증가시키면서, 4개의 워드라인을 순차적으로 선택할 수 있다. 따라서, 상기 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)의 리던던시 영역(112, 122, 132, 142)에 대한 리페어 동작이 순차적으로 수행될 수 있도록 한다.
상기 페일 로우 래치(260)는 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 수신하여 저장할 수 있다. 상기 페일 로우 래치(260)는 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 임시적으로 저장할 수 있다. 상기 페일 로우 래치(260)는 저장된 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 상기 비트라인 디코더(220)로 출력할 수 있다. 상기 페일 뱅크 래치(270)는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 수신하여 저장할 수 있다. 상기 페일 뱅크 래치(270)는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 임시적으로 저장할 수 있다. 상기 페일 뱅크 래치(270)는 저장된 페일 뱅크 어드레스 신호(BADD<1:4>)를 상기 뱅크 정보 비교 회로(230)로 출력할 수 있다.
상기 컬럼 스위치 회로(280)는 상기 비트라인 디코더(220)로부터 상기 비트라인 선택 신호(ABLS)를 수신할 수 있다. 상기 컬럼 스위치 회로(280)는 상기 비트라인 선택 신호(ABLS)에 기초하여 복수의 비트라인(ABLm) 중 하나를 상기 글로벌 비트라인(GBL)과 연결시킬 수 있다. 상기 컬럼 스위치 회로(280)는 상기 비트라인 선택 신호(ABLS)에 기초하여 선택된 비트라인이 상기 글로벌 비트라인(GBL)을 통해 상기 럽쳐 회로(240)와 연결될 수 있도록 한다.
도 1 및 도 2를 참조하여 본 발명의 실시예에 따른 반도체 장치(1, 2)의 동작을 설명하면 다음과 같다. 상기 테스트 회로(160)는 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)의 리던던시 영역(112, 122, 132, 142)에 대한 테스트 동작을 수행할 수 있고, 테스트 결과에 따라 상기 페일 로우 어드레스 신호(ATROW<1:k>) 및 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 생성할 수 있다. 예를 들어, 제 1 메모리 뱅크(110)의 제 2 워드라인(RWL2)과 제 3 메모리 뱅크(130)의 제 2 워드라인(RWL2)에 연결되는 메모리 셀에 결함이 발생되었고, 상기 제 2 및 제 4 메모리 뱅크(120, 140)의 메모리 셀에는 결함이 발생되지 않았다고 가정하자. 상기 테스트 회로(160)는 상기 제 2 워드라인(RWL2)을 퓨즈 어레이(201)의 비트라인과 맵핑시키기 위해 임의의 페일 로우 어드레스 신호(ATROW<1:k>)를 생성할 수 있다. 또한, 상기 테스트 회로(160)는 예를 들어, 0, 1, 0, 1의 코드 값을 갖는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 생성할 수 있다. 상기 페일 뱅크 어드레스 신호(BADD<1:4>)의 최하위 비트는 제 1 메모리 뱅크(110)의 리던던시 영역(112)에 대한 리페어 정보에 대응하고, 두 번째 비트는 제 2 메모리 뱅크(120)의 리던던시 영역(122)에 대한 리페어 정보에 대응하며, 세 번째 비트는 제 3 메모리 뱅크(130)의 리던던시 영역(132)에 대한 리페어 정보에 대응하고, 최상위 비트는 제 4 메모리 뱅크(140)의 리던던시 영역(142)에 대한 리페어 정보에 대응할 수 있다. 상기 제 1 및 제 3 메모리 뱅크(110, 130)의 메모리 셀에 결함이 발생하였으므로, 상기 테스트 회로(160)는 상기 최하위 비트와 세 번째 비트를 1로 설정하여 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 생성할 수 있다.
상기 리던던시 리페어 회로(202)는 상기 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)에 대한 리페어 동작을 순차적으로 수행할 수 있다. 상기 뱅크 어드레스 카운터(250)는 예를 들어, 상기 제 1 워드라인(AWL1)을 먼저 선택하기 위해 가장 작은 코드 값을 갖는 상기 뱅크 선택 어드레스 신호(BA<1:2>)를 생성할 수 있다. 따라서, 제 1 메모리 뱅크(110)의 리던던시 영역(112)에 대한 리페어 동작이 먼저 수행될 수 있다. 상기 워드라인 디코더(210)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 기초하여 제 1 워드라인(AWL1)을 인에이블시킬 수 있다. 상기 비트라인 디코더(220)는 상기 페일 로우 어드레스 신호(ATROW<1:k>)에 기초하여 상기 비트라인 선택 신호(ABLS)를 생성할 수 있다. 상기 비트라인 선택 신호(ABLS)에 기초하여 특정 비트라인, 예를 들어, 제 2 비트라인(ABL2)이 상기 컬럼 스위치(280)를 통해 상기 글로벌 비트라인(GBL)과 연결될 수 있다.
상기 뱅크 정보 비교 회로(230)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 비교할 수 있다. 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호는 0, 0, 0, 1일 수 있고, 상기 0, 1, 0, 1을 갖는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)와 비교될 수 있다. 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호의 최하위 비트와 상기 페일 뱅크 어드레스 신호(BADD<1:4>)의 최하위 비트는 모두 1이므로, 상기 뱅크 정보 비교 회로(230)는 상기 럽쳐 인에이블 신호(RUPEN)를 인에이블시킬 수 있다. 상기 럽쳐 회로(240)는 인에이블된 상기 럽쳐 인에이블 신호(RUPEN)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 전류가 흐르도록 한다. 따라서, 상기 제 1 워드라인(AWL1) 및 상기 제 2 비트라인(ABL2)과 연결되는 퓨즈(F)는 상기 럽쳐 회로(240)에 의해 럽쳐될 수 있다. 상기 제 1 워드라인(AWL1) 및 제 2 비트라인(ABL2)과 연결되는 퓨즈(F)가 럽쳐됨으로써, 상기 제 1 메모리 뱅크(110)의 리던던시 영역(112)의 제 2 워드라인(RWL2)은 상기 노멀 영역(111)에 발생된 결함을 대체하는데 사용되지 않을 수 있다.
이 후, 제 2 메모리 뱅크(120)의 리던던시 영역(122)에 대한 리페어 동작이 수행될 수 있다. 소정 시간이 경과하면, 상기 뱅크 어드레스 카운터(250)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 1만큼 증가시킬 수 있다. 상기 워드라인 디코더(210)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 기초하여 상기 워드라인 선택 신호(AWLS)를 생성하여 상기 제 2 워드라인(AWL2)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(230)는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)와 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 0, 1, 0일 수 있다. 상기 디코딩된 신호의 두 번째 비트는 1인 반면 상기 페일 뱅크 어드레스 신호(BADD<1:4>)의 두 번째 비트는 0이므로, 상기 뱅크 정보 비교 회로(230)는 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 따라서, 상기 제 2 워드라인(AWL2)과 연결되는 퓨즈(F)는 럽쳐되지 않을 수 있다.
다시 소정 시간이 경과하면, 상기 뱅크 어드레스 카운터(250)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 1만큼 증가시키고, 제 3 메모리 뱅크(130)의 리던던시 영역(132)에 대한 리페어 동작이 수행될 수 있다. 상기 워드라인 디코더(210)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 기초하여 상기 워드라인 선택 신호(AWLS)를 생성하여 상기 제 3 워드라인(AWL3)을 선택할 수 있다. 상기 비트라인 디코더(220)는 상기 페일 로우 어드레스 신호(ATROW<1:k>)에 기초하여 제 2 비트라인(ABL2)을 선택할 수 있다. 상기 제 2 비트라인(ABL2)은 상기 컬럼 스위치(280)를 통해 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 뱅크 정보 비교 회로(230)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 비교할 수 있다. 상기 디코딩된 신호는 0, 1, 0, 0일 수 있고, 상기 0, 1, 0, 1을 갖는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)와 비교될 수 있다. 상기 디코딩된 신호의 세 번째 비트와 상기 페일 뱅크 어드레스 신호(BADD<1:4>)의 세 번째 비트는 모두 1이므로, 상기 뱅크 정보 비교 회로(230)는 럽쳐 인에이블 신호(RUPEN)를 인에이블 시킬 수 있다. 상기 럽쳐 회로(240)는 인에이블된 상기 럽쳐 인에이블 신호(RUPEN)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 전류가 흐르도록 한다. 따라서, 상기 제 3 워드라인(AWL3) 및 상기 제 2 비트라인(ABL2)과 연결되는 퓨즈(F)는 상기 럽쳐 회로(240)에 의해 럽쳐될 수 있다. 상기 제 3 워드라인(AWL3) 및 제 2 비트라인(ABL2)과 연결되는 퓨즈(F)가 럽쳐됨으로써, 상기 제 3 메모리 뱅크(130)의 상기 리던던시 영역(132)의 제 2 워드라인(RWL2)은 상기 노멀 영역(131)에 발생된 결함을 대체하는데 사용되지 않을 수 있다.
다시 소정의 시간이 경과하면, 상기 뱅크 어드레스 카운터(250)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 1만큼 증가시키고, 제 4 메모리 뱅크(140)의 리던던시 영역(142)에 대한 리페어 동작이 수행될 수 있다. 상기 워드라인 디코더(210)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 기초하여 상기 워드라인 선택 신호(AWLS)를 생성하여 상기 제 4 워드라인(AWL4)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(230)는 상기 페일 뱅크 어드레스 신호(BADD<1:4>)와 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호를 비교할 수 있다. 상기 디코딩된 신호는 1, 0, 0, 0일 수 있다. 상기 디코딩된 신호의 최상위 비트는 1인 반면 상기 페일 뱅크 어드레스 신호(BADD<1:4>)의 최상위 비트는 0이므로, 상기 뱅크 정보 비교 회로(230)는 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 따라서, 상기 제 4 워드라인(AWL4)과 연결되는 퓨즈(F)는 럽쳐되지 않을 수 있다. 종래에는 어느 하나의 뱅크의 리던던시 영역의 어느 하나의 워드라인에 연결된 메모리 셀에 결함이 발생한 경우, 특정 워드라인 및 특정 비트라인과 연결되는 퓨즈를 모두 럽쳐하였다. 따라서, 활용할 수 있는 퓨즈의 개수가 감소될 수 밖에 없었다. 본 발명의 실시예는 위와 같이 제 1 및 제 3 메모리 뱅크(110, 130)의 리던던시 영역(112, 132)의 메모리 셀에 결함이 발생했을 때, 도 1의 퓨즈 어레이(150)에서, 제 1 및 제 3 워드라인(AWL1, AWL3)과 제 2 비트라인(ABL2) 사이에 연결되는 퓨즈(F)만을 럽쳐함으로써, 제 2 및 제 4 워드라인(AWL2, AWL4)과 제 2 비트라인(ABL2) 사이에 연결되는 퓨즈(F)가 제 2 및 제 4 메모리 뱅크(120, 140)의 노멀 영역(12, 141)의 리페어 동작에 활용될 수 있도록 한다.
도 3은 본 발명의 실시예에 따른 반도체 장치(3)의 구성을 보여주는 도면이다. 도 3에 도시된 반도체 장치(3)는 도 2에 도시된 반도체 장치(2)와 유사한 구성을 가지며, 동일한 구성요소에 대해서는 유사한 도면부호가 기재되었고, 동일한 구성요소에 대한 중복되는 설명은 하지 않기로 한다. 상기 반도체 장치(3)는 퓨즈 어레이(301) 및 리던던시 리페어 회로(302)를 포함할 수 있다. 상기 퓨즈 어레이(301)는 도 1에 도시된 퓨즈 어레이(150)에 대응될 수 있다. 상기 반도체 장치(3)의 리던던시 리페어 회로(302)는 워드라인 디코더(310), 비트라인 디코더(320), 뱅크 정보 비교 회로(330), 페일 로우 래치 회로(360), 페일 뱅크 래치 회로(370) 및 럽쳐 회로(340)를 포함할 수 있다. 도 1에 도시된 테스트 회로(160)는 상기 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)의 리던던시 영역(112, 122, 132, 142)에 복수의 결함이 발생했을 때 복수의 페일 로우 어드레스 신호(ATROW<1:k>) 및 복수의 페일 뱅크 어드레스 신호(BADD<1:4>)를 생성할 수 있다. 상기 페일 로우 래치 회로(360)는 상기 복수의 페일 로우 어드레스 신호(ATROW<1:k>)를 수신하고, 입력 제어신호(PIN)에 기초하여 상기 복수의 페일 로우 어드레스 신호(ATROW<1:k>)를 순차적으로 저장할 수 있다. 상기 복수의 페일 로우 래치 회로(360)는 복수의 페일 로우 래치(361, 362, 363)를 포함할 수 있고, 상기 복수의 페일 로우 래치(361, 362, 363)는 각각 상기 입력 제어신호(PIN)에 기초하여 상기 복수의 페일 로우 어드레스 신호(ATROW<1:k>)를 하나씩 저장할 수 있다. 상기 페일 로우 래치 회로(360)는 복수의 출력 제어신호(POUT1, POUT2, POUT3)에 기초하여 저장된 복수의 페일 로우 어드레스 신호(ATROW<1:k>)를 선택적으로 출력할 수 있다. 상기 복수의 출력 제어신호(POUT1, POUT2, POUT3)의 개수는 상기 페일 로우 래치(361, 362, 363)에 대응하는 개수에 대응할 수 있다. 상기 복수의 출력 제어신호(POUT1, POUT2, POUT3)는 리페어 동작을 제어하기 위한 어떠한 신호로 구현될 수 있으며, 예를 들어, 테스트 모드 신호와 같은 제어신호가 사용될 수 있다. 상기 복수의 페일 로우 래치(361, 362, 363)는 각각 할당된 출력 제어신호(POUT1, POUT2, POUT3)가 인에이블되었을 때 저장된 페일 로우 어드레스 신호(ATROW<1:k>)를 상기 비트라인 디코더(320)로 각각 출력할 수 있다.
상기 페일 뱅크 래치 회로(370)는 상기 복수의 페일 뱅크 어드레스 신호(BADD<1:4>)를 수신하고, 상기 입력 제어신호(PIN)에 기초하여 상기 복수의 페일 뱅크 어드레스 신호(BADD<1:4>)를 순차적으로 저장할 수 있다. 상기 복수의 페일 뱅크 래치 회로(370)는 복수의 페일 뱅크 래치(371, 372, 373)를 포함할 수 있고, 상기 복수의 페일 뱅크 래치(371, 372, 373)의 개수는 상기 복수의 페일 로우 래치(361, 362, 363)의 개수에 대응할 수 있다. 상기 복수의 페일 뱅크 래치(371, 372, 373)는 각각 상기 입력 제어신호(PIN)에 기초하여 상기 복수의 페일 뱅크 어드레스 신호(BADD<1:4>)를 하나씩 저장할 수 있다. 상기 페일 뱅크 래치 회로(370)는 상기 복수의 출력 제어신호(POUT1, POUT2, POUT3)에 기초하여 저장된 복수의 페일 뱅크 어드레스 신호(BADD<1:4>)를 선택적으로 출력할 수 있다. 상기 복수의 페일 뱅크 래치(371, 372, 373)는 각각 할당된 출력 제어신호(POUT1, POUT2, POUT3)가 인에이블되었을 때 저장된 페일 뱅크 어드레스 신호(BADD<1:4>)를 상기 비트라인 디코더(320)로 출력할 수 있다.
도 1 및 도 3을 참조하여 본 발명의 실시예에 따른 반도체 장치(1, 3)의 동작을 설명하면 다음과 같다. 상기 테스트 회로(160)는 제 1 내지 제 4 메모리 뱅크(110, 120, 130, 140)의 리던던시 영역(112, 122, 132, 142)에 대한 테스트 동작을 수행할 수 있고, 테스트 결과에 따라 상기 페일 로우 어드레스 신호(ATROW<1:k>) 및 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 생성할 수 있다. 예를 들어, 제 1 메모리 뱅크(110)의 제 1 워드라인(RWL1)에 연결된 메모리 셀, 제 2 메모리 뱅크(120)의 제 4 워드라인(RWL4)에 연결된 메모리 셀, 제 3 메모리 뱅크의 제 1 및 제 3 워드라인(RWL1, RWL3)에 연결된 메모리 셀에 결함이 발생되었고, 상기 제 4 메모리 뱅크(140)의 메모리 셀에는 결함이 발생되지 않았다고 가정하자. 상기 테스트 회로(160)는 상기 제 1 워드라인(RWL1)을 상기 퓨즈 어레이(150)의 특정 비트라인과 맵핑시키기 위해 특정 코드 값을 갖는 페일 로우 어드레스 신호(ATROW<1:k>)와 0, 1, 0, 1을 갖는 페일 뱅크 어드레스 신호(BADD<1:n>)를 생성할 수 있다. 설명의 명확성을 위해, 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 제 1 페일 로우 어드레스 신호로 명명하고, 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 제 1 페일 뱅크 어드레스 신호로 명명하기로 한다. 상기 제 1 페일 로우 어드레스 신호는 상기 입력 제어신호(PIN)에 기초하여 제 1 페일 로우 래치(361)에 저장되고, 상기 제 1 페일 뱅크 어드레스 신호는 상기 입력 제어신호(PIN)에 기초하여 제 1 페일 뱅크 래치(371)에 저장될 수 있다. 상기 테스트 회로(160)는 상기 제 3 워드라인(RWL3)을 상기 퓨즈 어레이(150)의 특정 비트라인과 맵핑시키기 위해 특정 코드 값을 갖고, 상기 제 1 페일 로우 어드레스 신호와 다른 코드 값을 갖는 페일 로우 어드레스 신호(ATROW<1:k>)를 생성할 수 있다. 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 제 2 페일 로우 어드레스 신호로 명명하기로 한다. 또한, 상기 테스트 회로(160)는 0, 1, 0, 0을 갖는 페일 뱅크 어드레스 신호(BADD<1:4>)를 생성할 수 있다. 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 제 2 페일 뱅크 어드레스 신호로 명명하기로 한다. 상기 제 2 페일 로우 어드레스 신호는 상기 입력 제어신호(PIN)에 기초하여 상기 제 2 페일 로우 래치(362)에 저장되고, 상기 제 2 페일 뱅크 어드레스 신호는 상기 입력 제어신호(PIN)에 기초하여 제 2 페일 뱅크 래치(372)에 저장될 수 있다. 상기 테스트 회로(160)는 상기 제 4 워드라인(RWL4)을 상기 퓨즈 어레이(150)의 특정 비트라인과 맵핑시키기 위해 특정 코드 값을 갖고, 상기 제 1 및 제 2 페일 로우 어드레스 신호와 다른 코드 값을 갖는 페일 로우 어드레스 신호(ATROW<1:k>)를 생성할 수 있다. 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 제 3 페일 로우 어드레스 신호로 명명하기로 한다. 또한, 상기 테스트 회로는 0, 0, 1, 0을 갖는 페일 뱅크 어드레스 신호(BADD<1:4>)를 생성할 수 있다. 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 제 3 페일 뱅크 어드레스 신호로 명명하기로 한다. 상기 제 3 페일 로우 어드레스 신호는 상기 입력 제어신호(PIN)에 기초하여 상기 제 3 페일 로우 래치(363)에 저장되고, 상기 제 3 페일 뱅크 어드레스 신호는 상기 입력 제어신호(PIN)에 기초하여 제 3 페일 뱅크 래치(373)에 저장될 수 있다.
상기 리던던시 리페어 회로(302)는 제 1 메모리 뱅크(110)의 리던던시 영역(112)에 대한 리페어 동작을 먼저 수행할 수 있다. 상기 워드라인 디코더(310)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 기초하여 상기 워드라인 선택 신호(AWLS)를 생성하여 제 1 워드라인(AWL1)을 선택할 수 있다. 이 때, 상기 제 1 출력 제어신호(POUT1)가 인에이블될 수 있고, 상기 제 1 페일 로우 래치(361)는 상기 제 1 페일 로우 어드레스 신호를 상기 비트라인 디코더(310)로 출력하고, 상기 제 1 페일 뱅크 래치(371)는 상기 제 1 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 1 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 1 비트라인(ABL1)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 1 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 0, 0, 1일 수 있고 상기 제 1 페일 뱅크 어드레스 신호는 0, 1, 0, 1이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 인에이블시킬 수 있다. 상기 럽쳐 회로(340)는 상기 럽쳐 인에이블 신호(RUPEN)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 전류가 흐를 수 있도록 한다. 따라서, 상기 컬럼 스위치(380)를 통해 상기 글로벌 비트라인(GBL)과 연결되는 제 1 비트라인(ABL1) 및 상기 제 1 워드라인(AWL1)과 연결된 퓨즈(F)는 럽쳐될 수 있다. 제 2 출력 제어신호(POUT2)가 인에이블되면, 상기 제 2 페일 로우 래치(362)는 상기 제 2 페일 로우 어드레스 신호를 상기 비트라인 디코더(320)로 출력하고, 상기 제 2 페일 뱅크 래치(372)는 상기 제 2 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 2 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 3 비트라인(ABL3)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 2 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 0, 0, 1이고 상기 제 2 페일 뱅크 어드레스 신호는 0, 1, 0, 0이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 따라서, 상기 제 1 워드라인(AWL1) 및 상기 제 3 비트라인(ABL3)과 연결된 퓨즈(F)는 럽쳐되지 않을 수 있다. 제 3 출력 제어신호(POUT3)가 인에이블되면, 상기 제 3 페일 로우 래치(363)는 상기 제 3 페일 로우 어드레스 신호를 상기 비트라인 디코더(320)로 출력하고, 상기 제 3 페일 뱅크 래치(373)는 상기 제 3 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 3 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 4 비트라인(ABL4)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 3 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 0, 0, 1이고 상기 제 3 페일 뱅크 어드레스 신호는 0, 0, 1, 0이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 따라서, 상기 제 1 워드라인(AWL1) 및 상기 제 4 비트라인(ABL4)과 연결된 퓨즈(F)는 럽쳐되지 않을 수 있다.
이후, 상기 뱅크 어드레스 카운터(350)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 1만큼 증가시키고, 상기 제 2 메모리 뱅크(120)의 리던던시(122) 영역에 대한 리페어 동작이 수행될 수 있다. 상기 워드라인 디코더(310)는 상기 뱅크 선택 어드레스 신호(BADD<1:2>)에 기초하여 상기 워드라인 선택 신호(AWLS)를 생성하여 제 2 워드라인(AWL2)을 선택할 수 있다. 이 때, 상기 제 1 출력 제어신호(POUT1)가 인에이블될 수 있고, 상기 제 1 페일 로우 래치(361)는 상기 제 1 페일 로우 어드레스 신호를 상기 비트라인 디코더(320)로 출력하고, 상기 제 1 페일 뱅크 래치(371)는 상기 제 1 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 1 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 2 비트라인(ABL1)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 1 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 0, 1, 0일 수 있고 상기 제 1 페일 뱅크 어드레스 신호는 0, 1, 0, 1이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 따라서, 상기 제 2 워드라인(AWL2) 및 상기 제 1 비트라인(ABL1)과 연결된 퓨즈(F)는 럽쳐되지 않을 수 있다. 상제 2 출력 제어신호(POUT2)가 인에이블되면, 상기 제 2 페일 로우 래치(362)는 상기 제 2 페일 로우 어드레스 신호를 상기 비트라인 디코더(320)로 출력하고, 상기 제 2 페일 뱅크 래치(372)는 상기 제 2 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 2 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 3 비트라인(ABL3)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 2 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 0, 1, 0이고 상기 제 2 페일 뱅크 어드레스 신호는 0, 1, 0, 0이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 따라서, 상기 제 2 워드라인(AWL2) 및 상기 제 3 비트라인(ABL3)과 연결된 퓨즈(F)는 럽쳐되지 않을 수 있다. 제 3 출력 제어신호(POUT3)가 인에이블되면, 상기 제 3 페일 로우 래치(363)는 상기 제 3 페일 로우 어드레스 신호를 상기 비트라인 디코더(320)로 출력하고, 상기 제 3 페일 뱅크 래치(373)는 상기 제 3 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 3 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 4 비트라인(ABL4)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 3 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 0, 1, 0이고 상기 제 3 페일 뱅크 어드레스 신호는 0, 0, 1, 0이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 인에이블시킬 수 있다. 상기 럽쳐 회로(340)는 상기 럽쳐 인에이블 신호(RUPEN)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 전류가 흐를 수 있도록 한다. 따라서, 상기 컬럼 스위치(380)를 통해 상기 글로벌 비트라인(GBL)과 연결되는 제 4 비트라인(ABL4) 및 상기 제 2 워드라인(AWL2)과 연결된 퓨즈(F)는 럽쳐될 수 있다.
이후, 상기 뱅크 어드레스 카운터(350)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 1만큼 증가시키고, 상기 제 3 메모리 뱅크(130)의 리던던시 영역(132)에 대한 리페어 동작이 수행될 수 있다. 상기 워드라인 디코더(310)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)에 기초하여 상기 워드라인 선택 신호(AWLS)를 생성하여 제 3 워드라인(AWL3)을 선택할 수 있다. 이 때, 상기 제 1 출력 제어신호(POUT1)가 인에이블될 수 있고, 상기 제 1 페일 로우 래치(361)는 상기 제 1 페일 로우 어드레스 신호를 상기 비트라인 디코더(320)로 출력하고, 상기 제 1 페일 뱅크 래치(371)는 상기 제 1 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 1 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 1 비트라인(ABL1)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 1 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 1, 0, 0일 수 있고 상기 제 1 페일 뱅크 어드레스 신호는 0, 1, 0, 1이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 인에이블시킬 수 있다. 상기 럽쳐 회로(340)는 상기 럽쳐 인에이블 신호(RUPEN)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 전류가 흐를 수 있도록 한다. 따라서, 상기 컬럼 스위치(380)를 통해 상기 글로벌 비트라인(GBL)과 연결되는 제 1 비트라인(ABL1) 및 상기 제 3 워드라인(AWL3)과 연결된 퓨즈(F)는 럽쳐될 수 있다. 상제 2 출력 제어신호(POUT2)가 인에이블되면, 상기 제 2 페일 로우 래치(362)는 상기 제 2 페일 로우 어드레스 신호를 상기 비트라인 디코더(320)로 출력하고, 상기 제 2 페일 뱅크 래치(372)는 상기 제 2 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 2 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 3 비트라인(ABL3)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 2 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 1, 0, 0이고 상기 제 2 페일 뱅크 어드레스 신호는 0, 1, 0, 0이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 인에이블시킬 수 있다. 상기 럽쳐 회로(340)는 상기 럽쳐 인에이블 신호(RUPEN)에 기초하여 상기 글로벌 비트라인(GBL)을 통해 전류가 흐를 수 있도록 한다. 따라서, 상기 컬럼 스위치(380)를 통해 상기 글로벌 비트라인(GBL)과 연결되는 제 3 비트라인(ABL3) 및 상기 제 3 워드라인(AWL3)과 연결된 퓨즈(F)는 럽쳐될 수 있다. 제 3 출력 제어신호(POUT3)가 인에이블되면, 상기 제 3 페일 로우 래치(363)는 상기 제 3 페일 로우 어드레스 신호를 상기 비트라인 디코더(320)로 출력하고, 상기 제 3 페일 뱅크 래치(373)는 상기 제 3 페일 뱅크 어드레스 신호를 상기 뱅크 정보 비교 회로(330)로 출력할 수 있다. 상기 비트라인 디코더(320)는 상기 제 3 페일 로우 어드레스 신호에 기초하여 비트라인 선택 신호(ABLS)를 생성하여 제 4 비트라인(ABL4)을 선택할 수 있다. 상기 뱅크 정보 비교 회로(330)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)가 디코딩된 신호와 상기 제 3 페일 뱅크 어드레스 신호를 비교할 수 있다. 상기 디코딩된 신호는 0, 1, 0, 0이고 상기 제 3 페일 뱅크 어드레스 신호는 0, 0, 1, 0이므로, 상기 뱅크 정보 비교 회로(330)는 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 따라서, 상기 제 3 워드라인(AWL3) 및 상기 제 3 비트라인(ABL3)과 연결된 퓨즈(F)는 럽쳐되지 않을 수 있다.
이후, 상기 뱅크 어드레스 카운터(350)는 상기 뱅크 선택 어드레스 신호(BA<1:2>)의 코드 값을 1만큼 증가시키고, 상기 제 4 메모리 뱅크(140)의 리던던시 영역(142)에 대한 리페어 동작이 수행될 수 있다. 상기 제 4 메모리 뱅크(140)의 리던던시 영역(140)에는 결함이 발생되지 않았기 때문에, 상기 뱅크 정보 비교 회로(330)는 상기 제 1 내지 제 3 페일 뱅크 어드레스 신호를 수신하더라도 상기 럽쳐 인에이블 신호(RUPEN)를 디스에이블시킬 수 있다. 따라서, 상기 제 4 워드라인(AWL4)과 연결되는 퓨즈들은 럽쳐되지 않을 수 있다. 본 발명의 실시예는 메모리 뱅크마다 리페어 동작을 순차적으로 수행하여 불필요하게 디스에이블되는 퓨즈의 개수를 줄일 수 있고, 상기 페일 뱅크 어드레스 신호(BADD<1:4>)를 생성하여 상기 페일 로우 어드레스 신호(ATROW<1:k>)를 공통으로 사용할 수 있도록 하므로 테스트 동작 시간을 크게 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (17)
- 퓨즈 어레이;
뱅크 선택 어드레스 신호에 기초하여 상기 퓨즈 어레이의 워드라인을 선택하는 워드라인 디코더;
페일 로우 어드레스 신호에 기초하여 상기 퓨즈 어레이의 비트라인을 선택하는 비트라인 디코더;
페일 뱅크 어드레스 신호와 상기 뱅크 선택 어드레스 신호를 비교하여 럽쳐 인에이블 신호를 생성하는 뱅크 정보 비교 회로; 및
상기 럽쳐 인에이블 신호에 기초하여 상기 선택된 워드라인 및 상기 선택된 비트라인과 연결된 퓨즈를 럽쳐하는 럽쳐 회로를 포함하는 반도체 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 뱅크 정보 비교 회로는 상기 뱅크 선택 어드레스 신호가 상기 페일 뱅크 어드레스 신호와 동일한 값을 가질 때 상기 럽쳐 인에이블 신호를 인에이블시키고, 상기 뱅크 선택 어드레스 신호가 상기 페일 뱅크 어드레스 신호와 다른 값을 가질 때 상기 럽쳐 인에이블 신호를 디스에이블시키는 반도체 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
소정 시간마다 상기 뱅크 선택 어드레스 신호의 코드 값을 순차적으로 변화시키는 뱅크 어드레스 카운터를 더 포함하는 반도체 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 페일 로우 어드레스 신호를 래치하는 페일 로우 래치; 및
상기 페일 뱅크 어드레스 신호를 래치하는 페일 뱅크 래치를 더 포함하는 반도체 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 선택된 비트라인을 상기 럽쳐 회로와 연결하는 컬럼 스위치 회로를 더 포함하는 반도체 장치. - 각각 노멀 영역 및 리던던시 영역을 포함하는 복수의 메모리 뱅크;
상기 리던던시 영역의 메모리 셀에 결함이 존재하는지 여부를 테스트하여 페일 로우 어드레스 신호 및 페일 뱅크 어드레스 신호를 생성하는 테스트 회로; 및
상기 페일 로우 어드레스 신호 및 뱅크 선택 어드레스 신호에 기초하여 퓨즈 어레이의 퓨즈를 선택하고, 상기 페일 뱅크 어드레스 신호와 상기 뱅크 선택 어드레스 신호를 비교하여 상기 선택된 퓨즈를 럽쳐하는 리던던시 리페어 회로를 포함하는 반도체 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 리던던시 리페어 회로는 상기 뱅크 선택 어드레스 신호에 기초하여 상기 퓨즈 어레이의 워드라인을 선택하는 워드라인 디코더;
상기 페일 로우 어드레스 신호에 기초하여 상기 퓨즈 어레이의 비트라인을 선택하는 비트라인 디코더;
상기 페일 뱅크 어드레스 신호와 상기 뱅크 선택 어드레스 신호를 비교하여 럽쳐 인에이블 신호를 생성하는 뱅크 정보 비교 회로; 및
상기 럽쳐 인에이블 신호에 기초하여, 상기 선택된 워드라인 및 상기 선택된 비트라인과 연결된 퓨즈를 럽쳐하는 럽쳐 회로를 포함하는 반도체 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 뱅크 정보 비교 회로는 상기 뱅크 선택 어드레스 신호가 상기 페일 뱅크 어드레스 신호와 동일한 값을 가질 때 상기 럽쳐 인에이블 신호를 인에이블시키고, 상기 뱅크 선택 어드레스 신호가 상기 페일 뱅크 어드레스 신호와 다른 값을 가질 때 상기 럽쳐 인에이블 신호를 디스에이블시키는 반도체 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
소정 시간마다 상기 뱅크 선택 어드레스 신호의 코드 값을 순차적으로 변화시키는 뱅크 어드레스 카운터를 더 포함하는 반도체 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 페일 로우 어드레스 신호를 래치하는 페일 로우 래치; 및
상기 페일 뱅크 어드레스 신호를 래치하는 페일 뱅크 래치를 더 포함하는 반도체 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 선택된 비트라인을 상기 럽쳐 회로와 연결하는 컬럼 스위치 회로를 더 포함하는 반도체 장치. - 뱅크 선택 어드레스 신호에 기초하여 워드라인을 선택하는 워드라인 디코더;
입력 제어신호에 기초하여 복수의 페일 로우 어드레스 신호를 순차적으로 저장하고, 복수의 출력 제어신호에 기초하여 상기 복수의 페일 로우 어드레스 신호를 출력하는 페일 로우 래치 회로;
상기 페일 로우 어드레스 신호에 기초하여 비트라인을 선택하는 비트라인 디코더;
상기 입력 제어신호에 기초하여 복수의 페일 뱅크 어드레스 신호를 순차적으로 저장하고, 상기 복수의 출력 제어신호에 기초하여 상기 복수의 페일 뱅크 어드레스 신호를 출력하는 페일 뱅크 래치 회로;
상기 페일 뱅크 래치 회로로부터 출력된 상기 페일 뱅크 어드레스 신호와 상기 뱅크 선택 어드레스 신호를 비교하여 럽쳐 인에이블 신호를 생성하는 뱅크 정보 비교 회로; 및
상기 럽쳐 인에이블 신호에 기초하여, 상기 선택된 워드라인 및 상기 선택된 비트라인과 연결되는 퓨즈를 럽쳐하는 럽쳐 회로를 포함하는 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 페일 로우 래치 회로는 상기 입력 제어신호에 기초하여 상기 복수의 페일 로우 어드레스 신호를 순차적으로 저장하고, 할당된 출력 제어신호가 인에이블되었을 때 저장된 페일 로우 어드레스 신호를 출력하는 복수의 페일 로우 래치를 포함하는 반도체 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 페일 뱅크 래치 회로는 상기 입력 제어신호에 기초하여 상기 복수의 페일 뱅크 어드레스 신호를 순차적으로 저장하고, 할당된 출력 제어신호가 인에이블되었을 때 저장된 페일 뱅크 어드레스 신호를 출력하는 복수의 페일 뱅크 래치를 포함하는 반도체 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 뱅크 정보 비교 회로는 상기 뱅크 선택 어드레스 신호가 상기 페일 뱅크 어드레스 신호와 동일한 값을 가질 때 상기 럽쳐 인에이블 신호를 인에이블시키고, 상기 뱅크 선택 어드레스 신호가 상기 페일 뱅크 어드레스 신호와 다른 값을 가질 때 상기 럽쳐 인에이블 신호를 디스에이블시키는 반도체 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
소정 시간마다 상기 뱅크 선택 어드레스 신호의 코드 값을 순차적으로 변화시키는 뱅크 어드레스 카운터를 더 포함하는 반도체 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 선택된 비트라인을 상기 럽쳐 회로와 연결하는 컬럼 스위치 회로를 더 포함하는 반도체 장치.
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