KR20170036884A - 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템 - Google Patents

리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템 Download PDF

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KR20170036884A
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Abstract

본 기술은 복수의 래치 셋을 포함하는 래치 어레이; 복수의 퓨즈 셋을 포함하고, 상기 복수의 퓨즈 셋 별로 리페어 어드레스 데이터 및 상기 복수의 래치 셋 중에서 상기 리페어 어드레스 데이터가 저장될 래치 셋의 위치를 정의하는 래치 어드레스 데이터를 기록하기 위한 퓨즈 어레이; 카운팅 신호에 따라 상기 복수의 퓨즈 셋 중에서 어느 하나의 퓨즈 셋에 기록된 데이터가 출력되도록 하는 제 1 디코더; 및 상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터가 저장되도록 하는 제 2 디코더를 포함할 수 있다.

Description

리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템{REPAIR CIRCUIT, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템에 관한 것이다.
반도체 장치는 메모리 셀에서 불량이 발생한 셀의 정보를 저장하기 위해 퓨즈를 사용할 수 있다.
최근에는 패키징 이후에도 럽쳐(Rupture) 동작에 의해 퓨즈 정보 갱신이 가능한 전자 퓨즈(e-fuse)를 사용하여 리페어 동작이 수행되도록 할 수 있다.
본 발명의 실시예는 회로면적을 줄이고 안정적인 리페어 동작이 가능하도록 한 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템을 제공한다.
종래의 기술에 따른 리페어 회로는 도 1과 같이, 퓨즈 어레이와 래치 어레이가 1대1 매칭되는 구조이다.
이때 로우(Row) 방향을 기준으로 퓨즈 어레이의 퓨즈들을 퓨즈 셋(Fuse Set), 래치 어레이의 래치들을 래치 셋(Latch Set)이라 칭할 수 있다.
로우 방향을 기준으로 동일 선상의 퓨즈 어레이의 퓨즈 셋과 래치 어레이의 래치 셋이 1대1 매칭된다.
퓨즈 어레이는 노멀 영역에서 불량 판정된 메모리 셀을 대체하기 위한 리던던시(Redundancy) 메모리 셀을 포함하는 리던던시 영역들 각각에 대하여 전체 퓨즈 셋들이 정해진 수 단위로 할당될 수 있다.
따라서 웨이퍼 테스트 또는 패키지 테스트 이후, 도 1과 같이, 전체 퓨즈 어레이 중에서 사용되지 않는 퓨즈(Unused Fuse)가 상당 수 존재하게 된다.
결국 종래의 리페어 회로는 퓨즈 어레이의 효율성 저하 및 퓨즈 어레이로 인하여 회로 면적이 증가되는 문제점이 있다.
본 발명의 실시예는 복수의 래치 셋을 포함하는 래치 어레이; 복수의 퓨즈 셋을 포함하고, 상기 복수의 퓨즈 셋 별로 리페어 어드레스 데이터 및 상기 복수의 래치 셋 중에서 상기 리페어 어드레스 데이터가 저장될 래치 셋의 위치를 정의하는 래치 어드레스 데이터를 기록하기 위한 퓨즈 어레이; 카운팅 신호에 따라 상기 복수의 퓨즈 셋 중에서 어느 하나의 퓨즈 셋에 기록된 데이터가 출력되도록 하는 제 1 디코더; 및 상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터가 저장되도록 하는 제 2 디코더를 포함할 수 있다.
본 발명의 실시예는 메모리 셀 어레이; 복수의 래치 셋을 포함하는 래치 어레이; 복수의 퓨즈 셋을 포함하고, 상기 복수의 퓨즈 셋 별로 리페어 어드레스 데이터 또는 위크 셀 데이터 및 상기 복수의 래치 셋 중에서 상기 리페어 어드레스 데이터 또는 상기 위크 셀 데이터가 저장될 래치 셋의 위치를 정의하는 래치 어드레스 데이터를 기록하기 위한 퓨즈 어레이; 카운팅 신호에 따라 상기 복수의 퓨즈 셋 중에서 어느 하나의 퓨즈 셋에 기록된 데이터가 출력되도록 하는 제 1 디코더; 및 상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터 또는 상기 위크 셀 데이터가 저장되도록 하는 제 2 디코더; 및 상기 메모리 셀 어레이 중에서 상기 위크 셀 데이터에 해당하는 메모리 셀에 대한 리프레쉬 동작을 제어하도록 구성되는 리프레쉬 제어 회로를 포함할 수 있다.
본 발명의 실시예는 적층된 복수의 반도체 칩; 및 상기 적층된 복수의 반도체 칩을 억세스하기 위한 프로세서를 포함하며, 상기 적층된 복수의 반도체 칩 중에서 하나 또는 그 이상은 복수의 퓨즈 셋 및 복수의 래치 셋을 포함하고, 상기 복수의 퓨즈 셋 별로 리페어 어드레스 데이터 및 래치 어드레스 데이터가 기록되며, 상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터가 저장되도록 구성될 수 있다.
본 기술은 회로면적을 줄이고 안정적인 리페어 동작이 가능하며, 사용되지 않은 퓨즈를 이용하여 리프레쉬 동작 제어에 사용할 수 있다.
도 1은 종래의 기술에 따른 퓨즈 어레이의 사용 예를 보여주기 위한 도면,
도 2는 본 발명의 실시예에 따른 리페어 회로(100)의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 퓨즈 어레이(200)를 래치 어레이(300)에 매칭시키는 예를 보여주기 위한 도면,
도 4는 본 발명의 실시예에 따른 퓨즈 어레이의 사용예를 보여주기 위한 도면,
도 5는 도 2의 카운팅 제어부(900)의 구성 및 동작 타이밍을 나타내는 도면,
도 6은 본 발명의 실시예에 따른 퓨즈 어레이 리드 구간을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 장치(102)의 구성을 나타낸 도면이고,
도 8은 본 발명의 다른 실시예에 따른 반도체 장치(103)의 구성을 나타낸 도면이고,
도 9는 본 발명의 실시예에 따른 반도체 시스템(104)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 리페어 회로(100)는 퓨즈 어레이(200), 래치 어레이(300), 카운터(400), 제 1 디코더(500), 제 2 디코더(600) 및 카운팅 제어부(900)를 포함할 수 있다.
래치 어레이(300)는 복수의 래치(Latch)를 포함하며, 복수의 래치는 로우(Row) 방향의 래치들 즉, 래치 셋(Latch Set) 단위로 구분될 수 있다.
래치 어레이(300)의 래치 셋 별로 리페어 어드레스 데이터(FDATA)가 저장될 수 있다.
퓨즈 어레이(200)는 리페어 어드레스 데이터(FDATA) 및 래치 어레이(300)의 래치 셋들 중에서 리페어 어드레스 데이터(FDATA)가 저장될 위치를 정의하는 래치 어드레스 데이터(KDATA)를 저장하도록 구성될 수 있다.
리페어 어드레스 데이터(FDATA)는 메모리 셀 어레이 중에서 패일(Fail) 판정된 메모리 셀의 어드레스가 될 수 있다.
퓨즈 어레이(200)는 리페어 어드레스 데이터(FDATA)를 저장하기 위한 제 1 퓨즈 어레이 영역(210) 및 래치 어드레스 데이터(KDATA)를 저장하기 위한 제 2 퓨즈 어레이 영역(220)을 포함할 수 있다.
퓨즈 어레이(200)의 퓨즈(Fuse)들은 로우(Row) 방향의 퓨즈들 즉, 퓨즈 셋(Fuse Set) 단위로 구분될 수 있다.
테스트 과정 예를 들어, 웨이퍼 테스트 또는 패키지 테스트 이후 불량 판정된 메모리 셀에 해당하는 로우 어드레스 및 컬럼 어드레스 등이 검출될 수 있다.
검출된 로우 어드레스 및 컬럼 어드레스가 럽쳐(Rupture) 과정을 통해 퓨즈 어레이(200)에 리페어 어드레스 데이터(FDATA)로서 퓨즈 셋의 제 1 퓨즈 어레이 영역(210)에 기록되고, 제 2 퓨즈 어레이 영역(220)에는 리페어 어드레스 데이터(FDATA)에 대응되는 래치 어드레스 데이터(KDATA)가 기록될 수 있다.
카운터(400)는 클럭 신호(CLK_CTRL)에 따라 카운팅 신호(OUT<0:n>)의 값을 증가(또는 감소)시키도록 구성될 수 있다.
제 1 디코더(500)는 카운팅 신호(OUT<0:n>)에 따라 퓨즈 어레이(200)의 퓨즈 셋들 중에서 어느 하나를 선택하도록 구성될 수 있다.
제 1 디코더(500)는 카운팅 신호(OUT<0:n>)에 따라 퓨즈 어레이(200)의 퓨즈 셋들을 최상위 또는 최하위부터 순차적으로 선택할 수 있다.
제 1 디코더(500)에 의해 선택된 퓨즈 어레이(200)의 퓨즈 셋에서 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA)가 출력될 수 있다.
제 2 디코더(600)는 래치 어레이(300)의 래치 셋들 중에서 래치 어드레스 데이터(KDATA)를 디코딩한 결과에 해당하는 래치 셋을 선택하도록 구성될 수 있다.
제 2 디코더(600)에 의해 선택된 래치 셋에 퓨즈 어레이(200)의 퓨즈 셋에서 출력된 리페어 어드레스 데이터(FDATA)가 저장될 수 있다.
카운팅 제어부(900)는 리페어 어드레스 데이터(FDATA)에 따라 소스 클럭 신호(CLK)의 활성화 구간을 제어한 클럭 신호(CLK_CTRL)를 생성하도록 구성될 수 있다.
도 2를 참조하여 설명한 구성에서 알 수 있듯이, 본 발명의 실시예에 따른 리페어 회로(100)는 래치 어드레스 데이터(KDATA)를 이용하여 래치 어레이(300)의 모든 래치 셋 중에서 리페어 어드레스 데이터(FDATA)가 저장될 래치 셋을 선택할 수 있다.
따라서 도 3과 같이, 퓨즈 어레이(200)의 퓨즈 셋들은 각각 래치 어레이(300)의 모든 래치 셋 중에서 어느 래치 셋과도 매칭될 수 있다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따르면 퓨즈 어레이(200)의 퓨즈 셋들 중에서 원하는 퓨즈 셋에 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA)를 기록할 수 있다.
예를 들어, 로우 방향의 최상위 순번의 퓨즈 셋부터 순차적으로 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA)를 기록할 수 있다.
따라서 사용되지 않은 여분의 퓨즈 셋에 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA)를 제외한 다른 종류의 데이터를 기록하여 사용할 수 있다.
예를 들어, 다른 종류의 데이터로서 리프레쉬 동작과 관련된 데이터를 기록할 수도 있다.
도 5에 도시된 바와 같이, 카운팅 제어부(900)는 제 1 내지 제 3 로직 게이트(910 - 930) 및 엣지 검출기(940)를 포함할 수 있다.
제 1 로직 게이트(910)는 리페어 어드레스 데이터(FDATA)에 대한 논리합 연산 결과를 출력할 수 있다.
엣지 검출기(940)는 제 1 로직 게이트(910)의 출력 신호의 폴링 엣지를 검출하여 붓업 종료 신호(BOOTUPEND)를 생성할 수 있다.
제 2 로직 게이트(920)는 붓업 종료 신호(BOOTUPEND)를 반전시켜 출력할 수 있다.
제 3 로직 게이트(930)는 소스 클럭 신호(CLK)와 제 2 로직 게이트(920)의 출력 신호를 논리곱하여 클럭 신호(CLK_CTRL)로서 출력할 수 있다.
도 5의 동작 파형을 보면, 퓨즈 어레이(200)의 퓨즈 셋들 중에서 사용된 퓨즈 셋에서 출력되는 리페어 어드레스 데이터(FDATA)는 그 신호 비트들 중에서 적어도 하나가 하이 레벨을 가진다.
따라서 사용된 퓨즈 셋들에 대한 리페어 어드레스 데이터(FDATA)를 리드 하는 동안 엣지 검출기(940)는 붓업 종료 신호(BOOTUPEND)를 로우 레벨로 유지시키고, 그에 따라 클럭 신호(CLK_CTRL)는 주기적으로 클럭 펄스를 발생시킨다.
한편, 리드 동작이 계속 진행되고 사용되지 않은 퓨즈 셋의 리페어 어드레스 데이터(FDATA)는 로우 레벨이므로 엣지 검출기(940)가 붓업 종료 신호(BOOTUPEND) 펄스를 발생시키고, 그에 따라 클럭 신호(CLK_CTRL)는 로우 레벨로 유지된다.
클럭 신호(CLK_CTRL)가 로우 레벨로 유지되므로 카운터(400)는 카운팅 신호(OUT<0:n>)의 값을 현재 상태로 유지시키고, 그에 따라 퓨즈 어레이(200)에 대한 리드 동작이 중지될 수 있다.
도 6에 도시된 바와 같이, 퓨즈 어레이(200)의 퓨즈 셋들 중에서 사용된 퓨즈 셋까지만 해당 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA)에 대한 리드 동작이 수행되고, 사용되지 않은 퓨즈 셋들에 대해서는 리드 동작이 중지될 수 있다.
이하, 본 발명의 실시예에 따른 반도체 장치의 실시예들을 도 7 및 도 8을 참조하여 설명하기로 한다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(102)는 메모리 영역(800), 퓨즈 어레이(200), 카운터(400), 제 1 디코더(500) 및 카운팅 제어부(900)를 포함할 수 있다.
카운팅 제어부(900)는 리페어 어드레스 데이터(FDATA)에 따라 소스 클럭 신호(CLK)의 활성화 구간을 제어한 클럭 신호(CLK_CTRL)를 생성하도록 구성될 수 있으며, 도 5와 같이 구성될 수 있다.
메모리 영역(800)은 메모리 셀 어레이(700), 래치 어레이(300) 및 제 2 디코더(600)를 포함할 수 있다.
메모리 셀 어레이(700)는 소 단위 메모리 블록인 매트(Mat) 또는 대 단위 메모리 블록인 뱅크(Bank) 또는 복수의 뱅크에 대응될 수 있다.
메모리 셀 어레이(700)는 복수의 노멀 영역(NRM) 및 복수의 리던던시 영역(Redundancy Section)(RED)을 포함할 수 있다.
복수의 노멀 영역(NRM) 각각은 노멀 메모리 셀들을 포함할 수 있다.
복수의 리던던시 영역(RED) 각각은 불량이 발생한 노멀 메모리 셀을 대체하기 위한 리던던시 메모리 셀들을 포함할 수 있다.
래치 어레이(300)는 도 2를 참조하여 설명한 것과 같이, 복수의 래치를 포함하며, 복수의 래치는 로우 방향의 래치들 즉, 래치 셋 단위로 구분될 수 있다.
래치 어레이(300)는 복수의 리던던시 영역(RED)과 연결될 수 있다.
래치 어레이(300)의 래치 셋 별로 리페어 어드레스 데이터(FDATA)가 저장될 수 있다.
제 2 디코더(600)는 래치 어레이(300)의 래치 셋들 중에서 래치 어드레스 데이터(KDATA)를 디코딩한 결과에 해당하는 래치 셋을 선택하도록 구성될 수 있다.
제 2 디코더(600)에 의해 선택된 래치 셋에 퓨즈 어레이(200)의 퓨즈 셋에서 출력된 리페어 어드레스 데이터(FDATA)가 저장될 수 있다.
퓨즈 어레이(200)는 기본적으로 도 2와 같이 퓨즈들이 배열된 구조를 가질 수 있으며, 리페어 어드레스 데이터(FDATA) 및 래치 어레이(300)의 래치 셋들 중에서 리페어 어드레스 데이터(FDATA)가 저장될 위치를 정의하는 래치 어드레스 데이터(KDATA)를 저장하도록 구성될 수 있다.
퓨즈 어레이(200)는 반도체 장치(102)의 주변회로 영역에 위치할 수 있다.
퓨즈 어레이(200)는 리페어 어드레스 데이터(FDATA)를 저장하기 위한 제 1 퓨즈 어레이 영역(210) 및 래치 어드레스 데이터(KDATA)를 저장하기 위한 제 2 퓨즈 어레이 영역(220)을 포함할 수 있다.
퓨즈 어레이(200)의 퓨즈들은 로우 방향의 퓨즈들 즉, 퓨즈 셋(Fuse Set) 단위로 구분될 수 있다.
테스트 과정 예를 들어, 웨이퍼 테스트 또는 패키지 테스트 이후 불량 판정된 메모리 셀에 해당하는 로우 어드레스 및 컬럼 어드레스 등이 검출될 수 있다.
검출된 로우 어드레스 및 컬럼 어드레스가 럽쳐 과정을 통해 퓨즈 어레이(200)에 리페어 어드레스 데이터(FDATA)로서 퓨즈 셋 별로 기록될 수 있다.
카운터(400)는 클럭 신호(CLK_CTRL)에 따라 카운팅 신호(OUT<0:n>)를 생성하도록 구성될 수 있다.
이때 클럭 신호(CLK_CTRL)는 반도체 장치의 붓업(Boot-up) 모드 진행구간 동안 활성화될 수 있다.
제 1 디코더(500)는 카운팅 신호(OUT<0:n>)에 따라 퓨즈 어레이(200)의 퓨즈 셋들 중에서 어느 하나를 선택하도록 구성될 수 있다.
제 1 디코더(500)는 카운팅 신호(OUT<0:n>)에 따라 퓨즈 어레이(200)의 퓨즈 셋들을 최상위 또는 최하위부터 순차적으로 선택할 수 있다.
제 1 디코더(500)에 의해 선택된 퓨즈 어레이(200)의 퓨즈 셋에서 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA)가 출력될 수 있다.
붓업 모드 구간 동안 퓨즈 어레이(200)에 기록된 리페어 어드레스 데이터(FDATA)들이 래치 어레이(300)에 저장될 수 있다.
반도체 장치(102)는 붓업 모드 구간 종료 후, 노멀 모드 구간에서 입력된 외부 어드레스가 리페어 어드레스 데이터(FDATA)와 동일한 값을 가지면, 노멀 영역(NRM)의 메모리 셀 대신 래치 어레이(300)의 해당 래치 셋에 매칭되는 리던던시 영역(RED)의 리던던시 메모리 셀을 선택함으로써 리페어 동작이 이루어질 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치(103)는 도 4를 참조하여 설명한, 여분의 퓨즈 셋의 활용예에 관한 것이다.
메모리 셀은 테스트(예를 들어, 리드/라이트 테스트)를 통해 패스(Pass) 판정된 정상 셀, 패일(Fail) 판정된 패일 셀 및 패일 판정되지 않았으나 리프레쉬 테스트를 통해 데이터 리텐션 타임(Retention time)이 정상 셀에 비해 상대적으로 짧아 리프레쉬 주기에 따라 패일 판정될 수 있는 위크(Weak) 셀로 구분될 수 있다.
따라서 본 발명의 다른 실시예에 따른 반도체 장치(103)는 여분의 퓨즈 셋에 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA)와 별도로 위크 셀의 어드레스를 위크 셀 데이터로서 기록하고 위크 셀 데이터에 따른 리프레쉬 동작 제어가 이루어지도록 한 것이다.
도 8에 도시된 바와 같이, 반도체 장치(103)는 메모리 영역(801), 퓨즈 어레이(201), 카운터(400), 제 1 디코더(500), 카운팅 제어부(900) 및 리프레쉬 제어 회로(1000)를 포함할 수 있다.
카운팅 제어부(900)는 리페어 어드레스 데이터(FDATA)에 따라 소스 클럭 신호(CLK)의 활성화 구간을 제어한 클럭 신호(CLK_CTRL)를 생성하도록 구성될 수 있으며, 도 5와 같이 구성될 수 있다.
메모리 영역(801)은 메모리 셀 어레이(700), 래치 어레이(301) 및 제 2 디코더(601)를 포함할 수 있다.
메모리 셀 어레이(700)는 소 단위 메모리 블록인 매트 또는 대 단위 메모리 블록인 뱅크 또는 복수의 뱅크에 대응될 수 있다.
메모리 셀 어레이(700)는 복수의 노멀 영역(NRM) 및 복수의 리던던시 영역(RED)을 포함할 수 있다.
복수의 노멀 영역(NRM) 각각은 노멀 메모리 셀들을 포함할 수 있다.
복수의 리던던시 영역(RED) 각각은 불량이 발생한 노멀 메모리 셀 즉, 패일 셀을 대체하기 위한 리던던시 메모리 셀들을 포함할 수 있다.
래치 어레이(301)는 리페어 래치 어레이(310) 및 리프레쉬 래치 어레이(320)를 포함할 수 있다.
래치 어레이(300)는 복수의 리던던시 영역(RED)과 연결될 수 있다.
리페어 래치 어레이(310)는 복수의 래치를 포함하며, 복수의 래치는 로우 방향의 래치들 즉, 래치 셋 단위로 구분될 수 있다.
리페어 래치 어레이(310)의 래치 셋 별로 리페어 어드레스 데이터(FDATA)가 저장될 수 있다.
리프레쉬 래치 어레이(320)는 복수의 래치를 포함하며, 복수의 래치는 로우 방향의 래치들 즉, 래치 셋 단위로 구분될 수 있다.
리프레쉬 래치 어레이(320)의 래치 셋 별로 위크 셀 데이터가 저장될 수 있다.
제 2 디코더(601)는 리페어 래치 어레이(310)와 리프레쉬 래치 어레이(320)의 래치 셋들 중에서 래치 어드레스 데이터(KDATA)를 디코딩한 결과에 해당하는 래치 셋을 선택하도록 구성될 수 있다.
제 2 디코더(601)에 의해 선택된 래치 셋에 리페어 어드레스 데이터(FDATA) 또는 위크 셀 데이터가 저장될 수 있다.
퓨즈 어레이(201)는 기본적으로 도 2와 같이 퓨즈들이 배열된 구조를 가질 수 있으며, 리페어 어드레스 데이터(FDATA), 위크 셀 데이터 및 래치 어레이(301)의 래치 셋들 중에서 리페어 어드레스 데이터(FDATA) 또는 위크 셀 데이터가 저장될 위치를 정의하는 래치 어드레스 데이터(KDATA)를 저장하도록 구성될 수 있다.
퓨즈 어레이(201)는 반도체 장치(103)의 주변회로 영역에 위치할 수 있다.
퓨즈 어레이(201)는 리페어 어드레스 데이터(FDATA) 및 위크 셀 어드레스 데이터를 저장하기 위한 제 1 퓨즈 어레이 영역(211) 및 래치 어드레스 데이터(KDATA)를 저장하기 위한 제 2 퓨즈 어레이 영역(221)을 포함할 수 있다.
퓨즈 어레이(201)의 퓨즈들은 로우 방향의 퓨즈들 즉, 퓨즈 셋 단위로 구분될 수 있다.
테스트 과정 예를 들어, 웨이퍼 테스트 또는 패키지 테스트 이후 불량 판정된 메모리 셀에 해당하는 로우 어드레스 및 컬럼 어드레스 등이 검출될 수 있다.
검출된 로우 어드레스 및 컬럼 어드레스가 럽쳐 과정을 통해 퓨즈 어레이(200)에 리페어 어드레스 데이터(FDATA)로서 퓨즈 셋 별로 기록될 수 있다.
또한 리프레쉬 테스트를 통해 검출된 위크 셀의 어드레스가 퓨즈 어레이(201)의 퓨즈 셋 중에서 리페어 어드레스 데이터(FDATA)를 기록하기 위해 사용된 퓨즈 셋을 제외한 여분의 퓨즈 셋 들 중에서 일부의 퓨즈 셋에 기록될 수 있다.
카운터(400)는 클럭 신호(CLK_CTRL)에 따라 카운팅 신호(OUT<0:n>)를 생성하도록 구성될 수 있다.
이때 클럭 신호(CLK_CTRL)는 반도체 장치의 붓업(Boot-up) 모드 진행구간 동안 활성화될 수 있다.
제 1 디코더(500)는 카운팅 신호(OUT<0:n>)에 따라 퓨즈 어레이(201)의 퓨즈 셋들 중에서 어느 하나를 선택하도록 구성될 수 있다.
제 1 디코더(500)는 카운팅 신호(OUT<0:n>)에 따라 퓨즈 어레이(201)의 퓨즈 셋들을 최상위 또는 최하위부터 순차적으로 선택할 수 있다.
제 1 디코더(500)에 의해 선택된 퓨즈 어레이(201)의 퓨즈 셋에서 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA) 또는 위크 셀 데이터 및 래치 어드레스 데이터(KDATA)가 출력될 수 있다.
예를 들어, 반도체 장치(103)의 노멀 동작 시에는 제 1 디코더(500)에 의해 선택된 퓨즈 어레이(201)의 퓨즈 셋에서 리페어 어드레스 데이터(FDATA) 및 래치 어드레스 데이터(KDATA)가 출력될 수 있다.
한편, 반도체 장치(103)의 리프레쉬 동작 시에는 제 1 디코더(500)에 의해 선택된 퓨즈 어레이(201)의 퓨즈 셋에서 위크 셀 데이터 및 래치 어드레스 데이터(KDATA)가 출력될 수 있다.
리프레쉬 제어 회로(1000)는 리프레쉬 동작 시 리프레쉬 래치 어레이(320)에 저장된 위크 셀 데이터에 따라 리프레쉬 동작을 제어할 수 있다.
예를 들어, 리프레쉬 제어 회로(1000)는 리프레쉬 동작 시 리프레쉬 래치 어레이(320)에 저장된 위크 셀 데이터에 해당하는 메모리 셀들에 대해서는 정상 셀에 비해 많은 횟수의 리프레쉬가 이루어지도록 할 수 있다.
다른 예를 들어, 리프레쉬 제어 회로(1000)는 리프레쉬 동작 시 리프레쉬 래치 어레이(320)에 저장된 위크 셀 데이터에 해당하는 메모리 셀들이 포함된 단위 메모리 블록에 대해서는 다른 단위 메모리 블록에 비해 짧은 주기로 리프레쉬가 수행되도록 할 수 있다.
붓업 모드 구간 동안 퓨즈 어레이(201)에 기록된 리페어 어드레스 데이터(FDATA)들이 래치 어레이(301)에 저장될 수 있다.
반도체 장치(103)는 붓업 모드 구간 종료 후, 노멀 모드 구간에서 입력된 외부 어드레스가 리페어 어드레스 데이터(FDATA)와 동일한 값을 가지면, 노멀 영역(NRM)의 메모리 셀 대신 래치 어레이(301)의 해당 래치 셋에 매칭되는 리던던시 영역(RED)의 리던던시 메모리 셀을 선택함으로써 리페어 동작이 이루어질 수 있다.
도 9에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(104)은 기판(50), 적층된 반도체 메모리(20) 그리고 프로세서(10)를 포함 할 수 있다.
반도체 시스템(104)은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로 구현될 수 있다.
상기 기판(50)은 상기 프로세서(10) 및 상기 적층된 반도체 메모리(20) 사이의 원활한 데이터 통신을 위해 신호 경로를 제공할 수 있고, 신호 경로 제공을 위해 추가적인 로직 회로 및 테스트를 위한 로직 회로를 포함할 수 있다.
상기 기판(50)은 인터포저 또는 PCB등의 다양한 형태로 구현될 수 있다. 상기 기판(50)이 제공하는 신호 경로는 메탈 층 또는 실리콘 관통 비아와 같은 전기적 연결 경로를 포함 할 수 있다.
상기 기판(50)은 볼 그리드 어레이, 범프 볼, C4 범프 등과 같은 패키지 볼(60)을 통해 외부 장치와 전기적으로 연결될 수 있다. 상기 외부 장치는 반도체 시스템(104)과 연결되어 동작하는 호스트(2)일 수 있다.
상기 기판(50)은 마이크로 범프(70)를 통해 상기 프로세서(10) 및 상기 적층된 반도체 메모리(20)와 전기적으로 연결될 수 있다.
상기 프로세서(10)는 시스템 버스(미도시) 및 상기 기판(50)을 통해 호스트(2)와 통신하고 호스트(2)가 필요로 하는 각종 연산 동작을 수행할 수 있다.
상기 프로세서(10)는 중앙처리장치(CPU), 그래픽 처리장치(GPU), 멀티미디어 프로세서(MMP: Multi Media Processor), 및 디지털 신호 프로세서(DSP: Digital Signal Processor) 중 하나 이상을 포함 할 수 있다.
프로세서(10)는 어플리케이션 프로세서(AP)와 같이 여러 기능을 가진 프로세서 칩들을 조합한 시스템 온 칩(System On Chip), 시스템 인 패키지(System In Package) 및 패키지 온 패키지(Package On Package) 등의 형태로 구현될 수 있다.
상기 프로세서(10)는 메모리 컨트롤러(11)를 통해 상기 적층된 반도체 메모리(20)에 억세스할 수 있다.
상기 메모리 컨트롤러(11)의 피지컬 레이어(PHY)(12)와 상기 적층된 반도체 메모리(20)의 피지컬 레이어(PHY)(31)가 서로 간에 주고 받는 신호들을 서로 간의 인터페이스에 맞게 변환할 수 있다.
본 실시예에서는 상기 메모리 콘트롤러(11)가 상기 프로세서(10) 내부에 구비되어 있는 예를 나타내고 있으나, 경우에 따라 상기 프로세서(10) 외부에 별도로 구비될 수도 있다.
상기 메모리 컨트롤러(11)는 적층된 반도체 메모리(20)의 어느 하나의 칩(베이스 칩 또는 로직 칩)(30)으로서 적층될 수 있다.
상기 메모리 컨트롤러(11)는 상기 적층된 반도체 메모리(20) 및 상기 프로세서(10)와 분리되어 상기 기판(50) 상에 별도로 적층될 수도 있다.
상기 메모리 컨트롤러(11)는 상기 적층된 반도체 메모리(20)를 제어하기 위해 커맨드, 어드레스, 클럭 및 데이터 등을 상기 적층된 반도체 메모리(20)로 제공할 수 있고, 상기 적층된 반도체 메모리(20)로부터 출력되는 데이터를 수신할 수 있다.
상기 피지컬 레이어들(12, 31)은 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)로부터 전송된 신호를 상기 적층된 반도체 메모리(20)에서 사용되기 적합한 신호로 변환하여 출력하거나, 상기 적층된 반도체 메모리(20)로부터 전송된 신호를 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)에서 사용되기 적합한 신호로 변화하는 인터페이스 회로일 수 있다.
상기 적층된 반도체 메모리(20)는 복수의 적층 칩을 포함하는 적층 메모리 장치 일 수 있다.
상기 적층된 반도체 메모리(20)는 로직 칩(30)과 상기 로직 칩(30)에 순차적으로 적층되는 복수의 메모리 칩(40 - 42)을 포함할 수 있다.
상기 로직 칩(30) 및 상기 복수의 메모리 칩(40 - 42)은 관통 비아(TSV) 또는 본딩 와이어를 통해 전기적으로 연결될 수 있다.
상기 로직 칩(30)은 상기 메모리 컨트롤러(11)와 상기 복수의 메모리 칩(40 - 42) 사이의 신호 및 데이터 전송을 중계할 수 있다.
상기 로직 칩(30)은 피지컬 레이어(31) 및 테스트 회로(32) 등을 포함 할 수 있다.
상기 피지컬 레이어(31)는 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11) 및 상기 피지컬 레이어(12)를 통해 전송되는 신호 및 데이터를 수신하고, 상기 복수의 메모리 칩(40 - 42)에서 출력되는 신호 및 데이터를 증폭하여, 상기 피지컬 레이어(12)로 전송할 수 있다.
상기 테스트 회로(32)는 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)와 연결되어 상기 복수의 메모리 칩(40 - 42)의 테스트를 수행시키거나, 호스트(2) 예를 들어, 테스트 장비와 연결되어 상기 복수의 메모리 칩(40 - 42)의 테스트를 수행시킬 수 있다. 또한 테스트 회로(32)를 통해 상기 적층된 반도체 메모리(20)의 독자적인 테스트를 수행 할 수도 있다.
상기 테스트 회로(32)는 웨이퍼 레벨 및 패키지 레벨에서 상기 복수의 메모리 칩(40 - 42) 및 상기 로직 칩(30)과 관련된 테스트를 수행할 수 있는 회로들을 포함 할 수 있다.
테스트 회로(32)는 빌트 인 셀프 테스트 회로, 셀프 리페어 회로, 셀프 스트레스 회로 등의 다양한 메모리 테스트 관련 회로를 포함할 수 있다.
상기 테스트 회로(32)는 관통 비아 또는 마이크로 범프의 연결성 테스트, 바운더리 스캔 테스트, 번 인 스트레스 테스트, 데이터 입출력 테스트, 데이터 압축 테스트 등을 수행할 수 있다.
상기 테스트 회로(32)는 결함이 있는 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 로직을 포함할 수 있다.
상기 복수의 메모리 칩(40 - 42)은 각각 상기 로직 칩(30)을 통해 상기 프로세서 또는 상기 메모리 컨트롤러(11)로부터 전송된 데이터를 저장하기 위한 데이터 저장 공간을 구비할 수 있다.
상기 복수의 메모리 칩(40 - 42)은 각각 상기 로직 칩(30)의 테스트 회로(32)와 연계하여 테스트를 수행하기 위한 로직 회로들을 더 포함할 수 있다.
상기 로직 칩(30) 및 상기 복수의 메모리 칩(40 - 42)은 DRAM 또는 NAND FLASH로 구성될 수 있다.
적층된 반도체 메모리(20)는 4개의 칩 즉, 로직 칩(30)과 상기 로직 칩(30)에 순차적으로 적층되는 복수의 메모리 칩(40 - 42)으로 구성된 예를 든 것이나, 그 이상의 칩들을 적층하는 것도 가능하다.
적층된 반도체 메모리(20)의 칩들은 각각 DRAM 또는 NAND FLASH로 구성될 수 있다.
적층된 반도체 메모리(20)의 칩들 중에서 어느 하나 또는 그 이상의 칩들은 상술한 도 2의 리페어 회로(100)를 포함할 수 있다.
적층된 반도체 메모리(20)의 칩들 중에서 어느 하나 또는 그 이상의 칩들은 도 7의 반도체 장치(102) 또는 도 8의 반도체 장치(103)과 같은 형태로 구성될 수 있다.
한편, 적층된 반도체 메모리(20)의 칩들 중에서 어느 하나의 칩이 도 2의 리페어 회로(100) 중에서 일부의 구성을 포함하고, 나머지 칩들이 도 2의 리페어 회로(100) 중에서 상기 일부의 구성을 제외한 나머지 구성들을 포함할 수 있다.
예를 들어, 적층된 반도체 메모리(20)의 칩들 중에서 로직 칩(30)은 도 2의 리페어 회로(100) 중에서 래치 어레이(300)를 제외한 구성들을 포함하도록 구성될 수 있다.
이때 로직 칩(30)의 퓨즈 어레이(200)는 복수의 메모리 칩(40 - 42)의 메모리 영역의 패일 셀들 모두에 대응되는 리페어 어드레스 데이터(FDATA), 위크 셀 데이터 및 래치 어드레스 데이터(KDATA)를 기록할 수 있다.
적층된 반도체 메모리(20)의 복수의 메모리 칩(40 - 42)은 각각 래치 어레이(300)를 포함할 수 있다.
이때 복수의 메모리 칩(40 - 42) 각각의 래치 어레이(300)는 실리콘 관통 비아와 같은 전기적 연결 경로를 통해 로직 칩(30)의 퓨즈 어레이(200)로부터 자신에 해당하는 리페어 어드레스 데이터(FDATA), 위크 셀 데이터 및 래치 어드레스 데이터(KDATA)를 제공받을 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (28)

  1. 복수의 래치 셋을 포함하는 래치 어레이;
    복수의 퓨즈 셋을 포함하고, 상기 복수의 퓨즈 셋 별로 리페어 어드레스 데이터 및 상기 복수의 래치 셋 중에서 상기 리페어 어드레스 데이터가 저장될 래치 셋의 위치를 정의하는 래치 어드레스 데이터를 기록하기 위한 퓨즈 어레이;
    카운팅 신호에 따라 상기 복수의 퓨즈 셋 중에서 어느 하나의 퓨즈 셋에 기록된 데이터가 출력되도록 하는 제 1 디코더; 및
    상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터가 저장되도록 하는 제 2 디코더를 포함하는 리페어 회로.
  2. 제 1 항에 있어서,
    상기 복수의 퓨즈 셋은 각각
    상기 리페어 어드레스 데이터를 저장하기 위한 제 1 퓨즈 어레이 영역, 및
    상기 래치 어드레스 데이터를 저장하기 위한 제 2 퓨즈 어레이 영역을 포함하는 리페어 회로.
  3. 제 1 항에 있어서,
    상기 제 1 디코더는
    상기 카운팅 신호에 따라 상기 복수의 퓨즈 셋을 최상위 순번 또는 최하위 순번부터 순차적으로 선택하도록 구성되는 리페어 회로.
  4. 제 1 항에 있어서,
    상기 리페어 회로는
    상기 리페어 어드레스 데이터를 이용하여, 상기 복수의 퓨즈 셋 중에서 사용된 퓨즈 셋들에 대해서만 리드 동작을 수행하도록 구성되는 리페어 회로.
  5. 제 1 항에 있어서,
    클럭 신호에 따라 상기 카운팅 신호를 생성하도록 구성되는 카운터, 및
    상기 리페어 어드레스 데이터에 따라 소스 클럭 신호의 활성화 구간을 제어하여 상기 클럭 신호로서 출력하도록 구성된 카운팅 제어부를 더 포함하는 리페어 회로.
  6. 제 1 항에 있어서,
    상기 제 2 디코더는
    상기 복수의 래치 셋의 순번과 상관 없이 상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터가 저장되도록 하는 리페어 회로.
  7. 제 1 항에 있어서,
    상기 퓨즈 어레이는
    위크 셀 데이터 및 상기 복수의 래치 셋 중에서 상기 위크 셀 데이터가 저장될 위치를 정의하는 래치 어드레스 데이터를 더 기록하도록 구성되는 리페어 회로.
  8. 제 7 항에 있어서,
    상기 위크 셀 데이터는
    리프레쉬 테스트를 통해 패일 판정될 수 있는 메모리 셀의 어드레스를 정의하는 리페어 회로.
  9. 제 7 항에 있어서,
    상기 복수의 퓨즈 셋은 각각
    상기 리페어 어드레스 데이터 또는 상기 위크 셀 데이터를 저장하기 위한 제 1 퓨즈 어레이 영역, 및
    상기 래치 어드레스 데이터를 저장하기 위한 제 2 퓨즈 어레이 영역을 포함하는 리페어 회로.
  10. 제 7 항에 있어서,
    상기 래치 어레이는
    상기 리페어 어드레스 데이터를 저장하기 위한 리페어 래치 어레이, 및
    상기 위크 셀 데이터를 저장하기 위한 리프레쉬 래치 어레이를 포함하는 리페어 회로.
  11. 제 1 항에 있어서,
    상기 래치 어레이는
    반도체 장치의 메모리 영역 중에서 리던던시 영역과 연결되는 리페어 회로.
  12. 메모리 셀 어레이;
    복수의 래치 셋을 포함하는 래치 어레이;
    복수의 퓨즈 셋을 포함하고, 상기 복수의 퓨즈 셋 별로 리페어 어드레스 데이터 또는 위크 셀 데이터 및 상기 복수의 래치 셋 중에서 상기 리페어 어드레스 데이터 또는 상기 위크 셀 데이터가 저장될 래치 셋의 위치를 정의하는 래치 어드레스 데이터를 기록하기 위한 퓨즈 어레이;
    카운팅 신호에 따라 상기 복수의 퓨즈 셋 중에서 어느 하나의 퓨즈 셋에 기록된 데이터가 출력되도록 하는 제 1 디코더; 및
    상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터 또는 상기 위크 셀 데이터가 저장되도록 하는 제 2 디코더; 및
    상기 메모리 셀 어레이 중에서 상기 위크 셀 데이터에 해당하는 메모리 셀에 대한 리프레쉬 동작을 제어하도록 구성되는 리프레쉬 제어 회로를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 디코더는
    상기 카운팅 신호에 따라 상기 복수의 퓨즈 셋을 최상위 순번 또는 최하위 순번부터 순차적으로 선택하도록 구성되는 반도체 장치.
  14. 제 12 항에 있어서,
    상기 반도체 장치는
    상기 리페어 어드레스 데이터를 이용하여, 상기 복수의 퓨즈 셋 중에서 사용된 퓨즈 셋들에 대해서만 리드 동작을 수행하도록 구성되는 반도체 장치.
  15. 제 12 항에 있어서,
    클럭 신호에 따라 상기 카운팅 신호를 생성하도록 구성되는 카운터, 및
    상기 리페어 어드레스 데이터에 따라 소스 클럭 신호의 활성화 구간을 제어하여 상기 클럭 신호로서 출력하도록 구성된 카운팅 제어부를 더 포함하는 반도체 장치.
  16. 제 12 항에 있어서,
    상기 제 2 디코더는
    상기 복수의 래치 셋의 순번과 상관 없이 상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터 또는 상기 위크 셀 데이터가 저장되도록 하는 반도체 장치.
  17. 제 12 항에 있어서,
    상기 복수의 퓨즈 셋은 각각
    상기 리페어 어드레스 데이터 또는 상기 위크 셀 데이터를 저장하기 위한 제 1 퓨즈 어레이 영역, 및
    상기 래치 어드레스 데이터를 저장하기 위한 제 2 퓨즈 어레이 영역을 포함하는 반도체 장치.
  18. 제 12 항에 있어서,
    상기 래치 어레이는
    상기 리페어 어드레스 데이터를 저장하기 위한 리페어 래치 어레이, 및
    상기 위크 셀 데이터를 저장하기 위한 리프레쉬 래치 어레이를 포함하는 반도체 장치.
  19. 제 12 항에 있어서,
    상기 래치 어레이는
    상기 메모리 셀 어레이 중에서 리던던시 영역과 연결되고,
    상기 퓨즈 어레이는
    반도체 장치의 주변회로 영역에 위치하는 반도체 장치.
  20. 제 12 항에 있어서,
    상기 리프레쉬 제어 회로는
    상기 위크 셀 데이터에 해당하는 메모리 셀들에 대한 리프레쉬 횟수 또는 주기를 가변시키도록 구성되는 반도체 장치.
  21. 적층된 복수의 반도체 칩; 및
    상기 적층된 복수의 반도체 칩을 억세스하기 위한 프로세서를 포함하며,
    상기 적층된 복수의 반도체 칩 중에서 하나 또는 그 이상은 복수의 퓨즈 셋 및 복수의 래치 셋을 포함하고,
    상기 복수의 퓨즈 셋 별로 리페어 어드레스 데이터 및 래치 어드레스 데이터가 기록되며, 상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터가 저장되도록 구성되는 반도체 시스템.
  22. 제 21 항에 있어서,
    상기 적층된 복수의 반도체 칩 중에서 하나 또는 그 이상은
    카운팅 신호에 따라 상기 복수의 퓨즈 셋 중에서 어느 하나의 퓨즈 셋에 기록된 데이터가 출력되도록 하는 제 1 디코더, 및
    상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터가 저장되도록 하는 제 2 디코더를 더 포함하는 반도체 시스템.
  23. 제 22 항에 있어서,
    상기 제 2 디코더는
    상기 복수의 래치 셋의 순번과 상관 없이 상기 복수의 래치 셋 중에서 상기 래치 어드레스 데이터에 해당하는 래치 셋에 상기 리페어 어드레스 데이터가 저장되도록 하는 반도체 시스템.
  24. 제 21 항에 있어서,
    상기 퓨즈 어레이는
    위크 셀 데이터 및 상기 복수의 래치 셋 중에서 상기 위크 셀 데이터가 저장될 위치를 정의하는 래치 어드레스 데이터가 더 기록되도록 구성되는 반도체 시스템.
  25. 제 21 항에 있어서,
    상기 복수의 래치 셋은
    상기 적층된 복수의 반도체 칩의 메모리 영역 중에서 리던던시 영역과 연결되는 반도체 시스템.
  26. 제 24 항에 있어서,
    상기 위크 셀 데이터에 해당하는 메모리 셀들에 대한 리프레쉬 횟수 또는 주기를 가변시키도록 구성되는 리프레쉬 제어 회로를 더 포함하는 반도체 시스템.
  27. 제 21 항에 있어서,
    상기 적층된 복수의 반도체 칩은 로직 칩 및 복수의 메모리 칩을 포함하고,
    상기 복수의 퓨즈 셋은 상기 로직 칩에 배치되며,
    상기 복수의 래치 셋은 상기 복수의 메모리 칩 중에서 적어도 하나에 배치되는 반도체 시스템.
  28. 제 22 항에 있어서,
    상기 로직 칩의 복수의 래치 셋은
    실리콘 관통 비아를 통해 상기 복수의 퓨즈 셋으로부터 상기 리페어 어드레스 데이터 및 상기 래치 어드레스 데이터를 제공받도록 구성되는 반도체 시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847142B2 (en) 2015-08-04 2017-12-19 SK Hynix Inc. Semiconductor apparatus and repair method thereof
US11107544B2 (en) 2019-12-23 2021-08-31 SK Hynix Inc. Semiconductor memory device including non-volatile storage circuit and operating method thereof

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180118379A (ko) * 2017-04-21 2018-10-31 에스케이하이닉스 주식회사 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
KR102408843B1 (ko) * 2017-08-09 2022-06-15 에스케이하이닉스 주식회사 반도체 장치
KR20190017424A (ko) * 2017-08-11 2019-02-20 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 메모리 장치
KR102467455B1 (ko) * 2018-03-13 2022-11-17 에스케이하이닉스 주식회사 리던던시 영역을 리페어 하는 반도체 장치
US10600498B1 (en) * 2019-02-27 2020-03-24 Micron Technology, Inc. Reduced footprint fuse circuit
US10916489B1 (en) * 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
US11017878B1 (en) * 2019-12-18 2021-05-25 Micron Technology, Inc. Memory device with a dynamic fuse array
TWI711036B (zh) 2020-01-22 2020-11-21 大陸商珠海南北極科技有限公司 記憶體的修復電路及方法
US11183260B1 (en) * 2020-11-16 2021-11-23 Micron Technology Inc. Transmit line monitoring circuitry, and related methods, devices, and systems
CN115050411B (zh) * 2022-08-17 2022-11-04 睿力集成电路有限公司 一种存储器
CN115881202B (zh) * 2023-02-09 2023-05-12 长鑫存储技术有限公司 一种修复电路及方法、存储器和电子设备

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2698834B2 (ja) * 1988-11-22 1998-01-19 株式会社日立製作所 不揮発性記憶装置
US6704228B2 (en) * 2001-12-28 2004-03-09 Samsung Electronics Co., Ltd Semiconductor memory device post-repair circuit and method
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
KR100554986B1 (ko) * 2003-12-30 2006-03-03 주식회사 하이닉스반도체 효율적으로 에러셀을 리페어 할 수 있는 반도체 메모리 장치
KR100587076B1 (ko) * 2004-04-28 2006-06-08 주식회사 하이닉스반도체 메모리 장치
JP2006185569A (ja) * 2004-12-01 2006-07-13 Toshiba Corp 半導体記憶装置
JP2006236551A (ja) * 2005-01-28 2006-09-07 Renesas Technology Corp テスト機能を有する半導体集積回路および製造方法
KR20090045610A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 블럭 아이솔레이션 제어회로
JP2009146487A (ja) * 2007-12-12 2009-07-02 Renesas Technology Corp 半導体集積回路
KR101196968B1 (ko) * 2010-04-13 2012-11-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자
KR101869867B1 (ko) * 2011-12-23 2018-06-21 에스케이하이닉스 주식회사 반도체 장치
US8797808B2 (en) * 2012-05-30 2014-08-05 SK Hynix Inc. Semiconductor device and semiconductor memory device
KR20130135658A (ko) * 2012-06-01 2013-12-11 삼성전자주식회사 패키징 후에 발생되는 불량 셀을 구제하는 메모리 장치
US8885424B2 (en) * 2012-11-08 2014-11-11 SK Hynix Inc. Integrated circuit and memory device
KR20150018106A (ko) * 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 리페어 회로를 포함한 반도체 메모리 장치
KR20150040481A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
KR20160042221A (ko) 2014-10-07 2016-04-19 에스케이하이닉스 주식회사 리페어 회로 및 이를 이용한 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847142B2 (en) 2015-08-04 2017-12-19 SK Hynix Inc. Semiconductor apparatus and repair method thereof
US11107544B2 (en) 2019-12-23 2021-08-31 SK Hynix Inc. Semiconductor memory device including non-volatile storage circuit and operating method thereof

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