TWI688963B - 修復電路、使用其的半導體裝置和半導體系統 - Google Patents

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Abstract

本發明係提供一種修復電路。修復電路可以包括鎖存器陣列，鎖存器陣列包括多個鎖存器組。修復電路可以包括熔絲陣列，熔絲陣列包括多個熔絲組，且配置成在每個熔絲組中寫入修復位址資料和鎖存器位址資料，該鎖存器位址資料定義該等鎖存器組之中的要儲存修復位址資料的鎖存器組的位置。修復電路可以包括第一解碼器和第二解碼器，第一解碼器配置成使得寫入在該等熔絲組之中的任何一個熔絲組中的資料輸出，第二解碼器配置成使得修復位址資料儲存在該等鎖存器組之中的與鎖存器位址資料相對應的鎖存器組中。

Description

修復電路、使用其的半導體裝置和半導體系統
本申請要求2015年9月18日向韓國智慧財產權局提交的韓國專利申請10-2015-0132597的優先權，其內容透過引用合併於此。
各個實施例整體而言關於一種半導體電路，且更具體而言關於一種修復電路、使用其的半導體裝置和半導體系統。
半導體裝置可以使用熔絲來儲存記憶胞之中的已發生失效的記憶胞的資訊。
近來，即使在封裝之後仍可以執行修復操作。修復操作利用電熔絲(e-fuse)來執行。電熔絲能經由斷裂操作更新熔絲資訊。
參見圖1，根據習知技術的修復電路具有其中熔絲陣列與鎖存器陣列一對一相匹配的結構。
當在列方向上觀察時，熔絲陣列的熔絲稱為熔絲組，鎖存器陣列的鎖存器稱為鎖存器組。
處在相同線上的熔絲陣列的熔絲組和鎖存器陣列的鎖存器組在列方向上觀察時是一對一相匹配的。
在熔絲陣列中，可以以預定數量為單位來將整個熔絲組分配給各個冗餘部，各個冗餘部包括用於替代被確定為失效的記憶胞的冗餘記憶胞。
因此，在晶片測試或封裝測試之後，在整個熔絲陣列中存在大量的未使用的熔絲，如圖1所示。
結果，在習知的修復電路中，可能會導致熔絲陣列的效率下降和電路面積由於熔絲陣列而增大的問題。
各個實施例關於一種能減小電路面積和保證穩定修復操作的修復電路、使用其的半導體裝置和半導體系統。
在一個實施例中，一種修復電路可以包括：鎖存器陣列，包括多個鎖存器組；熔絲陣列，包括多個熔絲組，且配置成在每個熔絲組中寫入修復位址資料和鎖存器位址資料，該鎖存器位址資料定義該等鎖存器組之中的要儲存修復位址資料的鎖存器組的位置；第一解碼器，配置成使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出；以及第二解碼器，配置成使得修復位址資料儲存在該等鎖存器組之中的與鎖存器位址資料相對應的鎖存器組中。
在一個實施例中，一種半導體裝置可以包括：記憶胞陣列；鎖存器陣列，包括多個鎖存器組；熔絲陣列，包括多個熔絲組，且配置成在每個熔絲組中寫入修復位址資料或薄弱胞資料、以及鎖存器位址資料，該鎖存器位址資料定義該等鎖存器組之中的要儲存修復位址資料或薄弱胞資料的鎖存器組的位置；第一解碼器，配置成使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出；第二解碼器，配置成使得修復位址資料或薄弱胞資料儲存在該等鎖存器組之中的與鎖存器位址資料相對應的鎖存器組中；以及刷新控制電路，配置成控制針對記憶胞陣列中的與薄弱胞資料相對應的記憶胞的刷新操作。
在一個實施例中，一種半導體系統可以包括：層疊的多個半導體晶片；以及處理器，配置成存取層疊的該等半導體晶片，其中，層疊的該等半導體晶片中的至少一個包括多個熔絲組和多個鎖存器組，以及其中，修復位址資料和鎖存器位址資料儲存在該等熔絲組中的每個中，以及修復位址資料儲存在該等鎖存器組之中的與鎖存器位址資料相對應的鎖存器組中。
根據實施例，減小面積操作並執行穩定的修復操作是可能的，且未使用的熔絲可以用在控制刷新操作中。
2:主機
10:處理器
11:記憶體控制器
12:實體層(PHY)
20:半導體記憶體
30:邏輯晶片
31:實體層(PHY)
32:測試電路
40-42:記憶體晶片
50:基板
70:微型凸塊
100:修復電路
102:半導體裝置
104:半導體系統
200:熔絲陣列
201:熔絲陣列
210:第一熔絲陣列區
211:第一熔絲陣列區
220:第二熔絲陣列區
221:第二熔絲陣列區
300:鎖存器陣列
310:修復鎖存器陣列
320:刷新鎖存器陣列
400:計數器
500:第一解碼器
600:第二解碼器
601:第二解碼器
700:記憶胞陣列
800:記憶體區域
900:計數控制器
910-930:第一邏輯閘-第三邏輯閘
940:邊沿檢測器
1000:刷新控制電路
BOOTUPEND:啟動結束訊號
CLK:源時脈訊號
CLK_CTRL:時脈訊號
FDATA:修復位址資料
KDATA:鎖存器位址資料
NRM:正常部
OUT<0：n>:計數訊號
RED:冗餘部
〔圖1〕是說明解釋使用根據習知技術的熔絲陣列的一個例子的圖。
〔圖2〕是說明根據一個實施例的修復電路100的配置的一個例子的代表的圖。
〔圖3〕是說明解釋根據一個實施例的將熔絲陣列200匹配到鎖存器陣列300的圖的一個示例代表。
〔圖4〕是說明解釋根據一個實施例的使用熔絲陣列200的示例的圖的一個示例代表。
〔圖5〕是說明圖2所示的計數控制器900的配置和操作時序的一個例子的代表的圖。
〔圖6〕是說明解釋根據一個實施例的熔絲陣列讀取時段的圖的一個示例代表。
〔圖7〕是說明根據一個實施例的半導體裝置102的配置的一個例子的代表的圖。
〔圖8〕是說明根據一個實施例的半導體裝置103的配置的一個例子的代表的圖。
〔圖9〕是說明根據一個實施例的半導體系統104的配置的一個例子的代表的圖。
各個實施例可以關於一種能減小電路面積並保證穩定修復操作的修復電路、使用其的半導體裝置和半導體系統。
根據實施例，減小電路面積並執行穩定的修復操作會是可能的，且未使用的熔絲可以用在控制刷新操作中。
在下文，將參照附圖結合實施例的各個實例來描述修復電路、使用其的半導體裝置和半導體系統。
參見圖2，根據一個實施例的修復電路100可以包括熔絲陣列200、鎖存器陣列300、計數器400、第一解碼器500、第二解碼器600以及計數控制器900。
鎖存器陣列300可以包括多個鎖存器。多個鎖存器可以以列方向上的鎖存器為單位(即，鎖存器組)來劃分。
修復位址資料FDATA可以儲存在鎖存器陣列300的每個鎖存器組中。
熔絲陣列200可以配置成儲存修復位址資料FDATA和鎖存器位址資料KDATA，鎖存器位址資料KDATA定義鎖存器陣列300的鎖存器組之中的要儲存修復位址資料FDATA的位置。
修復位址資料FDATA可以是記憶胞陣列中被確定為失效的記憶胞的位址。
熔絲陣列200可以包括用於儲存修復位址資料FDATA的第一熔絲陣列區210和用於儲存鎖存器位址資料KDATA的第二熔絲陣列區220。
熔絲陣列200的熔絲可以以列方向上的熔絲為單位(即熔絲組)來劃分。
在測試過程(例如，晶片測試或封裝測試)之後，可以檢測與被確定為失效的記憶胞相對應的列位址和行位址。
檢測到的列位址和行位址可以經由斷裂過程而寫入熔絲陣列200的第一熔絲陣列區210的熔絲組中作為修復位址資料FDATA，且與修復位址資料FDATA相對應的鎖存器位址資料KDATA可以寫入第二熔絲陣列區220中。
計數器400可以配置成根據時脈訊號CLK_CTRL來增大(或減小)計數訊號OUT<0：n>的值。
第一解碼器500可以配置成根據計數訊號OUT<0：n>來選擇熔絲陣列200的熔絲組中的任何一個。
第一解碼器500可以根據計數訊號OUT<0：n>而從最高有效熔絲組或最低有效熔絲組開始順序地選擇熔絲陣列200的熔絲組。
修復位址資料FDATA和鎖存器位址資料KDATA可以從熔絲陣列200的由第一解碼器500所選擇的熔絲組輸出。
第二解碼器600可以配置成選擇鎖存器陣列300的鎖存器組之中的與將鎖存器位址資料KDATA解碼的結果相對應的鎖存器組。
從熔絲陣列200的熔絲組輸出的修復位址資料FDATA可以儲存在第二解碼器600選擇的鎖存器組中。
計數控制器900可以配置成根據修復位址資料FDATA產生控制源時脈訊號CLK的致能時段的時脈訊號CLK_CTRL。
如從上面參照圖2描述的配置可以容易看出，根據一個實施例的修復電路100可以透過使用鎖存器位址資料KDATA來在鎖存器陣列300的所有鎖存器組之中選擇要儲存修復位址資料FDATA的鎖存器組。
因此，參見圖3，熔絲陣列200的每個熔絲組可以與鎖存器陣列300的所有鎖存器組之中的任何鎖存器組相匹配。
參見圖4，根據一個實施例，修復位址資料FDATA和鎖存器位址資料KDATA可以寫入熔絲陣列200的熔絲組之中的期望的熔絲組中。
例如，修復位址資料FDATA和鎖存器位址資料KDATA可以從列方向上的最高有效次序(most significant turn)的熔絲組開始順序寫入。
因此，除了修復位址資料FDATA和鎖存器位址資料KDATA之外的不同種類的資料可以透過寫入未使用的多餘(surplus)熔絲組中來使用。
例如，作為不同種類的資料，可以寫入與刷新操作相關的資料。
參見圖5，計數控制器900可以包括第一至第三邏輯閘910至930和邊沿檢測器940。
第一邏輯閘910可以輸出對修復位址資料FDATA執行或(OR)邏輯函數的結果。
邊沿檢測器940可以透過檢測第一邏輯閘910的輸出訊號的下降沿來產生啟動結束訊號(boot-up end signal)BOOTUPEND。
第二邏輯閘920可以將啟動結束訊號BOOTUPEND反相，並輸出所得訊號。
第三邏輯閘930可以透過對源時脈訊號CLK和第二邏輯閘920的輸出訊號執行與(AND)邏輯函數來輸出時脈訊號CLK_CTRL。
參見圖5的操作波形，從熔絲陣列200的熔絲組之中已使用的熔絲組輸出的修復位址資料FDATA的訊號位元的至少一個具有高位準。
因此，當針對使用的熔絲組讀取修復位址資料FDATA時，邊沿檢測器940將啟動結束訊號BOOTUPEND保持在低位準，且相應地，時脈訊號CLK_CTRL週期性地產生時脈脈衝。
同時，由於持續地執行讀取操作且未使用的熔絲組的修復位址資料FDATA具有低位準，因此邊沿檢測器940產生啟動結束訊號BOOTUPEND的脈衝，且相應地，時脈訊號CLK_CTRL保持在低位準。
因為時脈訊號CLK_CTRL保持在低位準，所以計數器400將計數訊號OUT<0：n>的值保持在當前狀態，且相應地，熔絲陣列200的讀取操作可以中斷。
參見圖6，針對相應的修復位址資料FDATA和鎖存器位址資料KDATA，讀取操作可以僅僅對熔絲陣列200的熔絲組之中的使用的熔絲組來執行、且可以針對未使用的熔絲組中斷。
在下文，將參照圖7和圖8描述根據實施例的半導體裝置的例子。
參見圖7，根據一個實施例的半導體裝置102可以包括記憶體區域800、熔絲陣列200、計數器400、第一解碼器500以及計數控制器900。
計數控制器900可以配置成根據修復位址資料FDATA產生控制源時脈訊號CLK的致能時段的時脈訊號CLK_CTRL。計數控制器900可以如圖5所示且如關於圖5所討論的來配置。
記憶體區域800可以包括記憶胞陣列700、鎖存器陣列300以及第二解碼器600。
記憶胞陣列700可以對應於作為小單位記憶體區塊的存儲團(mat)或作為大單位記憶體區塊的存儲體(bank)或多個存儲體。
記憶胞陣列700可以包括多個正常部NRM和多個冗餘部RED。
該等正常部NRM中的每個可以包括正常記憶胞。
該等冗餘部RED中的每個可以包括用於替代已發生失效的正常記憶胞的冗餘記憶胞。
如參照圖2描述的，鎖存器陣列300可以包括多個鎖存器。多個鎖存器可以以列方向上的鎖存器為單位(即鎖存器組)來劃分。
鎖存器陣列300可以與多個冗餘部RED耦接。
修復位址資料FDATA可以儲存在鎖存器陣列300的每個鎖存器組中。
第二解碼器600可以配置成選擇鎖存器陣列300的鎖存器組之中的與將鎖存器位址資料KDATA解碼的結果相對應的鎖存器組。
從熔絲陣列200的熔絲組輸出的修復位址資料FDATA可以儲存在第二解碼器600所選中的鎖存器組中。
熔絲陣列200基本上可以具有熔絲如圖2所示那樣佈置的結構，且可以配置成儲存修復位址資料FDATA和鎖存器位址資料KDATA，鎖存器位址資料KDATA定義鎖存器陣列300的鎖存器組之中的要儲存修復位址資料FDATA的位置。
熔絲陣列200可以位於半導體裝置102的週邊電路區中。
熔絲陣列200可以包括用於儲存修復位址資料FDATA的第一熔絲陣列區210和用於儲存鎖存器位址資料KDATA的第二熔絲陣列區220。
熔絲陣列200的熔絲可以以列方向上的熔絲為單位(即熔絲組)來劃分。
在測試過程(例如晶片測試或封裝測試)之後，可以檢測與被確定為失效的記憶胞相對應的列位址和行位址。
可以經由斷裂過程來將檢測到的列位址和行位址寫入熔絲陣列200的熔絲組中作為修復位址資料FDATA。
計數器400可以配置成根據時脈訊號CLK_CTRL產生計數訊號OUT<0：n>。
時脈訊號CLK_CTRL可以在半導體裝置102的啟動模式被執行的時段期間被致能。
第一解碼器500可以配置成根據計數訊號OUT<0：n>選擇熔絲陣列200的熔絲組中的任何一個。
第一解碼器500可以根據計數訊號OUT<0：n>而從最高有效熔絲組或最低有效熔絲組開始來順序地選擇熔絲陣列200的熔絲組。
修復位址資料FDATA和鎖存器位址資料KDATA可以從熔絲陣列200的由第一解碼器500所選中的熔絲組輸出。
寫入熔絲陣列200中的修復位址資料FDATA可以在啟動模式的時段期間儲存在鎖存器陣列300中。
在半導體裝置102中，在啟動模式的時段到期之後，如果輸入的外部位址具有與修復位址資料FDATA相同的值，則可以透過不選擇正常部NRM的記憶胞而選擇冗餘部RED的與鎖存器陣列300的相應鎖存器組相匹配的冗餘記憶胞來執行修復操作。
根據一個實施例的半導體裝置103關於上面參照圖4描述的多餘熔絲組的利用。
記憶胞可以分為正常胞、失效胞和薄弱胞，所述正常胞經由測試(例如讀取/寫入測試)被確定為透過，所述失效胞被確定為失效，所述薄弱 胞未被確定為失效胞但是可能經由刷新測試根目錄據刷新週期被確定為失效胞，因為它們的資料保持時間相對短於正常胞。
因此，在根據一個實施例的半導體裝置103中，薄弱胞的位址與修復位址資料FDATA和鎖存器位址資料KDATA分離地被寫入在多餘熔絲組中，作為薄弱胞資料。
參見圖8，半導體裝置103可以包括記憶體區域801、熔絲陣列201、計數器400、第一解碼器500、計數控制器900以及刷新控制電路1000。
計數控制器900可以配置成根據修復位址資料FDATA產生控制源時脈訊號CLK的致能時段的時脈訊號CLK_CTRL。計數控制器900可以如圖5所示和如關於圖5所討論的來配置。
記憶體區域801可以包括記憶胞陣列700、鎖存器陣列301以及第二解碼器601。
記憶胞陣列700可以對應於作為小單位記憶體區塊的存儲團或作為大單位記憶體區塊的存儲體或多個存儲體。
記憶胞陣列700可以包括多個正常部NRM和多個冗餘部RED。
該等正常部NRM中的每個可以包括正常記憶胞。
該等冗餘部RED中的每個可以包括用於替代已發生失效的正常記憶胞(即失效胞)的冗餘記憶胞。
鎖存器陣列301可以包括修復鎖存器陣列310和刷新鎖存器陣列320。
鎖存器陣列301可以與多個冗餘部RED耦接。
修復鎖存器陣列310可以包括多個鎖存器。多個鎖存器可以以列方向上的鎖存器為單位(即鎖存器組)來劃分。
修復位址資料FDATA可以儲存在修復鎖存器陣列310的每個鎖存器組中。
刷新鎖存器陣列320可以包括多個鎖存器。多個鎖存器可以以列方向上的鎖存器為單位(即鎖存器組)來劃分。
薄弱胞資料可以儲存在刷新鎖存器陣列320的每個鎖存器組中。
第二解碼器601可以配置成在修復鎖存器陣列310和刷新鎖存器陣列320的鎖存器組之中選擇與將鎖存器位址資料KDATA解碼的結果相對應的鎖存器組。
修復位址資料FDATA或薄弱胞資料可以儲存在第二解碼器601所選中的鎖存器組中。
熔絲陣列201基本上可以具有熔絲如圖2所示那樣佈置的結構，且可以配置成儲存修復位址資料FDATA、薄弱胞資料和定義鎖存器陣列301的鎖存器組之中的要儲存的修復位址資料FDATA或薄弱胞資料的位置的鎖存器位址資料KDATA。
熔絲陣列201可以位於半導體裝置103的週邊電路區中。
熔絲陣列201可以包括用於儲存修復位址資料FDATA的第一熔絲陣列區211和用於儲存鎖存器位址資料KDATA的第二熔絲陣列區221。
熔絲陣列201的熔絲可以以列方向上的熔絲為單位(即熔絲組)來劃分。
在測試過程(例如晶片測試或封裝測試)之後，可以檢測與被確定為失效的記憶胞相對應的列位址和行位址。
可以經由斷裂過程來將檢測到的列位址和行位址寫入熔絲陣列201的熔絲組中作為修復位址資料FDATA。
此外，經由刷新測試檢測到的薄弱胞的位址可以寫入熔絲陣列201的熔絲組之中的除了用來寫入修復位址資料FDATA的熔絲組之外的多餘熔絲組之中的部分熔絲組中。
計數器400可以配置成根據時脈訊號CLK_CTRL產生計數訊號OUT<0：n>。
時脈訊號CLK_CTRL可以在半導體裝置103的啟動模式被執行的時段期間被致能。
第一解碼器500可以配置成根據計數訊號OUT<0：n>選擇熔絲陣列201的熔絲組中的任何一個。
第一解碼器500可以根據計數訊號OUT<0：n>而從最高有效熔絲組或最低有效熔絲組開始來順序地選擇熔絲陣列201的熔絲組。
修復位址資料FDATA和鎖存器位址資料KDATA、或者薄弱胞資料和鎖存器位址資料KDATA可以從熔絲陣列201的由第一解碼器500所選中的熔絲組輸出。
例如，在半導體裝置103的正常操作中，修復位址資料FDATA和鎖存器位址資料KDATA可以從熔絲陣列201的由第一解碼器500所選中的熔絲組輸出。
同時，在半導體裝置103的刷新操作中，薄弱胞資料和鎖存器位址資料KDATA可以從熔絲陣列201的由第一解碼器500所選中的熔絲組輸出。
在刷新操作中，刷新控制電路1000可以根據儲存在刷新鎖存器陣列320中的薄弱胞資料來控制刷新操作。
例如，刷新控制電路1000可以在刷新操作中以如下方式執行控制任務：相比於針對正常胞，針對與儲存在刷新鎖存器陣列320中的薄弱胞資料相對應的記憶胞執行更多次數的刷新。
再例如，刷新控制電路1000可以在刷新操作中以如下方式執行控制任務：相比於針對其它單位記憶體區塊，針對包括與儲存在刷新鎖存器陣列320中的薄弱胞資料相對應的記憶胞的單位記憶體區塊而以更短週期執行刷新。
在啟動模式的時段期間，寫入熔絲陣列201中的修復位址資料FDATA可以儲存在鎖存器陣列301中。
在半導體裝置103中，在啟動模式的時段到期之後，如果輸入的外部位址具有與修復位址資料FDATA相同的值，則可以透過不選擇正常部NRM的記憶胞而選擇冗餘部RED的與鎖存器陣列301的相應鎖存器組相匹配的冗餘記憶胞來執行修復操作。
參見圖9，根據一個實施例的半導體系統104可以包括基板50、層疊的半導體記憶體20以及處理器10。
半導體系統104可以採用系統封裝、多晶片封裝或晶片上系統的類型來實現，且可以採用包括多個封裝體的層疊式封裝的類型來實現。
基板50可以提供用於處理器10與層疊的半導體記憶體20之間的順暢的資料通訊的訊號路徑，且可以包括用於提供訊號路徑的附加的邏輯電路和用於測試的邏輯電路。
基板50可用各種類型來實現，諸如載板(interposer)和印刷電路板(PCB,printed circuit board)。基板50提供的訊號路徑可以包括諸如金屬層或貫穿矽通孔的電耦接路徑。
基板50可以經由諸如球柵陣列、凸球和C4凸塊的封裝球60而與外部設備電耦接。外部設備可以是透過與半導體系統104耦接而操作的主機2。
基板50可以經由微型凸塊70而與處理器10和層疊的半導體記憶體20電耦接。
處理器10可以經由系統匯流排(未示出)和基板50而與主機2通訊，且可以執行主機2所要求的各種計算操作。
處理器10可以包括中央處理單元(CPU,central processing unit)、影像處理單元(GPU,graphic processing unit)、多媒體處理器(MMP,multimedia processor)和數位訊號處理器(DSP,digital signal processor)中的至少一種。
處理器10可以採用晶片上系統、系統封裝和層疊封裝的類型來實現，其中組合了具有各種功能的處理器晶片，諸如應用處理器(AP,application processor)。
處理器10可以經由記憶體控制器11存取層疊的半導體記憶體20。
記憶體控制器11的實體層(PHY,physical layer)12和層疊的半導體記憶體20的實體層(PHY)31可以遵照它們之間的介面來轉換要在它們之間交換的訊號。
儘管實施例示出了其中記憶體控制器11設置在處理器10中的例子，但是要注意，這種情況可以是記憶體控制器11可以另行設置在處理器10的外部。
記憶體控制器11可以層疊作為層疊的半導體記憶體20的任何一個晶片(基礎晶片或邏輯晶片)。
記憶體控制器11可以透過與層疊的半導體記憶體20和處理器10分開而另行層疊在基板50上。
記憶體控制器11可以向層疊的半導體記憶體20提供命令、位址、時脈和資料以控制層疊的半導體記憶體20，並且可以接收從層疊的半導體記憶體20輸出的資料。
實體層12和31可以是介面電路，所述介面電路將從處理器10或記憶體控制器11傳送來的訊號轉換為適合用在層疊的半導體記憶體20中的訊號且輸出轉換的訊號、或者將從層疊的半導體記憶體20傳送來的訊號轉換為適合用在處理器10或記憶體控制器11中的訊號。
層疊的半導體記憶體20可以是包括多個層疊晶片的層疊記憶體件。
層疊的半導體記憶體20可以包括邏輯晶片30和順序層疊在邏輯晶片30上的多個記憶體晶片40至42。
邏輯晶片30和多個記憶體晶片40至42可以經由貫穿通孔或接合導線而電耦接。
邏輯晶片30可延遲(relay)記憶體控制器11與多個記憶體晶片40至42之間的訊號和資料傳輸。
邏輯晶片30可以包括實體層31、和測試電路32等。
實體層31可以接收經由處理器10或記憶體控制器11和實體層12傳送來的訊號和資料，且可以將從多個記憶體晶片40至42輸出的訊號和資料放大，且將放大的訊號和資料傳送到實體層12。
測試電路32可以透過與處理器10或記憶體控制器11耦接來對多個記憶體晶片40至42執行測試，或者可以透過與主機2(例如測試設備)耦接來對多個記憶體晶片40至42執行測試。此外，測試電路32可以對層疊的半導體記憶體20獨立地執行測試。
測試電路32可以包括可在晶片級和封裝級執行與多個記憶體晶片40至42和邏輯晶片30相關聯的測試的電路。
測試電路32可以包括各種記憶體測試相關電路，諸如內建自測試電路、自修復電路和自應力電路。
測試電路32可以執行貫穿通孔或微型凸塊的耦接性測試、邊界掃描測試、老化應力測試、資料登錄/輸出測試、和資料壓縮測試等。
測試電路32可以包括用冗餘記憶胞替代失效的記憶胞的修復邏輯。
多個記憶體晶片40至42可以分別具有用於儲存經由邏輯30從處理器10或記憶體控制器11傳送來的資料的資料儲存空間。
多個記憶體晶片40至42還可以包括用於執行與邏輯晶片30的測試電路32連結的測試的邏輯電路。
邏輯晶片30和多個記憶體晶片40至42可以由DRAM或NAND快閃記憶體來配置。
儘管作為示例示出了層疊的半導體記憶體20由4個晶片(即邏輯晶片30和順序層疊在邏輯晶片30上的多個記憶體晶片40至42)配置，但要注意，可以層疊增加的數量的晶片。
層疊的半導體記憶體20中的每個晶片可以由DRAM或NAND快閃記憶體來配置。
層疊的半導體記憶體20的晶片之中的任何一個晶片或更多個晶片可以包括上面參照圖2描述的修復電路100。
層疊的半導體記憶體20的晶片之中的任何一個晶片或更多個晶片可以用諸如圖7的半導體裝置102或圖8的半導體裝置103的類型來配置。
同時，層疊的半導體記憶體20的晶片之中的任何一個晶片可以包括圖2的修復電路100的一些部件，且其餘晶片可以包括圖2的修復電路100中的除了所述一些部件之外的其餘部件。
例如，層疊的半導體記憶體20的晶片之中的邏輯晶片30可以配置成包括圖2的修復電路100中的除了鎖存器陣列300之外的部件。
邏輯晶片30的熔絲陣列200可以被寫入與多個記憶體晶片40至42的記憶體區域的所有失效胞相對應的修復位址資料FDATA、薄弱胞資料和鎖存器位址資料KDATA。
層疊的半導體記憶體20的多個記憶體晶片40至42中的每個可以包括鎖存器陣列300。
多個記憶體晶片40至42中的每個記憶體晶片的鎖存器陣列300可以經由諸如貫穿矽通孔的電耦接路徑而從邏輯晶片30的熔絲陣列200被提供修復位址資料FDATA、薄弱胞資料和與其相對應的鎖存器位址資料KDATA。
儘管上文已經描述各個實施例，但是本領域技術人員要理解，描述的實施例僅僅是示例。因此，本文描述的修復電路、使用其的半導體裝置和半導體系統不應基於描述的實施例來限制。
100:修復電路
200:熔絲陣列
210:第一熔絲陣列區
220:第二熔絲陣列區
300:鎖存器陣列
400:計數器
500:第一解碼器
600:第二解碼器
900:計數控制器
CLK:源時脈訊號
CLK_CTRL:時脈訊號
FDATA:修復位址資料
KDATA:鎖存器位址資料
OUT<0：n>:計數訊號

Claims (28)

  1. 一種修復電路包括：一鎖存器陣列，包括多個鎖存器組；一熔絲陣列，包括多個熔絲組，且配置成：在每個熔絲組中寫入一修復位址資料和一鎖存器位址資料，該鎖存器位址資料定義該等鎖存器組之中的要儲存該修復位址資料的鎖存器組的位置；一第一解碼器，配置成使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出；以及一第二解碼器，配置成使得該修復位址資料儲存在該等鎖存器組之中的與該鎖存器位址資料相對應的鎖存器組中。
  2. 如請求項1所述的修復電路，其中，該等熔絲組中的每個包括：一第一熔絲陣列區，配置成儲存該修復位址資料；以及一第二熔絲陣列區，配置成儲存該鎖存位址資料。
  3. 如請求項1所述的修復電路，其中，該第一解碼器配置成根據一計數訊號來使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出；以及其中，該第一解碼器配置成根據該計數訊號而從最高有效熔絲組或最低有效熔絲組開始順序地選擇該等熔絲組。
  4. 如請求項1所述的修復電路，其中，該修復電路配置成透過使用該修復位址資料來僅對該等熔絲組之中的已經使用過的熔絲組執行修復操作。
  5. 如請求項1所述的修復電路，還包括：一計數器，配置成根據一時脈訊號來產生一計數訊號；以及一計數控制器，配置成透過根據該修復位址資料控制源時脈訊號的致能時段來輸出該時脈訊號，其中，該第一解碼器配置成根據該計數訊號來使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出。
  6. 如請求項1所述的修復電路，其中，無論該等鎖存器組的次序如何，該第二解碼器使得該修復位址資料儲存在該等鎖存器組之中的與該鎖存器位址資料相對應的鎖存器組中。
  7. 如請求項1所述的修復電路，其中，該熔絲陣列配置成還被寫入一薄弱胞資料和該鎖存器位址資料，該鎖存器位址資料定義該等鎖存器組之中的要儲存該薄弱胞資料的位置。
  8. 如請求項7所述的修復電路，其中，該薄弱胞資料定義經由刷新測試而有可能被確定失效的記憶胞的位址。
  9. 如請求項7所述的修復電路，其中，該等熔絲組中的每個包括：一第一熔絲陣列區，配置成儲存該修復位址資料或該薄弱胞資料；以及一第二熔絲陣列區，配置成儲存該鎖存器位址資料。
  10. 如請求項7所述的修復電路，其中，該鎖存器陣列包括：一修復鎖存器陣列，配置成儲存該修復位址資料；以及一刷新鎖存器陣列，配置成儲存該薄弱胞資料。
  11. 如請求項1所述的修復電路，其中，該鎖存器陣列與一半導體裝置的記憶體區域的一冗餘部耦接。
  12. 一種半導體裝置包括：一記憶胞陣列；一鎖存器陣列，包括多個鎖存器組；一熔絲陣列，包括多個熔絲組，且配置成：在每個熔絲組中寫入一修復位址資料或一薄弱胞資料、以及一鎖存器位址資料，該鎖存器位址資料定義該等鎖存器組之中的要儲存該修復位址資料或該薄弱胞資料的鎖存器組的位置；一第一解碼器，配置成使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出；一第二解碼器，配置成使得該修復位址資料或該薄弱胞資料儲存在該等鎖存器組之中的與該鎖存器位址資料相對應的鎖存器組中；以及一刷新控制電路，配置成控制針對該記憶胞陣列中的與該薄弱胞資料相對應的記憶胞的刷新操作。
  13. 如請求項12所述的半導體裝置，其中，該第一解碼器配置成根據一計數訊號來使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出；以及其中，該第一解碼器配置成根據該計數訊號而從最高有效熔絲組或最低有效熔絲組開始順序地選擇該等熔絲組。
  14. 如請求項12所述的半導體裝置，其中，該半導體裝置配置成透過使用該修復位址資料來僅對該等熔絲組之中的已經使用過的熔絲組執行修復操作。
  15. 如請求項12所述的半導體裝置，還包括：一計數器，配置成根據一時脈訊號來產生一計數訊號；以及一計數控制器，配置成透過根據該修復位址資料控制源時脈訊號的致能時段來輸出該時脈訊號，其中，該第一解碼器配置成根據該計數訊號來使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出。
  16. 如請求項12所述的半導體裝置，其中，無論該等鎖存器組的次序如何，該第二解碼器使得該修復位址資料或該薄弱胞資料儲存在該等鎖存器組之中的與該鎖存器位址資料相對應的鎖存器組中。
  17. 如請求項12所述的半導體裝置，其中，該等熔絲組中的每個包括：一第一熔絲陣列區，配置成儲存該修復位址資料或該薄弱胞資料；以及一第二熔絲陣列區，配置成儲存該鎖存器位址資料。
  18. 如請求項12所述的半導體裝置，其中，該鎖存器陣列包括：一修復鎖存器陣列，配置成儲存該修復位址資料；以及一刷新鎖存器陣列，配置成儲存該薄弱胞資料。
  19. 如請求項12所述的半導體裝置， 其中，該鎖存器陣列與該記憶胞陣列的一冗餘部耦接；以及其中，該熔絲陣列位於該半導體裝置的一週邊電路區中。
  20. 如請求項12所述的半導體裝置，其中，該刷新控制電路配置成改變針對與該薄弱胞資料相對應的記憶胞的刷新次數或刷新週期。
  21. 一種半導體系統包括：層疊的多個半導體晶片；以及一處理器，配置成存取該層疊的該等半導體晶片，其中，該層疊的該等半導體晶片中的至少一個半導體晶片包括多個熔絲組和多個鎖存器組，以及其中，一修復位址資料和一鎖存器位址資料儲存在該等熔絲組中的每個中，以及該修復位址資料儲存在該等鎖存器組之中的與該鎖存器位址資料相對應的鎖存器組中。
  22. 如請求項21所述的半導體系統，其中，該層疊的該等半導體晶片中的至少一個半導體晶片包括：一第一解碼器，配置成根據一計數訊號來使得寫入在該等熔絲組之中的任何一個熔絲組中的資料被輸出；以及一第二解碼器，配置成使得該修復位址資料儲存在該等鎖存器組之中的與該鎖存器位址資料相對應的鎖存器組中。
  23. 如請求項22所述的半導體系統，其中，無論該等鎖存器組的次序如何，該第二解碼器使得該修復位址資料儲存在該等鎖存器組之中的與該鎖存器位址資料相對應的鎖存器組中。
  24. 如請求項21所述的半導體系統，其中，一熔絲陣列配置成還被寫入一薄弱胞資料和該鎖存器位址資料，該鎖存器位址資料定義該等鎖存器組之中的要儲存該薄弱胞資料的位置。
  25. 如請求項21所述的半導體系統，其中，該等鎖存器組與該層疊的該等半導體晶片的記憶體區域的一冗餘部耦接。
  26. 如請求項24所述的半導體系統，還包括：一刷新控制電路，配置成改變針對與該薄弱胞資料相對應的記憶胞的刷新次數或刷新週期。
  27. 如請求項21所述的半導體系統，其中，該層疊的該等半導體晶片包括一邏輯晶片和多個記憶體晶片，其中，該等熔絲組設置在該邏輯晶片中，以及其中，該等鎖存器組設置在該等記憶體晶片中的至少一個中。
  28. 如請求項22所述的半導體系統，其中，該等記憶體晶片的該等鎖存器組配置成從該等熔絲組經由貫穿矽通孔被提供該修復位址資料和該鎖存器位址資料。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170016640A (ko) 2015-08-04 2017-02-14 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
KR20180118379A (ko) * 2017-04-21 2018-10-31 에스케이하이닉스 주식회사 리페어 회로를 포함하는 메모리 장치, 및 그의 동작 방법
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
KR102408843B1 (ko) * 2017-08-09 2022-06-15 에스케이하이닉스 주식회사 반도체 장치
KR20190017424A (ko) * 2017-08-11 2019-02-20 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 메모리 장치
KR102467455B1 (ko) * 2018-03-13 2022-11-17 에스케이하이닉스 주식회사 리던던시 영역을 리페어 하는 반도체 장치
US10600498B1 (en) * 2019-02-27 2020-03-24 Micron Technology, Inc. Reduced footprint fuse circuit
US10916489B1 (en) * 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
US11017878B1 (en) * 2019-12-18 2021-05-25 Micron Technology, Inc. Memory device with a dynamic fuse array
KR20210080944A (ko) 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 비휘발성 저장 회로를 포함하는 반도체 메모리 장치 및 그의 동작 방법
TWI711036B (zh) * 2020-01-22 2020-11-21 大陸商珠海南北極科技有限公司 記憶體的修復電路及方法
US11183260B1 (en) * 2020-11-16 2021-11-23 Micron Technology Inc. Transmit line monitoring circuitry, and related methods, devices, and systems
CN115050411B (zh) * 2022-08-17 2022-11-04 睿力集成电路有限公司 一种存储器
CN115881202B (zh) * 2023-02-09 2023-05-12 长鑫存储技术有限公司 一种修复电路及方法、存储器和电子设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030123301A1 (en) * 2001-12-28 2003-07-03 Samsung Electronics Co., Ltd. Semiconductor memory device post-repair circuit and method
US20050162945A1 (en) * 2003-12-30 2005-07-28 Sang-Hee Kang Semiconductor memory device having repair circuit
TW200535858A (en) * 2004-04-28 2005-11-01 Hynix Semiconductor Inc Memory device
TW200632926A (en) * 2005-01-28 2006-09-16 Renesas Tech Corp A semiconductor integrated circuit having test function and manufacturing method thereof
US20070038906A1 (en) * 2002-07-29 2007-02-15 Vinod Lakhani Column/row redundancy architecture using latches programmed from a look up table
US20130322160A1 (en) * 2012-06-01 2013-12-05 Samsung Electronics Co., Ltd. Memory device to correct defect cell generated after packaging
US20150043288A1 (en) * 2013-08-09 2015-02-12 SK Hynix Inc. Semiconductor memory device having fuse cell array
US20150098287A1 (en) * 2013-10-07 2015-04-09 SK Hynix Inc. Memory device and operation method of memory device and memory system

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2698834B2 (ja) * 1988-11-22 1998-01-19 株式会社日立製作所 不揮発性記憶装置
JP2006185569A (ja) * 2004-12-01 2006-07-13 Toshiba Corp 半導体記憶装置
KR20090045610A (ko) * 2007-11-02 2009-05-08 주식회사 하이닉스반도체 블럭 아이솔레이션 제어회로
JP2009146487A (ja) * 2007-12-12 2009-07-02 Renesas Technology Corp 半導体集積回路
KR101196968B1 (ko) * 2010-04-13 2012-11-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자
KR101869867B1 (ko) * 2011-12-23 2018-06-21 에스케이하이닉스 주식회사 반도체 장치
US8797808B2 (en) * 2012-05-30 2014-08-05 SK Hynix Inc. Semiconductor device and semiconductor memory device
US8885424B2 (en) * 2012-11-08 2014-11-11 SK Hynix Inc. Integrated circuit and memory device
KR20160042221A (ko) 2014-10-07 2016-04-19 에스케이하이닉스 주식회사 리페어 회로 및 이를 이용한 반도체 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030123301A1 (en) * 2001-12-28 2003-07-03 Samsung Electronics Co., Ltd. Semiconductor memory device post-repair circuit and method
US20070038906A1 (en) * 2002-07-29 2007-02-15 Vinod Lakhani Column/row redundancy architecture using latches programmed from a look up table
US20050162945A1 (en) * 2003-12-30 2005-07-28 Sang-Hee Kang Semiconductor memory device having repair circuit
TW200535858A (en) * 2004-04-28 2005-11-01 Hynix Semiconductor Inc Memory device
TW200632926A (en) * 2005-01-28 2006-09-16 Renesas Tech Corp A semiconductor integrated circuit having test function and manufacturing method thereof
US20130322160A1 (en) * 2012-06-01 2013-12-05 Samsung Electronics Co., Ltd. Memory device to correct defect cell generated after packaging
US20150043288A1 (en) * 2013-08-09 2015-02-12 SK Hynix Inc. Semiconductor memory device having fuse cell array
US20150098287A1 (en) * 2013-10-07 2015-04-09 SK Hynix Inc. Memory device and operation method of memory device and memory system

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Publication number Publication date
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