KR101869867B1

KR101869867B1 - 반도체 장치

Info

Publication number: KR101869867B1
Application number: KR1020110140969A
Authority: KR
Inventors: 김홍중
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-12-23
Filing date: 2011-12-23
Publication date: 2018-06-21
Also published as: US9257158B2; US8780603B2; KR20130073234A; US20130163347A1; US20140321219A1; US20160111172A1

Abstract

전기적 퓨즈(electrical fuse)를 포함하는 반도체 장치에 관한 것으로, 럽쳐 소오스신호에 응답하여 N(1 이상의 정수)개의 럽쳐 인에이블신호를 반복적으로 생성하기 위한 럽쳐 인에이블신호 생성부; 및 N개의 럽쳐 인에이블신호와 각각의 선택 인에이블신호에 응답하여 N비트(Bit)의 리페어 대상 어드레스를 각각 순차적으로 프로그램하기 위한 복수의 리페어 퓨즈회로를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 전기적 퓨즈(electrical fuse)를 포함하는 반도체 장치에 관한 것이다.

일반적으로, 디램(DRAM)과 같은 반도체 메모리 장치는 패키지 후에 빈번히 발생하는 비트 페일(Bit fail)을 구제하기 위하여 전기적 퓨즈(electrical fuse)를 사용한다. 이에 따라, 페일(fail)된 주소의 비트(Bit) 수만큼 전기적 퓨즈가 필요하다.

도 1에는 1비트(Bit)의 메모리 용량을 구제하기 위한 반도체 장치가 블록 구성도로 도시되어 있다. 이때, 메모리 용량의 1비트(Bit)에 대응하는 어드레스는 4비트(Bit)인 것을 예로 들어 설명한다.

도 1을 참조하면, 반도체 장치(10)는 초기화신호(RST), 럽쳐 소오스신호(SOUR) 및 쉬프팅 제어신호(CMD)에 응답하여 제1 내지 제4 럽쳐 인에이블신호(EN1 ~ EN4)를 순차적으로 생성하기 위한 쉬프팅부(11)와, 래칭 제어신호(STOREP)에 응답하여 4비트(Bit)의 리페어 대상 어드레스(A1 ~ A4)를 각각 래치하기 위한 래치부(13)와, 제1 내지 제4 럽쳐 인에이블신호(EN1 ~ EN4)와 래치부(13)로부터 각각 출력되는 4비트(BIT)의 래치 어드레스(AQ1 ~ AQ4)에 응답하여 프로그램되며 4비트(Bit)의 리페어 대상 어드레스(A1 ~ A4)에 대응하는 4비트(Bit)의 프로그램된 어드레스(RA1, RA2, RA3, RA4)를 출력하기 위한 퓨즈부(15)를 포함한다.

상기와 같은 구성을 가지는 반도체 장치(10)는 1비트(Bit)에 대응하는 메모리 용량을 구제할 수 있다. 만약 2비트(Bit)에 대응하는 메모리 용량을 구제하기 위해서는 다음의 도 2를 참조하여 설명한다.

도 2에는 2비트(Bit)의 메모리 용량을 구제하기 위한 반도체 장치가 블록 구성도로 도시되어 있다.

도 2를 참조하면, 반도체 장치(20)는 초기화신호(RST), 럽쳐 소오스신호제2 리페어 대상 어드레스(B1 ~ B4) 및 쉬프팅 제어신호(CMD)에 응답하여 제1 내지 제8 럽쳐 인에이블신호(EN1 ~ EN8)를 순차적으로 생성하기 위한 쉬프팅부(21)와, 래칭 제어신호(STOREP)에 응답하여 4비트(Bit)의 제1 및 제2 리페어 대상 어드레스(A1 ~ A4)(B1 ~ B4)를 각각 래치하기 위한 래치부(23)와, 제1 내지 제4 럽쳐 인에이블신호(EN1 ~ EN4)와 래치부(23)로부터 출력되는 4비트(BIT)의 제1 래치 어드레스(AQ1 ~ AQ4)에 응답하여 프로그램되며 4비트(Bit)의 제1 리페어 대상 어드레스(A1 ~ A4)에 대응하는 4비트(Bit)의 제1 프로그램된 어드레스(RA1 ~ RA4)를 출력하기 위한 제1 퓨즈부(25)와, 제5 내지 제8 럽쳐 인에이블신호(EN5 ~ EN8)와 래치부(23)로부터 출력되는 4비트(BIT)의 제2 래치 어드레스(BQ1 ~ BQ4)에 응답하여 프로그램되며 4비트(Bit)의 제2 리페어 대상 어드레스(B1 ~ B4)에 대응하는 4비트(Bit)의 제2 프로그램된 어드레스(RB1 ~ RB4)를 출력하기 위한 제2 퓨즈부(27)를 포함한다.

상기와 같이 구성되는 반도체 장치(10, 20)에 따르면, 토글링하는 쉬프팅 제어신호(CMD)만을 입력으로 하는 쉬프팅부(11, 21)를 이용하여 리페어 대상 어드레스(A1 ~ A4, B1 ~ B4 등등)에 대응하는 프로그램된 어드레스(RB1 ~ RB4)를 순차적으로 쉽게 프로그램할 수 있다.

그러나, 상기와 같은 구성을 가지는 반도체 장치(10, 20)를 보면, 구제해야 할 메모리 용량이 클수록 차지하는 면적이 증가하고 있음을 알 수 있다. 즉, 구제해야 할 메모리 용량에 대응하여 리페어 대상 어드레스(A1 ~ A4, B1 ~ B4 등등)의 비트(Bit) 수가 증가하게 되고, 리페어 대상 어드레스(A1 ~ A4, B1 ~ B4 등등)의 비트(Bit) 수에 대응하여 복수의 럽쳐 인에이블신호(EN1 ~ ENk, 단 k는 4의 배수)를 순차적으로 생성해야 하므로, 쉬프팅부(11, 21)에 포함된 쉬프트 레지스터(Shift register)의 개수가 그에 비례하여 증가해야 함은 당연하다. 따라서, 종래기술에 따른 반도체 장치(10, 20)는 구제해야 할 메모리 용량이 증가할수록 그에 비례하여 증가하는 회로(예:쉬프트 레지스터)에 따라 레이아웃 면적이 증가하는 문제점이 있다.

본 발명은 구제를 위한 회로의 면적이 최소화된 반도체 장치를 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 럽쳐 소오스신호에 응답하여 N(1 이상의 정수)개의 럽쳐 인에이블신호를 반복적으로 생성하기 위한 럽쳐 인에이블신호 생성부; 및 N개의 럽쳐 인에이블신호와 각각의 선택 인에이블신호에 응답하여 N비트(Bit)의 리페어 대상 어드레스를 각각 순차적으로 프로그램하기 위한 복수의 리페어 퓨즈회로를 포함한다.

본 발명의 다른 측면에 따르면, 본 발명은 럽쳐 소오스신호와 쉬프팅 제어신호에 응답하여 N(1 이상의 정수)개의 럽쳐 인에이블신호를 순차적으로 생성하되, 반복생성신호에 응답하여 N개의 럽쳐 인에이블신호를 반복적으로 생성하기 위한 쉬프팅부; N개의 럽쳐 인에이블신호 중 마지막에 생성된 럽쳐 인에이블신호에 응답하여 반복생성신호를 출력 및 피드백하기 위한 피드백부; 및 N개의 럽쳐 인에이블신호와 각각의 선택 인에이블신호에 응답하여 N비트(Bit)의 리페어 대상 어드레스를 각각 프로그램하기 위한 복수의 리페어 퓨즈회로를 포함한다.

본 발명의 또 다른 측면에 따르면, 본 발명은 럽쳐 소오스신호에 응답하여 N(1 이상의 정수)개의 럽쳐 인에이블신호를 M(1 이상의 정수)번에 걸쳐 반복적으로 생성하기 위한 럽쳐 인에이블신호 생성부; 각각의 래칭 제어신호에 응답하여 N비트(Bit)의 리페어 대상 어드레스를 각각 래치하기 위한 M개의 단위 래치부; N개의 럽쳐 인에이블신호와 M개의 단위 래치부로부터 각각 출력되는 N개의 래치 어드레스에 응답하여 N개의 럽쳐신호를 각각 생성하되, 각각의 선택 인에이블신호에 응답하여 N개의 럽쳐신호를 단위블록별로 순차적으로 생성하기 위한 M개의 단위 럽쳐신호 생성부; 및 M개의 단위 럽쳐신호 생성부별로 출력되는 N개의 럽쳐신호에 응답하여 각각 프로그램되는 M개의 단위 퓨즈부를 포함한다.

피드백 구조를 이용하여 럽쳐 인에이블신호를 반복적으로 생성할 수 있기 때문에, 반복 횟수에 대응하는 만큼의 회로(예:쉬프트 레지스터)가 차지하는 면적을 절약할 수 있는 효과가 있다.

도 1은 1비트(Bit)의 메모리 용량을 구제하기 위한 종래의 반도체 장치의 블록 구성도이다.
도 2는 2비트(Bit)의 메모리 용량을 구제하기 위한 종래의 반도체 장치의 블록 구성도이다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 블록 구성도이다.
도 4는 도 3에 도시된 럽쳐 인에이블신호 생성부의 내부 구성도이다.
도 5는 도 4에 도시된 피드백부의 내부 구성도이다.
도 6은 도 3에 도시된 제1 리페어 퓨즈회로의 내부 구성도이다.
도 7은 도 3에 도시된 제2 리페어 퓨즈회로의 내부 구성도이다.
도 8은 도 6 및 도 7에 도시된 퓨즈부의 내부 구성도이다.
도 9는 도 3에 도시된 반도체 장치의 동작을 설명하기 위한 타이밍도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명의 실시예에서는 2비트(Bit)에 대응하는 메모리 용량을 구제하기 위하여 2개의 리페어 퓨즈회로가 구비되는 것을 예로 들어 설명하며, 메모리 용량의 1비트(Bit)에 대응하는 어드레스는 4비트(Bit)인 것을 예로 들어 설명한다.

도 3에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있고,

도 3을 참조하면, 반도체 장치(100)는 럽쳐 소오스신호(SOUR)에 응답하여 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)를 반복적으로 생성하기 위한 럽쳐 인에이블신호 생성부(110)와, 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4), 각각의 선택 인에이블신호(A_EN, B_EN) 및 각각의 래칭 제어신호(A_STOREP, B_STOREP)에 응답하여 4비트의 제1 및 제2 리페어 대상 어드레스(A_<1:4>, B_<1:4>)를 각각 순차적으로 프로그램하기 위한 제1 및 제2 리페어 퓨즈회로(120, 130)를 포함한다.

여기서, 럽쳐 인에이블신호 생성부(110)와 제1 및 제2 리페어 퓨즈회로(120, 130)는 1 대 2(복수)의 관계를 가짐을 알 수 있다. 이에 따라, 반도체 장치(100)는 제1 및 제2 리페어 퓨즈회로(120, 130)가 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)를 공통으로 인가받는 구조를 가진다.

한편, 도 4에는 도 3에 도시된 럽쳐 인에이블신호 생성부(110)의 내부 구성도가 도시되어 있고, 도 5에는 도 4에 도시된 피드백부의 내부 구성도가 도시되어 있다.

도 4를 참조하면, 초기화신호(RST)와 반복생성신호(RSTP)를 논리 연산하기 위한 논리 연산부(111)와, 제1 럽쳐 인에이블신호(EN1)와 논리 연산부(111)로부터 출력되는 논리연산신호(LOG)에 응답하여 럽쳐 소오스신호(SOUR)를 생성하기 위한 SR 래치부(113)와, 럽쳐 소오스신호(SOUR)와 쉬프팅 제어신호(CMD)에 응답하여 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)를 순차적으로 생성하되 예정된 구간마다 반복적으로 생성하기 위한 쉬프팅부(115)와, 제4 럽쳐 인에이블신호(EN4)에 응답하여 반복생성신호(RSTP)를 출력하기 위한 피드백부(117)를 포함한다.

여기서, 논리 연산부(111)는 초기화신호(RST)와 반복생성신호(RSTP)를 부정 논리합 연산하기 위한 노어 게이트(NOR Gate)와, 노어 게이트의 출력을 반전하여 논리연산신호(LOG)를 출력하기 위한 인버터를 포함한다.

그리고, SR 래치부(113)는 논리연산신호(LOG)논리연산신호(LOG)(Set)되고 제1 럽쳐 인에이블신호(EN1)에 응답하여 리셋(Reset)되는 SR 래치와, SR 래치의 출력을 반전하여 럽쳐 소오스신호(SOUR)를 생성하기 위한 인버터를 포함한다.

또한, 쉬프팅부(115)는 럽쳐 소오스신호(SOUR)를 쉬프팅 제어신호(CMD)에 따라 쉬프팅하여 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)를 출력하기 위한 제1 내지 제4 D-플립플롭을 포함하며, 제1 내지 제4 D-플립플롭은 논리연산신호(LOG)에 응답하여 초기화된다.

또한, 피드백부(117)는 도 5에 도시된 바와 같이, 제4 럽쳐 인에이블신호(EN4)를 반전시켜 반전된 제4 럽쳐 인에이블신호(EN4B)를 출력하기 위한 인버터와, 반전된 제4 럽쳐 인에이블신호(EN4B)를 예정된 구간만큼 지연시키며 원래의 논리 레벨을 가지는 지연된 제4 럽쳐 인에이블신호(EN4BB_DELY)를 출력하기 위한 홀수 개의 인버터와, 반전된 제4 럽쳐 인에이블신호(EN4B)와 지연된 제4 럽쳐 인에이블신호(EN4BB_DELY)를 부정 논리곱 연산하기 위한 낸드 게이트(NAND Gate)와, 낸드 게이트의 출력을 반전시켜 반복생성신호(RSTP)를 출력하기 위한 인버터를 포함한다.

한편, 도 6에는 도 3에 도시된 제1 리페어 퓨즈회로(120)의 내부 구성도가 도시되어 있고, 도 7에는 도 6에 도시된 퓨즈부의 일예에 따른 내부 구성도가 도시되어 있다.

도 6을 참조하면, 제1 리페어 퓨즈회로(120)는 초기화신호(RST)에 응답하여 초기화되며 제1 래칭 제어신호(A_STOREP)에 응답하여 4비트의 제1 리페어 대상 어드레스(A_<1:4>)를 각각 래치하기 위한 제1 단위 래치부(121)와, 제1 선택 인에이블신호(A_EN)와 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)에 응답하여 제1 단위 래치부(121)로부터 출력되는 4비트의 제1 래치 어드레스(AQ1, AQ2, AQ3, AQ4)에 대응하는 제1 내지 제4 럽쳐신호(ON1, ON2, ON3, ON4)를 생성하기 위한 제1 단위 럽쳐신호 생성부(123)와, 제1 내지 제4 럽쳐신호(ON1, ON2, ON3, ON4)에 응답하여 4비트의 제1 리페어 대상 어드레스(A_<1:4>)에 대응하는 4비트의 제1 리페어 어드레스(RA_<1:4>)를 생성하기 위한 제1 단위 퓨즈부(125)를 포함한다.

여기서, 제1 단위 래치부(121)는 제1 래칭 제어신호(A_STOREP)에 동기되어 4비트의 제1 리페어 대상 어드레스(A_<1:4>)를 각각 래치하며 초기화신호(RST)에 응답하여 초기화되는 4개의 D-플립플롭을 포함한다.

그리고, 제1 단위 럽쳐신호 생성부(123)는 제1 선택 인에이블신호(A_EN)와 각각의 럽쳐 인에이블신호(EN1, EN2, EN3, EN4) 및 제1 래치 어드레스(AQ1, AQ2, AQ3, AQ4)를 부정 논리곱 연산하여 제1 내지 제4 럽쳐신호(ON1, ON2, ON3, ON4)를 출력하기 위한 4개의 낸드 게이트를 포함한다.

또한, 제1 단위 퓨즈부(125)는 각각의 럽쳐신호(ON5, ON6, ON7, ON8)에 응답하여 프로그램되며 4비트의 제1 리페어 어드레스(AQ1, AQ2, AQ3, AQ4)를 출력하기 위한 4개의 제1 퓨즈부(F_UNIT)를 포함한다. 여기서, 4개의 제1 퓨즈부(F_UNIT)는 모두 동일하게 구성되며, 이는 도 7에 도시되어 있다. 도 7을 참조하면, 임의의 럽쳐신호(ON# : ON1, ON2, ON3, ON4)를 게이트 입력으로 하며 고전원전압단과 제1 접속단 사이에 소오스와 드레인이 접속된 PMOS 트랜지스터와, 제1 접속단과 저전원전압단 사이에 접속된 전기적 퓨즈(electrical fuse; E-Fuse)와, 제1 전속단과 임의의 리페어 어드레스(RA# : RA1, RA2, RA3, RA4)를 출력하기 위한 출력단 사이에 접속된 래치부를 포함한다.

한편, 도 8에는 도 3에 도시된 제2 리페어 퓨즈회로(130)의 내부 구성도가 도시되어 있다.

도 8을 참조하면, 제2 리페어 퓨즈회로(130)는 초기화신호(RST)에 응답하여 초기화되며 제2 래칭 제어신호(B_STOREP)에 응답하여 4비트의 제2 리페어 대상 어드레스(B_<1:4>)를 각각 래치하기 위한 제2 단위 래치부(131)와, 제2 선택 인에이블신호(B_EN)와 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)에 응답하여 제2 단위 래치부(131)로부터 출력되는 4비트의 제2 래치 어드레스(BQ1, BQ2, BQ3, BQ4)에 대응하는 제5 내지 제8 럽쳐신호(ON5, ON6, ON7, ON8)를 생성하기 위한 제2 단위 럽쳐신호 생성부(133)와, 제5 내지 제8 럽쳐신호(ON5, ON6, ON7, ON8)에 응답하여 4비트의 제2 리페어 대상 어드레스(B_<1:4>)에 대응하는 4비트의 제2 리페어 어드레스(RB_<1:4>)를 생성하기 위한 제2 단위 퓨즈부(135)를 포함한다.

여기서, 제2 단위 래치부(131)는 제2 래칭 제어신호(B_STOREP)에 동기되어 4비트의 제2 리페어 대상 어드레스(B_<1:4>)를 각각 래치하며 초기화신호(RST)에 응답하여 초기화되는 4개의 D-플립플롭을 포함한다.

그리고, 제2 단위 럽쳐신호 생성부(133)는 제2 선택 인에이블신호(B_EN)와 각각의 럽쳐 인에이블신호(EN1, EN2, EN3, EN4) 및 제2 래치 어드레스(BQ1, BQ2, BQ3, BQ4)를 부정 논리곱 연산하여 제5 내지 제8 럽쳐신호(ON5, ON6, ON7, ON8)를 출력하기 위한 4개의 낸드 게이트를 포함한다.

또한, 제2 단위 퓨즈부(135)는 각각의 럽쳐신호(ON5, ON6, ON7, ON8)에 응답하여 프로그램되며 4비트의 제2 리페어 어드레스(BQ1, BQ2, BQ3, BQ4)를 출력하기 위한 4개의 제2 퓨즈부(F_UNIT)를 포함한다. 여기서, 4개의 제2 퓨즈부(F_UNIT)는 도 6에 도시된 제1 퓨즈부(F_UNIT)와 동일하므로, 자세한 설명은 생략한다(도 7 참조

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(100)의 동작을 도 9를 참조하여 설명한다.

도 9를 참조하면, 일단 초기화신호(RST)가 논리 하이 레벨에서 논리 로우 레벨로 천이(transition)됨에 따라 럽쳐 인에이블신호 생성부(110)와, 제1 및 제2 리페어 퓨즈회로(120, 130)는 초기화된 다음 정상 동작 상태로 대기한다. 아울러, SR 래치부(113)로부터 출력되는 럽쳐 소오스신호(SOUR)는 논리 하이 레벨로 래치된다.

이러한 상태에서, 쉬프팅 제어신호(CMD)가 토글링을 개시하면, 쉬프팅부(115)는 쉬프팅 제어신호(CMD)의 라이징 에지에 동기되어 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)를 순차적으로 생성한다. 이를 각각의 신호 관점에서 설명하면, 제1 럽쳐 인에이블신호(EN1)는 쉬프팅 제어신호(CMD)의 첫 번째 라이징 에지에 동기되어 럽쳐 소오스신호(SOUR)의 논리 하이 레벨에 따라 논리 하이 레벨로 천이되고 쉬프팅 제어신호(CMD)의 두 번째 라이징 에지에 동기되어 럽쳐 소오스신호(SOUR)의 논리 로우 레벨에 따라 논리 로우 레벨로 천이된다. 다시 말해, 제1 럽쳐 인에이블신호(EN1)는 쉬프팅 제어신호(CMD)의 첫 번째 라이징 에지에 활성화되고 두 번재 라이징 에지에 비활성화된다. 한편, 럽쳐 소오스신호(SOUR)는 제1 럽쳐 인에이블신호(EN1)가 논리 하이 레벨로 천이될 때 리셋(Reset) - SR 래치부(113)의 동작 특성임 - 되어 논리 로우 레벨로 천이된다. 이렇게 생성된 제1 럽쳐 인에이블신호(EN1)가 쉬프팅되면서 제2 내지 제4 럽쳐 인에이블신호(EN4)가 순차적으로 생성된다.

이어서, 피드백부(117)는 제4 럽쳐 인에이블신호(EN4)에 응답하여 제4 럽쳐 인에이블신호(EN4)가 비활성화되는 시점 - 논리 로우 레벨로 천이됨 - 에서 논리 하이 레벨로 펄싱하는 반복생성신호(RSTP)를 출력한다.

그러면, SR 래치부(113)는 논리 하이 레벨로 펄싱하는 반복생성신호(RSTP)에 응답하여 럽쳐 소오스신호(SOUR)를 논리 하이 레벨로 천이 및 유지한다.

이에 따라, 쉬프팅부(115)는 쉬프팅 제어신호(CMD)의 라이징 에지에 동기되어 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)를 반복하여 순차적으로 생성한다. 여기서, 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)가 순차적으로 생성되는 과정은 앞서 설명한 과정과 동일하므로, 자세한 설명은 생략하도록 한다.

한편, 쉬프팅 제어신호(CMD)의 토글링 구간이 제한됨에 따라 쉬프팅부(115)의 반복 생성 횟수가 결정된다. 예컨대, 쉬프팅부(115)가 2회에 걸쳐 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)를 반복적으로 생성하기 위해서는 10회의 토글링 구간을 가지는 쉬프팅 제어신호(CMD)가 인가되면 된다.

한편, 제1 선택 인에이블신호(A_EN)가 논리 하이 레벨로 활성화된 구간 동안에는 제1 리페어 퓨즈회로(120)가 앞서 생성된 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)에 따라 4비트의 제1 리페어 대상 어드레스(A_<1:4>)를 프로그램하며 4비트의 제1 리페어 대상 어드레스(A_<1:4>)에 대응하는 4비트의 제1 리페어 어드레스(RA_<1:4>)를 고정적으로 출력한다. 이를 좀더 자세하게 설명하면, 제1 래칭 제어신호(A_STOREP)에 응답하여 4비트의 제1 리페어 대상 어드레스(A_<1:4>)가 제1 단위 래치부(121)에 래치된 상태에서, 제1 선택 인에이블신호(A_EN)가 논리 하이 레벨로 활성화되고 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)가 논리 하이 레벨로 활성화됨에 따라 제1 단위 럽쳐신호 생성부(123)로부터 제1 내지 제4 럽쳐신호(ON1, ON2, ON3, ON4)가 출력되며, 제1 내지 제4 럽쳐신호(ON1, ON2, ON3, ON4)에 따라 4개의 제1 퓨즈부(F_UNIT)에 포함된 전기적 퓨즈(E-Fuse)가 선택적으로 럽쳐되면서 그에 대응하는 퓨즈 럽쳐정보가 4비트의 제1 리페어 어드레스(RA_<1:4>)로써 출력된다.

또한, 제2 선택 인에이블신호(B_EN)가 논리 하이 레벨로 활성화된 구간 동안에는 제2 리페어 퓨즈회로(130)가 반복해서 생성된 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)에 따라 4비트의 제2 리페어 대상 어드레스(B_<1:4>)를 프로그램하며 4비트의 제2 리페어 대상 어드레스(B_<1:4>)에 대응하는 4비트의 제2 리페어 어드레스(RB_<1:4>)를 고정적으로 출력한다. 이를 좀더 자세하게 설명하면, 제2 래칭 제어신호(B_STOREP)에 응답하여 4비트의 제2 리페어 대상 어드레스(B_<1:4>)가 제2 단위 래치부(131)에 래치된 상태에서, 제2 선택 인에이블신호(B_EN)가 논리 하이 레벨로 활성화되고 제1 내지 제4 럽쳐 인에이블신호(EN1, EN2, EN3, EN4)가 논리 하이 레벨로 활성화됨에 따라 제2 단위 럽쳐신호 생성부(133)로부터 제5 내지 제8 럽쳐신호(ON5, ON6, ON7, ON8)가 출력되며, 제5 내지 제8 럽쳐신호(ON5, ON6, ON7, ON8)에 따라 4개의 제2 퓨즈부(F_UNIT)에 포함된 전기적 퓨즈(E-Fuse)가 선택적으로 럽쳐되면서 그에 대응하는 퓨즈 럽쳐정보가 4비트의 제2 리페어 어드레스(RB_<1:4>)로써 출력된다.

한편, 제1 및 제2 선택 인에이블신호(A_EN, B_EN)는 외부에서 인가되거나 또는 내부적으로 생성된 신호일 수 있다. 예컨대, 제1 및 제2 선택 인에이블신호(A_EN, B_EN)는 초기화신호(RST)와 반복생성신호(RSTP)를 이용하여 생성될 수 있다.

이와 같은 본 발명의 실시예에 따르면, 피드백 구조를 이용하여 복수의 럽쳐 인에이블신호를 반복적으로 생성할 수 있기 때문에, 반복 횟수에 대응하는 만큼의 회로(예:D-플립플롭)가 차지하는 면적을 절약할 수 있는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 반도체 장치 110 : 럽쳐 인에이블신호 생성부
111 : 논리 연산부 113 : SR 래치부
115 : 쉬프팅부 117 : 피드백부
120 : 제1 리페어 퓨즈회로 121 : 제1 단위 래치부
123 : 제1 단위 럽쳐신호 생성부 125 : 제1 단위 퓨즈부
130 : 제2 리페어 퓨즈회로 131 : 제2 단위 래치부
133 : 제2 단위 럽쳐신호 생성부 135 : 제2 단위 퓨즈부

Claims

복수의 인에이블신호에 응답하여 각각의 리페어 대상 어드레스를 프로그램하기 위한 복수의 리페어 퓨즈회로; 및
소오스신호와 상기 복수의 인에이블신호 중 마지막에 생성된 인에이블신호에 응답하여 상기 복수의 인에이블신호를 반복적으로 생성하고, 상기 복수의 인에이블신호를 상기 복수의 리페어 퓨즈회로 각각에게 공통적으로 제공하기 위한 인에이블신호 생성부
를 포함하는 반도체 장치.
[청구항 2은(는) 설정등록료 납부시 포기되었습니다.]

제1항에 있어서,
상기 인에이블신호 생성부는 N(1 이상의 정수)개의 인에이블신호를 반복적으로 생성하는 반도체 장치.
[청구항 3은(는) 설정등록료 납부시 포기되었습니다.]

제2항에 있어서,
상기 복수의 리페어 퓨즈회로 각각은 상기 N개의 인에이블신호와 각각의 선택 인에이블신호에 응답하여 상기 각각의 리페어 대상 어드레스 - N비트(Bit)를 가짐 - 를 순차적으로 프로그램하는 반도체 장치.
럽쳐 소오스신호와 쉬프팅 제어신호에 응답하여 N(1 이상의 정수)개의 럽쳐 인에이블신호를 순차적으로 생성하되, 반복생성신호에 응답하여 상기 N개의 럽쳐 인에이블신호를 반복적으로 생성하기 위한 쉬프팅부;
상기 N개의 럽쳐 인에이블신호 중 마지막에 생성된 럽쳐 인에이블신호에 응답하여 상기 반복생성신호를 출력 및 피드백하기 위한 피드백부; 및
상기 N개의 럽쳐 인에이블신호와 각각의 선택 인에이블신호에 응답하여 N비트(Bit)의 리페어 대상 어드레스를 각각 프로그램하기 위한 복수의 리페어 퓨즈회로
를 포함하는 반도체 장치.
[청구항 5은(는) 설정등록료 납부시 포기되었습니다.]

제4항에 있어서,
초기화신호와 상기 반복생성신호를 논리 연산하기 위한 논리 연산부; 및
소오스 인에이블신호 - 상기 N개의 럽쳐 인에이블신호 중 처음에 생성된 럽쳐 인에이블신호임 - 와 상기 논리 연산부로부터 출력되는 논리연산신호에 응답하여 상기 럽쳐 소오스신호를 생성하기 위한 SR 래치를 더 포함하는 반도체 장치.
[청구항 6은(는) 설정등록료 납부시 포기되었습니다.]

제5항에 있어서,
상기 쉬프팅부는 상기 논리연산신호에 응답하여 초기화되는 반도체 장치.
[청구항 7은(는) 설정등록료 납부시 포기되었습니다.]

제6항에 있어서,
상기 쉬프팅 제어신호는 예정된 구간 동안 토글링하는 반도체 장치.
[청구항 8은(는) 설정등록료 납부시 포기되었습니다.]

제7항에 있어서,
상기 쉬프팅부가 상기 N개의 럽쳐 인에이블신호를 반복적으로 생성하기 위한 횟수는 상기 쉬프팅 제어신호의 토글링 횟수에 의하여 결정되는 반도체 장치.
럽쳐 소오스신호에 응답하여 N(1 이상의 정수)개의 럽쳐 인에이블신호를 M(1 이상의 정수)번에 걸쳐 반복적으로 생성하기 위한 럽쳐 인에이블신호 생성부;
각각의 래칭 제어신호에 응답하여 N비트(Bit)의 리페어 대상 어드레스를 각각 래치하기 위한 M개의 단위 래치부;
상기 N개의 럽쳐 인에이블신호와 상기 M개의 단위 래치부로부터 각각 출력되는 N개의 래치 어드레스에 응답하여 N개의 럽쳐신호를 각각 생성하되, 각각의 선택 인에이블신호에 응답하여 상기 N개의 럽쳐신호를 단위블록별로 순차적으로 생성하기 위한 M개의 단위 럽쳐신호 생성부; 및
상기 M개의 단위 럽쳐신호 생성부별로 출력되는 N개의 럽쳐신호에 응답하여 각각 프로그램되는 M개의 단위 퓨즈부
를 포함하는 반도체 장치.
[청구항 10은(는) 설정등록료 납부시 포기되었습니다.]

제9항에 있어서,
상기 M개의 단위 퓨즈부 각각은 N개의 전기적 퓨즈(electrical fuse)를 포함하는 반도체 장치.