KR101131557B1 - 반도체 메모리 장치의 리페어 회로 및 리페어 방법 - Google Patents

반도체 메모리 장치의 리페어 회로 및 리페어 방법 Download PDF

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    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Abstract

반도체 메모리 장치의 리페어 회로는 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 통해서 불량 여부를 판단하고, 불량으로 판단된 메모리 블록에 해당하는 어드레스를 저장하는 리페어 어드레스 검출부와, 리페어 어드레스 검출부에 저장된 리페어 어드레스를 전기적으로 프로그래밍 하는 안티 퓨즈부를 포함한다.

Description

반도체 메모리 장치의 리페어 회로 및 리페어 방법{REPAIRING CIRCUIT AND METHOD OF SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 반도체 메모리 장치에 관한 것으로서, 불량을 구제하는 리페어 기술에 관한 것이다.
반도체 장치 및 반도체 메모리 장치는 내부의 설정을 변경시키거나 리페어 어드레스 등을 프로그램하기 위한 퓨즈회로를 구비하고 있다. 퓨즈회로에 포함된 퓨즈는 퓨즈 프로그래밍(Fuse Programming) 작업을 통해서 어드레스 및 특정 설정정보 등을 저장하게 된다. 퓨즈는 레이저 빔(Laser beam) 또는 전기적인 스트레스를 인가받을 경우에 퓨즈의 전기적 연결특성이 변화하면서 전기 저항값이 변하게 된다. 이러한 퓨즈의 전기적 연결상태의 변화 - 단락(short) 또는 개방(open)- 를 이용하여 특정 정보를 프로그래밍 한다.
참고적으로 레이저 빔을 이용하여 퓨즈의 연결상태를 끊어버리는 레이저 블로잉타입(Laser Blowing-type)의 퓨즈를 일반적으로 물리적 퓨즈타입(Physical fuse Type) 이라고 지칭하며 주로 반도체 장치가 패키지(Package)로 제작되기 전단계인 웨이퍼(Wafer) 상태에서 실시한다. 패키지 상태에서는 레이저를 이용한 물리적인 방식 대신에 전기적인(Electrical)방식을 사용한다. 패키지 상태에서 프로그래밍이 가능한 퓨즈를 전기적 방식의 퓨즈(Electrical Fuse)라고 통칭하는데, 이는 전기적인 스트레스를 인가하여 퓨즈의 전기적인 연결상태를 변화시켜서 프로그래밍을 할 수 있다는 것을 의미한다. 이러한 전기적 방식의 퓨즈는 오픈상태(open)를 쇼트상태(short)로 변화시키는 안티타입 퓨즈(Anti-type fuse, "이하, 안티퓨즈라 한다.")와 쇼트상태를 오픈상태로 변화시키는 블로잉타입 퓨즈(Blowing-type fuse)의 형태로 다시 분류할 수 있다. 이러한 여러 가지 방식의 퓨즈는 반도체 장치 및 반도체 메모리 장치의 특성 또는 면적 등을 고려하여 선택적으로 사용되고 있다. 일반적으로 퓨즈회로는 다수의 퓨즈셋을 포함하고 있는데, 각 퓨즈셋마다 특정 어드레스를 프로그래밍 할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 리페어 회로에 대한 구성도이다.
도 1을 참조하면, 반도체 메모리 장치의 리페어 회로는 복수의 퓨즈셋(10_0~10_N)과, 리페어 처리부(20)로 구성된다.
각각의 퓨즈셋(10_0~10_N)에는 특정 리페어 어드레스가 프로그래밍 되어 있다고 가정한다. 입력 어드레스(BXAR<2:11>)가 복수의 퓨즈셋(10_0~10_N)에 인가되면, 각각의 퓨즈셋은 해당 퓨즈셋 인에이블 신호(FSE0~FSEN)에 응답하여 입력 어드레스(BXAR<2:11>)와 자신에 프로그래밍된 리페어 어드레스를 비교하여 복수의 히트신호(HIT<0:9>)를 출력한다.
리페어 처리부(20)는 복수의 퓨즈셋(10_0~10_N)에서 출력되는 복수의 히트신호(HIT<0:9>)를 통해서 리페어 어드레스에 해당하는 메모리 블록을 리던던시 메모리 블록으로 치환하는 동작을 수행한다. 리페어 처리부(20)는 복수의 비교부(21_0~21_N)와, 리페어 판단부(22)로 구성된다.
복수의 비교부(21_0~21_N)의 동작은 모두 동일하므로, 대표적으로 제1 비교부(21_0)의 동작을 설명하기로 한다. 제1 비교부(21_0)는 제1 퓨즈셋(10_0)에서 출력되는 복수의 히트신호(HIT<0:9>)를 조합하여 제1 리페어 블록 선택신호(HITB<0>)로서 출력한다. 일반적으로 제1 비교부(21_0)는 복수의 히트신호(HIT<0:9>)를 부정 논리곱하여 제1 리페어 블록 선택신호(HITB<0>)를 출력하는 로직부로 구성된다. 따라서 복수의 히트신호(HIT<0:9>)가 모두 하이레벨로 출력된다면, 제1 리페어 블록 선택신호(HITB<0>)는 로우레벨로 활성화 된다. 즉, 이는 제1 퓨즈셋(10_0)에 저장된 리페어 어드레스와 입력 어드레스(BXAR<2:11>)가 동일하다는 것을 의미한다.
리페어 판단부(22)는 복수의 비교부(21_0~21_N)에서 출력되는 리페어 블록 선택신호(HITB<0:N>)를 통해서 리페어 필요여부를 나타내는 리페어 판단신호(HITSUM<0:N>)를 출력하게 된다. 이때, 워드라인 단위로 리페어 작업이 수행된다고 가정하면, 리페어 판단부(22)에서 출력되는 노멀 워드라인 디스에이블 신호(NWD)에 의해서 노멀 워드라인에 대한 액세스가 금지되고, 특정 리페어 판단신호(HITSUM<i>)에 의해서 리던던시 워드라인이 구동되어 노멀 워드라인을 대체하게 된다.
한편, 상술한 바와 같은 리페어 동작을 수행하기 위해서는 리페어 어드레스를 퓨즈셋에 프로그래밍 하는 작업을 미리 진행 하여야 한다. 일반적으로는 외부에서 직접 리페어 어드레스를 퓨즈셋에 입력하여 프로그래밍 하는 방식을 이용하고 있다. 이와 같이 외부에서 직접 리페어 어드레스를 퓨즈셋에 입력하는 방식은 프로그래밍 동작의 효율성을 저하시키고 있다.
본 발명은 효율적으로 리페어 어드레스를 프로그래밍 할 수 있는 반도체 메모리 장치의 리페어 회로 및 리페어 방법을 제공한다.
본 발명의 일 실시예에 따르면, 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 통해서 불량 여부를 판단하고, 불량으로 판단된 상기 메모리 블록에 해당하는 어드레스를 저장하는 리페어 어드레스 검출부; 및 상기 리페어 어드레스 검출부에 저장된 리페어 어드레스를 전기적으로 프로그래밍 하는 안티 퓨즈부를 포함하는 반도체 메모리 장치의 리페어 회로가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 셀프 어드레스 럽쳐신호의 제어에 따라 조합하여 불량 검출신호로서 출력하는 테스트 데이터 처리부; 상기 불량 검출신호, 상기 셀프 어드레스 럽쳐신호 및 외부 어드레스 럽쳐신호에 응답하여 선택적으로 활성화 되는 스토어 펄스신호를 생성하는 스토어 펄스신호 생성부; 상기 스토어 펄스신호에 응답하여 상기 메모리 블록에 해당하는 어드레스를 저장하는 리페어 어드레스 래치부; 및 럽쳐 인에이블 신호의 활성화 구간 동안 상기 외부 어드레스 럽쳐신호에 응답하여 상기 리페어 어드레스 래치부에 저장된 리페어 어드레스 및 외부에서 입력되는 어드레스 중 어느 하나를 선택적으로 프로그래밍 하는 안티 퓨즈부를 포함하는 반도체 메모리 장치의 리페어 회로가 제공된다.
또한, 본 발명의 또 다른 실시예에 따르면, 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 조합하여 상기 메모리 블록의 불량여부를 검출하는 단계; 불량으로 판정된 상기 메모리 블록에 해당하는 어드레스를 저장하는 단계; 불량으로 판정된 상기 메모리 블록에 해당하는 어드레스를 저장하는 단계에서 저장된 어드레스를 안티 퓨즈셋에 전기적으로 프로그래밍 하는 단계; 및 상기 안티 퓨즈셋에 프로그래밍된 어드레스와 입력 어드레스를 비교하고, 그 비교결과를 토대로 상기 메모리 블록을 리던던시 메모리 블록으로 치환하는 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 리페어 방법이 제공된다.
도 1은 일반적인 반도체 메모리 장치의 리페어 회로에 대한 구성도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 회로의 구성도이다.
도 3은 도 2의 반도체 메모리 장치의 리페어 회로의 좀 더 구체적인 실시예를 나타낸 도면이다.
도 4는 도 3의 테스트 데이터 처리부의 실시예에 따른 회로도이다.
도 5는 도 3의 스토어 펄스신호 생성부의 실시예에 따른 회로도이다.
도 6은 스토어 펄스신호 생성부의 내부동작을 나타낸 타이밍 다이어그램이다.
도 7은 도 3의 리페어 어드레스 래치부의 실시예에 따른 회로도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리페어 회로의 구성도이다.
본 실시예에 따른 반도체 메모리 장치의 리페어 회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 2를 참조하면, 반도체 메모리 장치의 리페어 회로는 리페어 어드레스 검출부(100)와, 안티 퓨즈부(200)를 포함한다.
리페어 어드레스 검출부(100)는 메모리 블록에서 출력되는 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 통해서 불량 여부를 판단하고, 불량으로 판단된 메모리 블록에 해당하는 어드레스를 저장한다. 여기에서 복수의 테스트 데이터 신호(GIO_DATA<0:N>)는 압축 테스트 모드에서 출력되는 신호이다. 참고적으로 압축 테스트는 테스트 시간을 감소시키기 위해서 사용하고 있다. 압축 테스트는 복수의 메모리 셀에 동일한 데이터의 쓰기 동작을 수행하고, 읽기 동작시 복수의 메모리 셀의 데이터를 압축하여 출력하는 과정을 통해서 진행된다.
여기에서 리페어 어드레스 검출부(100)는 테스트 데이터 처리부(110)와, 리페어 어드레스 래치블록(120)으로 구성된다. 테스트 데이터 처리부(110)는 셀프 어드레스 럽쳐신호(SELF_RUP)가 활성화 되었을 때, 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 조합하여 불량 검출신호(GIO_SUM_FAIL)로서 출력한다. 일반적으로 테스트 데이터 처리부(110)는 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 논리곱 또는 부정 논리곱 하여 불량 검출신호(GIO_SUM_FAIL)를 출력하는 로직부로 구성된다. 따라서 복수의 테스트 데이터 신호(GIO_DATA<0:N>)가 모두 동일한 데이터 값을 갖고 있지 않으면 해당 메모리 블록을 불량으로 판정하여 불량 검출신호(GIO_SUM_FAIL)가 활성화 된다. 참고적으로 셀프 어드레스 럽쳐신호(SELF_RUP)는 모드 레지스터 셋(Mode Register Set, MRS)에서 출력되는 신호로 정의될 수 있으며, 내부 커맨드 블록에서 출력되는 신호로 정의될 수 있다. 또한, 실시예에 따라 셀프 어드레스 럽쳐신호(SELF_RUP)는 외부에서 직접 입력되는 신호로 정의 될 수도 있다.
리페어 어드레스 래치블록(120)은 불량 검출신호(GIO_SUM_FAIL)에 응답하여 불량으로 판정된 메모리 블록에 해당하는 어드레스를 저장한다. 일반적으로 리페어 어드레스 래치블록(120)은 불량 검출신호(GIO_SUM_FAIL)의 제어에 따라 입력되는 어드레스(ADDR<0:K>)를 선택적으로 출력하는 스위칭부와, 스위칭부에서 출력되는 신호를 저장하는 래치부로 구성될 수 있다. 복수의 테스트 데이터 신호(GIO_DATA<0:N>)가 출력될 때, 리페어 어드레스 래치블록(120)에 입력되는 어드레스(ADDR<0:K>)는 복수의 테스트 데이터 신호(GIO_DATA<0:N>)가 저장된 메모리 블록의 어드레스에 해당한다. 따라서 불량 검출신호(GIO_SUM_FAIL)가 활성화 되어 메모리 블록이 불량으로 판정되었을 때, 해당하는 메모리 블록의 어드레스가 리페어 어드레스 래치블록(120)에 저장된다.
안티 퓨즈부(200)는 럽쳐 인에이블 신호(RUP_EN)가 활성화 되어 있을 때, 리페어 어드레스 검출부(100)의 리페어 어드레스 래치블록(120)에 저장된 리페어 어드레스(ADDR_LAT<0:K>)를 전기적으로 프로그래밍 한다. 즉, 안티 퓨즈부(200)에 포함된 안티 퓨즈셋에 과전류 또는 고전압을 인가하여 각각의 안티 퓨즈의 전기적인 연결상태를 변화시키는 프로그래밍 작업을 진행하게 된다.
상술한 바와 같이 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 통해서 불량 여부를 판단하여, 불량으로 판단된 메모리 블록에 해당하는 어드레스를 저장하고, 저장된 어드레스를 안티 퓨즈부에 프로그래밍 하는 방식은 불량 메모리 블록에 해당하는 어드레스를 압축 테스트를 통해서 효율적으로 파악할 수 있으므로, 리페어 어드레스 프로그래밍 작업을 효율적으로 수행 할 수 있다.
참고적으로 도 2의 실시예에서는 본 발명의 기술적인 사상을 명확하게 설명하기 위해, 하나의 메모리 블록에서 출력되는 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 처리하는 예를 보였으나, 본 발명의 기술적인 사상을 적용하여 복수의 메모리 블록에서 출력되는 테스트 데이터 신호를 동시에 처리하여 많은 수의 리페어 어드레스를 저장하는 다른 실시예도 실시할 수 있을 것이다.
도 3은 도 2의 반도체 메모리 장치의 리페어 회로의 좀 더 구체적인 실시예를 나타낸 도면이다.
본 실시예에 따른 반도체 메모리 장치의 리페어 회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 3을 참조하면, 반도체 메모리 장치의 리페어 회로는 테스트 데이터 처리부(110)와, 리페어 어드레스 래치블록(120)과, 안티 퓨즈부(200)를 포함한다. 본 실시예에서 리페어 어드레스 래치블록(120)은 스토어 펄스신호 생성부(121)와, 리페어 어드레스 래치부(122)로 구성된다. 또한, 참고적으로 본 실시예와 같이 반도체 메모리 장치의 리페어 회로는 리페어 처리부(300)를 더 포함하여 구성될 수도 있다.
상기와 같이 구성되는 반도체 메모리 장치의 리페어 회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
테스트 데이터 처리부(110)는 메모리 블록에서 출력되는 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 셀프 어드레스 럽쳐신호(SELF_RUP)의 제어에 따라 조합하여 불량 검출신호(GIO_SUM_FAIL)로서 출력한다. 여기에서 복수의 테스트 데이터 신호(GIO_DATA<0:N>)는 압축 테스트 모드에서 출력되는 신호이다. 참고적으로 압축 테스트는 테스트 시간을 감소시키기 위해서 사용하고 있다. 압축 테스트는 복수의 메모리 셀에 동일한 데이터의 쓰기 동작을 수행하고, 읽기 동작시 복수의 메모리 셀의 데이터를 압축하여 출력하는 과정을 통해서 진행된다. 여기에서 테스트 데이터 처리부(110)는 셀프 어드레스 럽쳐신호(SELF_RUP)가 활성화 되었을 때, 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 조합하여 불량 검출신호(GIO_SUM_FAIL)로서 출력한다.
도 4는 도 3의 테스트 데이터 처리부의 실시예에 따른 회로도이다.
도 4를 참조하면, 테스트 데이터 처리부(110)는 스위칭부(111)와, 로직부(112)로 구성된다.
스위칭부(111)는 셀프 어드레스 럽쳐신호(SELF_RUP)의 제어에 따라 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 선택적으로 출력한다. 본 실시예에서 스위칭부(111)는 복수의 트랜스미션 게이트(TRANSMISSION GATE)로 구성되었다.
로직부(112)는 스위칭부(111)에서 출력되는 복수의 출력신호를 논리곱 하여 불량 검출신호(GIO_SUM_FAIL)를 출력한다. 본 실시예에서 로직부(112)는 난드 게이트(NAND GATE)와, 인버터(INV2)로 구성되었다. 따라서 복수의 테스트 데이터 신호(GIO_DATA<0:N>)가 모두 동일한 데이터 값을 갖고 있지 않으면 해당 메모리 블록을 불량으로 판정하여 불량 검출신호(GIO_SUM_FAIL)가 활성화 된다. 예를 들어 복수의 테스트 데이터 신호(GIO_DATA<0:N>)가 모두 하이레벨이면 불량 검출신호(GIO_SUM_FAIL)는 하이레벨로 출력된다. 불량 검출신호(GIO_SUM_FAIL)가 하이레벨로 출력된다는 것은 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 출력하는 해당 메모리 블록이 정상적으로 동작한다는 것을 나타낸다. 반면에 복수의 테스트 데이터 신호(GIO_DATA<0:N>) 중 어느 하나가 다른 데이값을 가지면 불량 검출신호는 로우레벨로 출력된다. 불량 검출신호(GIO_SUM_FAIL)가 로우레벨로 출력된다는 것은 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 출력하는 해당 메모리 블록이 불량이라는 것을 나타낸다.
스토어 펄스신호 생성부(121)는 불량 검출신호(GIO_SUM_FAIL)와, 셀프 어드레스 럽쳐신호(SELF_RUP)와, 외부 어드레스 럽쳐신호(EXT_RUP)에 응답하여 선택적으로 활성화 되는 스토어 펄스신호(STOREP)를 출력한다. 스토어 펄스신호(STOREP)는 불량 검출신호(GIO_SUM_FAIL)와 셀프 어드레스 럽쳐신호(SELF_RUP)가 동시에 활성화 되었을 때 활성화 되며, 외부 어드레스 럽쳐신호(EXT_RUP)가 활성화 되었을 때 비활성화 되는 신호이다. 참고적으로 셀프 어드레스 럽쳐신호(SELF_RUP) 및 외부 어드레스 럽쳐신호(EXT_RUP)는 모드 레지스터 셋(Mode Register Set, MRS)에서 출력되는 신호로 정의될 수 있으며, 내부 커맨드 블록에서 출력되는 신호로 정의될 수 있다. 또한, 실시예에 따라 셀프 어드레스 럽쳐신호(SELF_RUP) 및 외부 어드레스 럽쳐신호(EXT_RUP)는 외부에서 직접 입력되는 신호로 정의 될 수도 있다.
도 5는 도 3의 스토어 펄스신호 생성부의 실시예에 따른 회로도이다.
도 5를 참조하면, 스토어 펄스신호 생성부(121)는 내부 제어신호 생성부(121_1)와, 펄스신호 출력부(121_2)로 구성된다.
내부 제어신호 생성부(121_1)는 셀프 어드레스 럽쳐신호(SELF_RUP)에 응답하여 테스트 데이터 읽기신호(RD_CMD_IN)의 활성화 시점 이후에 활성화 되는 내부제어신호(R_DELAY)를 생성한다. 내부 제어신호 생성부(121_1)는 셀프 어드레스 럽쳐신호(SELF_RUP)의 제어에 따라 테스트 데이터 읽기신호(RD_CMD_IN)를 지연시키는 지연부로 구성될 수 있다.
펄스신호 출력부(121_2)는 불량 검출신호(GIO_SUM_FAIL)와, 셀프 어드레스 럽쳐신호(SELF_RUP)와, 외부 어드레스 럽쳐신호(EXT_RUP)에 응답하여 내부제어신호(R_DELAY)의 활성화 구간에 대응하여 활성화 되는 스토어 펄스신호(STOREP)를 출력한다. 참고적으로 퓨즈 신호(USE_FUSE)는 특정 설정 퓨즈가 컷팅 되었을 때 활성화 되는 신호이며, 특정 내부블록의 사용유무를 나타내는 일반적인 신호이다.
도 6은 스토어 펄스신호 생성부의 내부동작을 나타낸 타이밍 다이어그램이다.
도 6의 타이밍 다이어그램 및 도 5를 참조하여, 상기와 같이 구성되는 스토어 펄스신호 생성부(121)의 동작을 설명하면 다음과 같다.
복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 출력시키라고 지시하는 내부 커맨드인 테스트 데이터 읽기신호(RD_CMD_IN)와 셀프 어드레스 럽쳐신호(SELF_RUP)가 활성화 되면, 내부제어신호(R_DELAY)가 하이레벨로 펄싱한다.
이때, 불량 검출신호(GIO_SUM_FAIL)가 로우레벨로 활성화 되어 있으면, 제1 내부신호(ST)가 하이레벨로 펄싱하게 되며, 제2 내부신호(OFFB)는 로우레벨로 천이하고 제3 내부신호(EN_STORE)는 하이레벨로 천이하게 된다. 따라서 최종적으로 출력되는 스토어 펄스신호(STOREP)는 하이레벨로 활성화 된다.
결론적으로 스토어 펄스신호(STOREP)는 셀프 어드레스 럽쳐신호(SELF_RUP) 및 불량 검출신호(GIO_SUM_FAIL)가 활성화 되었을 때, 하이레벨로 활성화 된다.
참고적으로 타이밍 다이어그램에서 점선으로 표시한 부분은 메모리 블록이 불량으로 판정되었을 때의 내부동작을 나타낸 것이며, 실선으로 표시한 부분은 메모리 블록이 정상으로 판정되었을 때의 내부동작을 나타낸 것이다.
리페어 어드레스 래치부(122)는 스토어 펄스신호(STOREP)에 응답하여 메모리 블록에 해당하는 어드레스를 저장한다.
도 7은 도 3의 리페어 어드레스 래치부의 실시예에 따른 회로도이다.
도 7을 참조하면, 리페어 어드레스 래치부(122)는 스위칭부(122_1)와, 래치부(122_2)로 구성된다.
스위칭부(122_1)는 스토어 펄스신호(STOREP)의 제어에 따라 입력되는 어드레스(ADDR<0:K>)를 선택적으로 출력하며, 래치부(122_2)는 스위칭부(122_1)에서 출력되는 신호를 저장한다.
리페어 어드레스 래치부(122)는 불량으로 판정된 메모리 블록에 해당하는 어드레스를 저장한다. 복수의 테스트 데이터 신호(GIO_DATA<0:N>)가 출력될 때, 리페어 어드레스 래치부(122)에 입력되는 어드레스(ADDR<0:K>)는 복수의 테스트 데이터 신호(GIO_DATA<0:N>)가 저장된 메모리 블록의 어드레스에 해당한다. 따라서 스토어 펄스신호(STOREP)가 활성화 되었다는 것은 메모리 블록이 불량으로 판정되었다는 것을 의미하며, 리페어 어드레스 래치부(122)의 래치부(122_2)에 해당 메모리 블록의 어드레스가 저장된다.
안티 퓨즈부(200)는 럽쳐 인에이블 신호(RUP_EN)의 활성화 구간 동안 외부 어드레스 럽쳐신호(EXT_RUP)에 응답하여 리페어 어드레스 래치부(122)에 저장된 리페어 어드레스(ADDR_LAT<0:K>) 또는 외부에서 입력되는 어드레스(ADDR<0:K>)를 선택적으로 프로그래밍 한다. 즉, 안티 퓨즈부(200)에 포함된 안티 퓨즈셋에 과전류 또는 고전압을 인가하여 각각의 안티 퓨즈의 전기적인 연결상태를 변화시키는 프로그래밍 작업을 진행하게 된다. 참고적으로 럽쳐 인에이블 신호(RUP_EN)는 퓨즈셋의 프로그래밍 동작을 지시하는 신호이며, 모드 레지스터 셋(Mode Register Set, MRS) 또는 리페어 관련 제어회로에서 출력되는 신호로 정의될 수 있다.
럽쳐 인에이블 신호(RUP_EN)가 활성화 되어 있다고 할 때, 외부 어드레스 럽쳐신호(EXT_RUP)가 활성화 되면 안티 퓨즈부(200)는 외부에서 입력되는 어드레스(ADDR<0:K>)를 전기적으로 프로그래밍 한다. 또한, 외부 어드레스 럽쳐신호(EXT_RUP)가 비활성화 되어 있으면 안티 퓨즈부(200)는 리페어 어드레스 래치부(122)에 저장된 리페어 어드레스(ADDR_LAT<0:K>)를 전기적으로 프로그래밍 한다.
상술한 바와 같이 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 통해서 불량 여부를 판단하여, 불량으로 판단된 메모리 블록에 해당하는 어드레스를 저장하고, 저장된 어드레스를 안티 퓨즈부에 프로그래밍 하는 방식은 불량 메모리 블록에 해당하는 어드레스를 압축 테스트를 통해서 효율적으로 파악할 수 있으므로, 리페어 어드레스 프로그래밍 작업을 효율적으로 수행 할 수 있다. 또한, 필요에 따라 외부에서 직접 리페어 어드레스를 퓨즈셋에 입력하는 방식을 이용할 수도 있다.
참고적으로 도 3의 실시예에서는 본 발명의 기술적인 사상을 명확하게 설명하기 위해, 하나의 메모리 블록에서 출력되는 복수의 테스트 데이터 신호(GIO_DATA<0:N>)를 처리하는 예를 보였으나, 본 발명의 기술적인 사상을 적용하여 복수의 메모리 블록에서 출력되는 테스트 데이터 신호를 동시에 처리하여 많은 수의 리페어 어드레스를 저장하는 다른 실시예도 실시할 수 있을 것이다.
한편, 안티 퓨즈부(200)에 포함된 안티 퓨즈셋에 특정 리페어 어드레스가 프로그래밍 되어 있다고 가정하면, 즉 안티 퓨즈부(200)에 리페어 어드레스를 프로그래밍 하는 동작이 수행된 이후의 동작은 다음과 같이 이루어진다.
안티 퓨즈부(200)는 프로그래밍된 어드레스와 입력 어드레스(ADDR<0:K>)를 비교하여 복수의 히트신호(HIT<0:9>)를 출력한다.
리페어 처리부(300)는 안티 퓨즈부(200)에서 출력되는 복수의 히트신호(HIT<0:9>)를 토대로 리던던시 메모리 블록을 인에이블 시킨다. 이때, 불량으로 판정된 메모리 블록에 대한 액세스는 금지된다.
상술한 바와 같이 반도체 메모리 장치는 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 조합하여 메모리 블록의 불량여부를 검출하는 단계와, 불량으로 판정된 메모리 블록에 해당하는 어드레스를 저장하는 단계와, 불량으로 판정된 메모리 블록에 해당하는 어드레스를 저장하는 단계에서 저장된 어드레스를 안티 퓨즈셋에 전기적으로 프로그래밍 하는 단계와, 안티 퓨즈셋에 프로그래밍된 어드레스와 입력 어드레스를 비교하고, 그 비교결과를 토대로 메모리 블록을 리던던시 메모리 블록으로 치환하는 동작을 수행하는 단계를 통해서 리페어 된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 이러한 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 리페어 어드레스 검출부
121_2 : 펄스신호 출력부

Claims (19)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 셀프 어드레스 럽쳐신호의 제어에 따라 조합하여 불량 검출신호로서 출력하는 테스트 데이터 처리부;
    상기 불량 검출신호, 상기 셀프 어드레스 럽쳐신호 및 외부 어드레스 럽쳐신호에 응답하여 선택적으로 활성화 되는 스토어 펄스신호를 생성하는 스토어 펄스신호 생성부;
    상기 스토어 펄스신호에 응답하여 상기 메모리 블록에 해당하는 어드레스를 저장하는 리페어 어드레스 래치부; 및
    럽쳐 인에이블 신호의 활성화 구간 동안, 상기 외부 어드레스 럽쳐신호에 응답하여 상기 리페어 어드레스 래치부에 저장된 리페어 어드레스 및 외부에서 입력되는 어드레스 중 어느 하나를 선택적으로 프로그래밍 하는 안티 퓨즈부를 포함하며,
    상기 스토어 펄스신호 생성부는,
    상기 셀프 어드레스 럽쳐신호에 응답하여 테스트 데이터 읽기신호의 활성화 시점 이후에 활성화 되는 내부제어신호를 생성하는 내부 제어신호 생성부; 및
    상기 불량 검출신호, 상기 셀프 어드레스 럽쳐신호 및 상기 외부 어드레스 럽쳐신호에 응답하여 상기 내부제어신호의 활성화 구간에 대응하여 활성화 되는 상기 스토어 펄스신호를 출력하는 펄스신호 출력부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  8. 제7항에 있어서,
    상기 안티 퓨즈부는,
    프로그래밍된 어드레스와 입력 어드레스를 비교하여 그 비교결과를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  9. 제8항에 있어서,
    상기 안티 퓨즈부에서 출력되는 복수의 히트신호를 토대로 리던던시 메모리 블록을 인에이블 시키는 리페어 처리부를 더 포함하는 반도체 메모리 장치의 리페어 회로.
  10. 제7항에 있어서,
    상기 안티 퓨즈부는,
    전기적인 방식을 통해서 어드레스를 프로그래밍 하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  11. 제7항에 있어서,
    상기 복수의 테스트 데이터 신호는 압축 테스트 모드에서 출력되는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  12. 제7항에 있어서,
    상기 테스트 데이터 처리부는,
    상기 셀프 어드레스 럽쳐신호의 제어에 따라 상기 복수의 테스트 데이터 신호를 선택적으로 출력하는 스위칭부; 및
    상기 스위칭부에서 출력되는 복수의 출력신호를 논리곱 하여 상기 불량 검출신호를 출력하는 로직부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  13. 제7항에 있어서,
    상기 스토어 펄스신호는,
    상기 불량 검출신호 및 상기 셀프 어드레스 럽쳐신호가 활성화 되었을 때 활성화 되며, 상기 외부 어드레스 럽쳐신호가 활성화 되었을 때 비활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  14. 삭제
  15. 제7항에 있어서,
    상기 내부 제어신호 생성부는,
    상기 셀프 어드레스 럽쳐신호의 제어에 따라 상기 테스트 데이터 읽기신호를 지연시키는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  16. 제7항에 있어서,
    상기 리페어 어드레스 래치부는,
    상기 스토어 펄스신호의 제어에 따라 입력되는 어드레스를 선택적으로 출력하는 스위칭부; 및
    상기 스위칭부에서 출력되는 신호를 저장하는 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
  17. 메모리 블록에서 출력되는 복수의 테스트 데이터 신호를 조합하여 상기 메모리 블록의 불량여부를 검출하는 단계;
    불량으로 판정된 상기 메모리 블록에 해당하는 어드레스를 저장하는 단계;
    불량으로 판정된 상기 메모리 블록에 해당하는 어드레스를 저장하는 단계에서 저장된 어드레스를 안티 퓨즈셋에 전기적으로 프로그래밍 하는 단계; 및
    상기 안티 퓨즈셋에 프로그래밍된 어드레스와 입력 어드레스를 비교하고, 그 비교결과를 토대로 상기 메모리 블록을 리던던시 메모리 블록으로 치환하는 동작을 수행하는 단계를 포함하며,
    상기 불량으로 판정된 상기 메모리 블록에 해당하는 어드레스를 저장하는 단계는
    셀프 어드레스 럽쳐신호에 응답하여 테스트 데이터 읽기신호의 활성화 시점 이후에 활성화 되는 내부제어신호를 생성하는 단계;
    상기 메모리 블록의 불량 여부, 상기 셀프 어드레스 럽쳐신호 및 외부 어드레스 럽쳐신호에 응답하여 상기 내부제어신호의 활성화 구간에 대응하여 활성화 되는 스토어 펄스신호를 출력하는 단계; 및
    상기 스토어 펄스신호에 응답하여 불량으로 판정된 상기 메모리 블록에 해당하는 어드레스를 저장하는 단계
    를 포함하는 반도체 메모리 장치의 리페어 방법.
  18. 제17항에 있어서,
    상기 복수의 테스트 데이터 신호는 압축 테스트 모드에서 출력되는 신호인 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
  19. 제17항에 있어서,
    상기 메모리 블록의 불량여부를 검출하는 단계는,
    상기 복수의 테스트 데이터 신호가 모두 동일한 데이터 값인지 여부를 판단하는 단계를 포함하는 반도체 메모리 장치의 리페어 방법.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101886670B1 (ko) * 2011-12-09 2018-08-10 에스케이하이닉스 주식회사 퓨즈회로
KR20130072855A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 안티 퓨즈 회로 및 그 퓨즈 럽처 방법
KR101869867B1 (ko) * 2011-12-23 2018-06-21 에스케이하이닉스 주식회사 반도체 장치
KR20130098039A (ko) * 2012-02-27 2013-09-04 삼성전자주식회사 패키징 후에 발생되는 특성 결함을 구제하는 반도체 장치
KR101877818B1 (ko) * 2012-05-30 2018-07-13 에스케이하이닉스 주식회사 리페어 제어 회로 및 이를 이용한 반도체 집적회로
US9430324B2 (en) * 2013-05-24 2016-08-30 Rambus Inc. Memory repair method and apparatus based on error code tracking
KR102133391B1 (ko) 2013-05-27 2020-07-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 메모리 장치
KR102117633B1 (ko) * 2013-09-12 2020-06-02 에스케이하이닉스 주식회사 셀프 리페어 장치
KR102083266B1 (ko) * 2013-11-29 2020-03-03 삼성전자주식회사 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템
CN104733048B (zh) * 2013-12-23 2018-03-30 深圳市国微电子有限公司 一种提高大容量反熔丝存储器成品率的方法
US9196376B2 (en) 2014-02-06 2015-11-24 SK Hynix Inc. Semiconductor devices and semiconductor systems including the same
US9524241B2 (en) * 2014-05-22 2016-12-20 Via Alliance Semiconductor Co., Ltd. Multi-core microprocessor power gating cache restoral mechanism
US9606933B2 (en) * 2014-05-22 2017-03-28 Via Alliance Semiconductor Co., Ltd. Multi-core apparatus and method for restoring data arrays following a power gating event
KR102253011B1 (ko) * 2014-12-08 2021-05-17 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 반도체 메모리 장치
KR102312957B1 (ko) * 2015-05-26 2021-10-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR20170008553A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
KR20170008546A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 난수 발생 회로 및 이를 이용한 반도체 시스템
KR102474304B1 (ko) * 2016-02-25 2022-12-06 에스케이하이닉스 주식회사 반도체장치
KR102617843B1 (ko) * 2016-05-13 2023-12-27 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102471608B1 (ko) * 2016-06-03 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
KR20180124568A (ko) * 2017-05-12 2018-11-21 에스케이하이닉스 주식회사 리페어 회로 및 이를 포함하는 메모리 장치
US11340982B1 (en) * 2020-11-02 2022-05-24 Micron Technology, Inc. Memory block defect detection and management
US11657888B1 (en) 2022-03-01 2023-05-23 Nanya Technology Corporation Test platform and redundancy fuse latch analysis method thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338192A (ja) * 2002-05-20 2003-11-28 Elpida Memory Inc 半導体記憶装置および不良セルの救済方法
KR100519897B1 (ko) * 2002-03-01 2005-10-13 엘피다 메모리 가부시키가이샤 반도체 메모리 복구용 용장 아키텍쳐

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01155597A (ja) * 1987-12-14 1989-06-19 Hitachi Ltd 半導体記憶装置
US5334880A (en) 1991-04-30 1994-08-02 International Business Machines Corporation Low voltage programmable storage element
US5313424A (en) * 1992-03-17 1994-05-17 International Business Machines Corporation Module level electronic redundancy
US6288436B1 (en) * 1999-07-27 2001-09-11 International Business Machines Corporation Mixed fuse technologies
US6256237B1 (en) * 1999-12-28 2001-07-03 United Microelectronics Corp. Semiconductor device and method for repairing failed memory cell by directly programming fuse memory cell
JP2002042494A (ja) * 2000-07-19 2002-02-08 Toshiba Microelectronics Corp 半導体記憶装置
US7085971B2 (en) 2001-10-25 2006-08-01 International Business Machines Corporation ECC based system and method for repairing failed memory elements
KR100472460B1 (ko) * 2002-07-04 2005-03-10 삼성전자주식회사 메모리의 결함 복구 방법 및 그에 적합한 장치
US20040123181A1 (en) * 2002-12-20 2004-06-24 Moon Nathan I. Self-repair of memory arrays using preallocated redundancy (PAR) architecture
US7509543B2 (en) 2003-06-17 2009-03-24 Micron Technology, Inc. Circuit and method for error test, recordation, and repair
JP2005310285A (ja) * 2004-04-22 2005-11-04 Toshiba Corp 半導体集積回路装置
US7768847B2 (en) * 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100519897B1 (ko) * 2002-03-01 2005-10-13 엘피다 메모리 가부시키가이샤 반도체 메모리 복구용 용장 아키텍쳐
JP2003338192A (ja) * 2002-05-20 2003-11-28 Elpida Memory Inc 半導体記憶装置および不良セルの救済方法

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