KR100519897B1

KR100519897B1 - 반도체 메모리 복구용 용장 아키텍쳐

Info

Publication number: KR100519897B1
Application number: KR10-2003-0012224A
Authority: KR
Inventors: 도노찌아끼
Original assignee: 엘피다 메모리 가부시키가이샤
Priority date: 2002-03-01
Filing date: 2003-02-27
Publication date: 2005-10-13
Also published as: US6967878B2; US20030164510A1; KR20030071630A; JP2003257194A; JP3866588B2

Abstract

조립 후의 반도체 메모리를 테스트하고 복구하는 처리량을 개선하기 위한 용장 아키텍쳐. 메모리 디바이스는, 메모리 셀과 제 1 용장 셀을 갖는 메모리 셀 어레이, 메모리 셀 어레이로부터 수신된 판독 데이터를 외부 테스터에 의해 제공된 기대치 데이터와 비교하여 데이터 불일치 신호를 발생하는 데이터 비교기, 데이터 불일치 신호에 응답하여 메모리 셀 어레이의 불량 어드레스를 검출하는 용장 매핑 회로, 검출된 불량 어드레스를 저장하는 비휘발성 메모리, 및 불량 어드레스와 관련된 메모리 셀을 제 1 용장 셀로 대체함으로써, 메모리 셀 어레이를 복구하는 용장 회로를 구비한다.

Description

반도체 메모리 복구용 용장 아키텍쳐{REDUNDANCY ARCHITECTURE FOR REPAIRING SEMICONDUCTOR MEMORIES}

본 발명은, 일반적으로, 반도체 메모리를 복구하기 위한 용장 아키텍쳐에 관한 것으로, 보다 구체적으로는, 반도체 메모리를 복구하는 단계를 포함하는 테스트의 처리량 (throughput) 을 개선하기 위한 용장 아키텍쳐에 관한 것이다.

제품 수율을 개선하기 위해, 고집적 반도체 메모리에 용장 (redundancy) 을 널리 이용한다. 일례로서, 반도체 메모리는, 용장 로우 및 컬럼 (rows and colums), 불량 로우 및 컬럼의 어드레스를 저장하는 어드레스 매핑 회로, 및 불량 어드레스를 용장 로우 및 컬럼의 어드레스로 방향지정함 (redirecting) 으로써, 불량 로우 및 컬럼을 복구하는 용장 회로를 구비할 수 있다.

불량 어드레스는 대개, 레이저 빔으로 절단함으로써 프로그램가능한 퓨즈 (fuses) 에 저장된다. 그러나, 퓨즈를 프로그래밍하기 위해 레이저 빔을 이용하는 것은 반도체 메모리를 패키지로 조립하기 전에 퓨즈를 절단할 것을 요한다. 이는, 조립 후에는 반도체 메모리를 복구할 수 없으며, 따라서 수율을 효과적으로 개선할 수 없음을 의미한다.

퓨즈 대신에 프로그램 가능한 비휘발성 메모리 (NVRAM) 를 이용하면 효과적으로 이러한 단점을 극복할 수 있다. EPROM (Electrically Programmable Read Only Memory) 및 EEPROM (Electrically Erasable Programmable Read Only Memory) 을 포함하는 비휘발성 메모리는, 조립 후에도 불량 어드레스를 저장할 수 있으며, 따라서 조립 후에도 반도체 메모리를 복구할 수 있게 한다.

그러나, 퓨즈 회로보다 비휘발성 메모리가 비트당 더 넓은 면적을 요하기 때문에, 비휘발성 메모리를 이용하면 반도체 메모리의 칩 사이즈가 증가하게 된다.

발명자가 본원의 발명자와 동일한 일본 특허공보 (JP-A 2002-25288) 에, 상술한 단점을 극복하기 위한 용장 아키텍쳐가 개시되어 있다.

도 3 은 개시된 용장 아키텍쳐를 가진 SDRAM (10 ; synchronous dynamic random access memory) 을 나타낸다. 이러한 용장 아키텍쳐는 비휘발성 메모리와 퓨즈 회로로 이루어진다. 퓨즈 회로는 SDRAM (10) 을 조립하기 전에 발견한 불량 셀의 어드레스를 저장하도록 프로그램되며, 비휘발성 메모리는 조립 후에 발견한 불량 셀의 어드레스를 저장하도록 프로그램된다. 따라서, 용장 아키텍쳐는 메모리의 칩 사이즈가 증가하는 것을 효과적으로 방지할 수 있다.

보다 상세하게, SDRAM (10) 은 메모리 셀 어레이 (11), 어드레스 버퍼 (12), 명령 디코더 (16), 모드 레지스터 (17), 제어 로직 회로 (18), 데이터 입출력 회로 (19), 용장 회로 (20), 및 클록 발생기 (21) 를 구비한다.

메모리 셀 어레이 (11) 는, 주 메모리 셀 (primary memory cells) 과 용장 메모리 셀 (redundant memory cells) 이 로우 및 컬럼으로 정렬되는 뱅크 (<0> 내지 <3>) 로 나누어진다. 용장 메모리 셀은 용장 컬럼 (11a) 및 용장 로우 (11b) 로 정렬된다. 뱅크 (<0> 내지 <3>) 각각은 로우 어드레스 디코더 (13), 컬럼 어드레스 디코더 (14), 및 센스 증폭기 (15) 를 갖는다.

어드레스 버퍼 (12) 는, 테스터와 같은 외부 회로로부터 뱅크 어드레스 신호 (BA0 및 BA1) 와 어드레스 신호 (A0 내지 A12) 를 수신한다. 어드레스 버퍼 (12) 는 뱅크 어드레스 신호 (BA0 및 BA1) 와 어드레스 신호 (A0 내지 A12) 를 딤멀티플렉싱하여, 뱅크 어드레스, 로우 어드레스, 및 컬럼 어드레스를 식별한다.

어드레스 신호 (A0 내지 A12) 는 명령 지시 (command instruction) 와 모드 지시 (mode instruction) 을 전달하는데도 이용된다. 명령 지시는 SDRAM (10) 에 명령어를 지시하는데 이용되고, 모드 지시는 SDRAM (10) 에 SDRAM 이 놓일 동작 모드를 지시하는데 이용된다.

로우 어드레스 디코더 (13) 는 어드레스 버퍼 (12) 에 저장된 로우 어드레스를 수신하고 디코딩하여 로우 어드레스와 관련된 로우를 선택한다.

컬럼 어드레스 디코더 (14) 는 컬럼 어드레스를 수신하고 디코딩하여 컬럼 어드레스와 관련된 컬럼을 선택한다.

센스 증폭기 (15) 는, 판독 동작 동안, 주 또는 용장 메모리 셀에 저장된 데이터를 식별하여 출력하고, 또한, 기입 동작 동안에는, 메모리 셀에 데이터를 기입한다.

명령 디코더 (16) 는 명령을 발행 (issue) 하여 SDRAM (10) 을 제어한다. 명령 디코더 (16) 는 외부 회로로부터의 제어 신호와 어드레스 버퍼 (12) 로부터의 명령 지시를 수신하고, 수신된 제어 신호와 명령 지시를 디코딩하여 명령을 발생한다. 제어 신호는, SDRAM (10) 의 선택 여부를 나타내는 칩 선택 신호 (/CS), 로우 어드레스 스트로브 신호 (/RAS), 컬럼 어드레스 스트로브 신호 (/CAS), 및 기입 동작을 요청하는 기입 인에이블 신호 (/WE) 로 이루어진다. 제어 신호를 지시하는 참조 부호 헤드의 슬래시 ("/") 는, 이들이 "로우 (low)" 레벨일 때, 즉, 이들이 논리 0 으로 설정될 때, 제어 신호가 활성화됨을 나타낸다.

명령 디코더 (16) 에 의해 제공된 명령은, 판독 동작을 요청하는 판독 명령, 기입 동작을 요청하는 기입 명령, 모드 레지스터 (17) 의 재기입을 요청하는 모드 레지스터 설정 명령 (MRS 명령), 메모리 뱅크의 활성화를 요청하는 뱅크 활성화 명령 (ACT 명령), 메모리 셀 어레이 (11) 비트 라인의 프리-챠징 (pre-charging) 을 요청하는 프리-챠지 명령 (PRE 명령), 및 비-동작 명령 (NOR 명령) 으로 이루어진다.

모드 레지스터 (17) 는 SDRAM (10) 이 놓일 동작 모드를 저장한다. 발행 된 MRS 명령에 응답하여, 모드 레지스터 (17) 는, 어드레스 버퍼 (12) 로부터 수신한 모드 지시에 기초하여, SDRAM (10) 이 놓일 동작 모드를 결정한다. 결정된 동작 모드는 모드 레지스터 (17) 에 재기입된다. 동작 모드는 테스트 모드와 정상 모드로 이루어진다.

제어 로직 회로 (18) 는 명령 디코더 (16) 에 의해 발행된 명령과 모드 레지스터 (17) 에 저장된 동작 모드에 응답하여 내부 제어 신호를 발생한다. 어드레스 버퍼 (12), 로우 디코더 (13), 컬럼 디코더 (14), 센스 증폭기 (15), 데이터 입/출력 버퍼 (19), 및 용장 회로 (20) 는 내부 제어 신호에 응답하여 동작한다.

데이터 입출력 회로 (19) 는, 데이터 입/출력 (DQ0 내지 DQ15) 을 통해, 센스 증폭기 (15) 와 외부 회로 간에 데이터를 전달한다. 데이터 입출력 회로 (19) 는 센스 증폭기 (15) 를 통해 메모리 셀 어레이 (11) 로부터 판독 데이터를 수신하고, 판독 데이터를 외부 회로로 출력한다. 또한, 데이터 입출력 회로 (19) 는 외부 회로로부터 입력된 기입 데이터를 수신하고, 기입 데이터를 센스 증폭기 (15) 로 출력한다. 데이터 입출력 회로 (19) 는 외부 회로로부터 제공된 제어 신호 (DQM) 에 응답하여 입/출력 터미널 (DQ0 내지 DQ15) 을 통해 기입 데이터를 선택적으로 출력한다.

클록 발생기 (21) 는 외부 클록 신호 (CLK) 와 클록 인에이블 신호 (CKE) 를 수신하여 내부 클록 신호를 발생한다. SDRAM (10) 내에 구현된 회로는 발생된 내부 클록 신호와 동기하여 동작한다.

용장 회로 (20) 는 제 1 및 제 2 불량 어드레스 매핑 및 비교 회로 (20A 및 20B) 를 갖는다.

제 1 불량 어드레스 매핑 및 비교 회로 (20A) 는, 불량 어드레스를 저장하는 비휘발성 메모리 (NVRAM) 와 수신된 어드레스를 불량 어드레스와 비교하는 제 1 어드레스 비교 회로를 갖는다. NVRAM 은 EPROM 또는 EEPROM 으로 이루어질 수 있다. 어드레스 비교 회로는 어드레스 버퍼 (12) 로 부터 수신된 어드레스를 비휘발성 메모리에 저장된 불량 어드레스와 비교한다.

제 2 불량 어드레스 매핑 및 비교 회로 (20B) 는 퓨즈 회로와 제 2 어드레스 비교 회로를 갖는다 (양쪽 다 표시하지 않음). 퓨즈 회로는 다른 불량 어드레스를 저장하는 퓨즈를 갖는다. 제 2 어드레스 비교 회로는 수신된 어드레스를 퓨즈 회로에 저장된 불량 어드레스와 비교한다.

수신 어드레스가 불량 어드레스와 일치할 경우, 제어 로직 회로 (18) 는 로우 디코더 (13) 와 컬럼 디코더 (14) 를 제어하여 용장 로우 및 컬럼을 활성화한다.

SDRAM (10) 을 조립하기 전에 발견한 불량 셀의 불량 어드레스는 제 2 불량 어드레스 매핑 및 비교 회로 (20B) 의 퓨즈 회로에 저장된다. 조립 전의 테스트에 의해 불량 셀을 발견한 경우, 퓨즈 회로는, 레이저 빔으로 퓨즈를 절단함으로써 불량 셀의 어드레스를 저장하도록 프로그램된다.

한편, 조립 후에 발견한 불량 셀의 불량 어드레스는 제 1 불량 어드레스 매핑 및 비교 회로 (20A) 의 비휘발성 메모리에 저장된다. 불량 어드레스를 나타내는 데이터를 제공하고 기입함으로써, 비휘발성 메모리의 프로그래밍을 실현한다.

퓨즈 회로와 비휘발성 메모리 양자를 이용하면, SDRAM (10) 의 칩 사이즈를 줄이는 한편, 조립 후에도 SDRAM (10) 을 복구할 수 있다.

도 1 은 조립 후에 반도체 메모리를 복구하는 종래의 프로세스를 나타낸다. 종래의 예시적인 복구 프로세스는, 반도체 메모리의 펑션을 테스트하는 단계, 불량 어드레스로부터 용장 로우 또는 컬럼으로의 매핑을 생성하는 단계, 및 비휘발성 메모리를 프로그래밍하는 단계를 포함한다.

도 2 를 참조하면, 일반적으로 반도체 메모리 (52) 는 테스터 (51 ; tester) 를 이용하여 테스트되고 복구된다. 테스터 (51) 는 (나타내지 않은) 비교기와 FBM (fail bit memory) 을 가지며, EWS 소프트웨어에 기초하여 동작한다. 펑션의 테스트는, 각각 반도체 메모리를 갖는 메모리 칩 (52) 에, 테스터 (51) 에 의해 테스트 패턴을 제공하는 것으로 시작한다. 테스트 패턴은 테스트 어드레스와 테스트 데이터로 이루어진다. 그 다음, 테스터 (51) 는 반도체 메모리로부터 판독된 데이터를 수신하고, 수신된 판독 데이터와 기대되는 데이터를 비교기에 의해 비교하여, 불량 셀을 나타내는 통과/고장 데이터 (pass/fail data) 를 발생한다. 통과/고장 데이터는 FBM (fail bit memory) 에 저장된다.

펑션 테스트 동안, 불량 셀이 발견될 경우, 테스터 (51) 는 불량 어드레스(들)로부터 용장 로우(들) 또는 컬럼(들)로의 매핑을 생성한다. 그 다음, 테스터 (51) 는 불량 반도체 메모리를, 비휘발성 메모리를 프로그램 시키는 테스트 모드에 놓는다. 그 다음, 테스터 (51) 는 비휘발성 메모리를 프로그램하여 불량 어드레스(들)을 저장한다.

기존 복구 프로세스의 단점은, 많은 반도체 메모리를 동시에 테스트하고 복구하는데 상당한 비용이 든다는 것이다. 복수의 반도체 메모리를 병렬로 테스트하고 복구하기 위해, 동일한 갯수의 값비싼 비교기와 FBM 이 필요하다. 따라서, 병렬로 테스트하고 복구해야 할 반도체 메모리의 증가는, 테스터가 수적으로 증가하거나 많은 비교기와 FBM 을 이용해 구현될 것을 필요로 한다. 따라서, 병렬 테스트와 복구는 비용을 상승시킨다.

기존 복구 프로세스의 다른 단점은, 테스터와 반도체 메모리 간의 데이터 전달이 상당한 지연을 초래하기 때문에, 테스트와 복구의 처리량 (throughpt) 을 증가시킨다는 것이다. 종래의 복구 프로세스는 테스터 (51) 와 메모리 칩 (52) 이 대량의 데이터를 교환할 것을 필요로 한다. 교환될 데이터는 일반적으로, 메모리 셀 어레이 (10) 에 기입될 기입 데이터, 테스트 어드레스, 명령, 메모리 셀 어레이 (10) 로부터 판독된 데이터, 제 1 불량 어드레스 매핑 및 비교 회로 (20A) 의 NVRAM 에 저장될 불량 어드레스, 및 NVRAM 이 프로그램되게 하는 테스트 명령으로 이루어진다. 대량 데이터의 교환은 메모리 칩 (52) 의 테스트 및 복구 처리량을 증가시키고, 처리량의 증가는 반도체 메모리의 비용을 상당히 상승시키므로,이는 바람직하지 않다.

용장 아키텍쳐를 이용해 반도체 메모리 조립 후의 테스트 및 복구 처리량을 개선시키는 동시에 그 칩 사이즈를 줄일 수 있는 용장 아키텍쳐를 제공할 필요가 있다.

따라서, 본 발명의 목적은, 반도체 메모리 조립 후의 테스트 및 복구 처리량을 개선하기 위한 용장 아키텍쳐를 제공하는 것이다.

본 발명의 다른 목적은 반도체 메모리의 칩 사이즈를 줄이기 위한 용장 아키텍쳐를 제공하는 것이다.

본 발명의 일 태양에서, 메모리 디바이스는, 메모리 셀과 제 1 용장 셀을 가진 메모리 셀 어레이, 메모리 셀 어레이로부터 수신된 판독 데이터와 외부 테스터에 의해 제공된 기대치 데이터를 비교하여 데이터 불일치 신호 (data mismatch signal) 를 발생하는 데이터 비교기, 데이터 불일치 신호에 응답하여 메모리 셀 어레이의 불량 어드레스를 검출하는 용장 매핑 회로, 검출된 불량 어드레스를 저장하는 비휘발성 메모리, 및 불량 어드레스와 관련된 메모리 셀을 제 1 용장 셀로 대체함으로써, 메모리 셀 어레이를 복구하는 용장 회로를 구비한다.

불량 어드레스는 메모리 셀 어레이의 로우 어드레스 및 컬럼 어드레스 중 하나로 이루어지는 것이 바람직하다.

메모리 디바이스가 메모리 셀 어레이의 불량 로우 어드레스 및 불량 컬럼 어드레스 양자를 저장하는 퓨즈를 더 구비하며, 메모리 셀 어레이는 제 2 용장 셀을 더 가지고, 용장 회로는, 퓨즈 회로에 저장된 불량 로우 어드레스 및 컬럼 어드레스와 관련된 메모리 셀을 제 2 용장 셀로 대체함으로써, 메모리 셀 어레이를 복구하는 것이 바람직하다.

비휘발성 메모리는, 불량 어드레스가 비휘발성 메모리에 유효하게 저장되었는지를 나타내는 NVRAM 인에이블 비트를 저장하고, 용장 매핑 회로는, NVRAM 인에이블 비트에 응답하여, 비휘발성 메모리가 용장 매핑 회로에 의해 검출된 메모리 셀 어레이의 불량 어드레스를 저장하게 하는 인에이블 신호를 제공하는 것이 바람직하다.

용장 매핑 회로는, NVRAM 인에이블 비트와 데이터 불일치 신호에 응답하여, 메모리 디바이스의 고장을 나타내는 고장 신호 (failure signal) 를 발생하는 것이 바람직하다.

메모리 디바이스는, 고장 신호에 응답하여, 메모리 디바이스의 고장을 나타내는 디바이스 고장 비트를 저장하는 비휘발성 요소를 더 구비하는 것이 바람직하다.

용장 회로는, 용장 매핑 회로에 의해 검출된 불량 어드레스를 비휘발성 메모리에 저장된 불량 어드레스와 비교하여 디스에이블 신호를 발생하는 어드레스 비교 회로를 가지고, 용장 매핑 회로는, 디스에이블 신호에 응답하여, 비휘발성 메모리가 검출된 불량 어드레스를 저장하게 하는 인에이블 신호를 제공하는 것이 바람직하다.

메모리 디바이스가 디코더 회로를 구비할 경우, 어드레스 비교 회로는, 메모리 디바이스가 제 1 모드에 놓인 경우, 검출된 불량 어드레스를 저장된 불량 어드레스와 비교하고, 메모리 디바이스가 제 2 모드에 놓인 경우, 어드레스 비교 회로는 수신된 어드레스를 저장된 불량 어드레스와 비교하여 어드레스 히트 신호 (address hit signal) 를 발생하며, 디코더 회로는, 어드레스 히트 신호에 응답하여, 수신 어드레스와 관련된 메모리 셀 대신에 제 1 용장 셀을 선택하는 것이 바람직하다.

본 발명의 다른 태양에서, 메모리 디바이스는 주 로우로 정렬된 주 메모리 셀과 용장 로우로 정렬된 용장 메모리 셀, 각각 불량 로우 어드레스를 저장하는 복수의 비휘발성 메모리, 불량 어드레스와 관련된 주 로우를 용장 로우로 대체함으로써, 메모리 셀 어레이를 복구하는 용장 회로, 메모리 셀 어레이로부터 수신된 판독 데이터를 외부 테스터에 의해 제공된 기대치 데이터와 비교하여 데이터 불일치 신호를 발생하는 데이터 비교기, 및 용장 매핑 회로를 구비한다. 복수의 비휘발성 메모리는, 비휘발성 메모리에 각각 저장된 불량 로우 어드레스가 유효한지를 나타내는 NVRAM 인에이블 비트를 각각 저장한다. 용장 매핑 회로는 데이터 불일치 신호에 응답하여 불량 로우 어드레스를 검출하며 NVRAM 인에이블 비트에 응답하여 복수의 비휘발성 메모리 중에서 하나를 선택한다. 복수의 비휘발성 메모리 중에서 선택된 비휘발성 메모리는 검출된 불량 로우 어드레스를 저장한다.

용장 매핑 회로가, 펑션 테스트를 통해 교체되어야 할 것으로 파악된 불량 로우의 갯수를 저장하는 에러 카운터를 가지고, 용장 매핑 회로는 불량 로우의 갯수에 기초하여 복수의 비휘발성 메모리 중에서 하나를 선택하는 것이 바람직하다.

메모리 디바이스가 복구 불가능이라고 판단될 경우, 용장 매핑 회로는 NVRAM 비트와 불량 로우의 갯수에 기초하여, 고장 신호를 활성화하는 것이 바람직하다.

용장 회로는 용장 매핑 회로에 의해 검출된 불량 로우 어드레스를 비휘발성 메모리에 저장된 불량 로우 어드레스와 비교하여 디스에이블 신호를 활성화하는 어드레스 비교 회로를 구비하고, 용장 매핑 회로는 활성화된 디스에이블 신호에 응답하여 복수의 비휘발성 메모리 중에서 아무 것도 선택하지 않는 것이 바람직하다.

메모리 디바이스가 디코더 회로를 더 구비할 경우, 메모리 디바이스가 제 1 모드에 놓여 있다면, 어드레스 비교 회로는 검출된 불량 어드레스를 저장된 불량 어드레스와 비교하고, 메모리 디바이스가 제 2 모드에 놓여 있다면, 어드레스 비교 회로는 수신된 어드레스를 저장된 불량 어드레스와 비교하여 어드레스 히트 신호를 발생하며, 디코더 회로는, 어드레스 히트 신호에 응답하여, 수신된 어드레스와 관련된 메모리 셀 대신에 제 1 용장 셀을 선택하는 것이 바람직하다.

본 발명의 또 다른 태양에서, 메모리 디바이스는, 메모리 셀과 용장 셀을 가진 메모리 셀 어레이, 메모리 셀 어레이로부터 수신된 판독 데이터를 외부 테스터에 의해 제공된 기대치 데이터와 비교하여 데이터 불일치 신호를 발생하는 데이터 비교기, 데이터 불일치 신호에 응답하여 메모리 셀 어레이의 불량 어드레스를 검출하는 용장 매핑 회로, 검출된 불량 어드레스를 저장하는 비휘발성 메모리, 비휘발성 메모리로부터 불량 어드레스를 래치하는 휘발성 래치 회로, 수신된 어드레스를 래치된 불량 어드레스와 비교하여 어드레스 히트 신호를 발생하는 어드레스 비교 회로, 및 어드레스 히트 신호에 응답하여, 수신된 어드레스와 관련된 메모리 셀 대신에 용장 셀을 선택하는 디코더 회로를 구비한다.

메모리 디바이스가 제어 회로를 더 구비할 경우, 메모리 디바이스가 제 1 모드에 놓여 있다면, 휘발성 래치 회로는 용장 매핑 회로로부터 검출된 불량 어드레스를 수신하여 래치하고, 메모리 디바이스가 제 2 모드에 놓여 있고 휘발성 래치 회로가 비휘발성 메모리로부터 불량 어드레스를 래치한다면, 제어 회로는 휘발성 래치 회로로부터 래치된 불량 어드레스를 수신하여 래치된 불량 어드레스를 비휘발성 메모리에 기입하며, 메모리 디바이스가 제 3 모드에 놓여 있다면, 어드레스 비교 회로는 수신된 어드레스를 래치된 불량 어드레스와 비교하여 어드레스 히트 신호를 발생하는 것이 바람직하다.

휘발성 래치 회로는, 메모리 디바이스가 시동되는 것에 응답하여, 비휘발성 메모리로부터 불량 어드레스를 래치하는 것이 바람직하다.

메모리 디바이스가, 메모리 디바이스가 놓여 있는 (제 1 내지 제 3 모드를 포함하는) 동작 모드에 관한 모드 정보를 저장하는 모드 어드레스 레지스터를 더 구비할 경우, 휘발성 래치 회로는, 모드 어드레스 레지스터가 모드 정보를 재기입하게 하는 MRS 명령의 발행에 응답하여, 비휘발성 메모리로부터 불량 어드레스를 래치한다.

이하, 첨부된 도면을 참조하여, 본 발명을 상세히 설명한다.

메모리 디바이스 구조

도 4 는, 본 발명에 따른 용장 아키텍쳐를 포함하는 메모리 칩 (42) 상에 제공된 단일체 (monolithic) SDRAM (10) 의 블록도를 나타낸다. 도 4 에 나타낸 소자와 그에 대응하는 도 3 에 나타낸 소자는, 이들이 동일 펑션을 갖는다는 것을 나타내기 위해 동일한 참조 부호로 나타내고, 그에 관한 상세한 설명은 생략한다.

SDRAM (10) 은 메모리 셀 어레이 (11), 어드레스 버퍼 (12), 명령 디코더 (16), 모드 레지스터 (17), 제어 로직 회로 (18), 데이터 입/출력 버퍼 (19), 클록 발생기 (21), NVRAM-기반 용장 회로 (110A), 및 퓨즈-기반 용장 회로 (110B) 를 갖는다.

메모리 셀 어레이 (11) 는 메모리 뱅크 (<0> 내지 <3>) 를 구비하며, 각각의 메모리 뱅크에는 로우 및 컬럼으로 정렬된 메모리 셀, 용장 셀, 로우 디코더 (13), 컬럼 디코더 (14), 및 센스 증폭기 (15) 가 제공된다. 용장 메모리 셀은 용장 로우 (11a-1 및 11a-2) 및 용장 컬럼 (11b) 으로 정렬된다.

NVRAM-기반 용장 회로 (110A) 와 퓨즈-기반 용장 회로 (110B) 는, 불량 메모리 셀을 용장 셀로 대체함으로써, 메모리 셀 어레이 (11) 를 복구하는데 이용된다.

NVRAM-기반 용장 회로 (110A) 와 퓨즈-기반 용장 회로 (110B) 는 상이한 목적에 이용된다. NVRAM-기반 용장 회로 (110A) 는 메모리 칩 (42) 을 메모리 패키지로 조립한 후의 펑션 테스트에 의해 발견한 불량 메모리 셀을 복구하는데 이용되는 한편, 퓨즈-기반 용장 회로 (110B) 는 조립 전에 발견한 불량 메모리 셀을 복구하는데 이용된다.

NVRAM-기반 용장 회로 (110A) 는 조립 후에 발견한 불량 로우를 용장 로우 (11a-1) 로 대체한다. NVRAM-기반 용장 회로 (110A) 는 불량 로우 어드레스를 영구적으로 저장하는 NVRAM 회로를 갖는다. NVRAM 회로는 EPROM, EEPROM, 또는 전기적으로 프로그램가능한 안티-퓨즈 (anti-fuses) 를 가질 수 있다. 불량 로우의 대체는 NVRAM 회로에 저장된 불량 로우 어드레스에 기초하여 실현된다.

퓨즈-기반 용장 회로 (110B) 는 조립 전에 발견한 불량 로우와 컬럼을 용장 로우 (11a-2) 와 용장 컬럼 (11b) 으로 각각 대체한다. 퓨즈-기반 용장 회로 (110B) 는, 불량 로우 어드레스와 불량 컬럼 어드레스 양자를 저장하도록 프로그램된 퓨즈를 갖는다. 퓨즈의 프로그래밍은, 레이저 빔으로 퓨즈를 절단함으로써 실현된다. 불량 로우와 컬럼의 대체는 퓨즈에 저장된 불량 로우와 컬럼의 어드레스에 기초하여 실현된다.

NVRAM-기반 용장 회로 (110A) 는 칩상 (on-chip) 매핑 용장 아키텍쳐, 즉, 불량 로우로부터 용장 로우 (11a-1) 로의 매핑을 자체적으로 결정할 수 있도록 설계된 NVRAM-기반 용장 회로를 채택한다. NVRAM-기반 용장 회로 (110A) 는, 외부 테스터로부터 불량 로우 어드레스를 수신하지 않으면서 불량 로우 어드레스를 저장하도록 NVRAM 회로를 프로그램한다.

칩상 매핑 용장 아키텍쳐는 외부 테스터와 SDRAM (10) 간에 전달되는 데이터량을 줄이므로, SDRAM (10) 의 테스트와 복구 처리량을 효과적으로 개선시킨다.

또한, 칩상 매핑 용장 아키텍쳐는 병렬로 테스트하고 복구할 반도체 메모리의 갯수를 증가시킬 수 있다. 칩상 매핑 용장 아키텍쳐에서는, 테스터가 기입 데이터, 기대치 판독 데이터, 테스트 어드레스 등을 포함하는 데스트 패턴만을 제공하면 된다. 테스터가 불량 어드레스 및, 불량 어드레스로부터 용장 셀로의 매핑을 결정하지 않기 때문에, 테스터는 값비싼 FBM (fail bit memories) 과 비교기, 및 고속 프로세서를 필요로 하지 않는다. 이는, 동시에 테스트하고 복구할 반도체 메모리의 갯수를 증가시키기 위한 비용을 감소시킨다.

이하, NVRAM-기반 용장 회로 (110A) 의 구조를 상세히 설명한다.

NVRAM-기반 용장 회로

불량 로우 어드레스로부터 용장 로우로의 매핑 생성이, 각 메모리 디바이스에 비교기, FBM, 패턴 발생기, 테스트 패턴을 저장하는 테스트 패턴 저장 장치 등과 같은 기존 테스터의 테스트 회로를 제공함으로써, 손쉽게 실현될 것이라 생각할 수 있다.

그러나, 사실은 그렇지가 않다. 우선, 종래의 테스터는, 메모리 디바이스의 메모리 셀과 동일 갯수의 비트를 저장할 수 있는 FBM 을 필요로 한다. 상업적 관점에서, 메모리 디바이스의 용장 아키텍쳐 내에 이러한 FBM 을 구현하는 것은 불가능하다.

둘째, 패턴 발생기와 테스트 패턴 저장 장치의 사이즈는 상당히 크다. 비용의 관점에서, 이러한 패턴 발생기와 테스트 패턴 저장 장치는 용장 아키텍쳐로부터 제외되는 것이 바람직하다.

따라서, NVRAM-기반 용장 회로 (110A) 는, 다음에 설명하는 바와 같이, FBM, 패턴 발생기, 및 테스트 패턴 저장 장치를 제외하도록 설계된다.

도 5a 및 도 5b 는 NVRAM-기반 용장 회로 (110A) 의 블록도를 나타낸다. 도 5a 에 나타낸 바와 같이, 용장 회로 (110A) 는 데이터 비교기 (101) 및 복수의 용장 뱅크 (301 내지 304) 를 갖는다. 데이터 비교기 (101) 는 용장 뱅크 (301 내지 304) 각각에 접속된다.

용장 뱅크 (301 내지 304) 각각은 용장 매핑 회로 (102), 복수의 어드레스 세트 (SET), OR 게이트 (305), 및 제어 회로 (320) 를 갖는다. 어드레스 세트 (SET) 각각은 NVRAM (105), NVRAM 인에이블 래치 (104A), 래치 어레이 (104), 래치 인에이블 래치 (107), 및 어드레스 비교 회로 (103) 를 갖는다. NVRAM 인에이블 래치 (104A), 래치 어레이 (104), 및 래치 인에이블 래치 (107) 는 휘발성이다.

각각의 비휘발성 메모리 (105) 는 NVRAM 인에이블 비트 (A'(set i)) 를 저장하는 비휘발성 소자 (105A) 와 불량 로우를 식별하는 불량 로우 어드레스를 저장하는 비휘발성 소자 어레이 (105B) 를 갖는다. 불량 로우는 비휘발성 소자 어레이 (105B) 에 저장된 불량 로우 어드레스에 기초하여 용장 로우로 대체된다.

용장 뱅크 (301 내지 304) 는 메모리 셀 어레이 (11) 의 메모리 뱅크 (<0> 내지 <3>) 와 일대일 관계로 각각 관련된다. 용장 뱅크 (301 내지 304) 각각은 관련된 메모리 뱅크를 복구하는데 이용된다. 용장 뱅크와 메모리 뱅크의 갯수가 4 로 한정되지는 않는다.

어드레스 세트 (SET) 는 용장 로우 (11a-1) 와 일대일 관계로 각각 관련된다. 어드레스 세트 (SET) 각각은, 불량 로우를 관련된 용장 로우로 대체함으로써, 하나의 불량 로우를 복구한다. 용장 뱅크 (301 내지 304) 각각에 포함된 어드레스 세트의 갯수가 2 로 한정되지는 않는다.

데이터 비교기 (101) 는 각 메모리 셀의 고장 또는 불량을 검출하는데 이용된다. 외부 테스터로부터 SDRAM (10) 으로 테스트 어드레스가 제공될 경우, 데이터 비교기 (101) 는 테스트 어드레스에 의해 식별된 메모리 셀로부터 판독 데이터 (Rd_Data) 를 수신하고, 데이터 입/출력 버퍼 (19) 를 통해 외부 테스터로부터 기대치 데이터 (Ant_Data) 를 수신한다. 데이터 비교기 (101) 는 판독 데이터 (Rd_Data) 를 기대치 데이터 (Ant_Data) 와 비교하여 데이터 불일치 신호 (Err) 를 발생한다. 판독 데이터 (Rd_Data) 가 기대치 데이터 (Ant_Data) 와 상이할 경우, 데이터 비교기 (101) 는 데이터 불일치 신호 (Err) 를 활성화, 즉, 데이터 비교기 (101) 는 데이터 불일치 신호 (Err) 를 논리 1 로 설정한다. 데이터 불일치 신호 (Err) 는 용장 뱅크 (301 내지 304) 의 용장 매핑 회로 (102) 각각으로 입력된다.

각각의 용장 매핑 회로 (102) 는, 관련된 메모리 뱅크에 대해, 불량 로우 어드레스로부터 용장 로우 (11a-1) 로의 용장 매핑을 결정하는데 이용된다. 각각의 용장 매핑 회로 (102) 는 데이터 비교기 (101) 로부터 데이터 불일치 신호 (Err) 를, 그리고 어드레스 버퍼 (12) 로부터 테스트 어드레스의 로우 어드레스를 나타내는 로우 어드레스 신호 (Row_Adr) 를 수신한다. 데이터 불일치 신호 (Err) 와 로우 어드레스 신호 (Row_Adr) 에 기초하여, 용장 매핑 회로 (102) 는 불량 로우를 검출하고, 불량 로우의 어드레스, 즉, 불량 로우 어드레스를 결정한다. 불량 로우를 검출할 경우, 용장 매핑 회로 (102) 는 검출된 불량 로우를 복구하는데 이용된 어드레스 세트 (SET) 중 하나를 선택한다. 용장 매핑 회로 (102) 는 인에이블 신호 (F(set i)) 중의 하나를 활성화함으로써, 어드레스 세트 (SET) 중에서 선택된 하나를 인에이블하고, 결정된 불량 로우 어드레스 (IbAdr) 를 인에이블된 어드레스 세트로 출력한다.

불량 로우의 복구시에 지수 "i" 가 감소하면, 어드레스 세트 (SET) 에는 증가된 우선 순위가 주어진다. 이 실시예에서, 어드레스 세트 SET<0> 에는 어드레스 세트 SET<1> 보다 우선 순위가 주어진다. 제 1 불량 로우가 발견될 경우, 어드레스 세트 SET<0> 가 제 1 불량 로우를 복구하는데 이용된다. 그 다음, 제 2 불량 로우가 발견될 경우, 어드레스 세트 SET<1> 이 제 2 불량 로우를 복구하는데 이용된다.

그러나, 다음의 경우에는, 불량 로우를 검출하더라도, 용장 매핑 회로 (102) 는 어드레스 세트 (SET) 중 아무 것도 선택하지 않는다. 첫번째 경우는, 검출된 불량 로우가 어드레스 세트 (SET) 의 어떤 것에 의해 이미 복구된 경우이다. 이 경우, 용장 매핑 회로 (102) 는 검출된 불량 로우를 무시한다.

두번째 경우는, 용장 로우 (11a-1) 의 갯수가 각각의 메모리 뱅크에서 검출된 불량 로우의 갯수 보다 적기 때문에, 용장 매핑 회로 (102) 와 관련된 메모리 뱅크가 복구 불가능한 경우이다.

관련된 메모리 뱅크의 복구 가능 여부를 결정하기 위해, 용장 매핑 회로 (102) 는 펑션 테스트 동안 복구되어야 할 것으로 파악된 불량 로우의 갯수를 나타내는 에러 카운트값 (E_Cnt) 을 저장하는 에러 카운터 (102A) 를 구비한다. 에러 카운터 (102A) 는, 결정된 불량 로우 어드레스 (InAdr) 가 어드레스 세트 (SET) 로 출력될 때마다, 에러 카운트값 (E_Cnt) 을 1 씩 증가시킨다.

에어 카운터 (102A) 는 휘발성이기 때문에, 펑션 테스트가 완료되고 SDRAM (10) 으로 공급되는 전력이 턴오프될 때, 에러 카운트값 (E_Cnt) 은 리셋된다.

관련된 메모리 뱅크가 복구 불능으로 판단될 경우, 용장 매핑 회로 (102) 는 인에이블 신호 (F(set i)) 를 활성화하는 대신 뱅크 디스에이블 신호 (F(result)) 를 활성화한다. 뱅크 디스에이블 신호 (F(result)) 는 SDRAM (10) 을 테스트하고 복구하면서 SDRAM (10) 의 상업적 허용가능 여부를 결정하는데 이용된다.

선택된 어드레스 세트 (SET) 는 용장 매핑 회로 (102) 에 의해 결정된 불량 로우 어드레스를 래치 어레이 (104) 상에 수신한다. 래치 어레이 (104) 는 결정된 불량 로우 어드레스 (InAdr) 를 래치하여 래치된 불량 로우 어드레스가 동일한 어드레스 세트 (SET) 내에 구현된 NVRAM (105) 으로 전달될 때까지 임시적으로 저장한다. 래치 어레이 (104) 에 의해 어드레스 세트 (SET) 에 래치된 불량 로우 어드레스는 B(set i) 로 표시된다.

또한, 선택된 어드레스 세트 (SET) 는 래치 인에이블 래치 (107) 상에 인에이블 신호 (F(set i)) 를 수신한다. 래치 인에이블 래치 (107) 는 인에이블 신호 (F(set i)) 를 래치하여 래치 인에이블 신호 (D(set i)) 를 발생한다. 인에이블 신호 (F(set i)) 가 활성화될 경우, 래치 인에이블 신호 (D(set i)) 도 활성화된다. 래치 인에이블 신호 (D(set i)) 는 래치된 불량 로우 어드레스 (B(set i)) 의 유효성 여부를 나타낸다. 래치된 불량 로우 어드레스 (B(set i)) 와 래치 인에이블 신호 (D(set i)) 가 제어 회로 (320) 로 제공된다.

제어 회로 (320) 는, 제어 로직 회로 (18) 로부터의 내부 제어 신호 (In) 에 응답하여, 래치된 불량 로우 어드레스 (B(set i)) 를 어드레스 세트 (SET) 의 NVRAM (105) 으로 전달한다. 내부 제어 신호 (In) 는, 명령 디코더 (16) 에 의해 발행된 명령과 모드 레지스터 (17) 에 저장된 동작 모드에 기초하여, 제어 로직 회로 (18) 로부터 제공된다. 내부 제어 신호 (In) 에 의해 활성화될 경우, 제어 회로 (320) 는, 어드레스 세트 (SET) 의 래치 인에이블 래치 (107) 로부터의 래치 인에이블 신호 (D(set i)) 에 응답하여, 래치된 불량 로우 어드레스 (B(set i)) 를 전달한다. 전달된 불량 로우 어드레스는 도 5a 에서 Padr(set i) 로 표시된다.

제어 회로 (320) 는, 관련된 래치 인에이블 신호 (D(set i)) 가 활성화될 때만 각각의 불량 로우 어드레스 (B(set i)) 를 전달한다. 활성화된 래치 인에이블 신호 (D(set i)) 에 응답하여, 제어 회로 (320) 는 제어 신호 (Ctrl(set i)) 를 각각 활성화한다.

어드레스 세트 (SET) 의 NVRAM (105) 은 각각 제어 신호 (Ctrl(set i)) 에 응답하여 활성화된다. 각각의 NVRAM (105) 은, 관련된 제어 신호 (Ctrl(set i)) 가 활성화될 경우, 비휘발성 소자 어레이 (105B) 에 불량 로우 어드레스 (Padr(set i)) 를 저장하도록 프로그램된다. 어드레스 세트 (SET) 의 비휘발성 소자 어레이 (105B) 에 저장된 불량 로우 어드레스는 A(set i) 로 표시된다. 또한, 관련된 활성화된 제어 신호(Ctrl(set i)) 에 응답하여, 각각의 NVRAM (105) 은 비휘발성 소자 (105A) 에 저장된 NVRAM 인에이블 비트 (A'(set i)) 를 활성화한다. 활성화된 NVRAM 인에이블 비트 (A'(set i)) 는 불량 로우 어드레스 (A(set i)) 가 비휘발성 소자 어레이 (105B) 에 유효하게 저장되었음을 나타낸다.

비휘발성 소자 (105A) 의 출력은 NVRAM 인에이블 래치 (104A) 에 접속된다. 어드레스 세트 (SET) 의 NVRAM 인에이블 래치 (104A) 는 NVRAM 인에이블 비트 (A'(set i)) 를 래치하여 NVRAM 인에이블 신호 (C(set i)) 를 발생한다. NVRAM 인에이블 비트 (A'(set i)) 가 활성화될 경우, NVRAM 인에이블 신호 (C(set i)) 도 활성화된다 (즉, NVRAM 인에이블 신호 (C(set i)) 는 논리 1 로 설정된다).

비휘발성 소자 어레이 (105B) 의 출력은 래치 어레이 (104) 에 접속된다. 용장 매핑 회로 (102) 에 의해 결정된 불량 로우 어드레스 (Indar) 를 임시적으로 저장하는데 이용되는 래치 어레이 (104) 는 관련된 NVRAM (105) 에 저장된 불량 로우 어드레스 (A(set i)) 를 래치하는데도 이용된다. 일반적으로 플립-플롭의 어레이로 이루어지는 래치 어레이 (104) 는 판독 사이클 시간 (read cycle time) 에서 NVRAM (105) 보다 뛰어나기 때문에, 래치 어레이 (104) 는 불량 로우 어드레스 (A(set i)) 를 액세스하는 액세스 속도를 증가시키는데 이용된다. 어드레스 세트 (SET) 의 래치 어레이 (104) 는 SDRAM (10) 의 시동 및/또는 MRS 명령의 발행에 응답하여 불량 로우 어드레스 (A(set i)) 를 래치한다.

각각의 래치 어레이 (104) 는 다음의 2 가지 목적에 이용된다. 래치 어레이 (104) 는, 관련된 NVRAM (105) 이 불량 로우 어드레스를 유효하게 저장하지 않을 경우, 불량 로우 어드레스 (InAdr) 를 임시적으로 저장하는데 이용된다. 임시적으로 저장된 불량 로우 어드레스는 관련된 NVRAM (105) 으로 전달된다. 한편, 일단 불량 로우 어드레스 (A(set i)) 가 NVRAM (105) 에 유효하게 저장되고 나면, 래치 어레이 (104) 는 불량 로우 어드레스 (A(set i)) 를 래치하는데 이용된다. 어드레스 세트 (SET) 의 래치 어레이 (104) 출력은 동일 어드레스 세트 (SET) 의 어드레스 비교 회로 (103) 에 접속된다.

각각의 어드레스 비교 회로 (103) 는, SDRAM (10) 이 놓인 동작 모드에 따라, 상이한 목적으로 이용된다. SDRAM (10) 이 정상 모드에 놓인 경우, 어드레스 비교기 (103) 는 어드레스 버퍼 (12) 로부터, 액세스될 메모리 셀을 포함하는 목표 로우의 로우 어드레스를 수신한다. 그 다음, 어드레스 비교기 (103) 는 수신된 로우 어드레스를, 래치 어레이 (104) 를 통과하는 관련된 NVRAM (105) 으로부터의 불량 로우 어드레스와 비교한다. 관련된 래치 어레이 (104) 에 래치된 불량 로우 어드레스와 일치하는 수신 로우 어드레스에 응답하여, 어드레스 세트 (SET) 의 어드레스 비교기 (103) 는 관련된 어드레스 히트 신호 (Hit(set i)) 를 활성화한다. 활성화된 어드레스 히트 신호 (Hit(set i)) 에 응답하여, 로우 디코더 (13) 는 목표 로우 대신에 어드레스 세트 (SET) 와 관련된 용장 로우를 선택하고 활성화한다.

한편, SDRAM (10) 의 테스트와 복구 동안, 어드레스 비교기 (103) 는 테스트 어드레스의 로우 어드레스와 래치 어레이 (104) 에 래치된 불량 로우 어드레스의 일치 여부를 판단한다. 래치된 불량 로우 어드레스는 이미 NVRAM (105) 에 저장되어 있거나 NVRAM (105) 에 기입될 것으로 래치 어레이 (104) 에 임시적으로 저장되어 있을 수 있다. 테스트와 복구 동안, 활성화된 어드레스 히트 신호 (Hit(set i)) 는, 테스트 어드레스에 의해 식별된 로우가 이미 불량으로 판명되어, NVRAM (105) 에 이미 저장되었거나 저장될 것으로 결정되었음을 나타내므로, 테스트 어드레스에 의해 식별된 로우가 불량으로 판정된다 하더라도, 테스트 어드레스의 로우 어드레스를 NVRAM (105) 에 기입해서는 안된다.

어드레스 세트 (SET) 의 어드레스 비교기 (103) 는 NVRAM 인에이블 신호 (C(set i)) 및 래치 인에이블 신호 (D(set i)) 에 응답하여 인에이블된다. NVRAM 인에이블 신호 (C(set i)) 및/또는 래치 인에이블 신호 (D(set i)) 가 활성화될 경우, 어드레스 비교기 (103) 는 어드레스 히트 신호 (Hit(set i)) 를 활성화한다. NVRAM 인에이블 신호 (C(set i)) 와 래치 인에이블 신호 (D(set i)) 모두 활성화되지 않을 경우, 이는, 래치 어레이 (104) 가 불량 로우 어드레스를 유효하게 래치하지 않았음을 의미하므로, 어드레스 비교기 (103) 는 어드레스 히트 신호 (Hit(set i)) 를 디스에이블 상태로 계속 유지한다.

각 어드레스 세트 (SET) 로부터의 어드레스 히트 신호 (Hit(set i)) 는 OR 게이트 (305) 로 입력되고, OR 게이트 (305) 는 출력상에 어드레스 일치 신호 (E) 를 나타낸다. 활성화된 어드레스 일치 신호 (E) 는 용장 매핑 회로 (102) 에 의해 검출된 불량 로우의 로우 어드레스가 NVRAM (105) (및 래치 어레이 (104)) 에 기입되지 않아야 함을 나타낸다.

NVRAM 인에이블 신호 (C(set i)) 와 어드레스 일치 신호 (E) 는 용장 매핑 회로 (102) 의 동작을 결정하는데 이용된다. 에러 카운터 (102A) 는 휘발성이기 때문에, 에러 카운터 (102A) 에 저장된 에러 카운트값 (E_Cnt) 은 용장 매핑 회로 (102) 의 동작을 결정하기에 충분하지 않다. 휘발성 때문에, 에러 카운트값 (E_Cnt) 은, 로우 어드레스(들)이 이미 NVRAM (105) 에 저장된 불량 로우(들)의 갯수가 아니라, 로우 어드레스(들)이 NVRAM (105) 에 저장될 것을 대기하며 래치 어레이 (104) 에 임시적으로 저장되어 있는 불량 로우(들)의 갯수를 나타낸다. 따라서, 상이한 어드레스 세트 (SET) 가 동일한 불량 로우 어드레스를 NVRAM (105) 또는 래치 어레이 (104) 에 저장하는 것을 방지하기 위해, 용장 매핑 회로 (102) 는 에러 카운트값 (E_Cnt) 뿐만 아니라 NVRAM 인에이블 신호 (C(set i)) 와 어드레스 일치 신호 (E) 에도 응답한다.

도 6 은, 일 실시예의 용장 매핑 회로 (102) 동작을 설명하는 진리표를 나타낸다. 활성화된 데이터 불일치 신호 (Err) (즉, 기대치 데이터 (Ant_Data) 와 상이한 판독 데이터 (Rd_Data)) 에 응답하여, 용장 매핑 회로 (102) 는, 어드레스 일치 신호 (E), NVRAM 인에이블 신호 (C(set0), C(set1)), 및 에러 카운트값 (E_Cnt) 에 기초하여, 도 6 에 나타낸 진리표에 따라, 인에이블 신호 (F(set0), F(set1)) 및 뱅크 디스에이블 신호 (F(result)) 를 출력한다.

어드레스 일치 신호 (E) 가 논리 1 로 설정될 (즉, 활성화될) 경우, 이는, 용장 매핑 회로 (102) 에 의해 결정된 불량 로우 어드레스가 이미 어드레스 세트 (SET) 중 하나에 저장되어 있음을 의미한다. 따라서, 용장 매핑 회로 (102) 는 인에이블 신호 (F(set0), F(set1)) 및 뱅크 디스에이블 신호 (F(result)) 를 디스에이블, 즉, 이들을 논리 0 으로 설정한다.

어드레스 일치 신호 (E) 가 논리 0 으로 설정될 경우, 용장 매핑 회로 (102) 는 인에이블 신호 (F(set0)), F(set1)) 중 하나를 활성화하여 어드레스 세트 (SET<0>, SET<1>) 중 하나를 각각 선택하거나, 뱅크 디스에이블 신호 (F(result)) 를 활성화한다.

도 6 의 섹션 (a1) 을 참조하면, NVRAM 인에이블 신호 (C(set0), C(set1)) 모두가 논리 0 으로 설정되고 에러 카운트값 (E_Cnt) 이 0 일 경우, 즉, 래치 어레이 (104) 와 NVRAM (105) 에 불량 어드레스가 저장되지 않은 경우, 용장 매핑 회로 (102) 는 인에이블 신호 (F(set0)) 를 활성화하여 어드레스 세트 (SET<0>) 를 선택한다. 용장 매핑 회로 (102) 는 검출된 불량 로우 어드레스 (InAdr) 를 선택된 어드레스 세트 (SET<0>) 의 래치 어레이 (104) 로 출력한다. 그 다음, 래치 어레이 (104) 에 저장된 불량 로우 어드레스는, 내부 제어 신호 (In) 에 응답하여, 제어 회로 (320) 에 의해 전달된다.

도 6 의 섹션 (b1) 을 참조하면, NVRAM 인에이블 신호 (C(set0), C(set1)) 가 각각 논리 1 과 0 으로 설정되고, 에러 카운트값 (E_Cnt) 이 0 일 경우, 용장 매핑 회로 (102) 는 인에이블 신호 (F(set1)) 를 활성화하여 어드레스 세트 (SET<1>) 를 선택한다. 이는, 어드레스 세트 (SET<0>) 의 NVRAM (105) 에 불량 어드레스가 저장되고, 어드레스 세트 (SET<1>) 의 NVRAM (105) 과 래치 어레이 (104) 에는 불량 어드레스가 저장되지 않은 경우이다. 용장 매핑 회로 (102) 는 검출된 불량 로우 어드레스 (InAdr) 를 선택된 어드레스 세트 (SET<1>) 의 래치 어레이 (104) 로 출력한다.

도 6 의 섹션 (c1) 을 참조하면, NVRAM 인에이블 신호 (C(set0), C(set1)) 가 각각 논리 0 과 1 로 설정되고, 에러 카운트값 (E_Cnt) 이 0 일 경우, 용장 매핑 회로 (102) 는 뱅크 디스에이블 신호 (F(result)) 를 활성화하여 SDRAM (10) 의 고장을 나타낸다. 이는, NVRAM 인에이블 신호 (C(set0)) 는 논리 0 으로 유지되면서, NVRAM 인에이블 신호 (C(set1)) 가 뜻하지 않게 (accidentally) 0 으로 설정된 경우이다. 상술한 바와 같이, 어드레스 세트 (SET<0>) 에는 어드레스 세트 (SET<1>) 에 대한 우선 순위가 주어지므로, 이러한 논리 상태는 금지된다. 따라서, 용장 매핑 회로 (102) 는 뱅크 디스에이블 신호 (F(result)) 를 활성화한다.

도 6 의 섹션 (d1) 을 참조하면, NVRAM 인에이블 신호 (C(set0), C(set1)) 모두가 논리 1 로 설정된 경우, 즉, 어드레스 세트 (SET<0>, SET<1>) 의 NVRAM (105) 모두가 이미 불량 로우 어드레스를 저장하는데 이용된 경우에도, 용장 매핑 회로 (102) 는 뱅크 디스에이블 신호 (F(result)) 를 활성화하여 SDRAM (10) 의 고장을 나타낸다. 이 경우, 이미 관련 메모리 뱅크의 용장 로우 모두가 복구에 이용되었으므로, 관련 메모리 뱅크는 복구가 불가능하다. 따라서, 용장 매핑 회로 (102) 는 뱅크 디스에이블 신호 (F(result)) 를 활성화한다.

도 6 의 섹션 (a2) 을 참조하면, NVRAM 인에이블 신호 (C(set0), C(set1)) 모두가 논리 0 으로 설정되고 에러 카운트값 (E_Cnt) 이 1 일 경우, 용장 매핑 회로 (102) 는 인에이블 신호 (F(set1)) 를 활성화하여 어드레스 세트 (SET<1>) 를 선택한다. 이는, NVRAM (105) 은 어느 것도 불량 어드레스를 저장하지 않는 반면, 래치 어레이 (104) 중의 하나, 즉, 어드레스 세트 (SET<0>) 의 래치 어레이 (104) 는 검출된 불량 로우 어드레스를 임시적으로 저장하는 경우이다. 임시적으로 저장된 불량 로우 어드레스는 어드레스 세트 (SET<0>) 의 NVRAM (105) 에 기입될 것이므로, 어드레스 세트 (SET<1>) 가 선택되어 다른 불량 로우 어드레스를 저장한다. 용장 매핑 회로 (102) 는 불량 로우 어드레스 (InAdr) 를 선택된 어드레스 세트 (SET<1>) 의 래치 어레이 (104) 로 출력한다.

다른 경우에는, 섹션 (b2) 내지 (d4) 를 통해 나타난 바와 같이, 논리 상태가 섹션 (c1) 에 관한 경우나 관련 메모리 뱅크가 복구 불능인 경우와 동일한 방식으로 금지되기 때문에, 용장 매핑 회로 (102) 는 뱅크 디스에이블 신호 (F(result)) 를 활성화하여 SDRAM (10) 의 고장을 나타낸다.

도 5b 에 나타낸 바와 같이, NVRAM-기반 용장 회로 (110A) 는 OR 게이트 (306) 와 테스트 결과 메모리 회로 (350) 를 부가적으로 갖는다. OR 게이트 (306) 는 용장 뱅크 (301 내지 304) 각각으로부터 뱅크 디스에이블 신호 (F(result)) 를 수신하며, 하나 이상의 뱅크 디스에이블 신호 (F(result)) 가 활성화될 경우, 그 출력을 활성화한다.

테스트 결과 메모리 회로 (350) 는 OR 게이트 (306) 의 출력에 응답하여 SDRAM (10) 의 상업적 수용가능 여부에 관한 정보를 저장한다. 테스트 결과 메모리 회로 (350) 는 비휘발성 소자 (108), 래치 (109), 및 제어기 (307) 를 갖는다.

비휘발성 소자 (108) 는 SDRAM (10) 의 고장 여부를 나타내는 디바이스 고장 비트 (A(result)) 를 저장한다.

래치 (109) 는 OR 게이트 (306) 와 비휘발성 소자 (108) 의 출력에 접속되어 디바이스 고장 신호 (B(result)) 를 출력한다.

제어기 (307) 는 디바이스 고장 신호 (B(result)) 와 제어 논리 회로 (18) 로부터의 내부 제어 신호 (In') 에 응답하여 제어 신호 (Ctrl(result)) 를 활성화한다. 활성화된 제어 신호 (Ctrl(result)) 에 응답하여, 비휘발성 소자 (108) 는 디바이스 고장 비트 (A(result)) 를 활성화한다.

래치 (109) 는 다음의 2 가지 목적에 이용된다. 첫번째, 래치 (109) 는, SDRAM (10) 의 테스트와 복구 동안, OR 게이트 (306) 출력의 논리 상태를 임시적으로 저장한다. SDRAM (10) 이 복구 불능인 것으로 판정되면, SDRAM (10) 의 테스트 및 복구 동안, OR 게이트 (306) 의 출력이 활성화되므로, 디바이스 고장 신호 (B(result)) 또한 활성화된다. 테스트가 완료되면, 제어기 (307) 는 활성화된 디바이스 고장 신호 (B(result)) 에 응답하여 디바이스 고장 비트 (A(result)) 를 활성화한다. 이는, 비휘발성 소자 (108) 의 디바이스 고장 비트 (A(result)) 를 활성화하여 SDRAM (10) 이 고장임을 나타내게 한다.

두번째, SDRAM (10) 이 정상 모드에 놓인 경우, 래치 (109) 는 디바이스 고장 비트 (A(result)) 를 래치하여 디바이스 고장 신호 (B(result)) 를 활성화한다. 활성화된 디바이스 고장 신호 (B(result)) 에 의해, SDRAM (10) 의 고장이 표시된다.

일단 래치 (109) 가 논리 1 로 설정되어 디바이스 고장 신호 (B(result)) 를 활성화하면, 래치 (109) 는 계속적으로 논리 1 로 설정되어, 전원이 턴오프될 때까지 디바이스 고장 신호 (B(result)) 의 활성화를 유지한다.

테스트 및 복구 프로세스

도 7 은, 본 발명에 따른, SDRAM (10) 조립 후의 테스트 및 복구 프로세스를 나타낸다. 이 프로세스는, 펑션 테스트를 실행하면서 동시에 불량 로우 어드레스로부터 용장 로우로의 용장 매핑을 생성하는 단계 1, 및 불량 로우 어드레스를 저장하도록 NVRAM (105) 을 프로그래밍하는 단계 2 를 포함한다.

도 8 에 나타낸 바와 같이, 이 프로세스는 테스터 (41) 를 이용하여 실현된다. 메모리 칩 (42) 상의 SDRAM (10) 은, 메모리 패키지로 조립된 후 테스터 (41) 에 의해 테스트된다.

다음의 이유 때문에, 본 발명에 따른 테스트 및 복구 프로세스는, 테스트 및 복구 처리량의 관점에서 바람직하다. 상술한 바와 같이, SDRAM (10) 은 불량 로우 어드레스를 판단하여 불량 로우 어드레스로부터 용장 로우로의 매핑을 생성할 수 있도록 설계된다. 따라서, 테스터 (41) 는 발행될 명령을 판단하는 제어 신호, 테스트 어드레스, 및 기대치 데이터 (Ant_Data) 를 포함하는 테스트 패턴을 출력하기만 하면 된다. 이는, 테스트 패턴의 발생과 매핑의 생성이 동시에 실행될 수 있게 한다. 도 1 에 나타낸 바와 같이, 종래의 테스트 및 복구 방법은, 테스트 패턴을 입력하고 판독 데이터를 점검한 후, 실행될 불량 로우 어드레스를 매핑해야 한다. 따라서, 본 발명에 따른 프로세스는 테스트 및 복구의 처리량을 효과적으로 감소시킨다.

테스터 (41) 가 테스트 패턴을 출력하기만 하면 되는 것은 복수의 메모리 디바이스를 병렬로 테스트하기에도 유리하다. 테스트될 메모리 디바이스들은 테스터 (41) 에 의해 입력될 공통 테스트 패턴만 있으면 된다. 테스터 (41) 가 메모리 디바이스 각각에 상이한 신호를 제공할 필요는 없다. 이는, 증가된 갯수의 메모리 디바이스를 감소된 비용으로 동시에 테스트할 수 있게 한다.

테스터 (41) 와 SDRAM (10) 의 동작을 상세히 설명한다.

단계 1

도 9 를 참조하면, 메모리 칩 (42) 에 전원을 인가하여 SDRAM (10) 을 시동한다. NVRAM 인에이블 래치 (104A), 래치 어레이 (104), 및 래치 인에이블 래치 (107) 모두는 처음에 리셋된다.

도 9 의 부호 (1) 로 나타낸 바와 같이, 테스터 (41) 는 제어 신호 (/CS, /RAS, /CAS, WE), 명령 지시, 및 명령 디코더 (16) 가 MRS 명령을 발행하게 하는 모드 지시를 제공한다. SDRAM (10) 이 테스트 모드에 놓이도록, 모드 지시가 발생된다.

발해진 MRS 명령에 응답하여, 래치 어레이 (104) 는 관련된 NVRAM (105) 에 저장된 불량 로우 어드레스를 래치하고, NVRAM 인에이블 래치 (104A) 는 관련된 NVRAM 인에이블 비트 (A'(set i)) 를 래치한다. 처음에, 어떤 NVRAM (105) 도 불량 로우 어드레스를 저장하지 않으며 모든 NVRAM 인에이블 비트 (A'(set i)) 가 0 이므로, 래치 어레이 (104) 와 NVRAM 인에이블 래치 모두가 처음에는 리셋된다.

그 다음, 테스터 (41) 는, 명령 디코더 (16) 가 뱅크 활성화 명령 (ACT 명령) 을 발행하게 한다. ACT 명령의 발행에 응답하여, 메모리 뱅크 (<0> 내지 <3>) 중 하나가 뱅크 어드레스 신호 (BA0 및 BA1) 에 따라 활성화된다. 그 사이에, 활성화된 메모리 뱅크와 관련된 용장 뱅크 (301 내지 304) 중 하나가 활성화된다.

ACT 명령의 발행과 동기하여, 어드레스 신호 (A0 - A12) 가 테스터 (41) 로부터 SDRAM (10) 으로 입력되어, 부호 (2) 로써 지시된 바와 같이 테스트될 로우 어드레스를 나타낸다. 로우 어드레스가 매핑 회로 (102), 및 활성화된 용장 뱅크 내에 구현된 어드레스 비교 회로 (103) 로 입력된다.

부호 (3) 으로 지시한 바와 같이, 어드레스 비교 회로 (103) 는 수신된 로우 어드레스를 관련된 래치 어레이 (104) 에 저장된 어드레스와 비교하여 어드레스 히트 신호 (Hit(set i)) 를 발생한다. 어드레스 히트 신호 (Hit(set i)) 에 응답하여, 어드레스 일치 신호 (E) 가 발생된다.

어드레스 비교 회로 (103) 는, NVRAM 인에이블 신호 (C(set i)) 나 래치 인에이블 신호 (D(set i)) 에 의해 인에이블될 때에만, 어드레스 히트 신호 (Hit(set i)) 를 활성화한다. 따라서, 처음에는 NVRAM 인에이블 신호 (C(set i)) 와 래치 인에이블 신호 (D(set i)) 모두가 디스에이블이기 때문에, 처음에 어드레스 비교 회로 (103) 는 디스에이블된 어드레스 히트 신호 (Hit(set i)) 를 보유한다. 그 결과, 처음에 어드레스 일치 신호 (E) 는 디스에이블된다.

그 다음, 명령 디코더 (16) 에 의해 판독 명령이 발행되고, 어드레스 신호 (A0 - A12) 가 테스터 (41) 로부터 SDRAM (10) 으로 입력되어 테스트될 초기 컬럼 어드레스를 나타낸다.

그 다음, 기대치 데이터가 테스터 (41) 로부터 데이터 입/출력 버퍼 (19) 를 통해 SDRAM (10) 으로 순차적으로 입력된다. 기대치 데이터는 데이터 비교기 (101) 로 입력된다.

도 9 의 부호 (4) 에 의해 지시된 바와 같이, READ 명령에 응답하여, 판독 데이터 (RD_Data) 가 메모리 셀 어레이 (11) 로부터 데이터 비교기 (101) 로 입력된다. 데이터 비교기 (101) 는 판독 데이터 (RD_Data) 를 기대치 데이터 (Ant_Data) 와 비교한다. 판독 데이터 (RD_Data) 가 기대치 데이터 (Ant_Data) 와 상이할 경우, 데이터 비교기 (101) 는 데이터 불일치 신호 (Err) 를 활성화한다.

데이터 불일치 신호 (Err) 가 활성화될 경우, 활성화된 용장 뱅크의 용장 매핑 회로 (102) 는 수신된 로우 어드레스 (Row_Adr) 에 기초하여 불량 로우 어드레스를 결정한다. 그 다음, 용장 매핑 회로 (102) 는, 부호 (5) 로써 지시된 바와 같이, 인에이블 신호 (F(set i)) 중 하나를 활성화하여 어드레스 세트 (SET) 중 관련된 하나를 선택하거나, 뱅크 디스에이블 신호 (F(result)) 를 활성화한다. 어드레스 세트 (SET) 중 하나를 선택할 경우, 용장 매핑 회로 (102) 는 검출된 불량 로우 어드레스를 관련된 래치 어레이 (104) 로 출력한다. 래치 어레이 (104) 는 출력된 불량 로우 어드레스를 래치하여 그 출력상에 래치된 불량 로우 어드레스 (B(set i)) 를 나타낸다.

기대치 데이터 (Ant_Data) 의 순차적 입력과 동기하여 컬럼 어드레스를 스캔 (scan) 함으로써, 식별된 로우에 포함된 메모리 셀 모두를 테스트한다. 식별된 로우가 불량 셀을 포함할 경우, 그 로우 어드레스는 래치 어레이 (104) 에 저장된다.

모든 로우와 데이터 뱅크에 대해 동일한 과정이 진행되며, 필요하다면, 불량 로우 어드레스를 래치 어레이 (104) 에 임시적으로 저장한다.

이하, 불량 로우 어드레스를 래치 어레이 (104) 에 저장하는 예시적 프로세스를 설명한다. NVRAM (105) 모두를 프로그램하지 않는다, 즉, NVRAM (105) 에 불량 어드레스를 저장하지 않고 NVRAM 인에이블 비트 (A'(set i)) 모두는 리셋한다. 또한, 에러 카운터 (102A), NVRAM 인에이블 래치 (104A), 래치 어레이 (104), 및 래치 인에이블 래치 (107) 모두도 리셋한다. 그 결과, NVRAM 인에이블 신호 (C(set0), C(set1)) 및 어드레스 일치 신호 (E) 모두는 논리 0 으로 설정되고, 에러 카운트값 (E_Cnt) 은 0 으로 설정된다.

메모리 뱅크 <0> 의 특정 로우 어드레스를 테스트하는 동안, 데이터 불일치 신호 (Err) 가 활성화되면, 메모리 뱅크 <0> 와 관련된 용장 뱅크 (301) 의 용장 매핑 회로 (102) 는 특정 로우 어드레스를 불량 로우 어드레스라고 판정한다.

논리 0 인 NVRAM 인에이블 신호 (C(set0), C(set1)) 와 어드레스 일치 신호 (E), 및 0 인 에러 카운트값 (E_Cnt) 에 응답하여, 용장 매핑 회로 (102) 는 인에이블 신호 (F(set0)) 를 활성화하여 어드레스 세트 (SET<0>) 를 선택한다 (도 6 참조).

용장 매핑 회로 (102) 는 불량 로우 어드레스를 어드레스 세트 (SET<0>) 의 래치 어레이 (104) 로 출력한다. 또한, 용장 매핑 회로 (102) 는 어드레스 세트 (SET<0>) 의 래치 인에이블 래치 (107) 를 논리 1 로 설정하여, 어드레스 세트 (SET<0>) 의 래치 어레이 (104) 가 불량 로우 어드레스를 임시적으로 저장하고 있음을 나타낸다.

메모리 뱅크 <0> 의 다른 로우 어드레스를 테스트하는 동안, 데이터 불일치 신호 (Err) 가 활성화된다면, 다른 로우 어드레스에 대해서도 동일한 과정이 진행된다. 다른 불량 로우 어드레스가 어드레스 세트 (SET<1>) 의 래치 어레이 (104) 에 저장되며, 어드레스 세트 (SET<1>) 의 래치 인에이블 래치는 논리 1 로 설정된다.

또 다른 불량 로우 어드레스가 발견될 경우, 용장 매핑 회로 (102) 는 관련된 뱅크 디스에이블 신호 (F(result)) 를 활성화한다. 활성화된 용장 뱅크 (301) 로부터의 뱅크 디스에이블 신호 (F(result)) 에 응답하여, OR 게이트 (306) 는 그 출력을 활성화하여 테스트 결과 메모리 회로 (350) 의 래치 (109) 를 논리 1 로 설정한다. 그 다음, 래치 (109) 는 디바이스 고장 신호 (B(result)) 를 활성화하여 SDRAM (10) 이 고장임을 나타낸다.

단계 2

모든 메모리 셀을 테스트한 후, NVRAM (105) 은 검출된 불량 로우 어드레스를 저장하도록 프로그램된다.

도 10 내지 도 12 의 부호 (1) 에 의해 지시된 바와 같이, 테스터 (41) 는 제어 신호 (/CS, /RAS/, /CAS, /WE), 명령 지시, 및 명령 디코더 (16) 가 MRS 명령을 발행하게 하는 모드 지시를 제공한다. NVRAM (105) 이 프로그램되게 하는 프로그램 모드에 SDRAM 이 놓이도록, 모드 지시가 발생된다.

그 다음, 도 10 내지 도 12 의 부호 (2) 에 의해 지시된 바와 같이, 테스터 (41) 는 제어 신호 (/CS, /RAS, /CAS, /WE) 및 명령 지시를 제공하여, 명령 디코더 (16) 가 ACT 명령을 발행하게 한다. 도 4 를 참조하면, ACT 명령은, 제어 논리 회로 (18) 가 용장 뱅크 (301 내지 320) 각각의 제어 회로 (320) 모두에 대해 내부 제어 신호 (In) 를 나타내게 한다.

내부 제어 신호 (In) 에 응답하여, 제어 회로 (320) 는 래치된 불량 로우 어드레스 (B(set i)) 를 각각의 래치 어레이 (104) 로부터 각각의 NVRAM (105) 으로 전달한다.

그 다음, 제어 회로 (320) 는, 관련된 래치 인에이블 비트 (D(set i)) 에 응답하여, 제어 신호 (Cntl(set i)) 를 활성화하여 NVRAM(들) (105) 을 선택한다. 제어 신호 (Cntl(set i)) 는 관련된 래치 인에이블 신호 (D(set i)) 가 활성화될 경우 활성화된다. 그리고, NVRAM (105) 은 관련된 제어 신호 (Cntl(set i)) 가 활성화될 경우 선택된다.

선택된 NVRAM (105) 의 비휘발성 소자 (105B) 는 래치된 불량 로우 어드레스 (B(set i)) 를 불량 로우 어드레스 (A(set i)) 로서 저장하도록 프로그램된다.

또한, 제어 회로 (320) 는 선택된 NVRAM (105) 의 비휘발성 소자 (105A) 를 활성화하여 각각의 NVRAM 인에이블 비트 (A'(set i)) 를 논리 1 로 설정한다.

예를 들어, 래치 인에이블 신호 (D(set0)) 가 활성화될 경우, 어드레스 세트 (SET<0>) 의 NVRAM (105) 이 선택된다. 래치된 불량 로우 어드레스 (B(set0)) 가 동일한 어드레스 세트 (SET<0>) 의 비휘발성 소자 어레이 (105B) 로 전달되어 저장된다. 또한, 어드레스 세트 (SET<0>) 의 비휘발성 소자 (105A) 가 활성화되어 NVRAM 인에이블 비트 (A'(set0)) 를 논리 1 로 설정한다.

도 5b 를 참조하면, 발행된 ACT 명령 또한, 제어 논리 회로 (18) 가 테스트 결과 메모리 회로 (350) 의 제어 회로 (307) 로 내부 제어 신호 (In') 를 출력하게 한다. 래치 (109) 에 의해 디바이스 고장 신호 (B(result)) 가 활성화될 경우, 제어 신호 (In') 에 응답하여, 제어 회로 (307) 는 제어 신호 (Ctrl(result)) 를 활성화한다. 활성화된 제어 신호 (Ctrl(result)) 에 응답하여, 비휘발성 소자 (108) 는 디바이스 고장 비트 (A(result)) 를 논리 1 로 설정한다. 이는, SDRAM (10) 이 고장이라는 정보가 비휘발성 소자 (108) 에 저장되게 한다. 그 다음, 단계 2 가 완료된다.

도 10 내지 도 12 의 부호 (3) 에 의해 지시된 바와 같이, 프리-챠지 명령 (PRE 명령) 이 발행될 때까지, 명령 디코더 (16) 에 의해 복수의 비-동작 명령 (NOP 명령) 이 지속적으로 발행되는 동안, NVRAM (105) 과 비휘발성 소자 (108) 의 프로그래밍이 실행된다. NOP 명령의 지속적인 발행은, 동작 속도가 상대적으로 느린 불량 로우 어드레스를 NVRAM (105) 또는 비휘발성 메모리 (108) 에 불량 로우 어드레스를 기입할 기입 시간을 제공한다.

연속적으로 비-동작 명령을 발행한 후, MRS 명령을 재발행하여 NVRAM (105) 의 프로그래밍을 완료한다.

도 10 내지 도 12 는 NVRAM (105) (및 비휘발성 소자 (108)) 을 프로그래밍하는 예시적 프로세스를 나타낸다.

도 10 은, 단계 1 에서 실행되는 펑션 테스트 동안, 불량 로우 어드레스가 발견되지 않은 경우를 나타낸다. 이 경우, 펑션 테스트는 디바이스 고장 신호 (B(result)) 와 래치 인에이블 신호 (D(set i)) 모두를 디스에이블하며, 래치된 불량 로우 어드레스 (B(set0)) 를 리셋으로 유지한다.

MRS 명령의 발행으로 NVRAM (105) 의 프로그래밍이 시작된다. 도 6 의 부호 (1) 에 의해 지시된 바와 같이, 테스터 (41) 는 제어 신호 (/CS, /RAS, /CAS, 및 /WE), 및 명령 디코더 (16) 가 MRS 명령을 발행하게 하는 명령 지시를 발생한다. MRS 명령이 발행될 경우, SDRAM (10) 은, 테스터 (41) 로부터의 모드 지시에 응답하여 프로그램 모드에 놓이게 된다.

그 다음, 발행된 ACT 명령에 응답하여, 제어 회로 (320) 가 활성화된다. 그러나, 불량 로우가 발견되지 않았기 때문에, 래치 인에이블 신호 (D(set i)) 와 디바이스 고장 신호 (B(result)) 는 활성화되지 않는다. 그 결과, 제어 신호 (Ctrl(set0), Ctrl(set1)) 와 Ctrl(result) 이 활성화되지 않으므로, 디바이스 고장 비트 (A(result)), 및 양자 모두가 NVRAM (10) 에 저장된 불량 로우 어드레스 (A(set i)) 와 NVRAM 인에이블 비트 (A'(set i)) 는 리셋으로 남아 있다.

도 11 은, 단계 1 에서 실행되는 펑션 테스트 동안, 하나의 불량 로우 어드레스가 발견된 경우를 나타낸다. 이 경우, 래치 어레이 (104) 에 래치된 불량 로우 어드레스 (B(set0)) 를 어드레스 세트 (SET<0>) 에 유효하게 저장하면서, 펑션 테스트는 디바이스 고장 신호 (B(reault)) 와 래치된 불량 로우 어드레스 (B(set1)) 를 리셋으로 유지한다. 래치 인에이블 신호 (D(set1)) 는 디스에이블이면서, 래치 인에이블 신호 (D(set0)) 는 활성화된다.

MRS 명령을 발행하여 SDRAM (10) 을 프로그램 모드에 놓은 후, ACT 명령을 발행한다.

ACT 명령의 발행에 응답하여, 제어 회로 (320) 에 의해 제어 신호 (Ctrl(set0)) 가 활성화되므로, NVRAM (105) 은 래치된 불량 로우 어드레스를 수신하여 이를 불량 로우 어드레스 (A(set0)) 로서 저장하도록 프로그램된다. 어드레스 세트 (SET<0>) 의 NVRAM (105) 프로그래밍은 PRE 명령이 발행되기 전에 완료된다.

도 12 는, 단계 1 에서 실행되는 펑션 테스트 동안, 메모리 뱅크에서 3 이상의 불량 로우 어드레스가 발견됨으로써, 메모리 뱅크가 복구 불가능한 경우를 나타낸다. 이 경우, 펑션 테스트는 디바이스 고장 신호 (B(result)) 및 래치 인에이블 신호 (D(set0) 및 D(set1)) 모두를 활성화하며, 래치 어레이 (104) 에 래치된 불량 로우 어드레스 (B(set0) 및 B(set1)) 를 어드레스 세트 (SET<0> 및 SET<1>) 에 유효하게 저장한다.

활성화된 디바이스 고장 신호 (B(result)) 에 응답하여, 제어 회로 (320) 는 래치 인에이블 신호 (D(set0) 및 D(set1)) 을 무시하고, 제어 신호 (Ctrl(set0) 및 Ctrl(set1)) 를 디스에이블하여 NVRAM (105) 의 프로그래밍을 금지한다.

한편, 제어 회로 (307) 는 제어 신호 (Ctrl(result)) 를 활성화하고, 활성화된 비휘발성 소자 (108) 는 활성화된 제어 신호 (Ctrl(result)) 에 응답하여 디바이스 고장 비트 (A(result)) 를 논리 1 로 설정한다. 이는, 디바이스 고장 비트 (A(result)) 가 SDRAM (10) 이 복구 불능임을 나타내게 한다.

SDRAM (10) 의 다양한 고장을 검출하기 위해, 단계 1 에서 다양한 펑션 테스트를 실행할 수 있다. NVRAM (105) 의 프로그래밍은 각각의 펑션 테스트를 따르거나, 완결된 세트의 펑션 테스트를 따를 수 있다.

그러나, 불량 로우 어드레스를 임시적으로 저장하는 래치 어레이 (104) 가 휘발성이기 때문에, NVRAM (105) 의 프로그래밍은 SDRAM (10) 으로의 전원 공급이 차단되기 전에 실행되어야 한다.

일단 불량 로우 어드레스가 NVRAM (105) 에 저장되고나면, 전원 공급의 차단은 불량 로우 어드레스의 저장 및 불량 로우 어드레스가 저장될 어드레스 세트 (SET) 의 선택에 영향을 주지 않는다. NVRAM (105) 의 프로그래밍은, 불량 로우 어드레스가 영구적으로 저장되게 한다. 또한, NVRAM (105) 의 프로그래밍은 NVRAM 인에이블 신호 (C'(set i)) 를 활성화하며, 용장 매핑 회로 (102) 는, 이미 불량 로우 어드레스를 저장하고 있는 어드레스 세트 (SET) 의 선택을 방지할 수 있다.

정상 동작

NVRAM (105) 을 프로그래밍한 후, SDRAM (10) 은 상업적으로 정상 모드에서 이용될 수 있다. SDRAM (10) 이 정상 모드에 놓일 경우, 로우 디코더 (13) 는 조립 후의 펑션 테스트에 의해 발견한 불량 로우 대신에 용장 로우 (11a-1) 를 선택한다.

용장 로우의 선택은 다음의 프로세스에 의해 실현된다. 도 5a 를 참조하면, SDRAM (10) 의 시동에 응답하여, NVRAM (105) 으로부터 불량 로우 어드레스를 판독하고, 래치 어레이 (104) 에 저장한다. NVRAM 인에이블 래치 (104A) 는 비휘발성 소자 (105A) 에 저장된 NVRAM 인에이블 비트 (A'(set i)) 에 응답하여 NVRAM 인에이블 신호 (C(set i)) 를 활성화한다. 활성화된 NVRAM 인에이블 신호(들) (C(set i)) 는 관련된 어드레스 비교 회로(들) (103) 를 활성화한다.

그 다음, 뱅크 어드레스 신호 (BA0 및 BA1) 와 어드레스 신호 (A0 내지 A12) 가 CPU 와 같은 외부 회로로부터 제공되어, 뱅크 (<0> 내지 <3>) 중 하나, 로우 어드레스, 및 액세스될 초기 컬럼 어드레스를 식별한다. 식별된 뱅크와 관련된 용장 뱅크가 활성화된다. 그 다음, 식별된 로우의 로우 어드레스 (Row_Adr) 가 활성화된 용장 뱅크의 어드레스 비교 회로 (103) 에 제공된다. 어드레스 비교 회로 (103) 가 그들의 NVRAM 인에이블 신호 (C(set i)) 에 의해 활성화될 경우, 어드레스 비교 회로 (103) 각각은 로우 어드레스 (Row_Adr) 와, 관련된 래치 어레이 (104) 에 래치된 불량 로우 어드레스 (B(set i)) 를 비교하여 어드레스 히트 신호 (Hit(set i)) 를 발생한다. 로우 어드레스 (Row_Adr) 가 불량 로우 어드레스 (B(set i)) 와 일치할 경우, 어드레스 히트 신호 (Hit(set i)) 가 각각 활성화된다. 어드레스 히트 신호 (Hit(set i)) 가 활성화될 경우, 주 로우 대신에 관련된 용장 로우 (11a-1) 가 선택된다.

어드레스 비교 회로 (103) 는, 정상 모드에서 용장 로우를 선택하는 것 뿐만 아니라, 어드레스 세트 (SET) 에 영구적으로 또는 임시적으로 저장된 불량 로우 어드레스와 검출된 불량 로우 어드레스의 상술한 비교에도 이용된다. 상술한 2 가지 목적에 어드레스 비교 회로 (103) 를 이용함으로써, SDRAM (10) 의 칩 사이즈를 효과적으로 감소시킬 수 있다.

어느 정도 구체성을 지닌 바람직한 실시 형태로 본 발명을 설명하였지만, 본원에 개시된 바람직한 실시 형태는 세부적인 구성에서 변경될 수 있으며, 보호범위로 청구하고 있는 본 발명의 정신과 범위를 벗어나지 않으면서, 부품들의 조합과 정렬이 달라질 수도 있다.

특히, 본원의 "로우" 와 "컬럼" 이라는 용어는 단지 상이한 방향의 직선으로 정렬된 메모리 셀의 세트를 의미할 뿐이다. 직선으로 정렬된 메모리 셀의 세트를 누구는 "로우" 라 하고, 이 메모리 세트를 다른 사람을 "컬럼" 이라 할 수도 있다.

또한, 당업자라면, 불량 로우와 컬럼 모두를 각각의 용장 로우와 컬럼으로 대체함으로써, 조립 후의 메모리 셀 어레이 (11) 복구를 실현할 수 있음을 알 수 있다.

그러나, 메모리 셀 어레이 (11) 의 복구는 불량 로우만을 용장 로우로 대체함으로써 실현되는 것이 바람직하다. 이러한 아키텍쳐는 NVRAM-기반 용장 회로 (110A) 의 회로 로직을 단순화함으로써, 칩 사이즈를 효과적으로 감소시키기 때문에 유리하다. 조립 후의 펑션 테스트에 의해 검출되는 고장의 대부분은 리프레시 에러 (refresh errors) 와 같은 단일 비트 에러로 이루어지기 때문에, 불량 로우만을 대체하는 것이 SDRAM (10) 의 효과적인 복구에 영향을 주지 않는다.

다음은, 본 발명에 따른 상술한 칩상 매핑 용장 아키텍쳐 (on-chip mapping redundancy architecture) 의 장점이다.

(1) 본 발명에 따른 용장 아키텍쳐는, 다음의 이유로 인해, 메모리 디바이스의 테스트와 복구 처리량을 효과적으로 개선시킨다.

첫번째, 칩상 매핑 용장 아키텍쳐는, 테스터 (41) 에 의해 테스트 패턴을 제공하는 동안, 불량 로우 어드레스로부터 메모리 칩 (42 ; 또는 SDRAM (10)) 상으로의 매핑을 동시에 생성할 수 있다. 테스트 패턴의 제공을 완료한 후, 매핑 생성을 실행할 필요가 없다.

두번째, 칩상 매핑 용장 아키텍쳐는 테스터 (41) 와 메모리 칩 (42) 사이에 전달되는 데이터량을 효과적으로 감소시킨다. 각 메모리 셀의 고장에 관한 데이터나 불량 로우 어드레스로부터 용장 로우로의 매핑에 관한 데이터를 테스터 (41) 와 메모리 칩 (42) 사이에 전달할 필요가 없다.

세번째, 칩상 매핑 용장 아키텍쳐는 복수 메모리 칩 (42) 의 병렬 테스트 및 복구를 대단히 용이하게 한다. 칩상 매핑 용장 아키텍쳐는 테스트될 메모리 칩 (42) 에 대해 동일한 테스트 패턴과 동일한 제어 신호를 제공할 것을 테스터 (41) 에 요청한다. 테스터 (41) 가 각각의 메모리 칩 (42) 에 대해 불량 로우 어드레스로부터 용장 로우로의 매핑을 제공할 필요가 없다. 따라서, 칩상 매핑 용장 아키텍쳐는 감소된 비용으로, 동시에 테스트되고 복구될 메모리 디바이스의 갯수를 증가시킬 수 있다.

(2) 용장 아키텍쳐의 필요 영역은 작으므로, 용장 아키텍쳐의 이용은 칩 사이즈의 큰 증가를 수반하지 않는다.

첫번째로, 본 발명에 따른 용장 아키텍쳐는, 큰 사이즈를 갖는 FBM, 패턴 발생기, 및 테스트 패턴 저장 장치를 메모리 칩 (42) 으로부터 제외한다.

두번째로, 용장 아키텍쳐는 어드레스 비교 회로 (103) 와 래치 어레이 (104) 가 각각 2 가지 목적으로 이용되게 한다. 어드레스 비교 회로 (103) 는 래치 어레이 (104) 에 저장된 불량 어드레스와 검출된 불량 어드레스를 비교하여 동일한 불량 어드레스가 상이한 NVRAM 에 저장되는 것을 방지한다. 또한, 어드레스 비교 회로 (103) 는 수신된 로우 어드레스를 불량 로우 어드레스와 비교하여, 로우 디코더 (12) 가 용장 로우로써 불량 로우를 대체하게 한다. 한편, 래치 어레이 (104) 는, SDRAM (10) 이 테스트되는 동안, NVRAM (105) 에 저장될 불량 로우 어드레스를 임시적으로 저장하는데 이용되며, 또한, SDRAM (10) 이 정상 모드에서 동작할 경우, NVRAM (105) 으로부터의 불량 로우 어드레스를 래칭하여 SDRAM (10) 의 액세스 속도를 증가시키는데 이용된다. 이는, SDRAM (10) 으로 구현된 메모리 칩 (42) 의 칩 사이즈를 효과적으로 감소시킨다.

도 1 은 메모리 디바이스를 테스트하고 복구하는 종래의 프로세스를 나타내는 도면.

도 2 는 메모리 디바이스를 테스트하고 복구하는데 이용되는 테스터를 나타내는 도면.

도 3 은 본 발명에 관계된 용장 아키텍쳐를 가진 메모리 디바이스의 블록도.

도 4 는 본 발명에 따른 실시예의 메모리 디바이스의 블록도.

도 5a 및 도 5b 는 NVRAM-기반 용장 회로의 개략도.

도 6 은 용장 매핑 회로의 동작을 나타내는 도면.

도 7 은 본 발명에 따른 실시예에서 메모리 디바이스를 테스트하고 복구하는 프로세스를 나타내는 도면.

도 8 은 본 발명에 따른 메모리 디바이스를 테스트하고 복구하는데 이용되는 테스터를 나타내는 도면.

도 9 는 불량 로우 어드레스로부터 용장 로우로의 매핑을 생성하여, 불량 로우 어드레스를 래치 어레이에 임시적으로 저장하는 프로세스를 나타내는 타이밍도.

도 10 은 불량 어드레스를 저장하도록 NVRAM 을 프로그래밍하는 예시적 프로세스를 나타내는 타이밍도.

도 11 은 불량 어드레스를 저장하도록 NVRAM 을 프로그래밍하는 다른 예시적 프로세스를 나타내는 타이밍도.

도 12 는 메모리 셀 어레이가 복구 불가능할 경우, 디바이스 고장 신호를 발생하는 예시적 프로세스를 나타내는 또 다른 타이밍도.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : SDRAM 11 : 메모리 셀 어레이

12 : 어드레스 버퍼 13 : 로우 어드레스 디코더

14 : 컬럼 어드레스 디코더 15 : 센스 증폭기

16 : 명령 디코더 17 : 모드 레지스터

18 : 제어 로직 회로 19 : 데이터 입출력 회로

20 : 용장 회로 21 : 클록 발생기

42, 52 : 메모리 칩 51 : 테스터

101 : 데이터 비교기 102 : 용장 매핑 회로

102A : 에러 카운터 103 : 어드레스 비교 회로

104 : 래치 어레이 104A : NVRAM 인에이블 래치

105 : 비휘발성 메모리 (NVRAM) 105A : 비휘발성 소자

105B : 비휘발성 소자 어레이 107 : 래치 인에이블 래치

108 : 비휘발성 소자 109 : 래치

110A : NVRAM-기반 용장 회로 110B : 퓨즈-기반 용장 회로

301-304 : 용장 뱅크 305, 306 : OR 게이트

307 : 제어기 320 : 제어 회로

350 : 메모리 회로

Claims

메모리 셀과 제 1 용장 셀을 갖는 메모리 셀 어레이;

상기 메모리 셀 어레이로부터 수신된 판독 데이터를 외부 테스터에 의해 제공된 기대치 데이터와 비교하여 데이터 불일치 신호를 발생하는 데이터 비교기;

상기 데이터 불일치 신호에 응답하여 상기 메모리 셀 어레이의 불량 어드레스를 검출하는 용장 매핑 회로;

상기 검출된 불량 어드레스를 저장하는 비휘발성 메모리; 및

상기 불량 어드레스와 관련된 상기 메모리 셀을 상기 제 1 용장 셀로 대체함으로써, 상기 메모리 셀 어레이를 복구하는 용장 회로를 구비하는 것을 특징으로 하는 메모리 디바이스.
제 1 항에 있어서,

상기 불량 어드레스는 상기 메모리 셀 어레이의 로우 어드레스 및 컬럼 어드레스 중 하나로 이루어지는 것을 특징으로 하는 메모리 디바이스.
제 2 항에 있어서,

상기 메모리 셀 어레이의 불량 로우 어드레스와 불량 컬럼 어드레스 양자를 저장하는 퓨즈로 이루어지는 퓨즈 회로를 더 구비하고,

상기 메모리 셀 어레이는 제 2 용장 셀을 더 가지며,

상기 용장 회로는, 상기 퓨즈 회로에 저장된 상기 불량 로우 어드레스 및 컬럼 어드레스와 관련된 상기 메모리 셀을 상기 제 2 용장 셀로 대체함으로써, 상기 메모리 셀 어레이를 복구하는 것을 특징으로 하는 메모리 디바이스.
제 1 항에 있어서,

상기 비휘발성 메모리는, 상기 불량 어드레스가 상기 비휘발성 메모리에 유효하게 저장되었는지를 나타내는 NVRAM 인에이블 비트를 저장하고,

상기 NVRAM 인에이블 비트에 응답하여, 상기 용장 매핑 회로는, 상기 비휘발성 메모리가 상기 용장 매핑 회로에 의해 검출된 상기 메모리 셀 어레이의 상기 불량 어드레스를 저장하게 하는 인에이블 신호를 제공하는 것을 특징으로 메모리 디바이스.
제 4 항에 있어서,

상기 용장 매핑 회로는, 상기 NVRAM 인에이블 비트 및 상기 데이터 불일치 신호에 응답하여, 상기 메모리 디바이스의 고장을 나타내는 고장 신호 (failure signal) 를 발생하는 것을 특징으로 하는 메모리 디바이스.
제 5 항에 있어서,

상기 고장 신호에 응답하여 상기 메모리 디바이스의 고장을 나타내는 디바이스 고장 비트를 저장하는 비휘발성 소자를 더 구비하는 것을 특징으로 하는 메모리 디바이스.
제 1 항에 있어서,

상기 용장 회로는, 상기 용장 매핑 회로에 의해 검출된 상기 불량 어드레스를 상기 비휘발성 메모리에 저장된 상기 불량 어드레스와 비교하여 디스에이블 신호를 발생하는 어드레스 비교 회로를 구비하고,

상기 디스에이블 신호에 응답하여, 상기 용장 매핑 회로는, 상기 비휘발성 메모리가 상기 검출된 불량 어드레스를 저장하게 하는 인에이블 신호를 제공하는 것을 특징으로 하는 메모리 디바이스.
제 7 항에 있어서,

디코더 회로를 더 구비하고,

상기 메모리 디바이스가 제 1 모드에 놓인 경우, 상기 어드레스 비교 회로는 상기 검출된 불량 어드레스를 상기 저장된 불량 어드레스와 비교하며,

상기 메모리 디바이스가 제 2 모드에 놓인 경우, 상기 어드레스 비교 회로는 수신 어드레스를 상기 저장된 불량 어드레스와 비교하여 어드레스 히트 신호를 발생하고,

상기 디코더 회로는, 상기 어드레스 히트 신호에 응답하여, 상기 수신 어드레스와 관련된 메모리 셀 대신에 상기 제 1 용장 셀을 선택하는 것을 특징으로 하는 메모리 디바이스.
주 로우 (primary rows) 로 정렬된 주 메모리 셀, 및

용장 로우 (redundant rows) 로 정렬된 용장 메모리 셀을 갖는 메모리 셀 어레이;

불량 로우 어드레스를 각각 저장하는 복수의 비휘발성 메모리로서, 상기 복수의 비휘발성 메모리에 각각 저장된 상기 불량 로우 어드레스의 유효성 여부를 나타내는 MVRAM 인에이블 비트를 각각 저장하는 복수의 비휘발성 메모리;

상기 불량 어드레스와 관련된 상기 주 로우 중 하나를 상기 용장 로우로 대체함으로써, 상기 메모리 셀 어레이를 복구하는 용장 회로;

상기 메모리 셀 어레이로부터 수신된 판독 데이터를 외부 테스터에 의해 제공된 기대치 데이터와 비교하여, 데이터 불일치 신호를 발생하는 데이터 비교기; 및

상기 데이터 불일치 신호에 응답하여 불량 로우 어드레스를 검출하고, 상기 NVRAM 인에이블 비트에 응답하여 상기 복수의 비휘발성 메모리 중에서, 상기 검출된 불량 로우 어드레스를 저장할 하나의 메모리를 선택하는 용장 매핑 회로를 구비하는 것을 특징으로 하는 메모리 디바이스.
제 9 항에 있어서,

상기 용장 매핑 회로는, 펑션 테스트를 통해 대체되어야 할 것으로 밝혀진 불량 로우의 갯수를 저장하는 에러 카운터를 가지고,

상기 용장 매핑 회로는, 상기 불량 로우의 갯수에 기초하여, 상기 복수의 비휘발성 메모리 중 하나를 선택하는 것을 특징으로 하는 메모리 디바이스.
제 10 항에 있어서,

상기 용장 매핑 회로는, 상기 메모리 디바이스가 복구 불능이라고 판단될 경우, 상기 NVRAM 인에이블 비트와 상기 불량 로우의 갯수에 기초하여 고장 신호를 활성화하는 것을 특징으로 하는 메모리 디바이스.
제 9 항에 있어서,

상기 용장 회로는, 상기 용장 매핑 회로에 의해 검출된 상기 불량 로우 어드레스를 상기 비휘발성 메모리에 저장된 상기 불량 로우 어드레스와 비교하여 디스에이블 신호를 활성화하는 어드레스 비교 회로를 가지고,

상기 용장 매핑 회로는, 상기 활성화된 디스에이블 신호에 응답하여, 상기 복수의 비휘발성 메모리 중에서 아무 것도 선택하지 않는 것을 특징으로 하는 메모리 디바이스.
제 12 항에 있어서,

디코더 회로를 더 구비하고,

상기 메모리 디바이스가 제 1 모드에 놓인 경우, 상기 어드레스 비교 회로는 상기 검출된 불량 어드레스를 상기 저장된 불량 어드레스와 비교하며,

상기 메모리 디바이스가 제 2 모드에 놓인 경우, 상기 어드레스 비교 회로는 수신 어드레스를 상기 저장된 불량 어드레스와 비교하여 어드레스 히트 신호를 발생하고,

상기 디코더 회로는, 상기 어드레스 히트 신호에 응답하여, 상기 수신 어드레스와 관련된 메모리 셀 대신에 상기 제 1 용장 셀을 선택하는 것을 특징으로 하는 메모리 디바이스.
메모리 셀과 용장 셀을 갖는 메모리 셀 어레이;

상기 메모리 셀 어레이로부터 수신된 판독 데이터를 외부 테스터에 의해 제공되는 기대치 데이터와 비교하여 데이터 불일치 신호를 발생하는 데이터 비교기;

상기 데이터 불일치 신호에 응답하여, 상기 메모리 셀 어레이의 불량 어드레스를 검출하는 용장 매핑 회로;

상기 검출된 불량 어드레스를 저장하는 비휘발성 메모리;

상기 비휘발성 메모리로부터 상기 불량 어드레스를 래치하는 휘발성 래치 회로;

수신 어드레스를 상기 래치된 불량 어드레스와 비교하여 어드레스 히트 신호를 발생하는 어드레스 비교 회로; 및

상기 어드레스 히트 신호에 응답하여, 상기 수신 어드레스와 관련된 메모리 셀 대신에 상기 용장 셀을 선택하는 디코더 회로를 구비하는 것을 특징으로 하는 메모리 디바이스.
제 14 항에 있어서,

제어 회로를 더 구비하고,

상기 메모리 디바이스가 제 1 모드에 있을 경우, 상기 휘발성 래치 회로는 상기 용장 매핑 회로로부터 상기 검출된 불량 어드레스를 수신하여 래치하며,

상기 메모리 디바이스가 제 2 모드에 있을 경우, 상기 제어 회로는 상기 휘발성 래치 회로로부터 상기 래치된 불량 어드레스를 수신하여 상기 래치된 불량 어드레스를 상기 비휘발성 메모리에 기입하고,

상기 메모리 디바이스가 제 3 모드에 있을 경우, 상기 휘발성 래치 회로는 상기 비휘발성 메모리로부터 상기 불량 어드레스를 래치하고, 상기 어드레스 비교 회로는 상기 수신 어드레스를 상기 래치된 불량 어드레스와 비교하여 상기 어드레스 히트 신호를 발생하는 것을 특징으로 하는 메모리 디바이스.
제 14 항에 있어서,

상기 휘발성 래치 회로는, 상기 메모리 디바이스의 시동에 응답하여, 상기 비휘발성 메모리로부터 상기 불량 어드레스를 래치하는 것을 특징으로 하는 메모리 디바이스.
제 14 항에 있어서,

제 1 내지 제 3 모드로 이루어지는 상기 메모리 디바이스의 동작 모드에 관한 모드 정보를 저장하는 모드 어드레스 레지스터를 더 구비하고,

상기 휘발성 래치 회로는, 상기 모드 어드레스 레지스터가 상기 모드 정보를 재기입하게 하는 MRS 명령의 발행 (issue) 에 응답하여, 상기 비휘발성 메모리로부터 상기 불량 어드레스를 래치하는 것을 특징으로 하는 메모리 디바이스.
외부 테스터에 의해, 상기 메모리 디바이스에 테스트 어드레스와 상기 테스트 어드레스에 대한 기대치 데이터를 포함하는 테스트 패턴을 제공하는 단계;

상기 메모리 디바이스 내에 구현된 회로에 의해, 상기 테스트 어드레스에 의해 식별된 메모리 셀로부터 판독된 데이터를 상기 기대치 데이터와 비교하여, 불량 어드레스를 검출하는 단계;

상기 불량 어드레스를 상기 메모리 디바이스 내에 구현된 비휘발성 메모리에 저장하는 단계; 및

상기 비휘발성 메모리에 저장된 상기 불량 어드레스에 기초하여, 상기 메모리 디바이스 내에 구현된 용장 회로에 의해, 상기 불량 어드레스와 관련된 메모리 셀을 용장 셀로 대체하는 단계를 포함하는 것을 특징으로 하는, 메모리 디바이스를 테스트하고 복구하는 방법.
외부 테스터에 의해, 상기 메모리 디바이스 각각에 테스트 어드레스와 상기 테스트 어드레스에 대한 기대치 데이터를 포함하는 동일한 테스트 패턴을 동시에 제공하는 단계;

상기 복수의 메모리 디바이스 각각에 구현된 회로에 의해, 상기 테스트 어드레스에 의해 식별된 메모리 셀로부터 판독된 데이터를 상기 기대치 데이터와 비교하여, 불량 어드레스를 검출하는 단계;

상기 불량 어드레스를 상기 메모리 디바이스 각각에 구현된 비휘발성 메모리에 저장하는 단계; 및

상기 메모리 디바이스 각각에 구현된 용장 회로에 의해, 상기 비휘발성 메모리에 저장된 상기 불량 어드레스에 기초하여, 상기 불량 어드레스와 관련된 메모리 셀을 용장 셀로 대체하는 단계를 포함하는 것을 특징으로 하는, 복수의 메모리 디바이스를 테스트하고 복구하는 방법.
제 19 항에 있어서,

상기 저장 단계는,

상기 불량 어드레스를 상기 메모리 디바이스 각각에 구현된 휘발성 래치 회로에 임시적으로 저장하는 단계, 및

상기 복수의 메모리 디바이스에 동일한 제어 신호를 동시에 제공하여, 상기 비휘발성 메모리로 하여금 상기 휘발성 래치 회로로부터 상기 불량 어드레스를 수신하여 상기 불량 어드레스를 저장하도록 프로그램시키는 단계를 포함하는 것을 특징으로 하는, 복수의 메모리 디바이스를 테스트하고 복구하는 방법.
불량 어드레스를 저장하는 비휘발성 메모리, 및 어드레스 비교 회로를 갖는 메모리 디바이스를 구동하는 방법에 있어서,

외부 테스터에 의해, 상기 메모리 디바이스에 테스트 어드레스와 상기 테스트 어드레스에 대한 기대치 데이터를 포함하는 테스트 패턴을 제공하는 단계;

상기 메모리 디바이스 내에 구현된 회로에 의해, 상기 테스트 어드레스에 의해 식별된 메모리 셀로부터 판독된 데이터를 상기 기대치 데이터와 비교하여, 불량 어드레스를 검출하는 단계;

상기 어드레스 비교 회로에 의해, 상기 검출된 불량 어드레스를 상기 비휘발성 메모리 회로에 저장된 상기 불량 어드레스와 비교하는 단계;

상기 검출된 불량 어드레스가 상기 비휘발성 메모리 회로에 저장된 상기 불량 어드레스들의 어느 것과도 일치하지 않을 경우, 상기 검출된 불량 어드레스를 상기 비휘발성 메모리 회로에 추가적으로 저장하는 단계;

상기 어드레스 비교 회로에 의해, 수신 어드레스를 상기 비휘발성 메모리 회로에 저장된 상기 불량 어드레스와 비교하는 단계;

상기 수신 어드레스가 상기 비휘발성 메모리 회로에 저장된 상기 불량 어드레스와 일치할 경우, 상기 수신 어드레스에 의해 식별된 메모리 셀 대신에 용장 메모리 셀을 선택하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스 구동 방법.
비휘발성 메모리 회로, 휘발성 래치 회로, 및 어드레스 비교 회로를 갖는 메모리 디바이스를 구동하는 방법에 있어서,

외부 테스터에 의해, 상기 메모리 디바이스에 테스트 어드레스와 상기 테스트 어드레스에 대한 기대치 데이터를 포함하는 테스트 패턴을 제공하는 단계;

상기 메모리 디바이스 내에 구현된 회로에 의해, 상기 테스트 어드레스에 의해 식별된 메모리 셀로부터 판독된 데이터를 상기 기대치 데이터와 비교하여, 불량 어드레스를 결정하는 단계;

상기 불량 어드레스를 상기 래치 회로에 임시적으로 저장하는 단계;

상기 임시적으로 저장된 불량 어드레스를 상기 래치 회로로부터 상기 비휘발성 메모리 회로로 전달하는 단계;

상기 전달된 불량 어드레스를 상기 비휘발성 메모리 회로에 저장하는 단계;

상기 비휘발성 메모리 회로에 저장된 상기 불량 어드레스를 상기 래치 회로에 의해 래치하는 단계;

상기 어드레스 비교 회로에 의해, 수신 어드레스를 상기 래치된 불량 어드레스와 비교하는 단계; 및

상기 수신 어드레스가 상기 래치된 불량 어드레스 중 하나와 일치할 경우, 상기 수신 어드레스에 의해 식별된 메모리 셀 대신에 용장 메모리 셀을 선택하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스 구동 방법.