TWI408697B - 記憶體裝置與記憶體控制方法 - Google Patents

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TWI408697B
TWI408697B TW098126307A TW98126307A TWI408697B TW I408697 B TWI408697 B TW I408697B TW 098126307 A TW098126307 A TW 098126307A TW 98126307 A TW98126307 A TW 98126307A TW I408697 B TWI408697 B TW I408697B
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Description

記憶體裝置與記憶體控制方法
本發明係關於一種記憶體裝置，特別是關於一種具有共享備援決定機制之記憶體裝置。
習知記憶體裝置10之備援(Redundancy)決定機制，如第1A圖所示，其需要兩組備援決定電路。一組為列(Row)決定電路Dec1，一組為行(Column)決定電路Dec2。
列決定電路Dec1包含有一位址接收器101、一列位址產生器104、一列備援決定電路106、一正常字元線控制器108、正常字元線NWL、一備援字元線控制器109、以及備援字元線RWL。而行決定電路Dec2包含有一指令接收器102、一指令控制器103、一行位址產生器105、一行備援決定電路107、一正常位元開關控制器110、正常位元開關NBS、備援位元開關控制器111、備援位元開關RBS。
請同時參考第1A、1B圖，於習知記憶體裝置10運作時，位址接收器101接收外部位址資訊XADD，並產生一內部位址資訊ADD，且將內部位址資訊ADD輸出至列位址產生器104或行位址產生器105。而指令接收器102接收外部指令XCMD，並產生內部指令CMD，且由指令控制器103根據內部指令CMD決定如何產生列栓鎖控制訊號RLAT或行栓鎖控制訊號CLAT，來控制列位址產生器104或行位址產生器105，以產生栓鎖(Latched)列位址ADD_ROW或行栓鎖位址ADD_COL。如第1B圖所示，由時間t1處理完畢外部位址資訊XADD至時間t2決定出栓鎖位址ADD_ROW或ADD_COL，習知記憶體裝置10共需耗費時間長度T1。
根據習知技術之設計，列或行備援決定電路106或107，必須在時間t2接收到列位址產生器104或行位址產生器105輸出之列或行栓鎖位址ADD_ROW或ADD_COL後，才可開始根據列或行栓鎖位址ADD_ROW或ADD_COL在時間t3時決定該將其產生之列備援啟動訊號RHIT或行備援啟動訊號CHIT致能(Enable)(設為邏輯1)或禁能(Disable)(設為邏輯0)，以啟動正常電路(Normal circuit)部分或是啟動備援電路(Redundancy circuit)部分。因此，如第1B圖所示，習知記憶體裝置10之列或行備援決定電路106或107在進行備援決策時，需耗費時間長度T2。
須注意，即使栓鎖之列或行位址ADD_ROW或ADD_COL在列備援啟動訊號RHIT或行備援啟動訊號CHIT產生之前，就先被傳送至字元線控制器108、109或傳送至位元開關控制器110、111，但是習知記憶體裝置10之資料仍須等到列或行備援決定電路106或107對一般電路與備援電路的判斷動作完成後才可開始進行存取。如此，將造成時間的浪費，大幅降低處理速度。
針對上述問題，本發明之目的之一在提供一種記憶體裝置，其具有快速共享備援決定之機制。
本發明之目的之一在提供一種記憶體裝置，其僅使用一備援決定電路來取代習知之兩個列與行備援決定電路，已達成節省生產成本之功效。
本發明之一實施例提供了一種記憶體裝置，包含有一位址接收器、一指令接收器、一指令控制器、一列位址產生器、一行位址產生器、以及一共享備援決定電路。位址接收器接收並轉換一外部位址資訊，以產生一內部位址資訊；指令接收器接收並轉換一外部指令，以產生一內部指令；指令控制器根據該內部指令，產生列栓鎖控制訊號或產生行栓鎖控制訊號；列位址產生器，接收內部位址資訊，且根據列栓鎖訊號決定如何轉換內部位址以產生一栓鎖列(Row)位址；行位址產生器接收內部位址資訊，且根據行栓鎖訊號決定如何轉換內部位址以產生一栓鎖行(Column)位址；而共享備援(Redundancy)決定電路接收內部位址資訊，根據內部位址資訊與列栓鎖控制訊號產生一列備援啟動訊號、或根據內部位址資訊與行栓鎖控制訊號產生一行備援啟動訊號。
其中，當共享備援決定電路產生之列備援啟動訊號或行備援啟動訊號為第一電壓位準時，記憶體裝置啟動相應列栓鎖位址之一正常字元線電路、或啟動相應行栓鎖位址之一正常位元開關電路；而當共享備援決定電路產生之列備援啟動訊號或行備援啟動訊號為第二電壓位準時，該記憶體裝置啟動相應列栓鎖位址之一備援字元線電路、或啟動相應行栓鎖位址之一備援位元開關電路。
本發明之另一實施例提供了一種記憶體裝置，包含有一記憶體電路與一共享備援決定電路。該記憶體電路接收一位址資訊與一指令資訊，產生一無栓鎖(non-latched)位址、一列栓鎖訊號或一行栓鎖訊號、以及一列栓鎖位址或一行栓鎖位址；而共享備援決定電路，根據無栓鎖位址與列栓鎖訊號或行栓鎖訊號，於列栓鎖位址或行栓鎖位址輸出至記憶體裝置儲存單元之列或行之正常電路、或列或行之備援電路之前，事先決定啟動列或行之正常電路、或列或行之備援電路。
本發明之另一實施例提供了一種記憶體控制方法，包含有下列步驟：首先為資訊產生步驟，接收一位址資訊與一指令資訊，產生一無栓鎖(non-latched)位址、一列栓鎖訊號或一行栓鎖訊號、以及一列栓鎖位址或一行栓鎖位址；接著，為備援決定步驟，根據無栓鎖位址與列栓鎖訊號或行栓鎖訊號，於列栓鎖位址或行栓鎖位址輸出至記憶體裝置儲存單元之列或行之正常電路、或列或行之備援電路之前，事先決定啟動列或行之正常電路、或列或行之備援電路；之後，為記憶體存取步驟，根據備援決定之列或行之正常電路、或列或行之備援電路來存取記憶體之資料。
本發明實施例之記憶體裝置與控制方法係在列或行栓鎖位址之前，事先採用外部位址資訊轉換之無栓鎖(non-latched)之內部位址、與外部指令轉換之包含熔絲資訊內部指令進行比較與判斷。依此方式，本發明實施例記憶體裝置之備援機制之決策便能夠在行或列栓鎖位址資訊被轉移至後續電路之字元線控制器或位元開關控制器之前快速地準備就緒。而記憶體裝置便可在栓鎖之列或行位址資訊準備好後，立刻開始進行資料存取，不需要耗費額外的時間等待列或行備援啟動訊號訊號產生。再者，由於本發明實施例之記憶體裝置係採用共享之備援決定電路，僅須使用一備援決定電路即可取代習知技術之兩個備援決定電路(列與行備援決定電路)，而可大幅節省生產成本。
以下參考圖式詳細說明本發明實施例之記憶體裝置。
第2A圖顯示本發明實施例之一種具有快速共享備援決定機制之記憶體裝置。該記憶體裝置20包含有一記憶體電路20a與一後續電路20b。
該記憶體電路20a包含有一位址接收器(Address receiver)201、一指令接收器(Command receiver)202、一指令控制器(Command controller)203、一列位址產生器(Row address generator)204、一行位址產生器(Column address generator)205、以及一共享備援決定電路(Shared redundancy decision circuit)Srd。
該位址接收器201係接收並轉換一外部位址資訊(External address information)XADD，以產生一內部位址(Internal address)資訊ADD。
指令接收器201係接收並轉換一外部指令XCMD，以產生一內部指令CMD。
指令控制器203係根據內部指令CMD，產生列栓鎖控制訊號RLAT或產生行栓鎖控制訊號CLAT。
列位址產生器204係接收內部位址資訊ADD，且根據該列栓鎖訊號RLAT決定如何轉換內部位址以產生一列栓鎖位址(Latched row address)ADD_ROW。
行位址產生器205係接收內部位址資訊ADD，且根據行栓鎖控制訊號CLAT決定如何轉換內部位址以產生一行栓鎖位址(Latched column address)ADD_COL。
而共享備援決定電路Srd係接收內部位址資訊ADD，且根據內部位址資訊ADD與列栓鎖控制訊號RLAT之狀態產生一列備援啟動訊號RHIT、或根據內部位址資訊ADD與行栓鎖控制訊號CLAT產生一行備援啟動訊號CHIT。須注意，本發明一實施例中，該共享備援決定電路Srd可分時進行列與行之備援決定動作，分時產生列備援啟動訊號與行備援啟動訊號RHIT、CHIT。另一實施例中，共享備援決定電路Srd係依據一預設順序進行列與行之備援決定動作，依據該預設順序產生列備援啟動訊號與行備援啟動訊號RHIT、CHIT。當然，未來發展出之一實施例中，共享備援決定電路亦可實質上同時進行列與行之備援決定動作，實質上同時產生列備援啟動訊號與行備援啟動訊號RHIT、CHIT。
其中，當共享備援決定電路Srd產生之列備援啟動訊號RHIT為第一電壓位準時(例如低電壓位準或邏輯0)，記憶體裝置20啟動相應列栓鎖位址ADD_ROW之一正常字元線電路208’；當共享備援決定電路Srd產生之行備援啟動訊號CHIT為第一電壓位準時，記憶體裝置20啟動相應行栓鎖位址ADD_COL之一正常位元開關電路210’。
而當共享備援決定電路Srd產生之列備援啟動訊號RHIT為第二電壓位準時(例如高電壓位準或邏輯1)，記憶體裝置20啟動相應列栓鎖位址ADD_ROW之一備援字元線電路209’；當共享備援決定電路Srd產生之行備援啟動訊號CHIT為第二電壓位準時，記憶體裝置20啟動相應行栓鎖位址ADD_COL之一備援位元開關電路211’。須注意，共享備援決定電路Srd進行備援決定動作並啟動後續之電路後，被啟動之電路即可對記憶體裝置20之儲存單元(未圖示)進行資料存取動作。
後續電路20b包含有一正常字元線電路208’、一備援字元線電路209’、一正常位元開關電路210’、以及一備援位元開關電路211’。
正常字元線電路208’包含有多數條正常字元線(Normal word line)NWL與至少一正常字元線控制器208(Normal word line controller)208。該些正常字元線NWL耦接記憶體裝置20之多數個儲存單元(未圖示)。而正常字元線控制器208接收列栓鎖位址ADD_ROW，且根據該列備援啟動訊號RHIT之狀態決定是否啟動對應該列栓鎖位址ADD_ROW之正常字元線NWL，以進行資料存取。
備援字元線電路209’包含有多數條備援字元線(Redundancy word line)RWL與至少一備援字元線控制器209(Redundancy word line controller)209。該些備援字元線RWL耦接記憶體裝置20之多數個儲存單元(未圖示)。而備援字元線控制器209接收列栓鎖位址ADD_ROW，且根據列備援啟動訊號RHIT之狀態決定是否啟動對應列栓鎖位址ADD_ROW之備援字元線RWL，以進行資料存取。
正常位元開關電路210’包含有多數個正常位元開關(Normal bit switch)NBS與至少一正常位元開關控制器(Normal bit switch controller)210。該些正常位元開關NBS耦接記憶體裝置20之多數個儲存單元(未圖示)。而正常位元開關控制器接收行栓鎖位址ADD_COL，且根據行備援啟動訊號CHIT之狀態決定是否啟動對應行栓鎖位址ADD_COL之正常位元開關NBS，以進行資料存取。
備援位元開關電路211’包含有多數個備援位元開關(Redundancy bit switch)RBS與至少一備援位元開關控制器(Redundancy bit switch controller)211。該些備援位元開關RBS耦接記憶體裝置20之多數個儲存單元(未圖示)。而備援位元開關控制器211接收行栓鎖位址ADD_COL，且根據行備援啟動訊號CHIT之狀態決定是否啟動對應行栓鎖位址ADD_COL之備援位元開關RBS，以進行資料存取。
須注意，本發明實施例之記憶體裝置20之快速共享備援決定機制是用以根據目前收到之外部位址資訊XADD與包含熔絲(Fuse)資訊之外部指令XCMD，來判斷出該啟動正常之字元線或位元開關、或是該啟動備援之字元線或備援之位元開關。若記憶體裝置20目前收到之外部位址XADD經過備援機制判斷後，係對應備援電路(備援字元線電路209’或備援位元開關電路211’)，而不是對應正常電路(正常字元線電路208’或正常位元開關電路210’)時，即表示目前接收到之外部位址XADD實質上等於鎔絲之位址。此原因為此位址之正常儲存單元已事先被驗證為損壞之儲存單元，且該位址之正常儲存單元必須使用備援儲存單元來取代。
以下配合第2A、2B圖，詳細說明本發明實施例之記憶體裝置之原理與運作方式。
首先，於本發明實施例之記憶體裝置20運作時，位址接收器201接收外部位址資訊XADD(以作為一同步位址訊號)，且將外部位址資訊XADD轉換為一內部位址資訊ADD，且將內部位址資訊ADD輸出至共享備援決定電路Srd、列位址產生器204、與行位址產生器205。而指令接收器202接收外部指令XCMD，並產生內部指令CMD，且由指令控制器203根據內部指令CMD產生列栓鎖控制訊號RLAT或行栓鎖控制訊號CLAT，來控制列位址產生器204、或行位址產生器105，以產生列栓鎖位址ADD_ROW或行栓鎖位址ADD_COL。如第2B圖所示，由時間t1處理完畢外部位址資訊XADD至時間t2決定出栓鎖位址ADD_ROW或ADD_COL，本發明實施例之記憶體裝置20需耗費預設時間長度T1。
須注意，於列或行位址產生器204、205接收列栓鎖控制訊號RLAT或行栓鎖控制訊號CLAT的同時(或實質上相同之時間)，例如時間t1，共享備援決定電路Srd亦接收列栓鎖控制訊號RLAT或行栓鎖控制訊號CLAT，且根據上述內部位址資訊ADD與列栓鎖控制訊號RLAT於時間t1’產生列備援啟動訊號RHIT、或根據內部位址資訊ADD與行栓鎖控制訊號RLAT於時間t1’產生一行備援啟動訊號CHIT，以決定目前之位址須採用正常電路或備援電路。之後，記憶體裝置20便可開始存取記憶體之資料。因此，如第2B圖所示，本發明實施例之記憶體裝置20之共享備援決定電路Srd在開始進行備援決定到完成決定動作，總共只需花費時間長度T3(T3小於預設時間長度T1)，且在預設時間長度T1內完成。依此方式若適當的設計預設時間T1之長度，共享備援決定電路Srd則可在列栓鎖位址ADD_ROW或行栓鎖位址ADD_COL送至後續電路20b之前，事先將列或行備援啟動訊號RHIT或CHIT送至後續電路20b，等到列栓鎖位址ADD_ROW或行栓鎖位址ADD_COL處理後送達後續電路20b的時，便可立刻啟動備援啟動訊號RHIT或CHIT決定之正常電路部分或備援電路部分。如此，可解決習知技術須額外耗費一段時間T2等待列或行備援決定電路106、107處理列或行栓鎖位址ADD_ROW與ADD_COL來產生列或行備援啟動訊號RHIT或CHIT之問題。
第3圖顯示本發明一實施例之記憶體控制方法，包含有下列步驟：
步驟S302：開始。
步驟S304：資訊產生步驟，接收一位址資訊與一指令資訊，產生一無栓鎖(non-latched)位址、一列栓鎖訊號或一行栓鎖訊號、以及一列栓鎖位址或一行栓鎖位址；以及步驟S306：備援決定步驟，根據無栓鎖位址與列栓鎖訊號或行栓鎖訊號，於列栓鎖位址或行栓鎖位址輸出至記憶體裝置儲存單元之列或行之正常電路、或列或行之備援電路之前，事先決定啟動該列或行之正常電路、或該列或行之備援電路。
步驟S308：記憶體存取步驟，根據備援決定之列或行之正常電路、或列或行之備援電路來存取記憶體之資料。
步驟S310：結束。
須注意，上述記憶體控制方法之一實施例中，備援決定步驟係同時進行列與行之備援決定動作；另一實施例，備援決定步驟係分時進行列與行之備援決定動作；另一實施例，備援決定步驟係依據一預設順序進行列與行之備援決定動作。
本發明實施例之記憶體裝置與方法係在列或行栓鎖位址之前，事先採用外部位址資訊轉換之無栓鎖(non-latched)之內部位址、與外部指令轉換之包含熔絲資訊內部指令進行比較與判斷。依此方式，本發明實施例記憶體裝置之備援機制之決策便能夠在行或列栓鎖位址資訊被轉移至後續電路之字元線控制器或位元開關控制器之前快速地準備就緒。而記憶體裝置便可在栓鎖之列或行位址資訊準備好後，立刻開始進行資料存取，不需要耗費額外的時間等待列或行備援啟動訊號RHIT或CHIT訊號產生。再者，由於本發明實施例之記憶體裝置係採用共享之備援決定電路，僅須使用一備援決定電路即可取代習知技術之兩個備援決定電路(列與行備援決定電路)，而可大幅節省生產成本。
以上雖以實施例說明本發明，但並不因此限定本發明之範圍，只要不脫離本發明之要旨，該行業者可進行各種變形或變更。
10、20．．．記憶體裝置
101、201、102、202．．．接收器
103、203、108、208、109、209、110、210、111、211．．．控制器
104、204、105、205．．．位址產生器
Dec1、Dec2、106、107、Srd．．．備援決定電路
208’、210’．．．正常電路
209’、211’．．．備援電路
20a．．．記憶體電路
20b．．．後續電路
第1A圖顯示一種習知記憶體裝置之示意圖。
第1B圖顯示第1A圖記憶體裝置之運作波形圖。
第2A圖顯示本發明實施例之記憶體裝置之示意圖。
第2B圖顯示第2A圖記憶體裝置之運作波形圖。
第3圖顯示本發明實施例之記憶體控制方法之流程圖。
20．．．記憶體裝置
20a．．．記憶體電路
20b．．．後續電路
201、202．．．接收器
203、208、209、210、211．．．控制器
204、205．．．位址產生器
Srd．．．備援決定電路
208’、210’．．．正常電路
209’、211’．．．備援電路

Claims (17)

  1. 一種記憶體裝置，包含有：一位址接收器，接收並轉換一外部位址資訊，以產生一內部位址資訊；一指令接收器，接收並轉換一外部指令，以產生一內部指令；一指令控制器，根據該內部指令，產生列栓鎖控制訊號或產生行栓鎖控制訊號；一列位址產生器，接收該內部位址資訊，且根據該列栓鎖訊號決定如何轉換該內部位址以產生一列栓鎖位址；一行位址產生器，接收該內部位址資訊，且根據該行栓鎖訊號決定如何轉換該內部位址以產生一行栓鎖位址；以及一共享備援(Redundancy)決定電路，接收該內部位址資訊，根據該內部位址資訊與該列栓鎖控制訊號產生一列備援啟動訊號、或根據該內部位址資訊與該行栓鎖控制訊號產生一行備援啟動訊號；其中，當該共享備援決定電路產生之列備援啟動訊號或該行備援啟動訊號為第一電壓位準時，該記憶體裝置啟動相應該列栓鎖位址之一正常字元線電路、或啟動相應該行栓鎖位址之一正常位元開關電路；而當該共享備援決定電路產生之列備援啟動訊號或該行備援啟動訊號為第二電壓位準時，該記憶體裝置啟動相應該列栓鎖位址之一備援字元線電路、或啟動相應該行栓鎖位址之一備援位元開關電路。
  2. 如申請專利範圍第1項記載之記憶體裝置，其中該共享備援決定電路產生該列備援啟動訊號之時間早於或實質上等於該列位址產生器產生該列栓鎖位址之時間。
  3. 如申請專利範圍第1項記載之記憶體裝置，其中該共享備援決定電路產生該行備援啟動訊號之時間早於或實質上等於該行位址產生器產生該行栓鎖位址之時間。
  4. 如申請專利範圍第1項記載之記憶體裝置，其中自該位址接收器接收該外部位址資訊直到該列位址產生器產生該列栓鎖位址須耗費一預設時間，且自該位址接收器接收該外部位址資訊直到該共享備援決定電路產生該列備援啟動訊號所耗費之時間小於該預設時間。
  5. 如申請專利範圍第1項記載之記憶體裝置，其中自該位址接收器接收該外部位址資訊直到該行位址產生器產生該行栓鎖位址須耗費一預設時間，且自該位址接收器接收該外部位址資訊直到該共享備援決定電路產生該行備援啟動訊號所耗費之時間小於該預設時間。
  6. 如申請專利範圍第1項記載之記憶體裝置，其中該第一電壓位準為低電壓位準、或邏輯0。
  7. 如申請專利範圍第1項記載之記憶體裝置，其中該第二電壓位準為高電壓位準、或邏輯1。
  8. 申請專利範圍第1項記載之記憶體裝置，其中該共享備援決定電路係實質上同時進行列與行之備援決定動作，實質上同時產生該列備援啟動訊號與該行備援啟動訊號。
  9. 申請專利範圍第1項記載之記憶體裝置，其中該共享備援決定電路係分時進行列與行之備援決定動作，分時產生該列備援啟動訊號與該行備援啟動訊號。
  10. 申請專利範圍第1項記載之記憶體裝置，其中該共享備援決定電路係依據一預設順序進行列與行之備援決定動作，依據該預設順序產生該列備援啟動訊號與該行備援啟動訊號。
  11. 如申請專利範圍第1項記載之記憶體裝置，其中該正常字元線電路包含有：多數條正常字元線，耦接該記憶體裝置之多數個儲存單元；以及至少一正常字元線控制器，接收該列栓鎖位址，根據該列備援啟動訊號之狀態決定是否啟動對應該列栓鎖位址之該正常字元線，以進行資料存取。
  12. 如申請專利範圍第1項記載之記憶體裝置，其中該備援字元線電路包含有：多數條備援字元線，耦接該記憶體裝置之多數個儲存單元；以及至少一備援字元線控制器，接收該列栓鎖位址，根據該列備援啟動訊號之狀態決定是否啟動對應該列栓鎖位址之該備援字元線，以進行資料存取。
  13. 如申請專利範圍第1項記載之記憶體裝置，其中該正常位元開關電路包含有：多數個正常位元開關，耦接該記憶體裝置之多數個儲存單元；以及至少一正常位元開關控制器，接收該行栓鎖位址，根據該行備援啟動訊號之狀態決定是否啟動對應該行栓鎖位址之該正常位元開關，以進行資料存取。
  14. 如申請專利範圍第1項記載之記憶體裝置，其中該備援位元開關電路包含有：多數個備援位元開關，耦接該記憶體裝置之多數個儲存單元；以及至少一備援位元開關控制器，接收該行栓鎖位址，根據該行備援啟動訊號之狀態決定是否啟動對應該行栓鎖位址之該備援位元開關，以進行資料存取。
  15. 一種記憶體裝置，包含有：一記憶體電路，接收一位址資訊與一指令資訊，產生一無栓鎖(non-latched)位址、一列栓鎖訊號或一行栓鎖訊號、以及一列栓鎖位址或一行栓鎖位址；以及一共享備援決定電路，根據該無栓鎖位址與該列栓鎖訊號或該行栓鎖訊號，於該列栓鎖位址或該行栓鎖位址輸出至記憶體裝置儲存單元之列或行之正常電路、或列或行之備援電路之前，事先決定啟動該列或行之正常電路、或該列或行之備援電路。
  16. 申請專利範圍第15項記載之記憶體裝置，其中該共享備援決定電路係實質上同時進行列與行之備援決定動作。
  17. 申請專利範圍第15項記載之記憶體裝置，其中該共享備援決定電路係分時進行列與行之備援決定動作。
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