KR20090107689A - 반도체 장치 - Google Patents

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KR20090107689A KR1020080033084A KR20080033084A KR20090107689A KR 20090107689 A KR20090107689 A KR 20090107689A KR 1020080033084 A KR1020080033084 A KR 1020080033084A KR 20080033084 A KR20080033084 A KR 20080033084A KR 20090107689 A KR20090107689 A KR 20090107689A
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Abstract

다수의 반도체 칩을 구비하는 반도체 장치가 제공된다. 반도체 장치는, 다수의 리던던시 정보들이 저장된 저장부와, 외부로부터 입력된 어드레스 정보와 다수의 리던던시 정보들 중 어느 하나의 리던던시 정보를 비교하고, 비교 결과에 기초하여 반도체 장치의 동작을 인에이블 또는 디스에이블 시키는 비교부를 포함한다.
Figure P1020080033084
리던던시 정보, 반도체 칩, 인터리빙

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 다수의 반도체 칩 각각에 자체(self chip)의 리던던시(redundancy) 정보와 타칩(other chip)의 리던던시 정보를 함께 저장하여 멀티 칩 리던던시 동작을 수행할 수 있는 반도체 장치에 관한 것이다.
일반적으로 반도체 칩은 내부의 메모리 블록, 예컨대 메모리 영역의 메모리 블록에 결함이 발생했을 경우에 이를 대체하기 위하여 리던던시 블록, 예컨대 리던던시 영역의 리던던시 블록을 구비하고 있다. 리던던시 블록은 레이저 또는 전기적 신호에 의한 퓨징(fusing)에 의해 외부로부터 결함 메모리 블록의 어드레스 신호가 입력될 때, 이들을 인식하여 리던던시 블록으로 저장시켜 반도체 칩을 동작 가능하도록 리페어하는 역할을 수행한다.
한편, 다수의 반도체 칩을 구비하는 멀티 칩 반도체 장치의 경우에는 상술한 다수의 반도체 칩들이 집적될 수 있다. 여기서, 상술한 바와 같이, 각각의 반도체 칩의 메모리 블록에 발생된 결함들은 각 반도체 칩의 리던던시 블록들을 이용하여 리페어할 수 있다.
그러나, 반도체 칩의 리던던시 블록이 여유가 없는 경우, 즉 반도체 칩에 결함 메모리 블록의 수가 리던던시 블록의 수보다 많은 경우에는 상기 반도체 칩은 리페어가 불가능하게 된다.
예를 들어, 제1 반도체 칩에 결함 메모리 블록이 N개이고, 제1 반도체 칩의 리던던시 블록이 N-1개이면, 제1 반도체 칩의 결함 메모리 블록의 수가 리던던시 블록의 수보다 많아지게 된다. 이때, 다른 반도체 칩, 예컨대 제2 반도체 칩에 리던던시 블록의 여유분이 있더라도, 제1 반도체 칩은 동작 불능 상태가 된다.
본 발명이 해결하고자 하는 과제는, 다수의 반도체 칩을 구비하는 반도체 장치에 있어서, 하나의 반도체 칩에 결함 메모리 블록의 수가 리던던시 블록의 수보다 많은 경우에도 반도체 칩 간 리던던시 동작을 수행할 수 있는 반도체 장치를 제공하고자 하는 데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 다수의 리던던시 정보들이 저장된 저장부와, 외부로부터 입력된 어드레스 정보와 다수의 리던던시 정보들 중 어느 하나의 리던던시 정보를 비교하고, 비교 결과에 기초하여 반도체 장치의 동작을 인에이블 또는 디스에이블 시키는 비교부를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 어드레스 정보를 출력하기 위한 마이크로 프로세서(MCU)와, 어드레스 정보를 전송하기 위한 버스(bus)와, 각각이 상기 버스에 접속된 제1 반도체 칩 및 제2 반도체 칩들을 구비하는 반도체 장치를 포함하고, 제1 및 제2 반도체 칩들 각각은, 다수의 리던던시 정보들이 저장된 저장부와, 외부로부터 입력된 어드레스 정보와 다수의 리던던시 정보들 중 어느 하나의 리던던시 정보를 비교하고, 비교 결과에 기초하여 반도체 장치의 동작을 인에이블 또는 디스에이블 시키는 비교부를 포함한다.
본 발명에 따른 반도체 장치는, 다수의 반도체 칩들이 구비된 반도체 장치에서, 하나의 반도체 칩에 발생된 결함 메모리 블록이 리던던시 블록보다 많은 경우에도, 다른 반도체 칩의 리던던시 블록의 여유분을 이용하여 결함 메모리 블록을 리페어할 수 있음으로써, 반도체 장치의 리던던시 효율을 증가시킬 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 다수의 반도체 칩들 각각의 제어부의 개략적인 블록도이다. 설 명의 편의를 위하여 도 2에는 도 1에 도시된 제1 반도체 칩(10_1)의 제어부(20_1)만을 도시하였으나, 도 1에 도시된 나머지 반도체 칩들(10_2, …, 10_N)의 제어부(20_2, …, 20_N)들도 도 2에 도시된 제어부(20_1)와 그 구성과 동작이 실질적으로 동일하다.
도 1을 참조하면, 반도체 장치(1)는 다수의 반도체 칩들(10_1, 10_2, …, 10_N)을 포함한다.
다수의 반도체 칩들(10_1, 10_2, …, 10_N) 각각은 메모리 영역(11_1, 11_2, …, 11_N), 리던던시 영역(13_1, 13_2, …, 13_N) 및 제어부(20_1, 20_2, …, 20_N)를 포함한다.
메모리 영역(11_1, 11_2, …, 11_N)은 각각 다수의 메모리 블록들을 구비한다. 다수의 메모리 블록들에는 외부로부터 제공된 어드레스 정보(I/O)가 로딩된다.
리던던시 영역(13_1, 13_2, …, 13_N)은 각각 다수의 리던던시 블록들을 구비한다. 다수의 리던던시 블록들은 메모리 영역에 발생된 결함, 예컨대 결함 메모리 블록을 리페어할 수 있다.
다시 말하면, 리던던시 블록은 외부 기기, 예컨대 마이크로 프로세서(미도시) 등과 같은 외부 기기로부터 결함 메모리 블록에 해당하는 어드레스 정보(I/O)가 제공되면, 후술될 제어부(20_1, 20_2, …, 20_N)의 동작에 기초하여 상기 어드레스 정보(I/O)를 반도체 칩 자체의 리던던시 블록 또는 타 반도체 칩의 리던던시 블록에 로딩하고, 이를 프로그래밍할 수 있다.
여기서, 어드레스 정보(I/O)에는 각각의 반도체 칩 ID 정보, 저장 블록의 어 드레스 정보 및 데이터 정보가 포함될 수 있다.
다수의 반도체 칩들(10_1, 10_2, …, 10_N)은 버스(bus)(30)에 공통으로 접속되고, 마이크로 프로세서로부터 각각 어드레스 정보(I/O)를 제공받을 수 있다.
도 1 및 도 2를 참조하면, 제1 반도체 칩(10_1)의 제어부(20_1)는 저장부(23), 비교부(21) 및 디코더(25)를 포함할 수 있다.
저장부(23)에는 다수의 리던던시 정보들(RI1, RI2 및 RI3)이 저장되어 있다.
저장부(23)에는 제1 리던던시 정보(RI1), 예컨대 제1 반도체 칩(10_1)의 메모리 영역(11_1)의 결함 메모리 블록을 제1 반도체 칩(10_1)의 리던던시 영역(13_1)의 리던던시 블록으로 리페어하기 위한 제1 리던던시 정보(RI1)가 저장될 수 있다.
저장부(23)에는 제2 리던던시 정보(RI2), 예컨대 제1 반도체 칩(10_1)의 메모리 영역(11_1)의 결함 메모리 블록을 다른 반도체 칩들(10_2, …, 10_N) 중 하나의 반도체 칩의 리던던시 영역의 리던던시 블록으로 리페어하기 위한 제2 리던던시 정보(RI2)가 저장될 수 있다.
저장부(23)에는 제3 리던던시 정보(RI3), 예컨대 다른 반도체 칩들(10_2, …, 10_N) 중 하나의 반도체 칩의 메모리 영역의 결함 메모리 블록을 제1 반도체 칩(10_1)의 리던던시 영역(13_1)의 리던던시 블록으로 리페어하기 위한 제3 리던던시 정보(RI3)가 저장될 수 있다.
비교부(21)는 버스(30)를 통해 입력된 어드레스 정보(I/O)와 저장부(23)에 저장된 다수의 리던던시 정보들, 예컨대 제1 리던던시 정보(RI1), 제2 리던던시 정 보(RI2) 및 제3 리던던시 정보(RI3) 중 어느 하나의 리던던시 정보를 비교하고, 비교 결과를 출력한다.
예컨대, 비교부(21)로 입력된 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 결함 메모리 블록에 해당하는 어드레스 정보(I/O)인 경우에, 비교부(21)는 상기 어드레스 정보(I/O)와 다수의 리던던시 정보들(RI1, RI2 및 RI3)을 각각 비교할 수 있다.
비교부(21)의 비교 결과, 상기 어드레스 정보(I/O)가 저장부(23)의 제1 리던던시 정보(RI1)와 일치하면, 상기 비교부(21)는 제1 신호(ES), 즉 제1 반도체 칩(10_1)의 동작을 인에이블 시킬 수 있는 제1 신호(ES)를 출력한다.
또한, 비교부(21)의 비교 결과, 상기 어드레스 정보(I/O)가 저장부(23)의 제2 리던던시 정보(RI2)와 일치하면, 상기 비교부(21)는 제2 신호(DS), 즉 제1 반도체 칩(10_1)의 동작을 디스에이블 시킬 수 있는 제2 신호(DS)를 출력한다.
한편, 비교부(21)로 입력된 어드레스 정보(I/O)가 다른 반도체 칩들(10_2, …, 10_N) 중 하나의 반도체 칩의 메모리 영역의 결함 메모리 블록에 해당하는 어드레스 정보(I/O)인 경우에, 비교부(21)는 상기 어드레스 정보(I/O)와 다수의 리던던시 정보들(RI1, RI2 및 RI3)을 각각 비교할 수 있다.
비교부(21)의 비교 결과, 상기 어드레스 정보(I/O)가 저장부(23)의 제3 리던던시 정보(RI3)와 일치하면, 상기 비교부(21)는 제1 신호(ES), 즉 제1 반도체 칩(10_1)의 동작을 인에이블 시킬 수 있는 제1 신호(ES)를 출력한다.
즉, 제1 반도체 칩(10_1)의 비교부(21)는 버스(30)를 통해 제공된 어드레스 정보(I/O)가 저장부(23)에 저장된 다수의 리던던시 정보들 중에서 제1 리던던시 정보(RI1) 또는 제3 리던던시 정보(RI3)와 일치하면, 제1 반도체 칩(10_1)을 인에이블 시키는 제1 신호(ES)를 출력할 수 있다.
이에 따라, 제1 반도체 칩(10_1)은 비교부(21)로부터 출력된 제1 신호(ES)에 응답하여 동작하고, 상기 어드레스 정보(I/O)를 제1 반도체 칩(10_1)의 리던던시 영역(13_1)의 리던던시 블록에 로딩(loading)하여 프로그래밍할 수 있다.
또, 제1 반도체 칩(10_1)의 비교부(21)는 버스(30)를 통해 제공된 어드레스 정보(I/O)가 저장부(23)에 저장된 다수의 리던던시 정보들 중에서 제2 리던던시 정보(RI2)와 일치하면, 제1 반도체 칩(10_1)을 디스에이블 시키는 제2 신호(DS)를 출력할 수 있다.
이에 따라, 제1 반도체 칩(10_1)은 비교부(21)로부터 출력된 제2 신호(DS)에 응답하여 동작하지 않게 된다.
이하, 도 3 및 도 4를 참조하여 상술한 반도체 장치의 동작에 대해 상세히 설명한다. 본 실시예에서는 설명의 편의를 위하여 도 1에 도시된 반도체 장치가 두 개의 반도체 칩, 즉 제1 반도체 칩(10_1) 및 제2 반도체 칩(10_2)을 구비하는 경우를 예를 들어 설명한다. 또한, 본 실시예에서는 앞서 참조된 도 1 및 도 2가 함께 참조되어 설명될 것이다.
도 3은 도 1에 도시된 반도체 장치의 동작을 나타낸 도면이고, 도 4는 도 3의 순서도를 나타낸 도면이다.
도 1 내지 도 4를 참조하면, 외부 기기, 예컨대 마이크로 프로세서(100)는 버스(30)를 통해 제1 어드레스 정보(I/O)를 제1 반도체 칩(10_1) 및 제2 반도체 칩(10_2)에 각각 제공한다(S10).
제1 반도체 칩(10_1)의 저장부(23) 및 제2 반도체 칩(10_2)의 저장부(23)에는 다수의 리던던시 정보들(RI1, RI2 및 RI3)이 각각 저장되어 있다.
제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)에 제공되면, 제1 반도체 칩(10_1)의 비교부(21)는 제1 어드레스 정보(I/O)와 저장부(23)에 저장된 다수의 리던던시 정보들(RI1, RI2 및 RI3) 중 하나의 리던던시 정보를 비교한다.
예컨대, 제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제1 결함 메모리 블록(11h1)에 해당하는 정보이면, 제1 반도체 칩(10_1)의 비교부(21)는 제1 어드레스 정보(I/O)와 저장부(23)의 제1 리던던시 정보(RI1)를 비교할 수 있다(S20).
비교부(21)의 비교 결과, 제1 어드레스 정보(I/O)가 제1 리던던시 정보(RI1)와 일치하면, 제1 반도체 칩(10_1)의 비교부(21)는 제1 반도체 칩(10_1)을 인에이블 시키는 제1 신호(ES)를 출력하고, 이에 따라 제1 반도체 칩(10_1)은 인에이블 되어 동작한다(S50).
그리고, 제1 반도체 칩(10_1)은 제1 어드레스 정보(I/O)를 제1 반도체 칩(10_1)의 리던던시 영역(11_1)의 제1 리던던시 블록(111R1)에 로딩하고, 로딩이 완료되면 제1 어드레스 정보(I/O)를 프로그래밍할 수 있다.
한편, 제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제2 결함 메모리 블록(15h1)에 해당하는 정보이면, 제1 반도체 칩(10_1)의 비교부(21)는 제1 어드레스 정보(I/O)와 저장부(23)의 제2 리던던시 정보(RI2)를 비교할 수 있다(S30).
여기서, 비교부(21)는 상술한 동작, 예컨대 제1 어드레스 정보(I/O)와 제1 리던던시 정보(RI1)를 비교(S20)하는 동작을 먼저 수행하고, 비교 결과 불일치 되면, 제1 어드레스 정보(I/O)와 제2 리던던시 정보(RI2)를 비교할 수 있다.
비교부(21)의 비교 결과, 제1 어드레스 정보(I/O)가 제2 리던던시 정보(RI2)와 일치하면, 제1 반도체 칩(10_1)의 비교부(21)는 제1 반도체 칩(10_1)을 디스에이블 시키는 제2 신호(DS)를 출력하고, 이에 따라 제1 반도체 칩(10_1)은 디스에이블 되어 동작하지 않게 된다(S60).
한편, 제1 반도체 칩(10_1)의 제2 리던던시 정보(RI2)는 제2 반도체 칩(10_2)의 제3 리던던시 정보(RI3)와 실질적으로 동일할 수 있다.
다시 말하면, 제1 반도체 칩(10_1)의 제2 리던던시 정보(RI2)는 제1 반도체 칩(10_1)의 메모리 영역(11_1)의 제2 결함 메모리 블록(15h1)을 제2 반도체 칩(10_2)의 리던던시 영역(13_2)의 제1 리던던시 블록(215R2)으로 리페어하기 위한 정보일 수 있다.
또, 제2 반도체 칩(10_2)의 제3 리던던시 정보(RI3)는 제1 반도체 칩(10_1)의 메모리 영역(11_1)의 제2 결함 메모리 블록(15h1)을 제2 반도체 칩(10_2)의 리던던시 영역(13_2)의 제1 리던던시 블록(215R2)으로 리페어하기 위한 정보일 수 있다.
즉, 제1 반도체 칩(10_1)은 비교부(21)로부터 출력된 제2 신호(DS)에 디스에이블 되어 동작하지 않으면(S60), 제1 어드레스 정보(I/O)는 제2 반도체 칩(10_2)의 저장부(23)에 저장된 제3 리던던시 정보(RI3)와 비교되고, 비교 결과에 기초하 여 제1 어드레스 정보(I/O)가 제2 반도체 칩(10_2)의 제3 리던던시 정보(RI3)와 일치하면, 제2 반도체 칩(10_2)이 인에이블 되어 동작할 수 있다.
또한, 제1 어드레스 정보(I/O)가 제2 반도체 칩(10_1)의 메모리 영역(11_2)의 제1 결함 메모리 블록(17h2)에 해당하는 정보이면, 제1 반도체 칩(10_1)의 비교부(21)는 제1 어드레스 정보(I/O)와 제3 리던던시 정보(RI3)를 비교할 수 있다(S40).
비교부(21)의 비교 결과 제1 어드레스 정보(I/O)가 제3 리던던시 정보(RI3)와 일치하면, 제1 반도체 칩(10_1)의 비교부(21)는 제1 반도체 칩(10_1)을 인에이블 시키는 제1 신호(ES)를 출력하고, 이에 따라 제1 반도체 칩(10_1)은 인에이블 되어 동작한다(S70).
한편, 제1 반도체 칩(10_1)의 제3 리던던시 정보(RI3)는 제2 반도체 칩(10_2)의 제2 리던던시 정보(RI2)와 실질적으로 동일할 수 있다.
다시 말하면, 제1 반도체 칩(10_1)의 제3 리던던시 정보(RI3)는 제2 반도체 칩(10_2)의 메모리 영역(11_2)의 제1 결함 메모리 블록(17h2)을 제1 반도체 칩(10_1)의 리던던시 영역(13_1)의 제2 리던던시 블록(117R1)으로 리페어하기 위한 정보일 수 있다. 또, 제2 반도체 칩(10_2)의 제2 리던던시 정보(RI2)는 제2 반도체 칩(10_2)의 메모리 영역(11_2)의 제1 결함 메모리 블록(17h2)을 제1 반도체 칩(10_1)의 리던던시 영역(13_1)의 제2 리던던시 블록(117R1)으로 리페어하기 위한 정보일 수 있다.
즉, 제2 반도체 칩(10_2)은 비교부(21)는 제1 어드레스 정보(I/O)와 제2 리 던던시 정보(RI2)의 비교 결과에 기초하여 제2 신호(DS)를 출력하고, 제2 반도체 칩(10_2)은 비교부(21)로부터 출력된 제2 신호(DS)에 응답하여 디스에이블 되어 동작하지 않는다.
제1 반도체 칩(10_1)은 제1 신호(ES)에 응답하여 인에이블 되고(S70), 제1 어드레스 정보(I/O)를 제1 반도체 칩(10_1)의 리던던시 영역(13_1)의 제2 리던던시 블록(117R1)에 로딩한다. 제1 반도체 칩(10_1)은 제1 어드레스 정보(I/O)의 로딩이 완료되면, 제1 어드레스 정보(I/O)를 프로그래밍한다.
이하, 도 5 및 도 6을 참조하여, 상술한 반도체 장치의 다른 실시예에 따른 동작에 대해 설명한다.
도 5는 도 3에 도시된 반도체 장치의 종래의 인터리빙(interleaving) 동작을 나타내는 도면이고, 도 6은 본 발명의 일 실시예에 따른 도 3에 도시된 반도체 장치의 인터리빙 동작을 나타내는 도면이다.
도 3 및 도 5를 참조하면, 마이크로 프로세서(100)로부터 출력된 제1 어드레스 정보(I/O), 예컨대 제1 반도체 칩(10_1)의 메모리 영역(11_1)의 제1 결함 메모리 블록(11h1)에 해당하는 제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 저장부(23)에 저장된 제1 리던던시 정보(RI1)와 일치하면, 제1 반도체 칩(10_1)은 동작하게 된다.
제1 반도체 칩(10_1)은 제1 어드레스 정보(I/O)를 시간축(t) 시간 t0에서 리던던시 영역(13_1)의 제1 리던던시 블록(111R1)에 로딩한다(A).
제1 반도체 칩(10_1)의 제1 리던던시 블록(111R1)에 제1 어드레스 정보(I/O) 의 로딩이 완료되면, 마이크로 프로세서(100)로부터 제2 어드레스 정보(I/O)가 출력된다.
여기서, 제2 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 메모리 영역(11_1)의 제2 결함 메모리 블록(15h1)에 해당되는 어드레스 정보이면, 제2 어드레스 정보(I/O)는 제2 반도체 칩(10_2)의 리던던시 영역(13_2)의 제1 리던던시 블록(215R2)에 로딩될 수 있다.
이때, 마이크로 프로세서(100)는 제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제1 리던던시 블록(111R1)에 로딩 완료된 시점, 예컨대 시간축(t) 시간 t1에서, 제2 어드레스 정보(I/O)를 제2 반도체 칩(10_2)으로 제공할 수 있다. 제2 반도체 칩(10_2)은 제2 어드레스 정보(I/O)를 제1 리던던시 블록(215R2)에 로딩할 수 있다(B).
그러나, 제2 어드레스 정보(I/O)가 제2 반도체 칩(10_2)의 메모리 영역(11_2)의 제1 결함 메모리 블록(17h2)에 해당되는 어드레스 정보이면, 제2 어드레스 정보(I/O)는 제1 반도체 칩(10_1)의 리던던시 영역(13_1)의 제2 리던던시 블록(117R1)에 로딩될 수 있다.
이에 따라, 마이크로 프로세서(100)가 제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제1 리던던시 블록(111R1)에 로딩 완료된 시점에서 제2 어드레스 정보(I/O)를 제1 반도체 칩(10_1)으로 제공하고자 하는 경우에, 시간축(t) 시간 t1에서 제1 반도체 칩(10_1)은 동작 중인 상태가 된다.
즉, 제2 어드레스 정보(I/O)는 제1 반도체 칩(10_1)으로 제공될 수 없게 되 고, 반도체 장치는 동작 불가능의 상태가 될 수 있다(B').
이러한 문제점을 해결하기 위하여, 도 3 및 도 6을 참조하면, 마이크로 프로세서(100)로부터 출력된 제1 어드레스 정보(I/O), 예컨대 제1 반도체 칩(10_1)의 메모리 영역(11_1)의 제1 결함 메모리 블록(11h1)에 해당하는 제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 저장부(23)에 저장된 제1 리던던시 정보(RI1)와 일치하면, 제1 반도체 칩(10_1)은 동작하게 된다.
제1 반도체 칩(10_1)은 제1 어드레스 정보(I/O)를 시간축(t) 시간 t0에서 리던던시 영역(13_1)의 제1 리던던시 블록(111R1)에 로딩한다(A).
제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제1 리던던시 블록(111R1)에 로딩 완료되는 시점, 즉 시간축(t) 시간 t1에서, 마이크로 프로세서(100)는 제2 어드레스 정보(I/O)를 출력하기 전에 제1 반도체 칩(10_1) 및 제2 반도체 칩(10_2)에 상태 정보 신호들(RS1, RS2)을 각각 전송한다.
예컨대, 제2 어드레스 정보(I/O)가 제2 반도체 칩(10_2)의 메모리 영역(11_2)의 제1 결함 메모리 블록(17h2)에 해당하는 어드레스 정보이면, 제2 어드레스 정보(I/O)는 제1 반도체 칩(10_1)의 리던던시 영역(13_1)의 제2 리던던시 블록(117R1)으로 제공되어야 한다.
이에 따라, 마이크로 프로세서(100)는 제1 반도체 칩(10_1)으로부터 피드백 된 상태 정보 신호()의 결과, 예컨대 마이크로 프로세서(100)로부터 제1 반도체 칩(10_1)에 제공된 제1 상태 정보 신호(RS1)에 응답하여 상기 제1 반도체 칩(10_1)의 현재 상태에 대한 정보가 피드백 되는 제1 상태 정보 신호(RS1)의 결과에 기초 하여 제2 어드레스 정보(I/O)의 전송을 소정 시간(△t) 홀딩시킬 수 있다.
구체적으로, 마이크로 프로세서(100)는 제2 어드레스 정보(I/O)를 제1 반도체 칩(10_1)의 제2 리던던시 블록(117R1)으로 전송하기 전에, 제1 반도체 칩(10_1)으로부터 피드백 된 제1 상태 정보 신호(RS1)의 결과에 기초하여 제1 반도체 칩(10_1)이 동작 중, 예컨대 제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제1 리던던시 블록(111R1)에 로딩 중이라는 정보를 얻게 된다.
이에 따라, 마이크로 프로세서(100)는 상기 제1 상태 정보 신호(RS1)의 결과에 기초하여 제1 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제1 리던던시 블록(111R1)에 프로그래밍되는 동작이 완료되는 시점, 예컨대 시간축(t) 시간 t1-t2동안 제2 어드레스 정보(I/O)의 전송을 소정 시간(△t) 홀딩시킬 수 있다(B).
즉, 마이크로 프로세서(100)는 홀딩 시간(△t), 즉 시간축(t) 시간 t1-t2동안의 홀딩 시간(△t)에 따른 시간 손실을 감수하더라도, 앞서 도 5에서 설명된 반도체 장치의 동작 불가능을 해소할 수 있다.
이어, 제2 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제2 리던던시 블록(117R1)에 로딩 완료되는 시점, 즉 시간축(t) 시간 t3에서, 마이크로 프로세서(100)는 제1 반도체 칩(10_1) 및 제2 반도체 칩(10_2)에 상태 정보 신호들(RS1, RS2)을 다시 전송한다.
그리고, 마이크로 프로세서(100)는 제1 반도체 칩(10_1) 및 제2 반도체 칩(10_2)으로부터 피드백 된 상태 정보 신호들(RS1, RS2)의 결과에 기초하여 제3 어드레스 정보(I/O)를 출력할 수 있다.
여기서, 제3 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 메모리 영역(11_1)의 제2 결함 메모리 블록(15h1)에 해당하는 어드레스 정보이면, 제3 어드레스 정보(I/O)는 제2 반도체 칩(10_2)의 리던던시 영역(13_2)의 제1 리던던시 블록(215R2)으로 제공되어야 한다.
따라서, 마이크로 프로세서(100)는 제2 반도체 칩(10_2)으로부터 피드백 된 제2 상태 정보 신호(RS2)의 결과, 예컨대 제2 반도체 칩(10_2)이 동작하지 않고 있다는 제2 상태 정보 신호(RS2)의 결과에 기초하여, 제3 어드레스 정보(I/O)를 제2 반도체 칩(10_2)으로 전송할 수 있다.
이때, 마이크로 프로세서(100)는 제3 어드레스 정보(I/O)를 제2 어드레스 정보(I/O)가 제1 반도체 칩(10_1)의 제2 리던던시 블록(117R1)에 로딩 완료된 시점, 즉 시간축(t) 시간 t3에서, 제2 반도체 칩(10_2)으로 제공할 수 있다.
제2 반도체 칩(10_2)은 제3 어드레스 정보(I/O)를 리던던시 영역(13_2)의 제1 리던던시 블록(215R2)에 로딩할 수 있다(C).
즉, 본 실시예에서는 칩간 리던던시 동작을 수행하는 반도체 장치에 있어서, 마이크로 프로세서가 새로운 어드레스 정보를 출력하기 전에 다수의 반도체 칩들 각각에 상태 정보 신호를 제공하고, 다수의 반도체 칩들 각각으로부터 피드백 된 상태 정보 신호의 결과에 기초하여 새로운 어드레스 정보를 전송 또는 홀딩 시킴으로써, 반도체 장치의 오동작을 개선할 수 있게 된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 다수의 반도체 칩들 각각의 제어부의 개략적인 블록도이다.
도 3은 도 1에 도시된 반도체 장치의 동작을 나타낸 도면이다.
도 4는 도 3의 순서도를 나타낸 도면이다.
도 5는 도 3에 도시된 반도체 장치의 종래의 인터리빙(interleaving) 동작을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 도 3에 도시된 반도체 장치의 인터리빙 동작을 나타내는 도면이다.

Claims (10)

  1. 다수의 리던던시 정보들이 저장된 저장부; 및
    외부로부터 입력된 어드레스 정보와 상기 다수의 리던던시 정보들 중 어느 하나의 리던던시 정보를 비교하고, 비교 결과에 기초하여 반도체 장치의 동작을 인에이블 또는 디스에이블 시키는 비교부를 포함하는 반도체 장치.
  2. 제1 항에 있어서, 상기 반도체 장치는 메모리 영역 및 리던던시 영역을 더 포함하고,
    상기 저장부에는,
    상기 반도체 장치의 상기 메모리 영역의 제1 결함 메모리 블록을 상기 반도체 장치의 상기 리던던시 영역의 리던던시 블록으로 리페어하기 위한 제1 리던던시 정보;
    상기 반도체 장치의 상기 메모리 영역의 제2 결함 메모리 블록을 상기 반도체 장치와 다른 반도체 장치의 리던던시 영역의 리던던시 블록으로 리페어하기 위한 제2 리던던시 정보; 및
    상기 다른 반도체 장치의 상기 메모리 영역의 제1 결함 메모리 블록을 상기 반도체 장치의 리던던시 영역의 상기 리던던시 블록으로 리페어 하기 위한 제3 리던더시 정보가 저장된 반도체 장치.
  3. 제2 항에 있어서, 상기 비교부는,
    상기 어드레스 정보와 상기 제1 리던던시 정보 또는 상기 어드레스 정보와 상기 제3 리던던시 정보가 일치하는 경우, 상기 반도체 장치를 인에이블 시키고,
    상기 어드레스 정보와 상기 제2 리던던시 정보가 일치하는 경우, 상기 반도체 장치를 디스에이블 시키는 반도체 장치.
  4. 어드레스 정보를 출력하기 위한 마이크로 프로세서(MCU);
    상기 어드레스 정보를 전송하기 위한 버스(bus); 및
    각각이 상기 버스에 접속된 제1 반도체 칩 및 제2 반도체 칩들을 구비하는 반도체 장치를 포함하고,
    상기 제1 및 제2 반도체 칩들 각각은,
    다수의 리던던시 정보들이 저장된 저장부; 및
    외부로부터 입력된 어드레스 정보와 상기 다수의 리던던시 정보들 중 어느 하나의 리던던시 정보를 비교하고, 비교 결과에 기초하여 상기 반도체 장치의 동작을 인에이블 또는 디스에이블 시키는 비교부를 포함하는 반도체 장치.
  5. 제4 항에 있어서, 상기 다수의 반도체 칩들 각각은 메모리 영역 및 리던던시 영역을 더 포함하고,
    상기 제1 및 제2 반도체 칩들의 상기 저장부 각각에는,
    상기 제1 반도체 칩의 상기 메모리 영역의 제1 결함 메모리 블록을 상기 제1 반도체 칩의 상기 리던던시 영역의 리던던시 블록으로 리페어하기 위한 제1 리던던시 정보;
    상기 제1 반도체 칩의 상기 메모리 영역의 제2 결함 메모리 블록을 상기 제2 반도체 칩의 리던던시 영역의 리던던시 블록으로 리페어하기 위한 제2 리던던시 정보; 및
    상기 제2 반도체 칩의 상기 메모리 영역의 제1 결함 메모리 블록을 상기 제1 반도체 칩의 리던던시 영역의 상기 리던던시 블록으로 리페어 하기 위한 제3 리던더시 정보가 저장된 반도체 장치.
  6. 제5 항에 있어서, 상기 제1 반도체 칩의 상기 비교부는,
    상기 어드레스 정보와 상기 제1 리던던시 정보 또는 상기 어드레스 정보와 상기 제3 리던던시 정보가 일치하는 경우, 상기 제1 반도체 칩을 인에이블 시키고,
    상기 어드레스 정보와 상기 제2 리던던시 정보가 일치하는 경우, 상기 제1 반도체 칩을 디스에이블 시키는 반도체 장치.
  7. 제5 항에 있어서, 상기 제2 반도체 칩의 상기 비교부는,
    상기 어드레스 정보와 상기 제1 리던던시 정보 또는 상기 어드레스 정보와 상기 제3 리던던시 정보가 일치하는 경우, 상기 제2 반도체 칩을 인에이블 시키고,
    상기 어드레스 정보와 상기 제2 리던던시 정보가 일치하는 경우, 상기 제2 반도체 칩을 디스에이블 시키는 반도체 장치.
  8. 제4 항에 있어서, 상기 제1 반도체 칩의 상기 리던던시 영역에 상기 어드레스 정보가 로딩되면,
    상기 마이크로 프로세서는 새로운 어드레스 정보를 전송하기 전에 상기 제1 및 제2 반도체 칩들 각각에 상태 정보 신호를 전송하는 반도체 장치.
  9. 제8 항에 있어서, 상기 새로운 어드레스 정보가 상기 제1 반도체 칩의 상기 리던던시 영역에 해당하는 어드레스 정보이면,
    상기 마이크로 프로세서는 상기 제1 반도체 칩으로부터 피드백 된 상기 상태 정보 신호의 결과에 기초하여, 상기 제1 반도체 칩의 상기 리던던시 영역에 상기 어드레스 정보가 프로그래밍되는 동작이 완료되는 시점까지 상기 새로운 어드레스 정보의 전송을 홀딩시키는 반도체 장치.
  10. 제8 항에 있어서, 상기 새로운 어드레스 정보가 상기 제2 반도체 칩의 상기 리던던시 영역에 해당하는 어드레스 정보이면,
    상기 마이크로 프로세서는 상기 제2 반도체 칩으로부터 피드백 된 상기 상태 정보 신호에 기초하여, 상기 제1 반도체 칩의 상기 리던던시 영역에 상기 어드레스 정보가 로딩되는 동작이 완료되는 시점에서 상기 제2 반도체 칩에 상기 새로운 어드레스 정보를 전송하는 반도체 장치.
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