KR20130083293A - 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법 - Google Patents

페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법 Download PDF

Info

Publication number
KR20130083293A
KR20130083293A KR1020120003983A KR20120003983A KR20130083293A KR 20130083293 A KR20130083293 A KR 20130083293A KR 1020120003983 A KR1020120003983 A KR 1020120003983A KR 20120003983 A KR20120003983 A KR 20120003983A KR 20130083293 A KR20130083293 A KR 20130083293A
Authority
KR
South Korea
Prior art keywords
address
fail
storage unit
stored
fail address
Prior art date
Application number
KR1020120003983A
Other languages
English (en)
Other versions
KR101944936B1 (ko
Inventor
공용호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120003983A priority Critical patent/KR101944936B1/ko
Priority to US13/610,283 priority patent/US9287007B2/en
Publication of KR20130083293A publication Critical patent/KR20130083293A/ko
Application granted granted Critical
Publication of KR101944936B1 publication Critical patent/KR101944936B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Abstract

본 발명에 따른 리던던시 제어회로는 페일 어드레스를 저장하는 페일 어드레스 저장부; 상기 페일 어드레스 저장부에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부; 상기 페일 어드레스 저장부에 저장된 값과 제1입력 어드레스 및 제2입력 어드레스를 각각 비교하는 어드레스 비교부; 및 상기 공유 저장부에 저장된 값 및 상기 어드레스 비교부의 비교결과에 응답하여 리던던시 동작을 제어하는 리던던시 제어부를 포함한다.

Description

페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법{FAIL ADDRESS STORAGE CIRCUIT, REDUNDANCY CONTROL CIRCUIT, METHOD FOR STORING FAIL ADDRESS AND METHOD FOR CONTROLLING REDUNDANCY}
본 발명은 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법에 관한 것이다.
일반적으로, 반도체 메모리 소자가 몇 개의 결함 메모리 셀(cell)들, 혹은 한 개의 결함 메모리 셀이라도 있으면, 그 메모리 소자는 제품으로서 출하 될 수 없고 불량품으로 처리 된다. 따라서, 미리 반도체 메모리 소자 내에 설치해둔 예비 메모리 셀을 이용하는 리던던시(redundancy) 기술이 이용된다.
웨이퍼 제조 공정이 종료되어 테스트를 통해서 결함 메모리 셀을 검출하여, 퓨즈 컷팅함으로써 프로그램한다. 이러한 결함 메모리 셀의 위치 정보 즉, 퓨즈 컷팅된 어드레스를 저장하여 결함 메모리 셀 대신 치환될 리던던시 메모리 셀로 대체할 준비를 한다.
도 1은 종래의 리던던시 제어회로의 구성도이다.
도 1에 도시된 바와 같이, 리던던시 제어회로는, 로우 어드레스 저장부(110), 컬럼 어드레스 저장부(120), 로우 어드레스 비교부(130), 컬럼 어드레스 비교부(140) 및 리던던시 제어부(150)를 포함한다.
이하 도 1을 참조하여 리던던시 제어회로의 동작에 대해 설명한다.
로우 어드레스 저장부(110) 및 컬럼 어드레스 저장부(120)는 각각 다수의 퓨즈를 포함한다. 다수의 퓨즈 중 하나의 퓨즈(이하 '인에이블 퓨즈')는 로우 어드레스 저장부(110)에 페일 어드레스가 저장되었는지 여부에 따라 컷팅된다. 예를 들어 로우 어드레스 저장부(110)의 다수의 퓨즈 중 '인에이블 퓨즈'가 컷팅된 경우 나머지 퓨즈에는 페일 어드레스(로우 어드레스)의 값이 저장된 것이고, '인에이블 퓨즈'가 컷팅되지 않는 경우 나머지 퓨즈에는 페일 어드레스의 값이 저장되지 않은 것이다. '인에이블 퓨즈'의 컷팅여부에 따라 로우 인에이블 신호(REN)의 활성화 여부가 결정된다. 나머지 퓨즈에는 페일 어드레스의 각각의 비트가 저장된다. 이하 로우 리던던시 동작에 대해 설명한다.
로우 어드레스 저장부(110)에는 리페어되어야 하는 메모리 셀에 대응되는 로우 어드레스(페일 어드레스)가 저장된다. 페일 어드레스가 저장되었으므로 로우 어드레스 저장부(110)에 포함된 '인에이블 퓨즈'는 컷팅된다. 이하 로우 어드레스 저장부(110)에 저장된 값을 로우 어드레스(FRA<0:N>)라 한다.
로우 어드레스 저장부(110)는 자신에게 저장된 로우 어드레스(FRA<0:N>)를 출력하며 '인에이블 퓨즈'가 컷팅되었으므로 로우 인에이블 신호(REN)가 활성화된다.
로우 어드레스 비교부(130)는 외부에서 입력된 어드레스(RA<0:N>, 이하 입력 로우 어드레스(RA<0:N>)라 함)와 로우 어드레스 저장부(110)에 저장된 로우 어드레스(FRA<0:N>, 이하 로우 어드레스(FRA<0:N>)라 함)를 비교하여 비교정보(RCMP<0:N>)를 생성한다. 비교정보(RCMP<0:N>)의 각 비트는 입력 로우 어드레스의 각 비트(RA<0> ~ RA<N>)와 로우 어드레스의 각 비트(FRA<0> ~ FRA<N>) 중 서로 대응하는 비트가 동일하면 활성화된다. 예를 들어 입력 로우 어드레스의 제1비트(RA<0>)와 로우 어드레스의 제1비트(FRA<0>)가 동일하면 비교정보의 제1비트(RCMP<0>)가 활성화된다. 따라서 입력 로우 어드레스(RA<0:N>)와 로우 어드레스(FRA<0:N>)가 완전히 동일한 경우 비교정보의 모든 비트(RCMP<0> ~ RCMP<N>)가 활성화된다.
리던던시 제어부(150)는 로우 인에이블 신호(REN)와 비교정보(RCMP<0:N>)에 응답하여 로우 리던던시 동작을 제어한다. 로우 인에이블 신호(REN) 및 비교정보의 모든 비트(RCMP<0> ~ RCMP<N>)가 모두 활성화된 경우(즉 로우 인에이블 신호(REN)가 활성화되고, 입력 로우 어드레스의 각 비트(RA<0> ~ RA<N>)와 로우 어드레스의 각 비트(FRA<0> ~ FRA<N>) 중 서로 대응하는 모든 비트의 값이 동일한 경우) 로우 리던던시 제어신호(RCON)를 활성화한다. 로우 리던던시 제어신호(RCON)가 활성화되면 입력 로우 어드레스(RA<0:N>)에 대응되는 원래의 워드라인 대신에 대체된 리던던시 워드라인이 활성화된다.
컬럼 리던던시 동작도 상술한 로우 리던던시 동작과 거의 동일하다. 컬럼 어드레스 저장부(120)에 포함된 다수의 퓨즈 중 '인에이블 퓨즈'에는 컬럼 어드레스 저장부(120)에 페일 어드레스가 저장되었는지 여부에 따라 컷팅된다. 또한 '인에이블 퓨즈'의 컷팅여부에 따라 컬럼 인에이블 신호(CEN)가 활성화되거나 비활성화된다. 컬럼 어드레스 비교부(140)는 입력 컬럼 어드레스(CA<0:M>)와 컬럼 어드레스 저장부(120)에 저장된 컬럼 어드레스(FCA<0:M>, 이하 컬럼 어드레스(FCA<0:M>)라 함)를 비교하여 비교정보(CCMP<0:M>)를 생성한다. 리던던시 제어부(150)는 컬럼 인에이블 신호(CEN) 및 비교정보(CCMP<0:M>)에 응답하여 컬럼 리던던시 제어신호(CCON)를 활성화하거나 비활성화한다. 여기서 컬럼 인에이블 신호(CEN)가 활성화되고, 입력 컬럼 어드레스(CA<0:M>)와 컬럼 어드레스(FCA<0:M>)가 완전히 동일하면(비교정보의 모든 비트(CCMP<0> ~ CCMP<M>)가 활성화된 경우) 컬럼 리던던시 제어신호(CCON)를 활성화한다. 컬럼 리던던시 제어신호(CCON)가 활성화되면 입력 컬럼 어드레스(CA<0:N>)에 대응되는 원래의 비트라인 대신에 대체된 리던던시 비트라인에 연결된 메모리 셀의 데이터가 액세스 된다.
리던던시 제어회로는 페일된 다수의 로우/컬럼 어드레스를 저장하기 위해 다수의 로우/컬럼 어드레스 저장부(110, 130)를 포함한다. 그런데 로우 어드레스 저장부(110)는 로우 어드레스만 저장할 수 있고, 컬럼 어드레스 저장부(130)는 컬럼 어드레스만 저장할 수 있다. 따라서 로우 어드레스와 컬럼 어드레스의 값이 동일해도 1개의 어드레스 저장부에 함께 저장할 수 없고 각각 1개의 로우 어드레스 저장부 및 컬럼 어드레스 저장부에 따로 저장되어야 한다. 여기서 로우 어드레스와 컬럼 어드레스의 값이 동일하다는 것은 로우 어드레스와 컬럼 어드레스의 서로 대응하는 비트의 값이 모두 동일하다는 것을 의미한다.
이로 인해 리던던시 동작의 유연성(flexibility)이 저하되고, 어드레스 저장부(110, 130)를 효율적으로 사용할 수 없다는 문제점이 있다.
본 발명은 저장된 값이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는지 여부를 저장함으로써 동일한 값을 가지는 로우 어드레스와 컬럼 어드레스를 하나의 페일 어드레스 저장부에 저장할 수 있도록 하여 동일한 개수의 페일 어드레스 저장부를 이용하여 더 많은 페일 어드레스를 저장할 수 있는 페일 어드레스 저장회로를 제공한다.
본 발명에 따른 리던던시 제어회로는 페일 어드레스를 저장하는 페일 어드레스 저장부; 상기 페일 어드레스 저장부에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부; 상기 페일 어드레스 저장부에 저장된 값과 제1입력 어드레스 및 제2입력 어드레스를 각각 비교하는 어드레스 비교부; 및 상기 공유 저장부에 저장된 값 및 상기 어드레스 비교부의 비교결과에 응답하여 리던던시 동작을 제어하는 리던던시 제어부를 포함할 수 있다.
또한 페일 어드레스를 저장하는 페일 어드레스 저장회로를 이용한 페일 어드레스 저장방법에 있어서, 본 발명에 따른 페일 어드레스 저장방법은 메모리 장치를 테스트하여 하나의 불량 메모리 셀에 대응하는 하나 이상의 제1어드레스 및 하나 이상의 제2어드레스를 검출하는 단계; 상기 하나 이상의 제2어드레스 중 상기 제1어드레스와 대응되는 값을 가지는 제2어드레스를 확인하는 단계; 및 상기 하나 이상의 제1어드레스 및 상기 하나 이상의 제2어드레스를 각각 상기 페일 어드레스 저장회로에 저장하되, 상기 제1어드레스 및 상기 제1어드레스와 대응되는 값을 가지는 제2어드레스는 하나의 페일 어드레스 저장회로에 저장하는 단계를 포함할 수 있다.
또한 본 발명에 따른 리던던시 제어회로는 페일 어드레스를 저장하는 페일 어드레스 저장부; 상기 페일 어드레스 저장부에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부; 상기 페일 어드레스에 저장된 값이 메모리 장치의 외부로부터 제1 내지 13번 핀을 통해 입력되는 제1입력 어드레스 및 상기 제3 내지 9번 핀을 통해 입력되는 제2입력 어드레스를 각각 비교하는 어드레스 비교부; 및 상기 공유 저장부에 저장된 값 및 상기 어드레스 비교부의 비교결과에 응답하여 리던던시 동작을 제어하는 리던던시 제어부를 포함할 수 있다.
또한 페일 어드레스를 저장하는 페일 어드레스 저장회로를 포함하는 리던던시 제어회로를 이용한 리던던시 제어방법에 있어서, 본 발명에 따른 리던던시 제어방법은 페일 어드레스를 저장하는 페일 어드레스 저장회로를 포함하는 리던던시 제어회로를 이용한 리던던시 제어방법에 있어서,
리던던시 동작시 상기 페일 어드레스 저장회로에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응되면 제1인에이블 신호 및 제2인에이블 신호를 활성화하는 단계; 및 상기 제1인에이블 신호가 활성화되면 상기 페일 어드레스 저장회로에 저장된 값과 제1입력 어드레스를 비교하여 제1리던던시 동작을 제어하고, 상기 제2인에이블 신호가 활성화되면 상기 페일 어드레스 저장회로에 저장된 값과 제2입력 어드레스를 비교하여 제2리던던시 동작을 제어하는 단계를 포함할 수 있다.
또한 본 발명에 따른 페일 어드레스 저장회로는 페일 어드레스를 저장하는 페일 어드레스 저장부; 및 상기 페일 어드레스 저장부에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부를 포함할 수 있다.
본 발명에 따른 페일 어드레스 저장회로는 저장된 값이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는지 여부를 저장함으로써 동일한 값을 가지는 로우 어드레스 및 컬럼 어드레스를 하나의 페일 어드레스 저장부에 저장할 수 있다. 따라서 동일한 개수의 페일 어드레스 저장부를 이용하여 더 많은 페일 어드레스를 저장할 수 있다.
도 1은 종래의 리던던시 제어회로의 구성도,
도 2는 본 발명의 일 실시예에 따른 페일 어드레스 저장회로(A)를 포함하는 리던던시 제어회로의 구성도,
도 3은 도 2의 리던던시 제어회로의 상세한 구성을 나타낸 도면,
도 4는 본 발명의 일 실시예에 따른 페일 어드레스 저장방법을 설명하기 위한 순서도,
도 5는 본 발명의 다른 일 실시예에 따른 리던던시 제어회로의 상세한 구성을 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 페일 어드레스 저장회로(A)를 포함하는 리던던시 제어회로의 구성도이다.
도 2에 도시된 바와 같이 리던던시 제어회로는 페일 어드레스를 저장하는 페일 어드레스 저장부(210), 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부(220), 페일 어드레스 저장부에 저장된 값(FA<0:N>)과 제1입력 어드레스(ADD1<0:N>) 및 제2입력 어드레스(ADD2<0:M>)를 각각 비교하는 어드레스 비교부(230) 및 공유 저장 부(220)에 저장된 값 및 어드레스 비교부(230)의 비교결과에 응답하여 리던던시 동작을 제어하는 리던던시 제어부(240)를 포함한다.
제1어드레스는 페일 어드레스 저장부(210)에 기본적으로 저장되는 어드레스에 해당하고, 제2어드레스는 제1어드레스와 동일한 경우 페일 어드레스 저장부(210)에 추가적으로 저장되는 어드레스에 해당한다. 즉 페일 어드레스 저장부(210)에는 기본적으로 제1어드레스가 저장되되, 제1어드레스에 대응하는 값을 가지는 제2어드레스가 있는 경우 제1어드레스와 상기 제1어드레스에 대응하는 값을 가지는 제2어드레스는 동일한 페일 어드레스 저장부(210)에 저장된다. 제1어드레스의 비트 수는 제2어드레스의 비트 수와 같거나 제2어드레스의 비트 수보다 많을 수 있다. 제1입력 어드레스(ADD1<0:N>)는 외부로부터 인가되는 제1어드레스이고 제2입력 어드레스(ADD2<0:M>)는 외부로부터 인가되는 제2어드레스이다.
한편 제1어드레스와 제2어드레스가 대응하는 값을 가진다는 것은 제1어드레스의 소정의 일부 비트 또는 전부 비트들과 여기에 대응하는 제2어드레스의 각 비트들의 값이 동일함을 의미한다. 예를 들어 제1어드레스가 4비트(address1<0> ~ address1<3>이라 함)이고 제2어드레스가 2비트(address2<0> ~ address2<1>)이며 제1어드레스의 비트 중 제2어드레스와 비교할 대상이 되는 소정의 비트가 'address1<0>, address1<1>'이라 할 때 제1어드레스의 각 비트와 제2어드레스의 각 비트 중 서로 대응하는 비트의 값이 같으면(예를 들어 address1<0> = address2<0>이고 address1<1> = address2<1>임, 각 비트의 대응관계는 설계에 따라 달라질 수 있음) 제1어드레스와 제2어드레스는 서로 대응하는 값을 가진다고 할 수 있다.
이하 도 2를 참조하여 리던던시 제어회로에 대해 설명한다.
제1어드레스(ADD1<0:N>) 및 제2어드레스(ADD2<0:M>) 중 하나는 로우 어드레스이고, 나머지 하나는 컬럼 어드레스일 수 있다. 이하에서는 제1어드레스(ADD1<0:N>)가 로우 어드레스이며 N+1비트이고, 제2어드레스(ADD2<0:M>)가 컬럼 어드레스이며 M+1비트인 경우에 대해 설명한다. 어드레스의 비트 수는 설계에 따라 달라질 수 있다.
메모리 장치의 테스트를 통해 불량이 검출된 워드라인(word line)에 대응되는 로우 어드레스(row address) 또는 불량이 검출된 비트라인(bit line)에 대응되는 컬럼 어드레스(column address)가 검출되고, 이러한 페일 어드레스(불량이 검출된 로우 어드레스 및 컬럼 어드레스를 통칭함)를 페일 어드레스 저장부(210)에 저장된다. 이때 상술한 바와 같이 서로 대응하는 값을 가지는 로우 어드레스와 컬럼 어드레스는 하나의 페일 어드레스 저장부(210)에 저장될 수 있다.
페일 어드레스 저장부(210)는 저장된 값이 로우 어드레스의 일부에 대응하는 제1페일 어드레스 저장부(도 2에 미도시 됨)와 저장된 값이 로우 어드레스의 일부에 대응하거나 로우 어드레스의 일부 및 컬럼 어드레스에 대응하는 제2페일 어드레스 저장부(도 2에 미도시 됨)를 포함할 수 있다. 제1페일 어드레스 저장부 및 제2페일 어드레스 저장부에 대한 자세한 설명은 도 3의 설명에서 후술한다.
여기서 페일 어드레스 저장부(210)는 전원이 공급되지 않아도 저장된 데이터가 유지되는 저장장치일 수 있다. 예를 들어 페일 어드레스 저장부(210)는 퓨즈(fuse), 안티퓨즈(anti-fuse), 롬(Read Only Memory; ROM) 등을 포함할 수 있다. 퓨즈를 이용하여 데이터를 저장하는 리던던시 제어회로에 대한 설명은 도 3의 설명에서 후술한다. 참고로 워드라인/비트라인에 불량이 있다는 것은 워드라인/비트라인에 연결된 메모리 셀에 불량이 있거나 워드라인/비트라인 자체에 불량이 있다는 것을 의미할 수 있다.
공유 저장부(220)는 페일 어드레스 저장부(210)에 페일 어드레스가 저장되었는지 여부 및 저장된 페일 어드레스가 로우 어드레스 및 컬럼 어드레스 모두에 대응하는지 여부를 판단하여 제1인에이블 신호(EN1, 제1어드레스가 로우 어드레스이므로 이하 로우 인에이블 신호(EN1)라 함) 및 제2인에이블 신호(EN2, 제2어드레스가 컬럼 어드레스이므로 이하 컬럼 인에이블 신호(EN2)라 함)를 생성한다.
공유 저장부(220)는 자신에게 저장된 값에 따라 페일 어드레스 저장부(210)에 페일 어드레스가 저장된 경우 로우 인에이블 신호(EN1)를 활성화한다. 상술한 바와 같이 페일 어드레스 저장부(210)는 기본적으로 로우 어드레스(제1어드레스)를 저장하되, 로우 어드레스와 대응되는 값을 가지는 컬럼 어드레스(제2어드레스)가 있으면 로우 어드레스와 상기 로우 어드레스와 대응되는 값을 가지는 컬럼 어드레스를 하나의 페일 어드레스 저장부(210)에 저장하므로 페일 어드레스 저장부(210)에 페일 어드레스가 저장되었다면 상기 페일 어드레스는 반드시 로우 어드레스에는 대응하므로 로우 인에이블 신호(EN1)를 활성화한다.
또한 공유 저장부(220)는 자신에게 저장된 값에 따라 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는 경우 로우 인에이블 신호(EN1) 및 컬럼 인에이블 신호(EN2)를 모두 활성화한다. 여기서 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)이 로우 어드레스 및 컬럼 어드레스 모두에 대응한다는 것은 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)이 로우 어드레스에 대응하고, 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>) 중 소정의 일부 비트 또는 전부 비트들이 컬럼 어드레스에 대응한다는 것을 의미한다. 이하에서는 'FA<0:N>' 중 'FA<K+1:N>'이 컬럼 어드레스에 대응하는 경우에 대해 설명한다. 참고로 'FA<K+1> ~FA<N>'는 M+1비트이다.
어드레스 비교부(230)는 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)과 입력 로우 어드레스(ADD1<0:N>, 제1입력 어드레스, 리던던시 동작을 위해 메모리 장치의 외부에서 인가된 로우 어드레스) 또는 입력 컬럼 어드레스(ADD2<0:M>, 제2입력 어드레스, 리던던시 동작을 위해 메모리 장치의 외부에서 인가된 컬럼 어드레스)를 비교하여 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)과 입력 로우 어드레스(ADD1<0:N>) 또는 입력 컬럼 어드레스(ADD2<0:M>)가 동일한지 여부를 나타내는 비교정보(CMP1<0:N>, CMP2<0:M>)를 생성한다. 제1비교정보(CMP1<0:N>)는 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)과 입력 로우 어드레스(ADD1<0:N>)가 동일한지 여부를 나타내고, 제2비교정보(CMP2<0:M>)는 페일 어드레스 저장부(2100에 저장된 값(FA<0:M>) 중 소정의 비트들이 입력 컬럼 어드레스(ADD2<0:M>)가 동일한지 여부를 나타낸다.
제1비교정보의 각 비트(CMP1<0> ~ CMP1<N>)들은 페일 어드레스 저장부(210)에 저장된 값의 각 비트(FA<0> ~ FA<N>)와 입력 로우 어드레스의 각 비트(ADD1<0> ~ ADD1<N>) 중 서로 대응하는 비트가 동일한 경우 활성화되고, 제2비교정보의 각 비트(CMP2<0> ~ CMP2<M>)들은 페일 어드레스 저장부(210)에 저장된 값의 소정의 비트들(예를 들어 FA<0> ~ FA<M>)과 입력 컬럼 어드레스의 각 비트(ADD2<0> ~ ADD2<N>) 중 서로 대응하는 비트가 동일한 경우 활성화된다.
리던던시 제어부(240)는 리던던시 동작을 수행할지 여부를 결정하는 부분이다.
리던던시 제어부(240)는 페일 어드레스 저장부(210)에 페일 어드레스가 저장되었고(로우 인에이블 신호(EN1)가 활성화됨), 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)과 로우 입력 어드레스(ADD1<0:N>)가 동일하면(제1비교정보의 모든 비트(CMP1<0> ~ CMP1<N>)가 활성화됨) 로우 리던던시 동작이 수행되도록 로우 리던던시 신호(RCON)를 활성화한다.
또한 페일 어드레스 저장부(210)에 저장된 값이 로우 어드레스 및 컬럼 어드레스 모두에 대응하고(로우 인에이블 신호(EN1) 및 컬럼 인에이블 신호(EN2)가 활성화됨), 페일 어드레스 저장부(210)에 저장된 값의 소정의 비트들(FA<0:M>)과 컬럼 입력 어드레스(ADD2<0:M>)가 동일하면(제2비교정보의 모든 비트(CMP2<0> ~ CMP2<M>)가 활성화됨) 컬럼 리던던시 동작이 수행되도록 컬럼 리던던시 신호(CCON)를 활성화한다.
즉 리던던시 제어부(240)는 로우 인에이블 신호(EN1) 및 제1비교정보(CMP1<0:N>)에 응답하여 로우 리던던시 동작을 제어하고, 컬럼 인에이블 신호(EN2) 및 제2비교정보(CMP2<0:M>)에 응답하여 컬럼 리던던시 동작을 제어한다. 여기서 리던던시 동작이란 입력된 로우/컬럼 어드레스에 대응되는 워드라인/비트라인이 불량이라서 이를 리던던시 워드라인/비트라인으로 대체하는 경우 당해 어드레스가 입력되었을 때 원래의 워드라인/비트라인이 아닌 리던던시 워드라인/비트라인을 활성화하는 동작을 말한다.
본 발명은 종래와 달리 페일 어드레스 저장부(210)에 반드시 로우 어드레스만 저장하지 않고, 로우 어드레스에 대응되는 값을 가지는 컬럼 어드레스가 있는 경우 페일 어드레스 저장부(210)에 로우 어드레스 및 로우 어드레스에 대응되는 값을 가지는 컬럼 어드레스를 함께 저장하되, 공유 저장부(221)에 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는지 여부를 함께 저장한다. 그리고 리던던시 동작시 페일 어드레스 저장부(210)에 페일 어드레스가 저장되었는지 여부 및 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는지 여부에 따라 로우 인에이블 신호(EN1) 및 컬럼 인에이블 신호(EN2)를 활성화함으로써 1개의 페일 어드레스 저장부(210)에 2개의 페일 어드레스를 저장할 수 있다. 즉 페일 어드레스 저장부(210)의 활용도를 높였다.
예를 들어 테스트시 검출된 로우 어드레스 및 컬럼 어드레스가 각각 4개이고, 이중 2개의 로우 어드레스의 소정의 비트들이 각각 1개의 컬럼 어드레스와 동일하다고 하자. 종래의 경우 모든 페일 어드레스를 저장하기 위해서는 로우 어드레스 저장부 및 컬럼 어드레스 저장부가 각각 4개 필요하였다(총 8개의 어드레스 저장부가 필요함). 그러나 본 발명의 경우 서로 동일한 값을 가지는 로우 어드레스와 컬럼 어드레스를 동일한 페일 어드레스 저장부에 저장하면 되므로 총 6개의 페일 어드레스 저장부가 필요하다. 즉 본 발명에 따른 리던던시 제어회로는 종래에 비해 적은 수의 어드레스 저장부로 보다 많은 페일 어드레스를 저장할 수 있다.
상술한 예에서는 제1어드레스가 로우 어드레스이고, 제2어드레스가 컬럼 어드레스인 경우에 대해 설명하였으나 설계에 따라 제1어드레스가 컬럼 어드레스이고, 제2어드레스가 로우 어드레스일 수 있다. 이 경우 제1입력 어드레스(ADD1<0:N>)가 입력된 컬럼 어드레스이고, 제2입력 어드레스(ADD2<0:M>)가 입력된 로우 어드레스가 된다. 제1비교정보(CMP1<0:N>)는 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)과 입력 컬럼 어드레스(ADD1<0:N>)가 동일한지 여부를 나타내고, 제2비교정부(CMP2<0:M>)는 페일 어드레스 저장부(210)에 저장된 값의 소정의 비트들이(예을 들면 FA<0> ~ FA<M>)의 동일한지 여부를 나타낸다. 제1인에이블 신호(EN1)는 컬럼 인에이블 신호에 해당하고, 제2인에이블 신호(EN2)는 로우 인에이블 신호에 해당한다. 리던던시 제어부(240)는 컬럼 인에이블 신호(EN1)와 제1비교정보(CMP1<0:N>)에 응답하여 컬럼 리던던시 동작을 제어하고, 로우 인에이블 신호(EN2)에 응답하여 로우 리던던시 동작을 제어한다. 세부적인 동작은 제1어드레스가 로우 어드레스이고, 제2어드레스가 컬럼 어드레스인 경우와 동일하다.
본 발명의 일 실시예에 따른 리던던시 제어회로는 본 발명에 따른 페일 어드레스 저장회로(A) 포함하기 때문에 상술한 바와 같이 동작할 수 있다. 본 발명의 일 실시예에 따른 페일 어드레스 저장회로(A)는 페일 어드레스를 저장하는 페일 어드레스 저장부(210) 및 페일 어드레스 저장부(210)에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부(221)를 포함한다. 이하 페일 어드레스 저장부(210) 및 공유 저장부(221)에 대한 설명은 도 2의 설명에서 상술한 바와 동일하다.
본 발명에 따른 페일 어드레스 저장회로(A)는 페일 어드레스 저장부(210)에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장할 수 있는 공유 저장부(220)를 구비함으로써 페일 어드레스 저장부(210)에 서로 동일한 값을 가지는 제1어드레스 및 제2어드레스를 함께 저장할 수 있다.
도 3은 도 2의 리던던시 제어회로의 상세한 구성을 나타낸 도면이다. 도 3의 리던던시 제어회로는 퓨즈를 이용하여 페일 어드레스 및 공유 정보를 저장한다.
도 3에 도시된 바와 같이 리던던시 제어회로는 페일 어드레스를 저장하는 페일 어드레스 저장부(210), 페일 어드레스 저장부(210)에 저장된 값(FA<0:N>)이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부(220), 페일 어드레스 저장부에 저장된 값(FA<0:N>)과 제1입력 어드레스(ADD1<0:N>) 및 제2입력 어드레스(ADD2<0:M>)를 각각 비교하는 어드레스 비교부(230) 및 공유 저장부(220)에 저장된 값 및 어드레스 비교부(230)의 비교결과에 응답하여 리던던시 동작을 제어하는 리던던시 제어부(240)를 포함한다.
이하 도 2 및 도 3을 참조하여 리던던시 제어회로에 대해 설명한다. 특히 페일 어드레스 저장부(210), 공유 저장부(220) 및 어드레스 비교부(230)의 세부 구성 및 동작을 중심으로 설명하며, 도 2의 설명에서 상술한 사항에 대해서는 생략한다.
제1어드레스 및 제2어드레스에 대한 설명은 도 2의 설명에서 상술한 바와 동일하다. 이하에서는 제1어드레스가 로우 어드레스이며 4비트이고, 제2어드레스가 컬럼 어드레스이며 2비트인 경우에 대해 설명한다. 어드레스의 비트 수는 설계에 따라 달라질 수 있다. 제1어드레스 중 소정의 비트들(ADD1<2:3>)이 제2어드레스(ADD2<0:1>)에 대응하는 경우에 대해 설명한다(즉 ADD1<2:3> = ADD2<0:1>이면 제1어드레스와 제2어드레스를 하나의 페일 어드레스 저장부(210)에 저장할 수 있음).
페일 어드레스 저장부(210)에는 로우 어드레스 또는 로우 어드레스 및 컬럼 어드레스를 저장할 수 있다. 도 2의 설명에서 상술한 바와 같이 페일 어드레스 저장부(210)는 저장된 값이 제1어드레스의 일부에 대응하는 제1페일 어드레스 저장부(211) 및 저장된 값이 로우 어드레스의 일부에 대응하거나 로우 어드레스의 일부 및 컬럼 어드레스 모두에 대응하는 제2페일 어드레스 저장부(212)를 포함한다. 제1페일 어드레스 저장부(211)는 하나 이상의 퓨즈(211A, 211B, 도 3에서는 2개인 경우를 도시함)를 포함하고, 제2페일 어드레스 저장부(212)는 하나 이상의 공유 퓨즈(212A, 212B, 도 3에서는 2개인 경우를 도시함)를 포함한다.
공유 저장부(220)는 페일 어드레스 저장부(210)에 페일 어드레스가 저장되었는지 여부에 따라 컷팅되는 제1퓨즈(221) 및 페일 어드레스 저장부(210)에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부에 따라 컷팅되는 제2퓨즈(222)를 포함한다. 제1퓨즈(221)에 저장된 값에 따라 로우 인에이블 신호(EN1, 제1인에이블 신호)가 활성화되거나 비활성화되고, 제2퓨즈(222)에 저장된 값에 따라 컬럼 인에이블 신호(EN2, 제2인에이블 신호)가 활성화되거나 비활성화된다.
페일 어드레스 저장부(210)에 페일 어드레스가 저장된 경우 제1퓨즈(221)가 컷팅되고, 페일 어드레스 저장부에 저장된 값(FA<0:3>)이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는 경우 제2퓨즈(222)가 컷팅된다. 도 2의 설명에서 상술한 바와 같이 제1퓨즈(221)가 컷팅된 경우 페일 어드레스 저장부(210)에는 저장된 페일 어드레스는 반드시 로우 어드레스에는 대응하므로 로우 인에이블 신호(EN1)를 활성화한다. 또한 제2퓨즈(222)가 컷팅된 경우 페일 어드레스 저장부(210)에 저장된 값(FA<0> ~ FA<3>)은 로우 어드레스 및 컬럼 어드레스 모두에 대응하는데 제1퓨즈(221)의 컷팅여부에 따라 로우 인에이블 신호(EN1)를 활성화하므로 제2퓨즈(222)의 컷팅여부에 따라 나머지 컬럼 인에이블 신호(EN2)를 활성화한다. 참고로 제2퓨즈(222)가 컷팅되었다면 제1퓨즈(221)는 반드시 컷팅 상태일 것이다.
비교부(230)는 입력 로우 어드레스(제1입력 어드레스)의 각 비트(ADD1<0> ~ ADD1<3>)와 페일 어드레스 저장부(210)에 저장된 값의 각 비트(FA<0> ~ FA<3>)를 비교하기 위한 제1 내지 제4 비교부(231 ~ 234)를 포함한다. 여기서 제1 및 제2비교부(231, 232)는 제1페일 어드레스 저장부(211)에 저장된 값의 각 비트(FA<0>, FA<1>)와 입력 로우 어드레스의 일부의 비트들(ADD1<0>, ADD1<1>)을 비교하여 제1비교정보의 일부 비트들(CMP1<0>, CMP1<1>)을 생성한다. 또한 제3 및 제4비교부(233, 234)는 제2페일 어드레스 저장부(212)에 저장된 값의 각 비트(FA<2>, FA<3>)와 입력 로우 어드레스의 일부 비트들(ADD1<2>, ADD1<3>)를 비교하여 제1비교정보의 일부 비트들(CMP1<2>, CMP1<3>)을 생성하거나 이와 함께 제2페일 어드레스 저장부(212)에 저장된 값의 각 비트(FA<2>, FA<3>)와 입력 컬럼 어드레스(제2입력 어드레스)의 각 비트(ADD2<0>, ADD2<1>)를 비교하여 제2비교정보의 각 비트를(CMP2<0>, CMP2<1>) 생성한다.
이하 리던던시 제어부(240)의 동작에 대해서는 도 2의 설명에서 상술한 바와 동일하므로 생략한다.
도 4는 본 발명의 일 실시예에 따른 페일 어드레스 저장방법을 설명하기 위한 순서도이다.
도 4에 도시된 바와 같이, 페일 어드레스를 저장하는 페일 어드레스 저장회로를 이용한 페일 어드레스 저장방법에 있어서, 페일 어드레스 저장방법은 메모리 장치를 테스트하여 하나의 불량 메모리 셀에 대응하는 하나 이상의 제1어드레스 및 하나 이상의 제2어드레스를 검출하는 단계(S410), 하나 이상의 제2어드레스 중 제1어드레스와 대응되는 값을 가지는 제2어드레스를 확인하는 단계(S420), 하나 이상의 제1어드레스 및 하나 이상의 제2어드레스를 각각 페일 어드레스 저장회로에 저장하되, 제1어드레스 및 제1어드레스에 대응되는 값을 가지는 제2어드레스는 하나의 페일 어드레스 저장회로에 저장하는 단계(S430)를 포함한다. 제1어드레스 및 제2어드레스 중 하나는 로우 어드레스이고, 나머지 하나는 컬럼 어드레스일 수 있다.
이하에서 도 2 내지 도 4를 참조하여 페일 어드레스 저장방법에 대해 설명한다.
페일 어드레스 저장방법이 시작되면 먼저 메모리 장치를 테스트하여 하나 이상의 로우 어드레스 및 하나 이상의 컬럼 어드레스를 검출한다(이하 '페일 어드레스 검출단계'(S410)라 함). 페일 어드레스를 검출하는 방법은 본 발명이 속한 기술분야의 통상의 기술자라면 용이하게 알 수 있는 사항이므로 자세한 설명은 생략한다.
다음으로 '페일 어드레스 검출단계'(S410)에서 검출된 하나 이상의 로우 어드레스 및 하나 이상의 컬럼 어드레스를 정렬한다. 이때 하나 이상의 컬럼 어드레스 중 로우 어드레스와 대응되는 값을 가지는 컬럼 어드레스를 확인한다. 여기서 로우 어드레스에 대응되는 값을 가지는 컬럼 어드레스란 로우 어드레스의 일부의 비트들 또는 전부의 비트들과 동일한 값을 컬럼 어드레스를 의미한다(로우 어드레스의 비트수가 컬럼 어드레스의 비트수보다 많은 경우 전자에 해당하고, 로우 어드레스의 비트수가 컬럼 어드레스의 비트수와 같은 경우 후자에 해당함, 이하 '대응 어드레스 확인단계'(S420)라 함). 여기서 컬럼 어드레스의 비트수가 로우 어드레스의 비트수와 같거나 컬럼 어드레스의 비트수보다 많은 경우 하나 이상의 로우 어드레스 중 로우 어드레스의 일부의 비트들 또는 전부의 비트들과 동일한 값을 가지는 로우 어드레스를 확인(S421)한다. 여기서 로우 어드레스 및 컬럼 어드레스가 동일하다는 의미는 도 2의 설명에서 상술한 바와 같다.
마지막으로 '페일 어드레스 검출단계'(S410)에서 검출된 어드레스를 페일 어드레스 저장회로(A)에 각각 저장한다(이하 '페일 어드레스 저장단계'(S430)라 함). 여기서 '대응 어드레스 확인단계'(S420)에서 서로 동일한 어드레스가 확인되지 않은 로우 어드레스 및 컬럼 어드레스는 각각 페일 어드레스 저장회로(A)에 저장한다(S432).
이때 대응되는 어드레스가 확인되지 않은 로우 어드레스 및 컬럼 어드레스가 저장되는 페일 어드레스 저장회로(A)의 경우 페일 어드레스 저장부(210)에 페일 어드레스(로우 어드레스 또는 컬럼 어드레스)가 저장되었는지 여부를 저장하는 공유 저장부(220)의 제1퓨즈(221)는 컷팅되고, 페일 어드레스 저장부(210)에 저장된 값이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부(220)의 제2퓨즈(222)는 컷팅되지 않을 수 있다('INT'에서 '아니오'를 따라 'S432'로 진행함). 서로 대응하는 로우 어드레스 및 컬럼 어드레스는 1개의 페일 어드레스 저장회로(A)에 저장된다. 서로 동일한 로우 어드레스 및 컬럼 어드레스가 저장되는 페일 어드레스 저장회로(A)의 경우 페일 어드레스 저장부(210)에 페일 어드레스가 저장되었는지 여부를 저장하는 공유 저장부(220)의 제1퓨즈(221) 및 페일 어드레스 저장부(210)에 저장된 값이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부(220)의 제2퓨즈(222)가 모두 컷팅될 수 있다('INT'에서 '예'를 따라 'S431'로 진행함).
본 발명에 따른 페일 어드레스 저장방법은 도 2의 페일 어드레스 저장회로(A) 및 도 2의 리던던시 제어회로와 동일한 효과를 가진다.
도 5는 본 발명의 다른 일 실시예에 따른 리던던시 제어회로의 상세한 구성을 나타낸 도면이다. 도 5의 리던던시 제어회로는 도 3의 리던던시 제어회로와 같이 퓨즈를 이용하여 페일 어드레스 및 공유 정보를 저장한다.
도 5에 도시된 바와 같이, 리던던시 제어회로는 페일 어드레스를 저장하는 페일 어드레스 저장부(510), 페일 어드레스 저장부(510)에 저장된 값(FA<1:13>)이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부(520), 페일 어드레스에 저장된 값(FA<0:13>)이 메모리 장치의 외부로부터 제1 내지 13번 핀을 통해 입력되는 제1입력 어드레스(ADD1<1:13>) 및 제3 내지 9번 핀을 통해 입력되는 제2입력 어드레스(ADD2<3:9>)를 각각 비교하는 어드레스 비교부(530) 및 공유 저장부(520)에 저장된 값 및 어드레스 비교부(530)의 비교결과에 응답하여 리던던시 동작을 제어하는 리던던시 제어부(540)를 포함한다.
이하 도 2, 도 3 및 도 5를 참조하여 리던던시 제어회로에 대해 설명한다. 특히 페일 어드레스 저장부(510), 공유 저장부(520) 및 어드레스 비교부(530)의 세부 구성 및 동작을 중심으로 설명하며, 도 2의 설명 또는 도 3의 설명에서 상술한 사항에 대해서는 생략한다.
제1어드레스 및 제2어드레스에 대한 설명은 도 2의 설명에서 상술한 바와 동일하다. 이하에서는 제1어드레스가 로우 어드레스이며 13비트이고, 제2어드레스가 컬럼 어드레스이며 7비트인 경우에 대해 설명한다. 어드레스의 비트 수는 설계에 따라 달라질 수 있다. 제1어드레스 중 제3 내지 제9비트들(ADD1<3:9>)이 제2어드레스(ADD2<3:9>)에 대응하는 경우에 대해 설명한다(즉 ADD1<3:9> = ADD2<3:9>이면 제1어드레스와 제2어드레스를 하나의 페일 어드레스 저장부(510)에 저장할 수 있음).
페일 어드레스 저장부(510)에는 로우 어드레스 또는 로우 어드레스 및 컬럼 어드레스를 저장할 수 있다. 도 2의 설명에서 상술한 바와 같이 페일 어드레스 저장부(510)는 저장된 값이 제1어드레스의 일부에 대응하는 제1페일 어드레스 저장부(511) 및 저장된 값이 로우 어드레스의 일부에 대응하거나 로우 어드레스의 일부 및 컬럼 어드레스 모두에 대응하는 제2페일 어드레스 저장부(512)를 포함한다. 제1페일 어드레스 저장부(511)는 하나 이상의 퓨즈(511A ~ 511F, 도 5에서는 6개인 경우를 도시함)를 포함하고, 제2페일 어드레스 저장부(512)는 하나 이상의 공유 퓨즈(512A ~ 512G, 도 3에서는 7개인 경우를 도시함)를 포함한다.
공유 저장부(520)는 페일 어드레스 저장부(510)에 페일 어드레스가 저장되었는지 여부에 따라 컷팅되는 제1퓨즈(521) 및 페일 어드레스 저장부(510)에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부에 따라 컷팅되는 제2퓨즈(522)를 포함한다. 제1퓨즈(521)에 저장된 값에 따라 로우 인에이블 신호(EN1, 제1인에이블 신호)가 활성화되거나 비활성화되고, 제2퓨즈(522)에 저장된 값에 따라 컬럼 인에이블 신호(EN2, 제2인에이블 신호)가 활성화되거나 비활성화된다.
페일 어드레스 저장부(510)에 페일 어드레스가 저장된 경우 제1퓨즈(521)가 컷팅되고, 페일 어드레스 저장부에 저장된 값(FA<1:13>)이 로우 어드레스 및 컬럼 어드레스 모두에 대응하는 경우 제2퓨즈(522)가 컷팅된다. 도 2의 설명에서 상술한 바와 같이 제1퓨즈(521)가 컷팅된 경우 페일 어드레스 저장부(510)에는 저장된 페일 어드레스는 반드시 로우 어드레스에는 대응하므로 제1퓨즈(521)가 컷팅된 경우 로우 인에이블 신호(EN1)를 활성화한다. 또한 제2퓨즈(522)가 컷팅된 경우 페일 어드레스 저장부(510)에 저장된 값(FA<1> ~ FA<13>)은 로우 어드레스 및 컬럼 어드레스 모두에 대응하는데 제1퓨즈(521)의 컷팅여부에 따라 로우 인에이블 신호(EN1)를 활성화하므로 제2퓨즈(522)의 컷팅여부에 따라 나머지 컬럼 인에이블 신호(EN2)를 활성화한다. 참고로 제2퓨즈(522)가 컷팅되었다면 제1퓨즈(521)는 반드시 컷팅 상태일 것이다.
비교부(530)는 메모리 장치의 어드레스가 입력되는 핀 중 제1 내지 제13번 핀(도 5에는 미도시)으로 입력되는 입력 로우 어드레스(제1입력 어드레스)의 각 비트(ADD1<1> ~ ADD1<13>)와 페일 어드레스 저장부(510)에 저장된 값의 각 비트(FA<1> ~ FA<13>)를 비교하기 위한 제1 내지 제13 비교부(530 ~ 543)를 포함한다. 여기서 제1, 2, 10, 11, 12, 13비교부(531, 532, 540, 541, 542, 543)는 제1페일 어드레스 저장부(511)에 저장된 값의 각 비트(FA<1>, FA<2>, FA<10>, FA<11>, FA<12>, FA<13>)와 입력 로우 어드레스의 일부의 비트들(ADD1<1>, ADD1<2>, ADD1<10>, ADD1<11>, ADD1<12>, ADD1<13>)을 비교하여 제1비교정보의 일부 비트들(CMP1<1>, CMP1<2>, CMP1<10>, CMP1<11>, CMP1<12>, CMP1<13>)을 생성한다. 또한 제3 내지 제9비교부(533 ~ 539)는 제2페일 어드레스 저장부(512)에 저장된 값의 각 비트(FA<3> ~ FA<9>)와 입력 로우 어드레스의 일부 비트들(ADD1<3> ~ ADD1<9>)를 비교하여 제1비교정보의 일부 비트들(CMP1<3> ~ CMP1<9>)을 생성하거나 이와 함께 제2페일 어드레스 저장부(512)에 저장된 값의 각 비트(FA<3> ~ FA<9>)와 입력 컬럼 어드레스(제2입력 어드레스)의 각 비트(ADD2<3> ~ ADD2<9>)를 비교하여 제2비교정보의 각 비트를(CMP2<3> ~ CMP2<9>) 생성한다.
참고로 ADD1<M>는 M번 핀으로 인가된 로우 어드레스(제1어드레스)를 나타내고, ADD2<N>는 N번 핀으로 인가된 컬럼 어드레스(제2어드레스)를 나타낸다. 이러한 사항은 DRAM의 JEDEC SPEC에 규정된 것이다.
이하 리던던시 제어부(550)의 동작에 대해서는 도 2의 설명에서 상술한 바와 동일하므로 생략한다.
도 2 및 도 4를 참조하여 본 발명에 따른 리던던시 제어방법에 대해 설명한다.
페일 어드레스를 저장하는 페일 어드레스 저장회로(A)를 포함하는 리던던시 제어회로(도 2)를 이용한 리던던시 제어방법에 있어서, 리던던시 제어방법은 페일 어드레스를 저장하는 페일 어드레스 저장회로를 포함하는 리던던시 제어회로를 이용한 리던던시 제어방법에 있어서, 리던던시 동작시 페일 어드레스 저장회로(A)에 저장된 값(FA<0:N>)이 제1어드레스 및 제2어드레스 모두에 대응되면 제1인에이블 신호(EN1) 및 제2인에이블 신호(EN2)를 활성화하는 단계 및 제1인에이블 신호(EN1)가 활성화되면 페일 어드레스 저장회로(A)에 저장된 값(FA<0:N>)과 제1입력 어드레스(ADD1<0:N>)를 비교하여 제1리던던시 동작을 제어하고, 제2인에이블 신호(EN2)가 활성화되면 페일 어드레스 저장회로(A)에 저장된 값FA<K+1:N>과 제2입력 어드레스(ADD2<0:M>)를 비교하여 제2리던던시 동작을 제어하는 단계를 포함한다. 이하에서는 'FA<0:N>' 중 'FA<K+1:N>'이 컬럼 어드레스에 대응하는 경우에 대해 설명한다. 참고로 'FA<K+1> ~FA<N>'는 M+1비트이다.
리던던시 제어방법은 도 4에 따른 페일 어드레스 저장방법에 따라 페일 어드레스가 저장된 페일 어드레스 저장회로(A)를 포함하는 리던던시 제어회로(도 2)를 이용해 리던던시 동작을 제어하는 방법이다.
여기서 제1어드레스(ADD1<0:N>)는 로우 어드레스이고, 제2어드레스(ADD2<0:M>)는 컬럼 어드레스이고, 제1리던던시 동작은 로우 리던던시 동작이고, 제2리던던시 동작은 컬럼 리던던시 동작일 수도 있고 위와 반대일 수도 있다. 이하에서는 여기서 제1어드레스(ADD1<0:N>)는 로우 어드레스이고, 제2어드레스(ADD2<0:M>)는 컬럼 어드레스이고, 제1리던던시 동작은 로우 리던던시 동작이고, 제2리던던시 동작은 컬럼 리던던시 동작인 경우에 대해 설명한다.
리던던시 동작이 시작되면 페일 어드레스 저장회로(A)에 페일 어드레스가 저장되었는지 여부를 확인하여 페일 어드레스가 저장된 경우 제1인에이블 신호(EN1)를 활성화한다. 또한 페일 어드레스 저장회로(A)에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는 경우 제2인에이블 신호(EN1)를 활성화한다. 페일 어드레스 저장회로(A)에 페일 어드레스가 저장되지 않은 경우 인에이블 신호(EN1, EN2)를 활성화하지 않는다.
비교부(230)는 제1입력 어드레스(ADD1<0:N>)와 페일 어드레스 저장회로(A)에 저장된 값(FA<0:N>)을 비교한 결과를 출력하고, 제2입력 어드레스(ADD2<0:M>)와 페일 어드레스 저장회로(A)에 저장된 값(FA<K+1:N>)을 비교한 결과를 출력한다.
리던던시 제어부(240)는 제1인에이블 신호(EN1)가 활성화된 상태에서 제1입력 어드레스(ADD1<0:N>)와 페일 어드레스 저장회로(A)에 저장된 값(FA<0:N>)을 비교한 결과에 따라 로우 리던던시 동작을 제어한다. 또한 제2인에이블 신호(EN2가 활성화된 상태에서 제2입력 어드레스(ADD2<0:M>)와 페일 어드레스 저장회로(A)에 저장된 값(FA<K+1:N>)을 비교한 결과에 따라 컬럼 리던던시 동작을 제어한다. 예를 들어 제1인에이블 신호(EN1)가 활성화된 상태에서 제1입력 어드레스(ADD1<0:N>)와 페일 어드레스 저장회로(A)에 저장된 값(FA<0:N>)이 동일하면 로우 리던던시 동작이 수행되도록 하고, 제2인에이블 신호(EN2)가 활성화된 상태에서 제2입력 어드레스(ADD2<0:M>)와 페일 어드레스 저장회로(A)에 저장된 값(FA<K+1:N>)이 동일하면 컬럼 리던던시 동작이 수행되도록 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (19)

  1. 페일 어드레스를 저장하는 페일 어드레스 저장부;
    상기 페일 어드레스 저장부에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부;
    상기 페일 어드레스 저장부에 저장된 값과 제1입력 어드레스 및 제2입력 어드레스를 각각 비교하는 어드레스 비교부; 및
    상기 공유 저장부에 저장된 값 및 상기 어드레스 비교부의 비교결과에 응답하여 리던던시 동작을 제어하는 리던던시 제어부
    를 포함하는 리던던시 제어회로.
  2. 제 1항에 있어서,
    상기 공유 저장부는
    상기 페일 어드레스 저장부에 페일 어드레스가 저장되었는지 여부도 저장하는 리던던시 제어회로.
  3. 제 2항에 있어서,
    상기 공유 저장부는
    상기 페일 어드레스 저장부에 페일 어드레스가 저장된 경우 제1인에이블 신호를 활성화하고, 상기 페일 어드레스 저장부에 페일 어드레스가 저장되고 상기 페일 어드레스 저장부에 저장된 값이 상기 제1어드레스 및 상기 제2어드레스 모두에 해당하면 상기 제1인에이블 신호 및 상기 제2인에이블 신호를 활성화하는 리던던시 제어회로.
  4. 제 3항에 있어서,
    상기 제1어드레스는 로우 어드레스이고, 상기 제2어드레스는 컬럼 어드레스인 리던던시 제어회로.
  5. 제 4항에 있어서,
    상기 리던던시 제어부는
    상기 제1인에이블 신호가 활성화되고, 상기 어드레스 비교부의 비교결과 상기 페일 어드레스 저장부에 저장된 값과 상기 제1입력 어드레스의 값이 같은 경우 로우 리던던시 동작을 제어하고,
    상기 제2인에이블 신호가 활성화되고, 상기 어드레스 비교부의 비교결과 상기 페일 어드레스 저장부에 저장된 값과 상기 제2입력 어드레스 값이 같은 경우 컬럼 리던던시 동작을 제어하는 리던던시 제어회로.
  6. 제 3항에 있어서,
    상기 제1어드레스는 컬럼 어드레스이고, 상기 제2어드레스는 로우 어드레스인 리던던시 제어회로.
  7. 제 6항에 있어서,
    상기 리던던시 제어부는
    상기 제1인에이블 신호가 활성화되고, 상기 어드레스 비교부의 비교결과 상기 페일 어드레스 저장부에 저장된 값과 상기 제1입력 어드레스의 값이 같은 경우 컬럼 리던던시 동작을 제어하고,
    상기 제2인에이블 신호가 활성화되고, 상기 어드레스 비교부의 비교결과 상기 페일 어드레스 저장부에 저장된 값과 상기 제2입력 어드레스 값이 같은 경우 로우 리던던시 동작을 제어하는 리던던시 제어회로.
  8. 페일 어드레스를 저장하는 페일 어드레스 저장회로를 이용한 페일 어드레스 저장방법에 있어서,
    메모리 장치를 테스트하여 하나의 불량 메모리 셀에 대응하는 하나 이상의 제1어드레스 및 하나 이상의 제2어드레스를 검출하는 단계;
    상기 하나 이상의 제2어드레스 중 상기 제1어드레스와 대응되는 값을 가지는 제2어드레스를 확인하는 단계; 및
    상기 하나 이상의 제1어드레스 및 상기 하나 이상의 제2어드레스를 각각 상기 페일 어드레스 저장회로에 저장하되, 상기 제1어드레스 및 상기 제1어드레스와 대응되는 값을 가지는 제2어드레스는 하나의 페일 어드레스 저장회로에 저장하는 단계
    를 포함하는 페일 어드레스 저장방법.
  9. 제 8항에 있어서,
    상기 하나 이상의 제1어드레스 및 상기 하나 이상의 제2어드레스를 각각 상기 페일 어드레스 저장회로에 저장하는 단계에서 상기 페일 어드레스 저장회로에 상기 제1어드레스 및 상기 제1어드레스와 대응되는 값을 가지는 제2어드레스를 저장하였는지 여부를 저장하는 페일 어드레스 저장방법.
  10. 제 8항에 있어서,
    상기 하나 이상의 제1어드레스 및 상기 하나 이상의 제2어드레스를 각각 상기 페일 어드레스 저장회로에 저장하는 단계에서 상기 페일 어드레스 저장회로에 상기 제1어드레스 또는 상기 제2어드레스가 저장되었는지 여부를 저장하는 페일 어드레스 저장방법.
  11. 페일 어드레스를 저장하는 페일 어드레스 저장부;
    상기 페일 어드레스 저장부에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부;
    상기 페일 어드레스에 저장된 값이 메모리 장치의 외부로부터 제1 내지 13번 핀을 통해 입력되는 제1입력 어드레스 및 상기 제3 내지 9번 핀을 통해 입력되는 제2입력 어드레스를 각각 비교하는 어드레스 비교부; 및
    상기 공유 저장부에 저장된 값 및 상기 어드레스 비교부의 비교결과에 응답하여 리던던시 동작을 제어하는 리던던시 제어부
    를 포함하는 리던던시 제어회로.
  12. 제 11항에 있어서,
    상기 공유 저장부는
    상기 페일 어드레스 저장부에 페일 어드레스가 저장되었는지 여부도 저장하는 리던던시 제어회로.
  13. 제 12항에 있어서,
    상기 공유 저장부
    상기 공유 저장부는 상기 페일 어드레스 저장부에 페일 어드레스가 저장된 경우 제1인에이블 신호를 활성화하고, 상기 페일 어드레스 저장부에 페일 어드레스가 저장되고 상기 페일 어드레스 저장부에 저장된 값이 상기 제1어드레스 및 상기 제2어드레스 모두에 해당하면 상기 제1인에이블 신호 및 상기 제2인에이블 신호를 활성화하는 리던던시 제어회로.
  14. 제 11항에 있어서,
    상기 페일 어드레스 저장부는
    저장된 값이 상기 제1어드레스의 일부에 대응하는 제1페일 어드레스 저장부; 및
    저장된 값이 상기 제1어드레스의 일부에 대응하거나 상기 제1어드레스의 일부 및 상기 제2어드레스 모두에 대응하는 제2페일 어드레스 저장부
    를 포함하는 리던던시 제어회로.
  15. 페일 어드레스를 저장하는 페일 어드레스 저장회로를 포함하는 리던던시 제어회로를 이용한 리던던시 제어방법에 있어서,
    리던던시 동작시 상기 페일 어드레스 저장회로에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응되면 제1인에이블 신호 및 제2인에이블 신호를 활성화하는 단계; 및
    상기 제1인에이블 신호가 활성화되면 상기 페일 어드레스 저장회로에 저장된 값과 제1입력 어드레스를 비교하여 제1리던던시 동작을 제어하고, 상기 제2인에이블 신호가 활성화되면 상기 페일 어드레스 저장회로에 저장된 값과 제2입력 어드레스를 비교하여 제2리던던시 동작을 제어하는 단계
    를 포함하는 리던던시 제어방법.
  16. 제 15항에 있어서,
    상기 인에이블 신호를 활성화하는 단계는
    상기 페일 어드레스 저장회로에 페일 어드레스가 저장되지 않은 경우 상기 제1인에이블 신호 및 상기 제2인에이블 신호를 모두 비활성화하고, 상기 페일 어드레스 저장회로에 페일 어드레스가 저장된 경우 상기 제1인에이블 신호를 활성화하는 리던던시 제어방법.
  17. 제 15항에 있어서,
    상기 제1어드레스는 로우 어드레스이고, 상기 제2어드레스는 컬럼 어드레스이고, 상기 제1리던던시 동작은 로우 리던던시 동작이고, 상기 제2리던던시 동작은 컬럼 리던던시 동작인 리던던시 제어방법.
  18. 페일 어드레스를 저장하는 페일 어드레스 저장부; 및
    상기 페일 어드레스 저장부에 저장된 값이 제1어드레스 및 제2어드레스 모두에 대응하는지 여부를 저장하는 공유 저장부
    를 포함하는 페일 어드레스 저장회로.
  19. 제 18항에 있어서,
    상기 공유 저장부는
    상기 페일 어드레스 저장부에 상기 페일 어드레스가 저장되었는지 여부도 저장하는 페일 어드레스 저장회로.
KR1020120003983A 2012-01-12 2012-01-12 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법 KR101944936B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120003983A KR101944936B1 (ko) 2012-01-12 2012-01-12 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법
US13/610,283 US9287007B2 (en) 2012-01-12 2012-09-11 Fail address storage circuit, redundancy control circuit, method for storing fail address and method for controlling redundancy

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120003983A KR101944936B1 (ko) 2012-01-12 2012-01-12 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법

Publications (2)

Publication Number Publication Date
KR20130083293A true KR20130083293A (ko) 2013-07-22
KR101944936B1 KR101944936B1 (ko) 2019-02-07

Family

ID=48779861

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120003983A KR101944936B1 (ko) 2012-01-12 2012-01-12 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법

Country Status (2)

Country Link
US (1) US9287007B2 (ko)
KR (1) KR101944936B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140078292A (ko) * 2012-12-17 2014-06-25 에스케이하이닉스 주식회사 퓨즈 리페어 장치 및 그 방법
KR20170008553A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 반도체 장치 및 그 리페어 방법
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
KR20190048132A (ko) 2017-10-30 2019-05-09 삼성전자주식회사 페일 어드레스의 중복 프로그램을 방지하기 위한 메모리 장치 및 그것의 동작 방법
KR102468764B1 (ko) * 2017-12-19 2022-11-18 에스케이하이닉스 주식회사 반도체 장치
IT202000016441A1 (it) 2020-07-07 2022-01-07 Sk Hynix Inc Comparatore di risorse di ridondanza per una architettura di bus, architettura di bus per un dispositivo di memoria che implementa un metodo migliorato di confronto e corrispondente metodo di confronto

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0145222B1 (ko) * 1995-05-20 1998-08-17 김광호 반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법
US6005813A (en) * 1997-11-12 1999-12-21 Micron Technology, Inc. Device and method for repairing a semiconductor memory
JPH11250691A (ja) * 1998-02-27 1999-09-17 Toshiba Corp 半導体記憶装置
KR100327590B1 (ko) 1999-10-20 2002-03-15 박종섭 메모리장치의 리페어 퓨즈박스
US6490209B1 (en) * 2001-10-02 2002-12-03 Infineon Technologies Richmond, Lp Memory employing multiple enable/disable modes for redundant elements and testing method using same
US6992937B2 (en) * 2003-07-28 2006-01-31 Silicon Storage Technology, Inc. Column redundancy for digital multilevel nonvolatile memory
JP2005071413A (ja) * 2003-08-27 2005-03-17 Oki Electric Ind Co Ltd 半導体メモリ装置
KR100689706B1 (ko) * 2004-11-01 2007-03-08 삼성전자주식회사 반도체 메모리 장치의 리던던시 회로 및 리페어 방법
KR100920838B1 (ko) * 2007-12-27 2009-10-08 주식회사 하이닉스반도체 리던던시 회로
KR101608739B1 (ko) * 2009-07-14 2016-04-21 삼성전자주식회사 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법
KR101062757B1 (ko) * 2009-07-31 2011-09-06 주식회사 하이닉스반도체 반도체 메모리 장치의 리던던시 회로

Also Published As

Publication number Publication date
KR101944936B1 (ko) 2019-02-07
US20130182517A1 (en) 2013-07-18
US9287007B2 (en) 2016-03-15

Similar Documents

Publication Publication Date Title
KR20130083293A (ko) 페일 어드레스 저장회로, 리던던시 제어회로, 페일 어드레스 저장방법 및 리던던시 제어방법
US8913451B2 (en) Memory device and test method thereof
JP5127737B2 (ja) 半導体装置
KR20150030430A (ko) 셀프 리페어 장치
US8867288B2 (en) Memory device and test method thereof
US7512001B2 (en) Semiconductor memory device, test system including the same and repair method of semiconductor memory device
JPS63239696A (ja) 冗長回路付メモリの試験装置
KR20160074211A (ko) 포스트 패키지 리페어 장치
US9472308B1 (en) Semiconductor memory device and test method thereof
US7624317B2 (en) Parallel bit test circuit and method for semiconductor memory device
KR20160042221A (ko) 리페어 회로 및 이를 이용한 반도체 장치
KR20070082815A (ko) 포스트 패키지 리페어 회로를 구비하는 반도체 메모리 장치및 포스트 패키지 리페어 방법
US8495463B2 (en) Memory controlling apparatus and method
KR101877939B1 (ko) 테스트 회로, 메모리 시스템 및 메모리 시스템의 테스트 방법
TW201032237A (en) Semiconductor test system with self-inspection of memory repair analysis
US9064605B2 (en) Semiconductor system and method for reparing the same
US20040218432A1 (en) Semiconductor memory device with enhanced repair efficiency
KR20120067504A (ko) 페일 어드레스 저장회로 및 이를 포함하는 리던던시 제어회로
KR20160138767A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20090107689A (ko) 반도체 장치
KR20160016362A (ko) 반도체 메모리 장치 및 리던던시 워드라인의 테스트 방법
CN106710632B (zh) 存储器装置
KR20140017075A (ko) 반도체 메모리 장치 및 그 동작 방법
KR100555574B1 (ko) 결함 어드레스 프로그래밍 회로 및 이를 구비하는 반도체메모리 장치.
US10553303B2 (en) Semiconductor device and operating method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant