JPH11250691A

JPH11250691A - 半導体記憶装置

Info

Publication number: JPH11250691A
Application number: JP10046440A
Authority: JP
Inventors: Makoto Fukuda; 良福田; Toshimasa Namegawa; 敏正行川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17
Also published as: US6259636B1

Abstract

(57)【要約】【課題】メモリセルアレイ上の不良セルを柔軟に救済
することができ、リダンダンシのフレキシビリティを向
上させることのできる半導体記憶装置を提供すること。【解決手段】ヒューズセット回路８Ａは、メモリセル
アレイ１に割り付けられたアドレス空間上の不良アドレ
スと、この不良アドレスの次元を特定するための情報と
をあらかじめ記憶し、外部アドレスＸＡ，ＹＡの各アド
レスと、記憶した不良アドレスとを比較して、これらの
一致を検出する。そして、外部アドレスが不良アドレス
と一致した場合、不良アドレスの次元を表す情報に基づ
き冗長セルアレイをなす冗長行２または冗長列３を選択
して不良セルを置換する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特にメモリセルアレイ上の不良メモリセルを救
済するための冗長回路を備えた半導体記憶装置に関す
る。

【０００２】

【従来の技術】近年、ダイナミックＲＡＭに代表される
メモリの大容量化に伴い、メモリセルのさらなる微細化
が推し進められている。メモリセルの微細化がすすむ
と、各種の欠陥が発生しやすくなる。このため、全ビッ
トのメモリセルを正常に動作させることが困難となり、
良品の歩留まりが低下する。そこで、一般に大容量のメ
モリには、欠陥により不良化したメモリセルを救済する
ための冗長回路が設けられている。

【０００３】図７に、冗長回路を備えた従来の半導体記
憶装置の概略構成例を示す。メモリセルアレイ１は、所
定容量の正規のメモリセルを行および列のマトリックス
状に配列して構成される。また、冗長行２および冗長列
３は、このメモリセルアレイ１に存在する不良セルを救
済するための冗長メモリセルを配列して構成される。メ
モリセルアレイ１には、外部からのｎビットの行アドレ
スＸＡと、ｎビットの列アドレスＹＡとで表される２次
元のアドレス空間が割り付けられている。

【０００４】この例では、行アドレスＸＡと列アドレス
ＹＡは、共にｎビットのビット長を有するものとしてい
るが、行アドレスＸＡと列アドレスＹＡの大きさは、メ
モリセルアレイ１の容量に応じて定められる。冗長行２
は、行アドレスＸＡに対する不良を救済するためのもの
で、１本または所定本数の行から構成される。また、冗
長列３は、列アドレスＹＡに対する不良を救済するため
のもので、同様に１本または所定本数の列から構成され
る。

【０００５】行デコード回路４は、行アドレスＸＡをデ
コードして、メモリセルアレイ１の行を選択するための
もので、行アドレスＸＡに基づきメモリセルアレイ１の
Ｘアドレス選択線１０（ワード線）を駆動するように構
成される。また、列デコード回路５は、メモリセルアレ
イ１の列を選択するためのもので、外部アドレスＹＡに
基づきＹアドレス選択線１１（ビット線）を選択するよ
うに構成される。

【０００６】書き込みや読み出し等の通常の動作では、
行デコード回路４と列デコード回路５とによりそれぞれ
選択されたＸアドレス選択線１０とＹアドレス選択線１
１との交点に位置する正規のメモリセル９がアクセスさ
れて、このメモリセル９に対してデータの読み出しや書
き込みが行われる。

【０００７】冗長行デコード回路６は、冗長行２を選択
するためのもので、後述のヒューズセット回路８−３に
より活性化されて冗長行２のＸアドレス選択線１０ａを
選択するように構成される。また、冗長列デコード回路
７は、冗長列３を選択するためのもので、後述のヒュー
ズセット回路８−４により活性化されて冗長列３のＹア
ドレス選択線１１ａを選択するように構成される。

【０００８】冗長行デコード回路６により冗長行２が選
択された場合、列デコード回路５により選択されたＹア
ドレス選択線１１と冗長行２のＸアドレス選択線１０ａ
との交点に位置する予備のメモリセル９ａｘがアクセス
される。また、冗長列デコード回路７により冗長列３が
選択された場合には、行デコード回路４により選択され
たＸアドレス選択線１０と冗長列３のＹアドレス選択線
１１ａとの交点に位置する予備のメモリセル９ａｙがア
クセスされる。

【０００９】ヒューズセット回路８−３は、外部の行ア
ドレスＸＡが、このヒューズセット回路８−３にあらか
じめ記憶された不良の行アドレスと一致した場合、冗長
列活性化信号ＸＲＥにより上述の冗長行デコード回路６
を活性化するためのものである。同様に、ヒューズセッ
ト回路８−４は、外部の列アドレスＹＡが、このヒュー
ズセット回路８−４にあらかじめ記憶された不良の列ア
ドレスと一致した場合、冗長列活性化信号ＹＲＥにより
冗長列デコード回路７を活性化するとためのものであ
る。ヒューズセット回路８−３は、列アドレスＹＡと無
関係に動作し、ヒューズセット回路８−４は、行アドレ
スＸＡと無関係に動作する。

【００１０】ヒューズセット回路８−３からの冗長行活
性化信号ＸＲＥは、インバータ３０により反転されて行
デコード回路４に与えられ、冗長行活性化信号ＸＲＥが
活性化されたときに、行デコード回路４が非活性化され
るように構成される。また、ヒューズセット回路８−４
からの冗長列活性化信号ＹＲＥは、インバータ３１によ
り反転されて列デコード回路５に与えられ、冗長列活性
化信号ＹＲＥが活性化されたときに、列デコード回路５
が非活性化されるように構成される。

【００１１】これらヒューズセット回路８−３および８
−４の構成例を図８に示す。記憶回路１４は、冗長回路
を使用するか否かを選択するための選択情報と、不良ア
ドレスとを記憶するためのものであり、これら選択情報
および不良アドレスをそれぞれ記憶するヒューズ回路Ｆ
ＥおよびＦ（０）〜Ｆ（ｎ−１）を有する。各ヒューズ
回路は、たとえば溶断ヒューズなどを用いて構成され、
この溶断ヒューズの溶断・非溶断の各状態に対応させて
１ビット分のデータを記憶するように構成される。ヒュ
ーズ回路ＦＥは冗長回路の選択情報を記憶し、ヒューズ
回路Ｆ（０）〜Ｆ（ｎ−１）は不良アドレスの各ビット
データを記憶する。

【００１２】アドレス一致検出回路１６は、ヒューズ回
路Ｆ（０）〜Ｆ（ｎ）に記憶された不良アドレスの各ビ
ットデータと、外部アドレスの各ビットデータＡｄｄ
（０）〜Ａｄｄ（ｎ−１）とを比較して、これらが一致
したときに一致検出信号ＭＡＴＣＨを活性化させて出力
するように構成される。ＡＮＤ回路１７は、記憶回路１
４に記憶された選択情報とアドレス一致検出回路１６か
らの一致検出信号ＭＡＴＣＨとの論理積を演算して活性
化信号ＲＥを出力する。すなわち、このヒューズセット
回路は、不良アドレスと外部アドレスとが一致した場合
に活性化信号ＲＥを活性化して出力するように構成され
る。

【００１３】図８に示すヒューズセット回路を図７に示
すヒューズセット回路８−３として用いる場合、ヒュー
ズ回路ＦＥに冗長行２を使用するか否かを選択するため
の情報を記憶させ、活性化信号ＲＥを冗長行活性化信号
ＸＲＥとして取り出す。また、図８に示すヒューズセッ
ト回路を図７に示すヒューズセット回路８−４として用
いる場合、ヒューズ回路ＦＥに冗長列３を使用するか否
かを選択するための情報を記憶させ、活性化信号ＲＥを
冗長列活性化信号ＹＲＥとして取り出す。

【００１４】たとえば、冗長行２を使用して不良を救済
する場合、ヒューズセット回路８−３を構成するヒュー
ズ回路ＦＥに、選択情報として「１」を書き込んで記憶
させる。また、ヒューズ回路Ｆ（０）〜Ｆ（ｎ−１）に
は、不良の行アドレスの各ビットデータを書き込む。な
お、冗長行２または冗長列３のいずれを使用するかは、
不良セルの発生形態（不良モード）に応じて判断され、
ヒューズセット回路８−３または８−４に必要なデータ
が記憶される。

【００１５】この場合、ヒューズセット回路８−３をな
す図８に示すヒューズ回路ＦＥは、論理値「１」を出力
する。また、ヒューズ回路Ｆ（０）〜Ｆ（ｎ−１）は、
その出力信号ＦＯＵＴ（０）〜ＦＯＵＴ（ｎ−１）とし
て、不良の行アドレスの各ビットデータを出力する。ア
ドレス一致検出回路１６は、外部からの行アドレスの各
ビットデータＡｄｄ（０）〜Ａｄｄ（ｎ−１）と、ヒュ
ーズ回路Ｆ（０）〜Ｆ（ｎ−１）からの不良アドレスの
各ビットデータとを比較し、これらが一致したときに一
致検出信号ＭＡＴＣＨを活性化させて論理値「１」を出
力する。ＡＮＤ回路１７は、ヒューズ回路ＦＥの出力信
号とアドレス一致検出回路１６の出力信号とが共に論理
値「１」となった場合、活性化信号ＲＥを活性化させて
論理値「１」を出力する。

【００１６】すなわち、図７に示すヒューズセット回路
８−３は、冗長行２を使用するか否かを選択するための
選択情報として「１」が書き込まれ、外部からの行アド
レスが不良の行アドレスと一致した場合、冗長行活性化
信号ＸＲＥを活性化する。仮に、ヒューズセット回路８
−３に記憶された選択情報が「０」（未書き込み状態）
であれば、冗長行活性化信号ＸＲＥは非活性状態に固定
される。

【００１７】以下、従来の半導体記憶装置が備える冗長
回路の全体動作について、上述のように、ヒューズセッ
ト回路８−３に冗長行２を使用して不良を救済するため
の情報が書き込まれている場合を例とし、図７を参照し
て説明する。

【００１８】外部からの行アドレス信号ＸＡは、行デコ
ード回路４とヒューズセット回路８−３とに入力され
る。ヒューズセット回路８−３は、行アドレスＸＡと不
良の行アドレスとを比較し、これらが一致した場合に冗
長行活性化信号ＸＲＥを活性化する。冗長行活性化信号
ＸＲＥが活性化されると、これを入力する冗長行デコー
ド回路６が活性化されると共に、冗長行活性化信号ＸＲ
Ｅの反転信号が与えられる行デコード回路４が非活性化
される。これにより、冗長行２が選択され、メモリセル
アレイ１のすべてのＸアドレス選択線（ワード線）が非
選択状態とされる。この結果、不良の行アドレスで選択
されるメモリセルアレイ１の正規の行が冗長行２に置き
換えられ、不良セルが救済される。

【００１９】なお、冗長列３を使用する場合には、ヒュ
ーズセット回路８−４に対して必要な情報（冗長列３を
使用するか否かを選択する情報と不良の列アドレス）を
書き込めばよい。これにより、外部の列アドレスが不良
の列アドレスと一致したときに、不良の列アドレスで選
択されるメモリセルアレイ１の正規の列が冗長列３に置
き換えられる。

【００２０】

【発明が解決しようとする課題】ところで、上述の従来
の半導体記憶装置では、冗長行２を使用する場合にはヒ
ューズセット回路８−３に対してのみ必要な情報を書き
込み、冗長列３を使用する場合にはヒューズセット回路
８−４に対してのみ必要な情報を書き込む。換言すれ
ば、ヒューズセット回路８−３および８−４が備える記
憶回路１４は、それぞれ冗長行２および冗長列３を使用
する場合にしか使用されない。このため、各ヒューズセ
ット回路に着目すれば、不良の救済に対して柔軟に対応
することができず、リダンダンシのフレキシビリティに
欠けるという問題があった。

【００２１】この発明は、上記事情を考慮してなされた
もので、不良アドレスを記憶するためのヒューズセット
回路が、アドレス空間の各次元の不良に対して柔軟に対
応することができ、リダンダンシのフレキシビリティを
向上させることのできる半導体記憶装置を提供すること
を目的としている。

【００２２】

【課題を解決するための手段】この発明は、行列状にメ
モリセルが配列されてなり、二次元のアドレス空間が割
り付けられたメモリセルアレイと、上記メモリセルレイ
に存在する不良セルを救済するための冗長行と、上記メ
モリセルレイに存在する不良セルを救済するための冗長
列と、外部アドレスをデコードして上記メモリセルアレ
イの行を選択するための行デコード回路と、上記外部ア
ドレスをデコードして上記メモリセルアレイの列を選択
するための列デコード回路と、上記メモリセルアレイの
行または列のいずれか一方の不良アドレスを記憶し、該
不良アドレスと上記外部アドレスとの一致を検出して、
上記不良セルを置換する置換制御回路と、を備え、上記
置換制御回路は、上記冗長行または上記冗長列のいずれ
か一方を選択することを特徴とする。この発明によれ
ば、置換制御回路に記憶された不良アドレスにしたがっ
て、冗長行または冗長列の選択が行われる。したがっ
て、行または列のいずれの不良に対しても柔軟に対応す
ることが可能となり、リダンダンシのフレキシビリティ
を向上させることができる。

【００２３】また、この発明は、行列状にメモリセルが
配列されてなり、二次元のアドレス空間が割り付けられ
たメモリセルアレイと、上記メモリセルレイに存在する
不良セルを救済するための複数の冗長行と、上記メモリ
セルレイに存在する不良セルを救済するための複数の冗
長列と、外部アドレスをデコードして上記メモリセルア
レイの行を選択するための行デコード回路と、上記外部
アドレスをデコードして上記メモリセルアレイの列を選
択するための列デコード回路と、上記メモリセルアレイ
の行または列のいずれか一方の不良アドレスを記憶し、
該不良アドレスと上記外部アドレスとの一致を検出し
て、上記不良セルを置換する複数の置換制御回路と、を
備え、上記複数の置換制御回路のそれぞれは、上記冗長
行または上記冗長列のいずれか一方を選択するように構
成してもよい。この構成によれば、複数の不良モードに
対応することが可能となり、不良に対する救済率を向上
させることができる。

【００２４】また、たとえば、上記置換制御回路は、上
記不良アドレスとして行アドレスまたは列アドレスのい
ずれか一方を記憶する第１の記憶部と、上記第１の記憶
部に記憶された不良アドレスが行アドレスであるか列ア
ドレスであるかを特定するための情報を記憶する第２の
記憶部と、上記外部アドレスの行アドレスと上記第１の
記憶部に記憶された不良アドレスとの一致を検出する行
アドレス一致検出回路と、上記外部アドレスの列アドレ
スと上記第１の記憶部に記憶された不良アドレスとの一
致を検出する列アドレス一致検出回路と、上記第２の記
憶部に記憶された情報に基づき上記行アドレス一致検出
回路または上記列アドレス一致検出回路のいずれか一方
の検出結果を有効とするゲート手段と、を備えて構成さ
れる。この構成によれば、第２の記憶部に記憶された情
報に基づき、第１の記憶部に記憶された不良アドレスが
行アドレスまたは列アドレスのいずれかに定義される。
そして、外部アドレスが第１の記憶部に記憶された不良
アドレスと一致したときに、この不良アドレスが行アド
レスであるか列アドレスであるかによって、冗長行また
は冗長列のいずれか一方が選択される。

【００２５】さらに、上記第１の記憶部の一部は、上記
不良アドレスとしての行アドレスと列アドレスとのビッ
ト数の大小関係に応じて上記第２の記憶部の一部を兼ね
てもよい。たとえば、行アドレスのビット数が列アドレ
スのビット数よりも大きく、不良アドレスとして列アド
レスを第１の記憶部に記憶する場合、第１の記憶部一部
が余剰となる。そこで、この場合、余剰となった第１の
記憶部の一部に、不良アドレスが列アドレスであること
を特定する情報を記憶させる。同様に、列アドレスのビ
ット数が行アドレスのビット数よりも大きい場合には、
余剰となった第１の記憶部の一部に、行アドレスである
ことを特定する情報を記憶させる。これにより、第２の
記憶部を独立に設ける必要がなくなり、第２の記憶部の
回路規模を抑えることができる。

【００２６】なお、この発明にかかる記憶回路に記憶さ
れる不良アドレスは、１次元であっても２次元であって
もよく、特に限定されない。たとえば、メモリセルアレ
イに割り付けられたアドレス空間が、ｘ，ｙ，ｚの３次
元である場合、不良アドレスがｘの一次元であっても、
ｙおよびｚの２次元であってもよい。この場合、第１の
記憶部に記憶される不良アドレスの次元に応じて、第２
の記憶部に記憶される情報が表す次元を定めればよい。

【００２７】

【発明の実施の形態】以下、図面を参照して、行と列と
の２次元のアドレス空間が割り付けられたメモリセルア
レイを有する半導体記憶装置を例として、この発明の実
施の形態を説明する。なお、各図において、前述の図７
および図８に示す要素と共通する要素には同一符号を付
して、その重複する説明を省略する。

【００２８】実施の形態１．図１に、この発明の実施の
形態１にかかる半導体記憶装置の概略構成を示す。同図
に示す半導体記憶装置は、前述の従来技術にかかる図７
に示す半導体記憶装置の構成において、ヒューズセット
回路８−３および８−４に替えて、この発明の特徴部を
なす置換制御回路としての１セットのヒューズセット回
路８Ａを有する。

【００２９】記憶装置がＤＲＡＭである場合の冗長行
２、冗長列３およびメモリセルアレイ１の構成例を図２
に示す。行および列の各方向には、行アドレスに基づき
選択されるワード線ＷＬと、列アドレスに基づき選択さ
れるビット線対ＢＬ，ｂＢＬとが配線されており、これ
らワード線とビット線とが交差する所定位置にはメモリ
セルＭが配置される。各メモリセルＭは、一対のビット
線ＢＬ，ｂＢＬに着目した場合、１本のワード線により
ビット線ＢＬまたはビット線ｂＢＬのいずれか一方に接
続されたメモリセルのみが選択されるように配置され
る。メモリセルＭは、セルトランジスタＴとセルキャパ
シタＣとからなり、セルキャパシタＣの一端はプレート
電極ＶＰＬに接続される。

【００３０】冗長行２は、たとえば２本の冗長ワード線
ＲＷＬ１，ＲＷＬ２を単位として構成され、冗長列３
は、２本の冗長ビット線ＢＬ，ｂＢＬを単位として構成
される。これら冗長行２および冗長列３は、メモリセル
アレイ１の正規の行および列とそれぞれ等価な構成を有
する。図２に示す例では、ワード線２本分の冗長行と、
ビット線２本分の冗長列とを有する場合を示したが、必
要に応じて冗長行および冗長列のサイズ（ワード線数、
ビット線数）を定めればよい。また、各ビット線対Ｂ
Ｌ，ｂＢＬには、図示しないセンスアンプなどが接続さ
れている。

【００３１】なお、先の図１に示すＸアドレス選択線１
０，１０ａおよびＹアドレス選択線１１，１１ａは、メ
モリセルアレイ１上のメモリセルの位置を特定するため
の仮想的な信号線であり、実際のメモリセルアレイ上に
は、図２に示すように、ワード線およびビット線が配線
されている。

【００３２】ヒューズセット回路８Ａの構成例を図３に
示す。ヒューズセット回路８Ａは、外部アドレス（行ア
ドレスまたは列アドレス）と不良アドレスとの一致を検
出して、不良アドレスが行アドレスであるか列アドレス
であるかを特定するための情報、すなわち不良アドレス
のアドレス空間上の次元を表す情報（以下、「次元情
報」と記す）に基づき冗長行２または冗長列３いずれか
一方を選択するように構成される。具体的には、このヒ
ューズセット回路８Ａは、不良アドレスやその次元情報
を記憶するための記憶回路１４Ａを有し、この記憶回路
１４Ａに記憶された情報に基づき冗長行活性化信号ＸＲ
Ｅまたは冗長列活性化信号ＹＲＥのいずれかを活性化し
て、冗長行２または冗長列３いずれか一方を選択するよ
うに構成される。

【００３３】記憶回路１４Ａは、不良の行アドレスまた
は列アドレス（不良アドレス）を記憶するための第１の
記憶部１４Ａ１としてのヒューズ回路Ｆ（０）〜Ｆ（ｎ
−１）と、ヒューズ回路Ｆ（０）〜Ｆ（ｎ−１）に記憶
された不良アドレスが行アドレスであることを特定する
次元情報（以下、「行次元情報」と記す）を記憶するヒ
ューズ回路ＦＥＸと、ヒューズ回路Ｆ（０）〜Ｆ（ｎ−
１）に記憶された不良アドレスが列アドレスであること
を特定する次元情報（以下、「列次元情報」と記す）を
記憶するヒューズ回路ＦＥＹとを有し、これらヒューズ
回路ＦＥＸおよびＦＥＹは、不良アドレスが行アドレス
であるか列アドレスであるかを特定するための次元情報
を記憶する第２の記憶部１４Ａ２を構成する。

【００３４】ヒューズセット回路８Ａは、上述の記憶回
路１４Ａに加えて、この記憶回路１４Ａに記憶された不
良アドレスと外部からの行アドレスＹＡとを比較して行
一致検出信号ＸＭＡＴＣＨを活性化する行アドレス一致
検出回路１６Ｘと、同じく記憶回路１４Ａに記憶された
不良アドレスと外部からの列アドレスＹＡとを比較して
列一致検出信号ＹＭＡＴＣＨを活性化する列アドレス一
致検出回路１６Ｙと、記憶回路１４Ａに記憶された行次
元情報と行アドレス一致検出回路１６Ｘからの行一致検
出信号ＸＭＡＴＣＨとの論理積を演算して冗長行活性化
信号ＸＲＥを出力するＡＮＤ回路１７と、記憶回路１４
Ａに記憶された列次元情報と列アドレス一致検出回路１
６Ｙからの列一致検出信号ＹＭＡＴＣＨとの論理積を演
算して冗長列活性化信号ＹＲＥを出力するＡＮＤ回路１
８とを有する。ＡＮＤ回路１７および１８は、記憶回路
１４Ａに記憶された次元情報に基づき、行アドレス一致
検出回路１６Ｘまたは列アドレス一致検出回路１６Ｙの
いずれか一方の検出結果を有効とするゲート手段を構成
する。

【００３５】以上のように、この実施の形態１において
は、記憶回路１４Ａを構成する１セットのヒューズ回路
Ｆ（０）〜Ｆ（ｎ−１）は、不良の行アドレスを記憶す
るための記憶部として、あるいは不良の列アドレスを記
憶するための記憶部として、行および列の不良救済に共
用される。

【００３６】図４（ａ）に、ヒューズ回路ＦＥＸ，ＦＥ
Ｙ，Ｆ（０）〜Ｆ（ｎ−１）の構成例を示す。同図に示
すヒューズ回路は、電源と接地と間に、抵抗Ｒと溶断ヒ
ューズｆとを直列に接続し、溶断ヒューズｆの溶断・非
溶断の状態に対応させて、１ビットのデータを記憶する
ように構成される。このヒューズ回路によれば、ヒュー
ズｆが溶断されていない状態では、抵抗Ｒと溶断ヒュー
ズｆとの接続点がヒューズｆを介して接地電位に短絡さ
れ、出力信号ＦＯＵＴとして論理値「０」が出力され
る。また、ヒューズｆが溶断された状態では、抵抗Ｒと
溶断ヒューズｆとの接続点には抵抗Ｒを介して電源電位
が現れ、出力信号ＦＯＵＴとして論理値「１」が出力さ
れる。ヒューズ回路は、この構成に限定されることな
く、ＥＥＰＲＯＭ（Electrically Erasable PROM）やＦ
ＲＡＭ（Ferroelectric RAM ）等を用いて構成してもよ
い。

【００３７】図４（ｂ）に、行アドレス一致検出回路１
６Ｘおよび列アドレス一致検出回路１６Ｙの構成例を示
す。同図に示すように、アドレス一致検出回路は、外部
アドレスの各ビットデータＡｄｄ（０）〜Ａｄｄ（ｎ−
１）と、不良アドレスの各ビットデータＦＯＵＴ（０）
〜ＦＯＵＴ（ｎ−１）とを入力して、これらが一致した
場合に論理値「１」を出力する複数のイクスクルーシブ
ＮＯＲと、各イクスクルーシブＮＯＲの出力値の論理積
を演算して一致検出信号ＭＡＴＣＨを出力するＡＮＤ回
路とを有し、外部アドレスと不良アドレスとが一致した
ときに一致検出信号ＭＡＴＣＨを活性化するように構成
される。なお、図４（ｂ）に示す回路を、図３に示す行
アドレス一致検出回路１６Ｘとして用いる場合、図４
（ｂ）において、Ａｄｄ（０）〜Ａｄｄ（ｎ−１）を行
アドレスＸＡとし、一致検出信号ＭＡＴＣＨを行一致検
出信号ＸＭＡＴＣＨとする。また、図３に示すアドレス
一致検出回路１６Ｙとして用いる場合は、Ａｄｄ（０）
〜Ａｄｄ（ｎ−１）を列アドレスＹＡとし、一致検出信
号ＭＡＴＣＨを列一致検出信号ＹＭＡＴＣＨとする。

【００３８】以下、この発明の実施の形態１にかかる半
導体記憶装置の冗長回路の動作について、この半導体記
憶装置の特徴部をなす図３に示すヒューズセット回路８
の動作を中心に説明する。

【００３９】たとえば、図１に示す冗長行２を使用して
不良を救済する場合、図３に示すヒューズセット回路８
Ａのヒューズ回路Ｆ（０）〜Ｆ（ｎ−１）に不良の行ア
ドレスの各ビットデータを書き込み、ヒューズ回路ＦＥ
Ｘに行次元情報として論理値「１」を書き込んで記憶す
る。ヒューズ回路ＦＥＹの列次元情報は「０」（未書き
込み状態）のままとする。

【００４０】行アドレス一致検出回路１６Ｘは、外部の
行アドレスＸＡと、ヒューズ回路Ｆ（０）〜Ｆ（ｎ−
１）に記憶された不良アドレスとを比較し、これらが一
致した場合に行一致検出信号ＸＭＡＴＣＨを活性化させ
る。この行アドレス一致検出回路１６Ｘの動作と並行し
て、列アドレス一致検出回路１６Ｙは、外部の列アドレ
スＹＡと、ヒューズ回路Ｆ（０）〜Ｆ（ｎ−１）に記憶
された不良アドレスとを比較し、これらが一致した場合
に列一致検出信号ＹＭＡＴＣＨを活性化させる。

【００４１】ＡＮＤ回路１７は、ヒューズ回路ＦＥＸか
ら論理値「１」を入力し、行アドレス一致検出回路１６
Ｘからの行一致検出信号ＸＭＡＴＣＨに応じて冗長行活
性化信号ＸＲＥを活性化する。この冗長行活性化信号Ｘ
ＲＥを入力する図１に示す冗長行デコード回路６は、外
部からの行アドレスが不良の行アドレスと一致したとき
に活性化されて冗長行２を選択する。換言すれば、行ア
ドレス一致検出回路１６Ｘが一致検出した場合、ヒュー
ズ回路ＦＥＸに記憶された行次元情報に応じて冗長行活
性化信号ＸＲＥが活性化されて冗長行２が選択される。
このとき、行デコード回路４は、冗長行活性化信号ＸＲ
Ｅの反転信号に制御されて非活性状態とされ、メモリセ
ルアレイ１のすべてのワード線が強制的に非選択状態と
される。この結果、不良の行アドレスで選択されるメモ
リセルアレイ１の行（不良セル）が冗長行２に置き換え
られる。

【００４２】一方、ヒューズセット回路８Ａを構成する
ＡＮＤ回路１８は、ヒューズ回路ＦＥＹから論理値
「０」を入力するので、冗長列活性化信号ＹＲＥが非活
性状態に固定される。したがって、この冗長列活性化信
号ＹＲＥを入力する図１に示す冗長列デコード回路７は
非活性化され、冗長列３は非選択状態に固定される。こ
のとき、冗長列活性化信号ＸＲＥの反転信号を入力する
列デコード回路５は、活性状態となって通常の動作を行
い、外部の列アドレスＹＡに基づきメモリセルアレイ１
の列を選択する。

【００４３】上述の動作の説明では、冗長行２を使用す
る場合について述べたが、冗長列３を使用する場合に
は、ヒューズ回路ＦＥＹに列次元情報として論理値
「１」を記憶させると共に、ヒューズ回路Ｆ（０）〜Ｆ
（ｎ−１）に不良の列アドレスを記憶させる。この場
合、冗長列活性化信号ＹＲＥは、列一致信号ＹＭＡＴＣ
Ｈに応じて活性化される。この結果、外部からの列アド
レスＹＡが不良アドレスと一致したときに冗長列３が選
択されると共に、列デコード回路５が非選択状態とさ
れ、不良の列アドレスで特定されるメモリセルアレイ１
の列（不良セル）が冗長列３に置き換えられる。

【００４４】以上説明したように、この実施の形態１に
よれば、行アドレス一致検出回路１６Ｘおよび列アドレ
ス一致検出回路１６Ｙの検出結果は、ヒューズ回路ＦＥ
ＸおよびＦＥＹにそれぞれ記憶された行次元情報および
列次元情報により有効または無効とされる。換言すれ
ば、記憶部１４Ａに記憶された不良アドレスが行アドレ
スであるか列アドレスであるかは、ヒューズ回路ＦＥＸ
およびＦＥＹに記憶された行次元情報および列次元情報
により定められ、ヒューズ回路Ｆ（０）〜Ｆ（ｎ−１）
に記憶された不良アドレスを、不良の行アドレスまたは
列アドレスのいずれとすることもできる。したがって、
ヒューズセット回路８Ａは、行または列のいずれの不良
アドレスをも記憶することができ、１セットのヒューズ
セット回路で行および列の各不良に対応することが可能
となる。また、１セットのヒューズセット回路を、不良
の行アドレスの記憶部と列アドレスの記憶部として共用
すれば、ヒューズセット回路の数を減らすことも可能と
なる。

【００４５】なお、上述の実施の形態１では、行次元情
報および列次元情報をそれぞれ記憶するためのヒューズ
回路ＦＥＸおよびＦＥＹを設けてヒューズセット回路８
Ａを構成したが、これに限定されることなく、たとえ
ば、冗長行２または冗長列３のいずれかを特定するため
の情報をコード化して記憶するように構成してもよい。
これにより、たとえば１６次元のアドレス空間の次元を
特定するためには、４ビットの次元情報で足り、ヒュー
ズセット回路の規模の増加を有効に抑えることができ
る。

【００４６】実施の形態２．以下、ｎ＋１ビットの行ア
ドレスとｎビットの列アドレスを有するアドレス空間が
割り付けられたメモリセルアレイを有する場合を例とし
て、この発明の実施の形態２を説明する。

【００４７】この実施の形態２にかかる半導体記憶装置
は、上述の実施の形態１にかかる図３に示すヒューズセ
ット回路８Ａに替えて、図５に構成を示すヒューズセッ
ト回路８Ｂを備え、ヒューズ回路Ｆ（０）（第１の記憶
部１４Ｂ１の一部）が、不良の行アドレスのビット数と
不良の列アドレスのビット数との大小関係に応じて、図
３に示すヒューズ回路ＦＥＹ（第２の記憶部１４Ｂ２の
一部）を兼ねるように構成される。

【００４８】すなわち、このヒューズセット回路８Ｂ
は、図３に示すヒューズセット回路８Ａの構成におい
て、記憶回路１４ＡおよびＡＮＤ回路１８に替え、ヒュ
ーズ回路ＦＥＸおよびＦ（０）〜Ｆ（ｎ）からなる記憶
回路１４Ｂと、ヒューズ回路ＦＥＸの出力信号を反転さ
せるインバータ２０と、このインバータ２０の出力信号
とヒューズ回路Ｆ（０）の出力信号との論理積を演算す
るＡＮＤ回路２１と、ＡＮＤ回路２１の出力信号と列ア
ドレス一致検出回路１６Ｙの出力信号との論理積を演算
して冗長列活性化信号ＹＲＥを得るＡＮＤ回路２２とを
有する。インバータ１７およびＡＮＤ回路１７，２１，
２２は、記憶回路１４Ｂに記憶された次元情報に基づき
行アドレス一致検出回路１６Ｘまたは列アドレス一致検
出回路１６Ｙのいずれか一方の一致検出出力を有効とす
るためのゲート手段を構成する。

【００４９】以下、この発明の実施の形態２にかかる半
導体記憶装置の動作について、図１を援用して、ヒュー
ズセット回路８Ｂの動作を中心に説明する。まず、前述
の冗長行２を使用して不良を救済する場合、ヒューズセ
ット回路８Ｂのヒューズ回路ＦＥＸに、行次元情報とし
て「１」を記憶し、ｎ＋１個のヒューズ回路Ｆ（０）〜
Ｆ（ｎ）には、ｎ＋１ビットからなる不良の行アドレス
の各ビットデータを記憶する。この場合、ヒューズ回路
ＦＥＸから論理値「１」が出力され、ヒューズ回路Ｆ
（０）〜Ｆ（ｎ）からは、不良アドレスの各ビットデー
タが出力される。ヒューズ回路ＦＥＸから論理値「１」
を入力するＡＮＤ回路１７は、行一致検出信号ＸＭＡＴ
ＣＨに基づき冗長行活性化信号ＸＲＥを活性化する。こ
の結果、冗長行活性化信号ＸＲＥを入力する図１に示す
冗長行デコード回路６が活性化され、外部の行アドレス
ＸＡが不良アドレスと一致したときに冗長行２が選択さ
れる。一方、ヒューズ回路ＦＥＸの出力信号の反転信号
（論理値「０」）を入力するＡＮＤ回路２１は論理値
「０」を出力し、これを入力するＡＮＤ回路２２は冗長
列活性化信号ＹＲＥを非活性状態に固定する。したがっ
て、この場合、冗長列３は非選択状態に固定される。

【００５０】次に、冗長列３を使用して不良を救済する
場合、ヒューズ回路Ｆ（０）に列次元情報として論理値
「１」を記憶し、ｎ個のヒューズ回路Ｆ（１）〜Ｆ（ｎ
−１）には、ｎビットからなる不良の列アドレスの各ビ
ットデータを記憶する。ヒューズ回路ＦＥＸの行次元情
報は「０」とする。この場合、ヒューズ回路ＦＥＸおよ
びＦ（０）は、論理値「０」および「１」をそれぞれ出
力する。

【００５１】ヒューズ回路ＦＥＸから論理値「０」を入
力するＡＮＤ回路１７は、冗長行活性化信号ＸＲＥを非
活性状態に固定する。したがって、冗長行２は非選択状
態に固定される。一方、ＡＮＤ回路２１は、ヒューズ回
路ＦＥＸの出力信号の反転信号（論理値「１」）と、ヒ
ューズ回路Ｆ（０）の出力信号（論理値「１」）とを入
力して論理値「１」をＡＮＤ回路２２に与える。この結
果、冗長列活性化信号ＹＲＥは列一致検出信号ＹＭＡＴ
ＣＨに応じて活性化され、外部の列アドレスＹＡが不良
アドレスと一致したときに、冗長列３が選択される。

【００５２】以上により、ヒューズセット回路８Ｂは、
機能の上で、図３に示すヒューズセット回路８Ａと等価
になる。ただし、この実施の形態２によれば、本来、不
良アドレスの１ビットを記憶するためのヒューズ回路Ｆ
（０）が、図３に示すヒューズ回路ＦＥＹを兼ねるの
で、ヒューズ回路の数を削減することができる。

【００５３】上述の説明では、行アドレスのビット数
（ｎ＋１）が、列アドレスのビット数（ｎ）よりも大き
い場合を例としたが、逆の場合には、図５に示す構成に
おいて、ヒューズ回路ＦＥＸを、列次元情報を記憶する
ためのヒューズ回路ＦＥＹとし、ヒューズ回路Ｆ（０）
がヒューズ回路ＦＥＸを兼ねるように構成し、冗長行活
性化信号ＸＲＥと冗長列活性化信号ＹＲＥとを入れ替え
ればよい。

【００５４】実施の形態３．図６に、この発明の実施の
形態３にかかる半導体記憶装置の構成を示す。前述の実
施の形態１にかかる半導体記憶装置は、冗長行２および
冗長列３に対して１セットのヒューズセット回路８Ａを
有するものであるが、この実施の形態３では、メモリセ
ルアレイ１に対して複数の冗長行と複数の冗長列とを設
け、一対の冗長行と冗長列に対して１セットのヒューズ
セット回路を割り当てて構成される。また、この実施の
形態３では、図１に示すインバータ３０および３１に相
当する要素として、冗長行活性化信号ＸＲＥ１またはＸ
ＲＥ２が活性化された場合に行デコード回路４を非活性
状態とするためのＮＯＲ回路３２と、冗長列活性化信号
ＹＲＥ１またはＹＲＥ２が活性化された場合に列デコー
ド回路５を非活性状態とするためのＮＯＲ回路３３とが
設けられる。

【００５５】すなわち、図６に示すように、メモリセル
アレイ１は、冗長行２−１，２−２および冗長列３−
１，３−２を有し、これら冗長行および冗長列に対して
冗長行デコード回路６−１，６−２および冗長列デコー
ド回路７−１，７−２がそれぞれ設けられる。ヒューズ
セット回路８−１は、冗長行デコード回路６−１と冗長
列デコード回路７−１に対して設けられ、ヒューズセッ
ト回路８−２は、冗長行デコード回路６−２と冗長列デ
コード回路７−２に対して設けられる。ヒューズセット
回路８−１および８−２は、図３に示すヒューズセット
回路８Ａまたは図５に示すヒューズセット回路８Ｂと等
価な構成を有する。

【００５６】以下、この発明の実施の形態３にかかる半
導体記憶装置の動作について、冗長行２−１と冗長列３
−２とを使用する場合を例として説明する。ヒューズセ
ット回路８−１および８−２には、あらかじめ不良の行
アドレスや列アドレスなどの必要な情報がそれぞれ記憶
される。ヒューズセット回路８−１は、外部からの行ア
ドレスＸＡと不良の列アドレスとが一致すると、冗長行
活性化信号ＸＲＥ１を活性化して冗長行デコード回路６
−１を活性化する。冗長行デコード回路６−１が活性化
されると、冗長行２−１が選択される。このとき、活性
化された冗長行活性化信号ＸＲＥ１を入力するＮＯＲ回
路３０は、論理値「０」を出力し、行デコード回路４を
非活性化する。この結果、不良の行アドレスで選択され
るメモリセルアレイ１の行（不良セル）が冗長行２−１
に置き換えられる。

【００５７】一方、ヒューズセット回路８−２は、外部
からの列アドレスＹＡと不良の列アドレスとが一致する
と、冗長列活性化信号列ＹＲＥ２を活性化して冗長列デ
コード回路７−２を活性化する。冗長列デコード回路７
−２が活性化されると、冗長列３−２が選択される。こ
のとき、活性化された冗長列活性化信ＹＲＥ２を入力す
るＮＯＲ回路３１は、論理値「０」を出力し、列デコー
ド回路５を非活性化する。この結果、不良の列アドレス
で選択されるメモリセルアレイ１の列（不良セル）が冗
長行２−１に置き換えられる。

【００５８】上述の説明では、冗長行２−１と冗長列３
−２とを使用して不良を置換する場合を例としたが、こ
の実施の形態３によれば、２セットのヒューズセット回
路８−１および８−２を有するので、以下の８種類の置
換が可能となる。

【００５９】（１）冗長行２−１のみを使用した置換（２）冗長行２−２のみを使用した置換（３）冗長列３−１のみを使用した置換（４）冗長列３−２のみを使用した置換（５）冗長行２−１と冗長行２−２とを使用した置換（６）冗長行２−１と冗長列３−２とを使用した置換（７）冗長列３−１と冗長行２−２とを使用した置換（８）冗長行３−１と冗長列３−２とを使用した置換したがって、この実施の形態３によれば、複数セットの
ヒューズセット回路を設けたので、たとえばワード線不
良やビット線不良などの複数種類の不良モードに同時に
対応することができ、不良の救済率を向上させることが
できる。

【００６０】なお、上述の各実施の形態において、メモ
リセルアレイ１は二次元のアドレス空間が割り付けられ
たものとしたが、三次元以上のアドレス空間が割り付け
られたものであってもよく、このアドレス空間の次元数
に応じてヒューズセット回路に記憶する不良アドレスの
次元を定義すればよい。

【００６１】

【発明の効果】以上述べたようにこの発明によれば、メ
モリセルアレイに割り付けられたアドレス空間の或る次
元の不良アドレスと、この不良アドレスのアドレス空間
上の次元を表す情報とを記憶するように構成したので、
１セットのヒューズセット回路に対して異なる次元の不
良アドレスを記憶させることが可能となる。したがっ
て、各次元の不良に対して柔軟に対応することができ、
リダンダンシのフレキシビリティを向上させることがで
きる。

【図面の簡単な説明】

【図１】この発明の実施の形態１にかかる半導体記憶装
置の概略構成を示すブロック図である。

【図２】この発明の実施の形態１にかかる半導体記憶装
置が備えるメモリセルアレイの構成例を示す図である。

【図３】この発明の実施の形態１にかかる半導体記憶装
置が備えるヒューズセット回路の構成例を示す図であ
る。

【図４】（ａ）は、この発明の実施の形態１にかかるヒ
ューズセット回路が備えるヒューズ回路の構成例を示す
図である。（ｂ）は、この発明の実施の形態１にかかる
ヒューズセット回路が備えるアドレス一致検出回路の構
成例を示す図である。

【図５】この発明の実施の形態２にかかる半導体記憶装
置が備えるヒューズセット回路の構成例を示す図であ
る。

【図６】この発明の実施の形態３にかかる半導体記憶装
置の概略構成を示すブロック図である。

【図７】従来の半導体記憶装置の概略構成を示すブロッ
ク図である。

【図８】従来の半導体記憶装置が備えるヒューズセット
回路の構成例を示す図である。

【符号の説明】

１…メモリセルアレイ、２，２−１，２−２…冗長行、
３，３−１，３−２…冗長列、４…行デコード回路、５
…列デコード回路、６，６−１，６−２…冗長行デコー
ド回路、７，７−１，７−２…冗長列デコード回路、８
Ａ，８Ｂ，８−１，８−２…ヒューズセット回路、１４
Ａ，１４Ｂ…記憶回路、１６Ｘ…行アドレス一致検出回
路、１６Ｙ…列アドレス一致検出回路、１７，１８，２
１，２２…ＡＮＤ回路、２０，３０，３１，…インバー
タ、３２，３３…ＮＯＲ回路、ＦＥＸ，ＦＥＹ，Ｆ
（０）〜Ｆ（ｎ）…ヒューズ回路、Ｒ…抵抗、ｆ…溶断
ヒューズ。

Claims

【特許請求の範囲】

【請求項１】行列状にメモリセルが配列されてなり、
二次元のアドレス空間が割り付けられたメモリセルアレ
イと、上記メモリセルレイに存在する不良セルを救済するため
の冗長行と、上記メモリセルレイに存在する不良セルを救済するため
の冗長列と、外部アドレスをデコードして上記メモリセルアレイの行
を選択するための行デコード回路と、上記外部アドレスをデコードして上記メモリセルアレイ
の列を選択するための列デコード回路と、上記メモリセルアレイの行または列のいずれか一方の不
良アドレスを記憶し、該不良アドレスと上記外部アドレ
スとの一致を検出して、上記不良セルを置換する置換制
御回路と、を備え、上記置換制御回路は、上記冗長行または上記冗長列のい
ずれか一方を選択することを特徴とする半導体記憶装
置。
【請求項２】行列状にメモリセルが配列されてなり、
二次元のアドレス空間が割り付けられたメモリセルアレ
イと、上記メモリセルレイに存在する不良セルを救済するため
の複数の冗長行と、上記メモリセルレイに存在する不良セルを救済するため
の複数の冗長列と、外部アドレスをデコードして上記メモリセルアレイの行
を選択するための行デコード回路と、上記外部アドレスをデコードして上記メモリセルアレイ
の列を選択するための列デコード回路と、上記メモリセルアレイの行または列のいずれか一方の不
良アドレスを記憶し、該不良アドレスと上記外部アドレ
スとの一致を検出して、上記不良セルを置換する複数の
置換制御回路と、を備え、上記複数の置換制御回路のそれぞれは、上記冗長行また
は上記冗長列のいずれか一方を選択することを特徴とす
る半導体記憶装置。たことを特徴とする半導体記憶装
置。
【請求項３】上記置換制御回路は、上記不良アドレスとして行アドレスまたは列アドレスの
いずれか一方を記憶する第１の記憶部と、上記第１の記憶部に記憶された不良アドレスが行アドレ
スであるか列アドレスであるかを特定するための情報を
記憶する第２の記憶部と、上記外部アドレスの行アドレスと上記第１の記憶部に記
憶された不良アドレスとの一致を検出する行アドレス一
致検出回路と、上記外部アドレスの列アドレスと上記第１の記憶部に記
憶された不良アドレスとの一致を検出する列アドレス一
致検出回路と、上記第２の記憶部に記憶された情報に基づき上記行アド
レス一致検出回路または上記列アドレス一致検出回路の
いずれか一方の検出結果を有効とするゲート手段と、を備えたことを特徴とする請求項１または２のいずれか
に記載の半導体記憶装置。
【請求項４】上記第１の記憶部の一部は、上記不良ア
ドレスとしての行アドレスと列アドレスとのビット数の
大小関係に応じて上記第２の記憶部の一部を兼ねたこと
を特徴とする請求項３に記載の半導体記憶装置。