JPH05290598A

JPH05290598A - 半導体メモリ装置

Info

Publication number: JPH05290598A
Application number: JP5022774A
Authority: JP
Inventors: Yoshiyuki Haraguchi; 喜行原口; Shigeaki Fujita; 維明藤田; Kiyotaka Akai; 清恭赤井
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-02-14
Filing date: 1993-02-10
Publication date: 1993-11-05
Anticipated expiration: 2014-07-12
Also published as: JP2919213B2; US5446692A

Abstract

(57)【要約】【構成】各々が共用される冗長メモリセルを備えた複
数のメモリブロックを含む改善されたＳＲＡＭが開示さ
れる。各メモリブロックに設けられた冗長行デコーダ５
０ａ，５０ｂ，…において、救済されるべきメモリブロ
ックがプログラムされる。これにより、各冗長行デコー
ダに対応する冗長メモリセル行が、他のメモリブロック
における欠陥メモリセルの救済に使用され得る。【効果】欠陥メモリセルが融通性よく救済され得るの
で、半導体メモリの製造における歩留まりが改善され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、各々が共用のための冗長メモリセル
を備えた複数のメモリブロックを含む半導体メモリ装置
に関する。

【０００２】

【背景の技術】従来より、スタティックランダムアクセ
スメモリ（以下「ＳＲＡＭ」という）およびダイナミッ
クランダムアクセスメモリ（以下「ＤＲＡＭ」という）
などのような半導体メモリは、製造における歩留まりを
向上させるため、冗長回路を備えている。製造された半
導体メモリ内に欠陥が存在するとき、その半導体メモリ
は冗長回路の機能により救済される。すなわち、従来の
半導体メモリでは、欠陥メモリセルを含む行または列
が、予め定められたスペア行または列と機能的に置換え
られる。

【０００３】一般に、半導体メモリ内の欠陥は、メモリ
セルアレイ内の隣接した行（メモリセル行）または列
（メモリセル列）において引き起こされやすい。たとえ
ば、２つの隣接したメモリセル行における２本のワード
線が短絡され、２つの隣接したメモリセル行が“欠陥”
状態になる。このことは、２以上の隣接したメモリセル
行の救済がしばしば必要となることを意味する。この発
明は、半導体メモリにおけるこの傾向にも着目し、救済
のための対策を提供している（後で述べる実施例２およ
び４）。この発明は、一般にＳＲＡＭおよびＤＲＡＭな
どのような半導体メモリに適用可能であるが、以下の記
載では、この発明が一例としてＳＲＡＭに適用される場
合について説明する。

【０００４】図８は、この発明の背景を示すＳＲＡＭの
ブロック図である。図８を参照して、ＳＲＡＭ５００
は、ｎ個のメモリブロックＢＫ０ないしＢＫｎ−１と、
アクセスされるべきメモリブロックを選択するためのブ
ロックセレクタ回路５３２とを含む。メモリブロックＢ
Ｋ０ないしＢＫｎ−１のうちの１つ、たとえばメモリブ
ロックＢＫ０は、メモリセルアレイ１ａと、冗長メモリ
セル行（ＲＭＣ）７ａと、行デコーダ５０３ａと、冗長
行デコーダ（ＲＲＤ）５５０ａと、ビット線に接続され
たビット線負荷回路１７ａと、アクセスされるべきビッ
ト線対を選択するためのマルチプレクサ８ａと、データ
読出しのためのセンスアンプ９ａと、データ書込みのた
めの書込バッファ３３ａとを含む。ＳＲＡＭ５００が４
メガビットの記憶容量を有する例では、合計６４個のメ
モリブロックＢＫ０ないしＢＫ６３が設けられる。

【０００５】ＳＲＡＭ５００は、さらに、外部から与え
られる行アドレス信号ＲＡを受ける行アドレスバッファ
２と、外部から与えられる列アドレス信号ＣＡを受ける
列アドレスバッファ５と、外部から与えられるブロック
アドレス信号ＢＡを受けるブロックアドレスバッファ３
１と、列アドレスバッファ５から与えられる列アドレス
信号Ｙをデコードする列デコーダ６と、入力データＤｉ
を受けるデータ入力バッファ１３と、出力データＤｏを
出力するデータ出力バッファ１０と、外部から与えられ
るチップ選択信号ＣＳおよび読出書込制御信号ＲＷＣに
応答して動作する読出／書込制御回路１６とを含む。

【０００６】図８に示したＳＲＡＭ５００では、メモリ
ブロックＢＫ０ないしＢＫｎ−１を選択するためのブロ
ックアドレス信号が外部からブロックアドレスバッファ
３１を介して与えられるが、場合によっては、行アドレ
ス信号ＲＡの一部がブロック選択のために使用される例
も知られる。

【０００７】ブロックセレクタ回路５３２は、ブロック
アドレスバッファ３１から出力される信号Ｚに応答し
て、メモリブロックＢＫ０ないしＢＫｎ−１を選択する
ためのブロック選択信号ＢＳ０ないしＢＳｎ−１を出力
する。各ブロック選択信号ＢＳ０ないしＢＳｎ−１は、
対応するメモリブロックＢＫ０ないしＢＫｎ−１内の対
応する行デコーダおよびセンスアンプに与えられる。対
応する行デコーダおよびセンスアンプは、活性化された
ブロック選択信号に応答して動作される。

【０００８】次に、通常のアクセス動作について説明す
る。たとえばメモリブロックＢＫ０がアクセスされると
き、活性化されたブロック選択信号ＢＳ０が行デコーダ
５０３ａおよびセンスアンプ９ａに与えられる。データ
読出しにおいて、行デコーダ５０３ａおよび列デコーダ
６がメモリセルアレイ１ａ内の図示されていないメモリ
セルを指定する。指定されたメモリセル内にストアされ
たデータ信号は、マルチプレクサ８ａを介してセンスア
ンプ９ａに与えられる。センスアンプ９ａによって増幅
されたデータ信号は、データ出力バッファ１０を介して
出力データＤｏとして出力される。

【０００９】書込動作において、入力データＤｉがデー
タ入力バッファ１３を介して書込バッファ３３ａに与え
られる。書込バッファ３３ａは、活性化されたブロック
選択信号ＢＳＯおよび読出／書込制御回路１６から与え
られる制御信号に応答して、与えられたデータ信号をマ
ルチプレクサ８ａを介してメモリセルアレイ１ａに与え
る。したがって、行デコーダ５０３ａおよび列デコーダ
６によって指定されたメモリセルにデータ信号が書き込
まれる。

【００１０】もし、メモリセルアレイ１ａ内のある１つ
のメモリセル行中になんらかの欠陥が存在することが発
見された場合では、その欠陥メモリセル行は、冗長メモ
リセル行７ａと次のように機能的に置換えられる。欠陥
メモリセル行の位置を示す欠陥メモリセルアドレスは、
冗長行デコーダ５５０ａ内に設けられたヒューズ（図示
せず）を選択的に切断することにより、プログラムされ
る。したがって、欠陥メモリセルが存在する行へのアク
セスが要求されたとき、冗長行デコーダ５５０ａの機能
により、欠陥メモリセル行に代えて冗長メモリセル行７
ａがアクセスされる。言い換えると、欠陥メモリセル行
が、電気的にまたは機能的に冗長メモリセル行７ａによ
り置換えられる。欠陥メモリセルの救済のためのこれら
冗長回路の動作は、後で詳細に説明される。

【００１１】図９は、図８に示したメモリセルアレイ１
ａの回路図である。図９を参照して、表示の簡単化のた
め、メモリセルアレイ１ａ内の４つのメモリセル２４ａ
ないし２４ｄだけが示される。メモリセル２４ａおよび
２４ｃは、ビット線２０ａと２０ｂとの間に接続され
る。メモリセル２４ｂおよび２４ｄは、ビット線２１ａ
と２１ｂとの間に接続される。

【００１２】ビット線負荷回路１７ａは、各々が電源電
位Ｖｃｃと対応する１本のビット線２０ａ，２０ｂ，２
１ａおよび２１ｂとの間に接続されたＮＭＯＳトランジ
スタ２５ａ，２５ｂ，２６ａおよび２６ｂを含む。一
方、マルチプレクサ８ａは、Ｉ／Ｏ線対２９ａ，２９ｂ
とビット線２０ａ，２０ｂ，２１ａおよび２１ｂとの間
に接続されたＮＭＯＳトランジスタ２７ａ，２７ｂ，２
８ａおよび２８ｂを含む。Ｉ／Ｏ線対２９ａおよび２９
ｂは、センスアンプ９ａの入力および書込バッファ３３
ａの出力に接続される。

【００１３】行デコーダ５０３ａは、アクセスされるべ
きメモリセルに接続されているワード線ＷＬ０およびＷ
Ｌ１の１本を選択的に活性化する。ワード線ＷＬ０に接
続されたメモリセル２４ａおよび２４ｂは、１つのメモ
リセル行を構成する。ワード線ＷＬ０が活性化されたと
き、メモリセル２４ａおよび２４ｂを含むメモリセル行
がアクセスされる。一方、列デコーダ６は、アクセスさ
れるべきメモリセル列を選択するための列選択信号Ｙ０
およびＹ１の一方を活性化する。たとえば、列選択信号
Ｙ０が活性化されたとき、トランジスタ２７ａおよび２
７ｂがオンするので、メモリセル２４ａおよび２４ｃを
含むメモリセル列がアクセスされる。

【００１４】図１０は、図９に示したメモリセルの一例
を示す回路図である。図１０を参照して、このメモリセ
ルＭＣ１（例えば図９の２４ａ）は、ＮＭＯＳトランジ
スタ４１ａおよび４１ｂと、高抵抗負荷としての抵抗４
３ａおよび４３ｂと、アクセスゲートとしてのＮＭＯＳ
トランジスタ４２ａおよび４２ｂとを含む。

【００１５】図１１は、図９に示したメモリセルの別の
例を示す回路図である。図１１を参照して、このメモリ
セルＭＣ２は、ＮＭＯＳトランジスタ４１ａおよび４１
ｂと、負荷として働くＰＭＯＳトランジスタ４４ａおよ
び４４ｂと、アクセスゲートとしてのＮＭＯＳトランジ
スタ４２ａおよび４２ｂとを含む。

【００１６】図１２は、図９に示したメモリセル２４ａ
の読出動作を説明するためのタイミング図である。図１
２を参照して、横軸は時間の経過を示し、縦軸は電位
（ボルト）を示す。ラインＡＤｉは、行アドレスバッフ
ァ２および列アドレスバッファ５の入力信号の変化を示
す。ラインＡＤｏは、行および列アドレスバッファ２お
よび５の出力信号の変化を示す。ラインＷＬは、メモリ
セル２４ａに接続されたワード線ＷＬ０の変化を示す。
ラインＩ／Ｏは、Ｉ／Ｏ線対２９ａおよび２９ｂの変化
を示す。ラインＳＡｏは、センスアンプ９ａの出力電圧
の変化を示す。ラインＤｏは、データ出力バッファ１０
の出力信号の変化を示す。

【００１７】時刻ｔ０において、入力アドレス信号ＡＤ
ｉが変化される。したがって、アドレスバッファ２およ
び５の出力信号ＡＤｏは、時刻ｔ１において変化する。
時刻ｔ２において、ワード線ＷＬ０の電位が変化するの
で、メモリセル２４ａ内にストアされたデータ信号がビ
ット線対２０ａ，２０ｂに伝えられる。これに加えて、
列デコーダ６から出力される列選択信号Ｙ０が高レベル
になるので、トランジスタ２７ａおよび２７ｂがオンす
る。したがって、時刻ｔ３において、Ｉ／Ｏ線対２９ａ
および２９ｂの電位が変化する。

【００１８】時刻ｔ４においてセンスアンプ９ａが、読
出／書込制御回路１６から与えられる制御信号に応答し
て活性化されるので、センスアンプ９ａによるデータ信
号の増幅が行なわれる。したがって、時刻ｔ５におい
て、データ出力バッファ１０の出力信号Ｄｏが、メモリ
セル２４ａから読出されたデータに従って変化される。

【００１９】図１３は、図８に示したブロックセレクタ
回路５３２の回路図である。図１３を参照して、ブロッ
クセレクタ回路５３２は、ブロックアドレスバッファ３
１から出力された信号Ｚ０およびＺ１およびそれらの反
転された信号／Ｚ０および／Ｚ１のうちの２つを選択的
にそれぞれ受けるＮＡＮＤゲート１００ａないし１００
ｄと、インバータ１０１ａないし１０１ｄとを含む。図
８に示したＳＲＡＭ５００は、ｎ個のメモリブロックを
備えているが、図１３に示したブロックセレクタ回路５
３２は、表示および説明を簡単化するため、４つのメモ
リブロックのうちの１つを選択するための回路が示され
ている。入力信号Ｚ０，／Ｚ０，Ｚ１および／Ｚ１は、
外部から与えられるブロックアドレス信号ＢＡの下位２
ビットから得られる。インバータ１０１ａないし１０１
ｄは、ブロック選択信号ＢＳ０ないしＢＳ３をそれぞれ
出力する。

【００２０】次に、ブロックセレクタ回路５３２の動作
について説明する。一例として、メモリブロックＢＫ０
を選択する場合について説明する。図８に示したブロッ
クアドレスバッファ３１に外部からメモリブロックＢＫ
０を指定するブロックアドレス信号ＢＡが与えられる。
ブロックアドレスバッファ３１は、低レベルの信号Ｚ０
およびＺ１ならびに高レベルの信号／Ｚ０および／Ｚ１
を出力する。したがって、図１３に示したＮＡＮＤゲー
ト１００ａだけが低レベルの信号を出力し、他のＮＡＮ
Ｄゲート１００ｂ，１００ｃおよび１００ｄは高レベル
の信号を出力する。その結果、ブロック選択信号ＢＳ０
だけが高レベルになり（活性化され）、他のブロック選
択信号ＢＳ１ないしＢＳ３は低レベルに保たれる。

【００２１】図１４は、図８に示した行デコーダ５０３
ａおよび冗長行デコーダ５５０ａの回路ブロック図であ
る。図１４に示した例は、メモリセルアレイ１ａ内の４
つのメモリセル行および１つの冗長メモリセル行にアク
セスするための回路部分だけを示す。図８に示した他の
メモリブロックＢＫ１ないしＢＫｎ−１内に設けられた
行デコーダ５０３ｂ，…および冗長行デコーダ５５０
ｂ，…も、図１４に示したものと同様の回路構成を有す
ることが指摘される。

【００２２】図１４を参照して、行デコーダ５０３ａ
は、図８に示した行アドレスバッファ２から出力される
信号Ｘ０およびＸ１ならびにそれらの反転信号／Ｘ０お
よび／Ｘ１をそれぞれ選択的に受けるＮＡＮＤゲート５
５ａないし５５ｄと、インバータ５６ａないし５６ｄと
を含む。これに加えて、ＮＡＮＤゲート５５ａないし５
５ｄは、ブロックセレクタ回路５３２から出力されるブ
ロック選択信号ＢＳ０をも受けるように接続される。イ
ンバータ５６ａないし５６ｄの出力は、ワード線ＷＬ０
ないしＷＬ３にそれぞれ接続される。入力信号Ｘ０およ
びＸ１ならびにそれらの反転された信号／Ｘ０および／
Ｘ１は、外部から与えられる行アドレス信号ＲＡのうち
の下位２ビットから得られる。

【００２３】冗長行デコーダ５５０ａは、冗長行デコー
ダ５５０ａ自身を能動化するための冗長イネーブル回路
５１と、欠陥メモリセルが存在するメモリセル行を規定
する欠陥行アドレスをプログラムするためのアドレスプ
ログラム回路５２ａおよび５２ｂと、ＮＡＮＤゲート５
５ｅと、インバータ５６ｅとを含む。インバータ５６ｅ
の出力は、冗長メモリセル行（図８に示した回路７ａに
相当する）をアクセスするためのワード線ＷＬＲに接続
される。ＮＡＮＤゲート５５ｅは、冗長イネーブル回
路，アドレスプログラム回路５２ａおよび５２ｂからそ
れぞれ出力される冗長イネーブル信号ＲＥ，Ｓａおよび
Ｓｂならびにブロック選択信号ＢＳ０を受けるように接
続される。

【００２４】図１５は、冗長イネーブル回路の回路図で
ある。図１４に示した冗長イネーブル回路５１は、図１
５に示した回路５１により実現され得る。図１５を参照
して、冗長イネーブル回路５１は、電源電位Ｖｃｃとノ
ード７０との間に並列に接続されたキャパシタ７１，抵
抗７２およびＰＭＯＳトランジスタ７４と、ノード７０
と接地との間に接続されたプログラムのためのヒューズ
７３と、カスケードされたインバータ７５および７６と
を含む。

【００２５】冗長回路が使用されるとき、すなわちメモ
リセルアレイ内に欠陥メモリセルが存在するとき、ヒュ
ーズ７３が切断される。したがって、ノード７０が高レ
ベル、すなわち電源電位Ｖｃｃに保たれるので、高レベ
ルの冗長イネーブル信号ＲＥがインバータ７６を介して
出力される。他方、冗長回路が使用されないとき、すな
わちメモリセルアレイの中に欠陥メモリセルが存在しな
いとき、ヒューズ７３は切断されない。したがって、ノ
ード７０の電位が低レベル、すなわち接地レベルに保た
れるので、低レベルの冗長イネーブル信号ＲＥが出力さ
れる。

【００２６】図１６は、アドレスプログラム回路の回路
図である。図１４に示したアドレスプログラム回路５２
ａおよび５２ｂは、図１６に示した回路５２を用いて実
現される。図１６を参照して、アドレスプログラム回路
５２は、電源電位Ｖｃｃとノード６０との間に並列に接
続されたキャパシタ６１，抵抗６２およびＰＭＯＳトラ
ンジスタ６４と、ノード６０と接地との間に接続された
プログラムのためのヒューズ６３と、カスケードされた
インバータ６５および６６と、２つのＣＭＯＳトランス
ミッションゲートＴＧ１およびＴＧ２とを含む。トラン
スミッションゲートＴＧ１は、ノード６７の電位に応答
して、入力信号／Ｘを通過させる。一方、トランスミッ
ションゲートＴＧ２は、ノード６７の電位に応答して、
入力信号Ｘを通過させる。入力信号Ｘおよび／Ｘのうち
の一方が、ヒューズ６３の接続または非接続に応じて、
出力信号Ｓとして出力される。

【００２７】動作において、ヒューズ６３が切断されて
いるとき、ノード６０の電位が高レベルに保たれる。し
たがって、ノード６７の電位がインバータ６５により低
レベルに固定されるので、トランスミッションゲートＴ
Ｇ２がオンする。したがって、入力信号Ｘが出力信号Ｓ
として伝送される。これとは逆に、ヒューズ６３が接続
されているとき、ノード６０の電位が低レベルに保たれ
るので、ノード６７の電位が高レベルに保たれる。した
がって、トランスミッションゲートＴＧ１がオンするの
で、入力信号／Ｘが出力信号Ｓとして伝送される。

【００２８】図１５および図１６に示した回路が適用さ
れている図１４に示した冗長行デコーダ５５０ａの動作
について以下に説明する。まず、メモリセルアレイ１ａ
内に欠陥メモリセルが存在しない場合、すなわち冗長メ
モリセル行７ａがアクセスされない場合について説明す
る。この場合では、冗長イネーブル回路５１内のヒュー
ズ（すなわち図１５に示したヒューズ７３に相当する）
が切断されない。したがって、低レベルの冗長イネーブ
ル信号ＲＥがＮＡＮＤゲート５５ｅに与えられる。した
がって、ＮＡＮＤゲート５５ｅの出力信号が高レベルに
保たれるので、インバータ５６ｅが低レベルの冗長ワー
ド線信号ＷＬＲを出力する。その結果、冗長メモリセル
行７ａがアクセスされないことになる。

【００２９】行デコーダ５０３ａ内のＮＡＮＤゲート５
５ａないし５５ｄは、ＮＡＮＤゲート５５ｅの高レベル
の出力信号および高レベルのブロック選択信号ＢＳ０を
受ける。したがって、ＮＡＮＤゲート５５ａないし５５
ｄは、行アドレスバッファ２から与えられる信号Ｘ０，
／Ｘ０，Ｘ１および／Ｘ１に応答して、ワード線ＷＬ０
ないしＷＬ３のうちの１本を選択的に活性化する（選択
的に高レベルにもたらす）。したがって、活性化された
ワード線に接続されたメモリセル行がアクセスされ得
る。

【００３０】メモリセルアレイ１ａ内に欠陥メモリセル
が存在する場合、すなわち欠陥メモリセル行７ａによる
置換が用いられる場合では、冗長イネーブル回路５１内
のヒューズが切断される。したがって、高レベルの冗長
イネーブル信号ＲＥがＮＡＮＤゲート５５ｅに与えられ
る。これに加えて、欠陥メモリセルが存在する行、すな
わち欠陥メモリセル行を規定する行アドレスが、アドレ
スプログラム回路５２ａおよび５２ｂ内のヒューズを選
択的に切断することによりプログラムされる。

【００３１】仮に、ワード線ＷＬ０に接続されたメモリ
セル行内に欠陥メモリセルが存在すると仮定すると、こ
のメモリセル行を規定するためのプログラムが行なわれ
る。すなわち、各アドレスプログラム回路５２ａおよび
５２ｂにおいて、対応するヒューズ６３を接続状態で残
すことにより、この場合のプログラムが行なわれる。そ
の結果、アドレスプログラム回路５２ａは、入力信号／
Ｘ０を出力信号Ｓａとして出力する。一方、アドレスプ
ログラム回路５２ｂは、入力信号／Ｘ１を出力信号Ｓｂ
として出力する。したがって、いずれも高レベルの入力
信号／Ｘ０および／Ｘ１が与えられたとき、高レベルの
出力信号ＳａおよびＳｂがＮＡＮＤゲート５５ｅに与え
られる。その結果、ＮＡＮＤゲート５５ｅが低レベルの
信号を出力するので、インバータ５６ｅが高レベルの冗
長ワード線信号ＷＬＲを出力する。冗長メモリセル行７
ａは、高レベルの冗長ワード線信号ＷＬＲに応答してア
クセスされる。これに加えて、ＮＡＮＤゲート５５ｅの
低レベルの出力信号がＮＡＮＤゲート５５ａにも与えら
れるので、ＮＡＮＤゲート５５ａが不能化される。言い
換えると、ワード線ＷＬ０に接続されたメモリセル行
は、このときアクセスされなくなる。

【００３２】また、別の例として、ワード線ＷＬ１に接
続されたメモリセル行において欠陥メモリセルが存在す
る場合では、プログラム回路５２ａ内の対応するヒュー
ズ６３が切断され、アドレスプログラム回路５２ｂ内の
対応するヒューズ６３が接続状態で残される。その結
果、ＮＡＮＤゲート５５ｅは、高レベルの信号Ｘ０およ
び／Ｘ１が与えられたとき能動化され、冗長ワード線Ｗ
ＬＲが活性化される。

【００３３】上記の記載では、４本のメモリセル行のう
ちの１本を選択するためのプログラミングが説明された
が、実際にはメモリセルアレイ１ａ内には多数のメモリ
セル行が含まれている。したがって、メモリセル行の数
に応じてアドレスプログラム回路が追加的に設けられる
ことが指摘される。

【００３４】

【発明が解決しようとする課題】以上説明したように、
冗長行デコーダ、たとえば５５０ａは、１つのメモリブ
ロックＢＫ０のメモリセルアレイ１ａ内に存在する欠陥
メモリセル行を救済するためにのみ用いられる。言い換
えると、図８を参照して、メモリセルブロックＢＫ０内
の冗長メモリセル行７ａは、メモリセルアレイ１ａ内の
欠陥メモリセル行を電気的にまたは機能的に置換えるこ
とができるのであるが、しかしながら、冗長メモリセル
行７ａは、他のメモリブロック、たとえばＢＫ１内のメ
モリセルアレイ１ｂ内に存在する欠陥メモリセル行を救
済することはできない。

【００３５】一般に、従来のＳＲＡＭでは、高集積化の
観点から、１つのメモリセルアレイについて１本または
２本の冗長メモリセル行または列が設けられている。こ
のことは、１つのメモリセルアレイ内に２本を越える欠
陥メモリセル行または列が存在する場合に、救済が不可
能であることを意味する。統計的に見ると、半導体メモ
リの欠陥部分は１つのメモリブロック内に集中される傾
向がある。しかしながら、１つのメモリブロックあたり
１本または２本の冗長メモリセル行または列が設けられ
ているにすぎないので、多くの欠陥半導体メモリを有効
に救済することが難しかった。したがって、救済されな
いＳＲＡＭは、廃棄されることになり、半導体メモリの
製造における歩留まりの低下の原因となっていた。

【００３６】この発明は、上記のような課題を解決する
ためになされたもので、複数のメモリブロックを備えた
半導体メモリ装置の製造における歩留まりを改善するこ
とを目的とする。

【００３７】

【課題を解決するための手段】請求項１の発明に係る半
導体メモリ装置は、各々がメモリセルアレイと冗長メモ
リセルとを備えた複数のメモリブロックと、各々が複数
のメモリブロック内の対応する冗長メモリセルについて
設けられ、対応する冗長メモリセルへのアクセスを制御
する複数の冗長アクセス制御回路とを含む。各冗長アク
セス制御回路は、対応する冗長メモリセルによって電気
的に置換されるべき欠陥メモリセルを含んでいる欠陥メ
モリブロックを示す欠陥ブロックアドレスを記憶する欠
陥ブロックアドレス記憶手段と、欠陥メモリブロック内
の欠陥メモリセルの位置を示す欠陥メモリセルアドレス
を記憶する欠陥メモリセルアドレス記憶手段と、外部か
ら与えられるブロックアドレスと欠陥ブロックアドレス
記憶手段内に記憶された欠陥ブロックアドレスとの間の
一致を検出するブロックアドレス一致検出手段と、外部
から与えられるメモリセルアドレスと欠陥メモリセルア
ドレス記憶手段内に記憶された欠陥メモリセルアドレス
との間の一致を検出するメモリセルアドレス一致検出手
段と、ブロックアドレス一致検出手段およびメモリセル
アドレス一致検出手段から出力される出力信号に応答し
て、対応する冗長メモリセルへのアクセスを能動化する
冗長アクセス能動化手段とを含む。

【００３８】請求項２の発明に係る半導体メモリ装置
は、各々がメモリセルアレイおよび第１および第２の冗
長メモリセル行を備えた複数のメモリブロックと、各々
が対応する１つのメモリブロック内の対応する第１およ
び第２の冗長メモリセル行について設けられ、かつ対応
する第１および第２の冗長メモリセル行へのアクセスを
制御する複数の冗長アクセス制御回路とを含む。各冗長
アクセス制御回路は、対応する１つのメモリブロックの
他のメモリブロック内のメモリセルアレイにおいて、２
つの隣接するメモリセル行を対応する第１および第２の
冗長メモリセル行で機能的に置換するための手段を備え
る。

【００３９】請求項３の発明に係る半導体メモリ装置
は、各々がメモリセルアレイおよび冗長メモリセル行を
備えた複数のメモリブロックと、各々が対応する２つの
メモリブロック内の対応する２つの冗長メモリセル行に
ついて設けられ、かつ対応する２つの冗長メモリセル行
へのアクセスを制御する複数の冗長アクセス制御回路と
を含む。各冗長アクセス制御回路は、対応する２つのメ
モリブロックの他の２つのメモリブロック内の２つのメ
モリセルアレイにおいて、２つのメモリセル行を対応す
る２つの冗長メモリセル行で機能的に置換するための手
段を備える。

【００４０】請求項４の発明に係る半導体メモリ装置
は、各々がメモリセルアレイおよび第１および第２の冗
長メモリセル行を備えた複数のメモリブロックと、各々
が対応する２つのメモリブロック内の対応する４つの冗
長メモリセル行について設けられ、かつ対応する４つの
冗長メモリセル行へのアクセスを制御する複数の冗長ア
クセス制御回路とを含む。各冗長アクセス制御回路は、
対応する２つのメモリブロックの他の２つのメモリブロ
ック内の２つのメモリセルアレイにおいて、各々２つが
対応する１つのメモリセルアレイにおいて隣接する４つ
のメモリセル行を、対応する４つの第１および第２の冗
長メモリセル行で機能的に置換するための手段を備え
る。

【００４１】

【作用】請求項１の発明における半導体メモリセル装置
では、各冗長メモリセルについて、当該冗長メモリセル
を用いた救済が行なわれる欠陥メモリブロックを指定す
ることができる。すなわち、各冗長メモリセルについて
設けられた冗長アクセス制御回路が、欠陥ブロックアド
レスを記憶するための欠陥ブロックアドレス記憶手段を
備えているので、１つのメモリブロック内に設けられた
冗長メモリセルが、他のメモリブロック内に存在する欠
陥メモリセルの救済にも用いられ得る。したがって、複
数のメモリブロックを備えた半導体メモリ装置におい
て、製造における歩留まりが改善される。

【００４２】請求項２，３および４の発明における半導
体メモリ装置では、各冗長アクセス制御回路により、対
応するメモリブロックとは別の他のメモリブロック内に
存在する複数の欠陥メモリセルを同時に救済できるの
で、製造における歩留りが改善される。

【００４３】

【実施例】以下の記載では、この発明に従う第１ないし
第４の実施例における詳細な回路が開示されるが、それ
に先立って、これらの実施例における欠陥メモリセル行
の救済態様について図１７ないし図２０を参照して説明
する。なお、図１７ないし図２０において示された
“Ｘ”は、対応するメモリセル行において欠陥が存在す
ることを示している。

【００４４】図１７を参照して、第１実施例のＳＲＡＭ
は、各々が１つの冗長メモリセル行７ａないし７ｄを備
えたメモリブロックＢＫ０ないしＢＫ３を備えており、
２つの欠陥メモリセル行を有するメモリセルアレイ１ｂ
が、２つのメモリブロックＢＫ０およびＢＫ１内の２つ
の冗長メモリセル行７ａおよび７ｂにより救済される。

【００４５】図１８を参照して、第２実施例のＳＲＡＭ
は、各々が２つの冗長メモリセル行を備えたメモリブロ
ックＢＫ０ないしＢＫ３を備えており、各２つが隣接す
る４つの欠陥メモリセル行を有するメモリセルアレイ１
ｂが、２つのメモリブロックＢＫ０およびＢＫ１内の４
つの冗長メモリセル行により救済される。

【００４６】図１９を参照して、第３実施例のＳＲＡＭ
は、各々が１つの冗長メモリセル行を備えたメモリブロ
ックＢＫ０ないしＢＫ３を備えており、各々が２つの欠
陥メモリセル行を有するメモリセルアレイ１ａおよび１
ｂが、４つのメモリブロックＢＫ０ないしＢＫ４内の４
つの冗長メモリセル行により救済される。

【００４７】図２０を参照して、第４実施例のＳＲＡＭ
は、各々が２つの冗長メモリセル行を備えたメモリブロ
ックＢＫ０ないしＢＫ３を備えており、各々が、各２つ
が隣接する４つの欠陥メモリセル行を有するメモリセル
アレイ１ａおよび１ｂが、４つのメモリブロックＢＫ０
ないしＢＫ３内の８つの冗長メモリセル行により救済さ
れる。

【００４８】図１は、この発明の第１実施例を示すＳＲ
ＡＭのブロック図である。図１を参照して、ＳＲＡＭ１
００は、各々が改善された行デコーダおよび冗長行デコ
ーダを備えたメモリブロックＢＫ０ないしＢＫｎ−１
と、改善されたブロックセレクタ回路３２とを含む。ブ
ロックセレクタ回路３２，行デコーダ３ａ，３ｂ，…お
よび冗長行デコーダ５０ａ，５０ｂ，…を除き、他の回
路構成は図８に示したＳＲＡＭ５００と同様であるので
説明が省略される。

【００４９】冗長メモリセル行が使用されるとき、各冗
長行デコーダ５０ａ，５０ｂ，…は、冗長ワード線信号
と等価な冗長アクセス信号ＲＲ０ないしＲＲｎ−１を出
力する。冗長アクセス信号ＲＲ０ないしＲＲｎ−１は、
ブロックセレクタ回路３２に与えられる。ブロックセレ
クタ回路３２は、ブロック選択信号ＢＳ０ないしＢＳｎ
−１と、行デコーダイネーブル信号ＢＳＬ０ないしＢＳ
Ｌｎ−１を出力する。各メモリブロックＢＫ０ないしＢ
Ｋｎ−１内に設けられたセンスアンプおよび書込バッフ
ァは、ブロック選択信号ＢＳ０ないしＢＳｎ−１のうち
の対応する１つに応答して動作する。各行デコーダ３
ａ，３ｂ，…は、デコーダイネーブル信号ＢＳＬ０ない
しＢＳＬｎ−１に応答して能動化される。

【００５０】図２は、図１に示したブロックセレクタ回
路３２の回路図である。図２を参照して、ブロックセレ
クタ回路３２は、ブロックアドレスバッファ３１から与
えられる信号Ｚ０，／Ｚ０，Ｚ１および／Ｚ１のうちの
２つを選択的にそれぞれ受けるＮＡＮＤゲート１００ａ
ないし１００ｄと、インバータ１０１ａないし１０１ｄ
と、ＮＡＮＤゲート１１１ａないし１１１ｄと、ＮＡＮ
Ｄゲート１１２ａないし１１２ｄと、インバータ１１３
ａないし１１３ｄと、インバータ１１４ａないし１１４
ｄと、各メモリブロック内の冗長行デコーダから出力さ
れる冗長アクセス信号ＲＲ０ないしＲＲ３を受けるＮＯ
Ｒゲート１１０とを含む。冗長アクセス信号ＲＲ０ない
しＲＲ３は、インバータ１１４ａないし１１４ｄを介し
てＮＡＮＤゲート１１２ａないし１１２ｄにそれぞれ与
えられる。ＮＡＮＤゲート１１２ａないし１１２ｄは、
ブロック選択信号ＢＳ０ないしＢＳ３を出力する。ＮＡ
ＮＤゲート１１１ａないし１１１ｄの出力信号は、イン
バータ１１３ａないし１１３ｄにより反転された後、信
号ＢＳＬ０ないしＢＳＬ３としてそれぞれ出力される。
図２は、表示および説明を簡単化するため、４つのメモ
リブロックを選択するための回路だけを示している。

【００５１】たとえば、メモリブロックＢＫ０が選択さ
れる場合では、低レベルの信号Ｚ０およびＺ１ならびに
高レベルの信号／Ｚ０および／Ｚ１がブロックセレクタ
回路３２に与えられる。したがって、ＮＡＮＤゲート１
００ａないし１００ｄのうちの１つ１００ａだけが低レ
ベルの信号を出力する。ＮＡＮＤゲート１１１ａないし
１１１ｄのうちの１つ１１１ａがいずれも高レベルの信
号を受け、かつ低レベルの信号を出力する。インバータ
１１３ａは、ＮＡＮＤゲート１１１ａから出力された低
レベルの信号を受け、高レベルの反転された信号ＢＳＬ
０を出力する。ＮＡＮＤゲート１１２ａも高レベルのブ
ロック選択信号ＢＳ０を出力する。図１に示したメモリ
ブロックＢＫ０は、高レベルの信号ＢＳ０およびＢＳＬ
０に応答して動作される。

【００５２】図３は、図１に示した行デコーダ３ａおよ
び冗長行デコーダ５０ａの回路ブロック図である。図３
を参照して、行デコーダ３ａは、図１４に示した行デコ
ーダ５０３ａと類似の回路構成を有しているが、ＮＡＮ
Ｄゲート５５ｅの出力信号がＮＡＮＤゲート５５ａない
し５５ｄに与えられない点において異なる。これに加え
て、ＮＡＮＤゲート５５ａないし５５ｄは、信号ＢＳ０
に代えて、デコーダイネーブル信号ＢＳＬ０を受けるよ
うに接続される。

【００５３】冗長行デコーダ５０ａは、冗長イネーブル
回路５１と、欠陥メモリセルが存在する欠陥行アドレス
をプログラムするためのアドレスプログラム回路５２ａ
および５２ｂと、欠陥メモリセルを含んでいるメモリブ
ロックを示す欠陥ブロックアドレスをプログラムするた
めのアドレスプログラム回路５２ｃおよび５２ｄと、Ｎ
ＡＮＤゲート５５ｅおよび５７と、ＮＯＲゲート５８と
を含む。ＮＯＲゲート５８は、冗長メモリセル行をアク
セスするための冗長ワード線信号ＷＬＲ０および冗長ア
クセス信号ＲＲ０を出力する。図１に示した他のメモリ
ブロックＢＫ１ないしＢＫｎ−１に設けられた行デコー
ダ３ｂ，…および冗長行デコーダ５０ｂ，…も、図３に
示した回路と同様の回路構成を有することが指摘され
る。

【００５４】冗長イネーブル回路５１は、図１５に示し
た回路５１により実現される。各アドレスプログラム回
路５２ａ，５２ｂ，５２ｃおよび５２ｄは、図１６に示
した回路５２によりそれぞれ実現される。アドレスプロ
グラム回路５２ａないし５２ｄは、出力信号Ｓａないし
Ｓｄをそれぞれ出力する。ＮＡＮＤゲート５５ｅは、信
号ＳａおよびＳｂを受ける。ＮＡＮＤゲート５７は、冗
長イネーブル信号ＲＥならびに信号ＳｃおよびＳｄを受
ける。ＮＯＲゲート５８は、ＮＡＮＤゲート５５ｅおよ
び５７の出力信号を受ける。図２１および図２２は、図
３に示したアドレスプログラム回路５２ａないし５２ｄ
および冗長イネーブル回路５１の具体的な回路構成を示
している。

【００５５】図３を参照して、たとえば、ワード線ＷＬ
０が活性化される場合では、行アドレスバッファ２から
低レベルの信号Ｘ０およびＸ１ならびに高レベルの信号
／Ｘ０および／Ｘ１が行デコーダ３ａに与えられる。し
たがって、ＮＡＮＤゲート５５ａないし５５ｄのうちの
１つ５５ａだけが低レベルの信号を出力するので、イン
バータ５６ａの作用によりワード線ＷＬ０だけが活性化
される。他のワード線ＷＬ１ないしＷＬ３は活性化され
ない、すなわち低レベルに保たれる。

【００５６】次に、図３に示した回路の動作について説
明する。まず、メモリセルアレイ１ａ内に欠陥メモリセ
ルが存在しない場合について説明する。この場合、冗長
イネーブル回路５１内のヒューズ（図２２に示したヒュ
ーズ７３）の接続が保たれる。したがって、冗長イネー
ブル回路５１は低レベルの冗長イネーブル信号ＲＥをＮ
ＡＮＤゲート５７に与える。したがって、ＮＡＮＤゲー
ト５７は、固定された高レベルの信号をＮＯＲゲート５
８に与える。その結果、ＮＯＲゲート５８の出力信号、
すなわち冗長ワード線信号ＷＬＲ０および冗長アクセス
信号ＲＲ０は低レベルに保たれる。言い換えると、この
場合では冗長メモリセル行７ａはアクセスされない。

【００５７】メモリブロックＢＫ０へのアクセスが要求
されるとき、ブロックセレクタ回路３２から高レベルの
デコーダイネーブル信号ＢＳＬ０が与えられる。ＮＡＮ
Ｄゲート５５ａないし５５ｄは、高レベルの信号ＢＳＬ
０により能動化され、行アドレスバッファ２から与えら
れる信号Ｘ０，／Ｘ０，Ｘ１および／Ｘ１に応答して動
作する。その結果、行デコーダ３ａは、外部から与えら
れる行アドレス信号ＲＡに応答して、ワード線ＷＬ０な
いしＷＬ３のうちの１本を選択的に活性化する。

【００５８】メモリブロックＢＫ０ないしＢＫｎ−１内
のすべてのメモリセルアレイ１ａ，１ｂ，…において欠
陥メモリセルが存在しないとき、すなわちいずれの冗長
メモリセル行７ａ，７ｂ，…が欠陥メモリセルの救済の
ために使用されないときは、すべての冗長行デコーダ５
０ａ，５０ｂ，…から低レベルの冗長アクセス信号ＲＲ
０ないしＲＲｎ−１が出力される。ブロックセレクタ回
路３２は、すべて低レベルの冗長アクセス信号ＲＲ０な
いしＲＲｎ−１を受ける。

【００５９】再び図２を参照して、ＮＯＲゲート１１０
は、低レベルの冗長アクセス信号ＲＲ０ないしＲＲ３に
応答して、高レベルの出力信号をＮＡＮＤゲート１１１
ａないし１１１ｄに与える。したがって、ＮＡＮＤゲー
ト１１１ａないし１１１ｄは、ブロックアドレスバッフ
ァ３１から与えられるブロック選択のための信号Ｚ０，
／Ｚ０，Ｚ１および／Ｚ１に応答して動作する。言い換
えると、ブロックセレクタ回路３２は、外部から与えら
れるブロックアドレス信号ＢＡに応答して、ブロック選
択信号ＢＳ０ないしＢＳ３およびデコーダイネーブル信
号ＢＳＬ０ないしＢＳＬ３を出力する。これに加えて、
インバータ１１４ａないし１１４ｄは、低レベルの信号
ＲＲ０ないしＲＲ３を受けるので、高レベルの信号がＮ
ＡＮＤゲート１１２ａないし１１２ｄに与えられ、ＮＡ
ＮＤゲート１１２ａないし１１２ｄが能動化される。

【００６０】次に、冗長回路の動作について説明する。
特に、メモリブロックＢＫ０内の冗長メモリセル行７ａ
を用いることにより、メモリブロックＢＫ１内のメモリ
セルアレイ１ｂ内の欠陥メモリセル行が救済される場合
について説明する。

【００６１】再び図３を参照して、まず、冗長行デコー
ダ５０ａ内の冗長イネーブル回路５１のヒューズ、すな
わち図１５に示した回路５１内のヒューズ７３が切断さ
れる。したがって、冗長イネーブル回路５１が高レベル
の冗長イネーブル信号ＲＥを出力するので、ＮＡＮＤゲ
ート５７は、アドレスプログラム回路５２ｃおよび５２
ｄからの出力信号ＳｃおよびＳｄに応答して動作する。

【００６２】次に、欠陥メモリセル行が存在するメモリ
ブロック、すなわち救済されるべきメモリブロックＢＫ
１を規定するブロックアドレスがアドレスプログラム回
路５２ｃおよび５２ｄを用いてプログラムされる。メモ
リブロックＢＫ１は、高レベルの信号Ｚ０および／Ｚ１
が与えられたとき、ブロックセレクタ回路３２により選
択される。したがって、アドレスプログラム回路５２ｃ
および５２ｄは、高レベルの信号Ｚ０および／Ｚ１が与
えられたとき、高レベルの信号ＳｃおよびＳｄを出力す
るようにプログラムされる。具体的には、アドレスプロ
グラム回路５２ｄ内のヒューズ（図２２のヒューズ６３
ｄに相当）が接続状態に残され、かつアドレスプログラ
ム回路５２ｃ内のヒューズ６３ｃが切断される。その結
果、アドレスプログラム回路５２ｃおよび５２ｄは、高
レベルの信号Ｚ０および／Ｚ１が与えられたときだけ、
いずれも高レベルの信号ＳｃおよびＳｄを出力する。

【００６３】信号Ｚ０および／Ｚ１が高レベルであると
き、ＮＡＮＤゲート５７は、すべて高レベルの信号Ｒ
Ｅ，ＳｃおよびＳｄを受け、低レベルの信号をＮＯＲゲ
ート５８に与える。したがって、ＮＯＲゲート５８は、
ＮＡＮＤゲート５５ｅからの出力信号に応答して動作さ
れるようになる。

【００６４】冗長メモリセル行７ａによって救済される
べき欠陥メモリセル行が、メモリセルアレイ１ｂ内の最
初のワード線ＷＬ０に接続される回路であると仮定する
と、メモリセルアレイ１ｂ内の欠陥メモリセル行を規定
する欠陥行アドレスのプログラミングがアドレスプログ
ラム回路５２ａおよび５２ｂを用いて次のように行なわ
れる。この例では、いずれのアドレスプログラム回路５
２ａおよび５２ｂにおいて、ヒューズ（図２１に示した
ヒューズ６３ａおよび６３ｂ）を接続状態に保つことに
よりプログラムが行なわれる。その結果、アドレスプロ
グラム回路５２ａおよび５２ｂは、いずれも高レベルの
信号／Ｘ０および／Ｘ１が与えられたときだけ、いずれ
も高レベルの信号ＳａおよびＳｂをＮＡＮＤゲート５５
ｅに与える。したがって、ＮＡＮＤゲート５５ｅは、い
ずれも高レベルの信号／Ｘ０および／Ｘ１が与えられた
ときのみ、すなわちワード線ＷＬ０の活性化が要求され
たときのみ、低レベルの信号を出力する。

【００６５】その結果、ＮＯＲゲート５８は、ＮＡＮＤ
ゲート５５ｅおよび５７から出力される低レベルの信号
に応答して、いずれも高レベルの冗長ワード線信号ＷＬ
Ｒ０および冗長アクセス信号ＲＲ０を出力する。図１に
示した冗長メモリセル行７ａは、高レベルの冗長ワード
線信号ＷＬＲ０に応答してアクセスされる。

【００６６】上記の説明により、メモリセルアレイ１ｂ
内の欠陥メモリセル行へのアクセスが要求されたとき、
メモリブロックＢＫ０内の冗長メモリセル行７ａへのア
クセスがワード線ＷＬＲ０の活性化により行われること
が説明された。以下の説明では、メモリセルアレイ１ｂ
内の欠陥メモリセル行へのアクセスが要求されたとき、
メモリブロックＢＫ１においてこのアクセス要求を不能
化するための動作について説明する。

【００６７】再び図２を参照して、この場合では、図３
に示した冗長行デコーダ５０ａから高レベルの冗長アク
セス信号ＲＲ０が与えられる。ＮＯＲゲート１１０は、
高レベルの信号ＲＲ０に応答して、低レベルの信号をＮ
ＡＮＤゲート１１１ａないし１１１ｄに与える。したが
って、ＮＡＮＤゲート１１１ａないし１１１ｄは、不能
化される。言い換えると、ＮＡＮＤゲート１１１ａない
し１１１ｄは、ブロック選択のための信号Ｚ０，／Ｚ
０，Ｚ１および／Ｚ１に応答して動作されなくなり、い
ずれも高レベルの信号を出力する。その結果、インバー
タ１１３ａないし１１３ｄが低レベルのデコーダイネー
ブル信号ＢＳＬ０ないしＢＳＬ３を出力するので、すべ
ての行デコーダ３ａ，…が不能化される。

【００６８】これに加えて、ＮＡＮＤゲート１１２ａ
は、ＮＡＮＤゲート１１１ａから与えられる低レベルの
信号とインバータ１１４ａから出力される低レベルの信
号とを受け、高レベルのブロック選択信号ＢＳ０を出力
する。したがって、メモリブロックＢＫ０内のセンスア
ンプ９ａおよび書込バッファ３３ａが、ブロック選択信
号ＢＳ０に応答して活性化または能動化される。すなわ
ち、冗長行デコーダ５０ａにより冗長ワード線ＷＬＲ０
が活性化されるので、冗長メモリセル行７ａのアクセス
を達成するため、センスアンプ９ａおよび書込バッファ
３３ａも活性化または能動化される。

【００６９】以上により、メモリブロックＢＫ１内の欠
陥メモリセル行へのアクセスが要求されたとき、ブロッ
ク選択回路３２および冗長行デコーダ５０ａの作用によ
り、メモリブロックＢＫ０内の冗長メモリセル行７ａが
アクセスされる。言い換えると、一方のメモリブロック
内の冗長メモリセル行７ａを用いることにより、他方の
メモリブロックＢＫ１内の欠陥メモリセル行が救済され
得ることが理解される。

【００７０】図４は、この発明の第２実施例を示すＳＲ
ＡＭに用いられる行デコーダおよび冗長行デコーダの回
路ブロック図である。図３に示した行デコーダ３ａおよ
び冗長行デコーダ５０ａがＳＲＡＭに適用される場合で
は、欠陥メモリセル行の救済のために、１本の冗長メモ
リセル行が使用されていた。図４に示した実施例では、
２つの欠陥メモリセル行を救済するために、２つの冗長
メモリセル行が使用され得る。図４に示した行デコーダ
２０３ａおよび冗長行デコーダ２５０ａはいずれもメモ
リブロックＢＫ０内に設けられるのであるが、他のメモ
リブロックＢＫ１ないしＢＫｎ−１にも同様の行デコー
ダおよび冗長行デコーダが設けられる。

【００７１】図４を参照して、行デコーダ２０３ａは、
図３に示した行デコーダ３ａと同じ回路構成を有してお
りかつ同様に動作するので説明は省略される。冗長行デ
コーダ２５０ａは、図３に示した冗長行デコーダ５０ａ
と比較すると、アドレスプログラム回路５２ａが除か
れ、追加的にＮＡＮＤゲート５５ｆ，インバータ５６
ｆ，５６ｇおよび５９が設けられている。

【００７２】次に、メモリブロックＢＫ１内に２つの欠
陥メモリセル行が存在し、冗長行デコーダ２５０ａの機
能によりこれらが救済される場合の動作について説明す
る。まず、冗長イネーブル回路５１内のヒューズが切断
されるので、高レベルの冗長イネーブル信号ＲＥがＮＡ
ＮＤゲート５７に与えられる。アドレスプログラム回路
５２ｃおよび５２ｄは、図３に示したアドレスプログラ
ム回路５２ｃおよび５２ｄと同様にプログラムされる。
したがって、メモリブロックＢＫ１へのアクセスを要求
するブロックアドレス信号ＢＡが外部から与えられたと
き、すなわち高レベルの信号Ｚ０および／Ｚ１が与えら
れたときアドレスプログラム回路５２ｃおよび５２ｄが
高レベルの信号ＳｃおよびＳｄを出力する。したがっ
て、ＮＡＮＤゲート５７は、高レベルの信号ＲＥ，Ｓｃ
およびＳｄに応答して低レベルの信号をＮＯＲゲート５
８に与える。

【００７３】仮に、メモリセルアレイ１ｂ内の最初の２
つのワード線ＷＬ０およびＷＬ１によってアクセスされ
るメモリセル行中に、欠陥メモリセルがそれぞれ存在し
ているものと仮定すると、アドレスプログラム回路５２
ｂは、ヒューズ（図１６に示したヒューズ６３）を接続
状態で残すことによりプログラムされる。したがって、
アドレスプログラム回路５２ｂは、高レベルの信号／Ｘ
１が与えられたとき、高レベルの信号Ｓｂをインバータ
５９に与える。したがって、高レベルの信号／Ｘ１が与
えられたとき、言い換えるとワード線ＷＬ０またはＷＬ
１に接続されたメモリセル行へのアクセスが要求された
とき、ＮＯＲゲート５８は低レベルの２つの信号を受
け、高レベルの冗長アクセス信号ＲＲ０を出力する。

【００７４】ＮＡＮＤゲート５５ｅおよび５５ｆは、Ｎ
ＯＲゲート５８から出力される高レベルの信号に応答し
て能動化される。すなわち、ＮＡＮＤゲート５５ｅおよ
び５５ｆは、信号／Ｘ０およびＸ０に応答してそれぞれ
動作される。信号／Ｘ０が高レベルであるとき、ＮＡＮ
Ｄゲート５５ｅが低レベルの信号を出力するので、冗長
ワード線ＷＬＲ０が活性化される。他方、信号Ｘ０が高
レベルであるとき、ＮＡＮＤゲート５５ｆが低レベルの
信号を出力し、冗長ワード線ＷＬＲ１が活性化される。
これによって、メモリセルアレイ１ｂ内の２つの欠陥メ
モリセル行が、メモリブロックＢＫ０内の２つの冗長メ
モリセル行によって救済されたことになる。

【００７５】高レベルの冗長アクセス信号ＲＲ０は図２
に示したブロックセレクタ回路３２に与えられるので、
第１実施例の場合と同様に、メモリブロックＢＫ０内の
センスアンプ９ａおよび書込バッファ３３ａがブロック
選択信号ＢＳ０に応答して活性化または能動化される。
これに加えて、すべてのメモリブロックＢＫ０ないしＢ
Ｋｎ−１内のすべての行デコーダが、低レベルのデコー
ダイネーブル信号ＢＳＬ０ないしＢＳＬ３に応答して不
能化される。

【００７６】図２３は、この発明の第３実施例を示すＳ
ＲＡＭのブロック図である。図２３を参照して、ＳＲＡ
Ｍ１００′は、ｎ個のメモリブロックを備えているが、
図２３では説明の簡単化のため４つのメモリブロックＢ
Ｋ０ないしＢＫ３のみが示される。図１に示した第１実
施例では、各メモリブロックＢＫ０ないしＢＫｎ−１ご
とに１つの冗長行デコーダ（ＲＲＤ）５０ａ，５０ｂ，
…および１つの行デコーダ３ａ，３ｂ，…が設けられて
いたが、第３実施例では、２つのメモリブロックごとに
１つの冗長行デコーダおよび１つの行デコーダが設けら
れる。

【００７７】例えば、図２３に示した冗長行デコーダ３
５０ａは、メモリブロックＢＫ０およびＢＫ１内の冗長
メモリセル行７ａおよび７ｂへのアクセスを制御するた
めに設けられる。行デコーダ３５１Ａは、メモリセルア
レイ１ａおよび１ｂをアクセスするために設けられる。
同様に、冗長行デコーダ３５０ｂは、メモリブロックＢ
Ｋ２およびＢＫ３内の冗長メモリセル行７ｃおよび７ｄ
へのアクセスを制御するために設けられる。行デコーダ
３５１Ｂは、メモリセルアレイ１ｃおよび１ｄをアクセ
スするために設けられる。冗長行デコーダ３５０Ａおよ
び３５０Ｂならびに行デコーダ３５１Ａおよび３５１Ｂ
の動作を制御するため、改善されたブロックセレクタ回
路３３２が設けられる。

【００７８】図５は、この発明の第３実施例のＳＲＡＭ
に用いられる行デコーダおよび冗長行デコーダの回路図
である。図５を参照して、２つのメモリブロックＢＫ０
およびＢＫ１について１つの冗長行デコーダ３５０Ａが
設けられる。メモリブロックＢＫ２およびＢＫ３につい
て冗長行デコーダ３５０Ｂが設けられる。各冗長行デコ
ーダ３５０Ａおよび３５０Ｂは、同じ回路構成を有して
いる。各メモリブロックＢＫ０ないしＢＫ３において、
行デコーダを含み同じ回路構成が設けられている。

【００７９】図５を参照して、冗長行デコーダ３５０Ａ
は、冗長イネーブル回路５１と、救済されるべき欠陥メ
モリセル行をプログラムするためのアドレスプログラム
回路５２ａおよび５２ｂと、救済されるべきメモリブロ
ックをプログラムするための１つのアドレスプログラム
回路５２ｄと、ＮＡＮＤゲート５５ｅ，５７，８０ａお
よび８０ｂと、ＮＯＲゲート５８と、インバータ８１ａ
および８１ｂとを含む。

【００８０】アドレスプログラム回路５２ａは、行アド
レスバッファ２から信号Ｘ０および／Ｘ０を受ける。ア
ドレスプログラム回路５２ｂは、行アドレスバッファ２
から信号Ｘ１および／Ｘ１を受ける。アドレスプログラ
ム回路５２ｄは、ブロックアドレスバッファ３１から信
号Ｚ１および／Ｚ１を受ける。ＮＯＲゲート５８は、冗
長アクセス信号ＲＲ０（またはＲＲ２）を発生する。イ
ンバータ８１ａの出力は、第１の冗長メモリセル行を活
性化させるための冗長ワード線ＷＬＲ０に接続される。
インバータ８１ｂの出力は、第２の冗長メモリセル行を
アクセスするための冗長ワード線ＷＬＲ１に接続され
る。

【００８１】ＮＡＮＤゲート５５ａないし５５ｄおよび
インバータ５６ａないし５６ｄは、メモリブロックＢＫ
０（またはＢＫ２）をアクセスするための行デコーダを
構成する。ＮＡＮＤゲート５５ｈないし５５ｋおよびイ
ンバータ５６ｈないし５６ｋは、メモリブロックＢＫ１
（またはＢＫ３）をアクセスするための行デコーダを構
成する。

【００８２】図６は、この発明の第３実施例のＳＲＡＭ
に用いられるブロックセレクタ回路の回路図である。図
６を参照して、ブロックセレクタ回路３３２は、図５に
示した冗長行デコーダ３５０Ａおよび３５０Ｂから、冗
長アクセス信号ＲＲ０およびＲＲ２を受ける。これに加
えて、ブロック選択回路３３２は、ブロックアドレスバ
ッファから与えられるブロック選択のための信号Ｚ０，
／Ｚ０，Ｚ１および／Ｚ１に応答して、ブロック選択信
号ＢＳ０ないしＢＳ３およびデコーダイネーブル信号Ｂ
ＳＬ０ないしＢＳＬ３を発生する。

【００８３】次に、第３実施例の動作について説明す
る。一例として、メモリブロックＢＫ０内のワード線Ｗ
Ｌ０に接続されたメモリセル行が、メモリブロックＢＫ
２内の冗長ワード線ＷＬＲ０に接続された冗長メモリセ
ル行ＷＬＲ０により救済され、かつ、メモリブロックＢ
Ｋ１のワード線ＷＬ１に接続されたメモリセル行が、メ
モリブロックＢＫ３の冗長ワード線ＷＬＲ１に接続され
た冗長メモリセル行により救済される場合について説明
する。

【００８４】メモリブロックＢＫ２およびＢＫ３のため
の冗長行デコーダ３５０Ｂにおいて、各アドレスプログ
ラム回路５２ａ，５２ｂおよび５２ｄ内の対応するヒュ
ーズ６３が接続状態で残される。したがって、信号Ｘ０
が低レベル，信号Ｘ１が低レベルおよび信号Ｚ１が低レ
ベルのとき、信号Ｚ０に依存することなく、高レベルの
冗長アクセス信号ＲＲ２が出力され、これに加えて、ブ
ロックセレクタ回路３３２がすべて低レベルのデコーダ
イネーブル信号ＢＳＬ０ないしＢＳＬ３を出力する。し
たがって、すべての行デコーダはこのとき動作されな
い。

【００８５】信号／Ｚ０が高レベルであるとき、ＮＡＮ
Ｄゲート８０ａは低レベルの信号を出力し、ＮＡＮＤゲ
ート８０ｂは高レベルの信号を出力する。したがって、
インバータ８１ａは高レベルの冗長ワード線信号ＷＬＲ
０を出力し、インバータ８１ｂは低レベルの冗長ワード
線信号ＷＬＲ１を出力する。その結果、メモリブロック
ＢＫ２内の冗長メモリセル行が、活性化された冗長ワー
ド線信号ＷＬＲ０に応答してアクセスされる。言い換え
ると、メモリブロックＢＫ０内のワード線ＷＬ０によっ
てアクセスされるべきメモリセル行に代えて、メモリブ
ロックＢＫ２内の冗長メモリセル行がアクセスされる。

【００８６】一方、このとき冗長行デコーダ３５０Ｂか
ら高レベルの冗長アクセス信号ＲＲ２が出力されるの
で、ＮＡＮＤゲート１１１ｃが低レベルの信号を出力す
る。その結果、高レベルのブロック選択信号ＢＳ２が出
力され、一方、低レベルのブロック選択信号ＢＳ０，Ｂ
Ｓ１およびＢＳ３が出力される。これにより、ブロック
ＢＫ２内のセンスアンプおよび書込ドライバが活性化ま
たは能動化される。

【００８７】ブロックアドレスバッファ３１から与えら
れる信号Ｚ０が高レベルであるとき、ＮＡＮＤゲート８
０ａが高レベルの信号を出力し、ＮＡＮＡゲート８０ｂ
が低レベルの信号を出力する。したがって、インバータ
８１ａが低レベルの冗長ワード線信号ＷＬＲ０を出力
し、インバータ８１ｂが高レベルの冗長ワード線信号Ｗ
ＬＲ１を出力する。その結果、メモリブロックＢＫ３内
の冗長メモリセル行が、活性化された冗長ワード線信号
ＷＬＲ１に応答してアクセスされる。

【００８８】このとき、冗長行デコーダ３５０Ｂから出
力される冗長アクセス信号ＲＲ２が高レベルであるの
で、図６に示したＮＡＮＤゲート１１１ｄが低レベルの
信号を出力する。したがって、ブロック選択信号ＢＳ３
だけが高レベルになり、他のブロック選択信号ＢＳ０，
ＢＳ１およびＢＳ２が低レベルになる。その結果、メモ
リブロックＢＫ３内のセンスアンプおよび書込ドライバ
だけが活性化または能動化される。

【００８９】上記の動作により、メモリブロックＢＫ０
内のワード線ＷＬ０によりアクセスされるべきメモリセ
ル行が、メモリブロックＢＫ２内の冗長メモリセル行に
より置換えられ、かつ、メモリブロックＢＫ１内のワー
ド線ＷＬ１によってアクセスされるべきメモリセル行
が、メモリブロックＢＫ３内の冗長メモリセル行により
置換えられた。図５からわかるように、ブロック選択の
ための信号Ｚ０をプログラムするアドレスプログラム回
路が省かれているので、半導体基板上でプログラム回路
が占める領域が減少されるという利点がもたらされる。

【００９０】図７は、この発明の第４実施例のＳＲＡＭ
に用いられる行デコーダおよび冗長行デコードの回路図
である。この実施例では、各メモリブロックＢＫ０ない
しＢＫ３内に２つの冗長メモリセル行が設けられてい
る。たとえば、図７を参照して、メモリブロックＢＫ０
（またはＢＫ２）は、冗長ワード線信号ＷＬＲ０および
ＷＬＲ２に応答してアクセスされる２つの冗長メモリセ
ル行を備えている。メモリブロックＢＫ１（またはＢＫ
３）は、冗長ワード線信号ＷＬＲ１およびＷＬＲ３に応
答してアクセスされる２つの冗長メモリセル行を備えて
いる。この実施例においても、２つのメモリブロックＢ
Ｋ０およびＢＫ１における冗長メモリセル行の制御のた
めに、１つの冗長行デコーダ４５０Ａが設けられる。同
様に、メモリブロックＢＫ２およびＢＫ３における冗長
メモリセル行の制御のために冗長行デコーダ４５０Ｂが
設けられる。各冗長行デコーダ４５０Ａおよび４５０Ｂ
は、同じ回路構成を有していることが指摘される。

【００９１】冗長行デコーダ４５０Ａは、冗長イネーブ
ル回路５１と、救済されるべき欠陥メモリセル行をプロ
グラムするためのアドレスプログラム回路５２ｂと、救
済されるべきメモリブロックをプログラムするためのア
ドレスプログラム回路５２ｄと、ＮＡＮＤゲート５７お
よび８０ａないし８０ｄと、ＮＯＲゲート５８と、イン
バータ５９および８１ａないし８１ｄとを含む。インバ
ータ８１ａないし８１ｄの出力は、冗長ワード線ＷＬＲ
０，ＷＬＲ２，ＷＬＲ１およびＷＬＲ３にそれぞれ接続
される。ＮＡＮＤゲート８０ａは、プリデコード信号／
Ｘ０／Ｚ０を受ける。ＮＡＮＤゲート８０ｃは、プリデ
コード信号Ｘ０／Ｚ０を受ける。ＮＡＮＤゲート８０ｂ
は、プリデコード信号／Ｘ０Ｚ０を受ける。ＮＡＮＤゲ
ート８０ｄは、プリデコード信号Ｘ０Ｚ０を受ける。ア
ドレスプログラム回路５２ｂは、行アドレスバッファ２
から与えられる信号Ｘ１および／Ｘ１を受ける。アドレ
スプログラム回路５２ｄは、ブロックアドレスバッファ
３１から与えられる信号Ｚ１および／Ｚ１を受ける。

【００９２】次に、第４実施例の動作について説明す
る。一例として、メモリブロックＢＫ０内のワード線Ｗ
Ｌ０によりアクセスされるメモリセル行が、メモリブロ
ック２内の冗長ワード線ＷＬＲ０に接続された冗長メモ
リセル行により救済され、メモリブロックＢＫ０内のワ
ード線ＷＬ１によりアクセスされるメモリセル行が、メ
モリブロックＢＫ２内の冗長ワード線ＷＬＲ２に接続さ
れた冗長メモリセル行により救済され、メモリブロック
ＢＫ１内のワード線ＷＬ４によりアクセスされるメモリ
セル行が、メモリブロックＢＫ３内の冗長ワード線ＷＬ
Ｒ１に接続された冗長メモリセル行により救済され、そ
してメモリブロックＢＫ１内のワード線ＷＬ５によりア
クセスされるメモリセル行が、メモリブロック３内の冗
長ワード線ＷＬＲ３に接続された冗長メモリセル行によ
り救済される場合について説明する。

【００９３】まず、メモリブロックＢＫ２およびＢＫ３
のための冗長行デコーダ４５０Ｂにおいて、各アドレス
プログラム回路５２ｂおよび５２ｄ内の対応するヒュー
ズ６３が接続状態で残される。したがって、ＮＯＲゲー
ト５８は、信号Ｘ１およびＺ１がいずれも低レベルであ
るとき高レベルの冗長アクセス信号ＲＲ２を出力する。
このとき、図６に示したブロックセレクタ回路（この実
施例においても用いられる）３３２が、すべて低レベル
のデコーダイネーブル信号ＢＳＬ０ないしＢＳＬ３を出
力するので、すべての行デコーダは動作されない。

【００９４】信号／Ｚ０が高レベルであるとき、ＮＡＮ
Ｄゲート８０ａが低レベルの信号を出力し、ＮＡＮＤゲ
ート８０ｂが高レベルの信号を出力する。したがって、
インバータ８１ａが高レベルの冗長ワード線信号ＷＬＲ
０を出力し、インバータ８１ｂが低レベルの冗長ワード
線信号ＷＬＲ２を出力する。その結果、メモリブロック
ＢＫ２内の１つの冗長メモリセル行が、活性化された冗
長ワード線信号ＷＬＲ０に応答してアクセスされる。

【００９５】一方、ブロックセレクタ回路３３２は、冗
長行デコーダ４５０Ｂから与えられる高レベルの冗長ア
クセス信号ＲＲ２に応答して、ＮＡＮＤゲート１１１ｃ
が低レベルの信号を出力する。したがって、ブロック選
択信号ＢＳ２だけが高レベルになり、他のブロック選択
信号ＢＳ０，ＢＳ１およびＢＳ３が低レベルになる。そ
の結果、メモリブロックＢＫ２内のセンスアンプおよび
書込ドライバだけが活性化または能動化される。

【００９６】信号Ｚ０が高レベルであるとき、ＮＡＮＤ
ゲート８０ａが高レベルの信号を出力し、ＮＡＮＤゲー
ト８０ｂが低レベルの信号を出力する。したがって、イ
ンバータ８１ａが低レベルの冗長ワード線信号ＷＬＲ０
を出力し、一方、インバータ８１ｂが高レベルの冗長ワ
ード線信号ＷＬＲ１を出力する。その結果、メモリブロ
ックＢＫ３内の１つの冗長メモリセル行が、活性化され
た冗長ワード線信号ＷＬＲ１に応答してアクセスされ
る。

【００９７】ブロックセレクタ回路３３２では、高レベ
ルの冗長アクセス信号ＲＲ２が与えられるので、ＮＡＮ
Ｄゲート１１１ｄが低レベルの信号を出力する。したが
って、ブロック選択信号ＢＳ３だけが高レベルになり、
他のブロック選択信号ＢＳ０，ＢＳ１およびＢＳ２が低
レベルになる。その結果、メモリブロックＢＫ３内のセ
ンスアンプおよび書込ドライバのみが活性化または能動
化される。

【００９８】上記の動作により、メモリブロックＢＫ０
内のワード線ＷＬ０およびＷＬ１によってアクセスされ
る２つのメモリセル行が、メモリブロックＢＫ２内の２
つの冗長メモリセル行により置換され、かつメモリブロ
ックＢＫ１内のワード線ＷＬ４およびＷＬ５によってア
クセスされる２つのメモリセル行が、メモリブロックＢ
Ｋ３内の２つの冗長メモリセル行により置換された。

【００９９】以上の説明からわかるように、各メモリブ
ロックごとに設けられた冗長メモリセルが、いずれのメ
モリブロックにおける欠陥メモリセルの救済にも使用さ
れ得るので、ＳＲＡＭの製造における歩留まりが改善さ
れ得る。言い換えると、欠陥メモリセルの救済のため
に、各メモリブロック内に設けられた冗長メモリセル
が、すべてのメモリブロックにより共用されるので、欠
陥メモリセルを融通性よく救済することができる。

【０１００】これに加えて、半導体メモリ内の欠陥は、
メモリセルアレイ内の隣接した行間で引き起こされる傾
向があるので、図１８および図２０に示されるように、
隣接したメモリセル行単位での救済が極めて有用であ
る。すなわち、第２および第４実施例では、隣接した欠
陥メモリセル行が複数の冗長メモリセル行により置換さ
れ得るので、半導体メモリの効率のよい救済が実現され
得る。と同時に、隣接した欠陥行が救済される実施例で
は、アドレスプログラム回路の数が減少されるので（た
とえば、図３および図４に示した冗長行デコーダ５０ａ
および２５０ａを比較すると、冗長行デコーダ２５０ａ
においてアドレスプログラム回路５２ａが省かれてい
る）、より高い集積度が達成され得る。

【０１０１】上記の実施例では、この発明がＳＲＡＭに
適用される例を示しているが、この発明は、ＳＲＡＭに
限られず、一般に半導体メモリに適用され得ることが指
摘される。

【０１０２】

【発明の効果】以上のように、請求項１の発明によれ
ば、欠陥メモリセルを含んでいるメモリブロックを示す
欠陥ブロックアドレスを記憶する欠陥ブロックアドレス
記憶手段を設け、かつ外部から与えられるブロックアド
レスと記憶された欠陥ブロックアドレスとの間の一致を
検出するブロックアドレス一致検出手段が設けられたの
で、半導体メモリ装置における欠陥メモリセルが融通性
よく救済され、製造における歩留まりが改善される。

【０１０３】また、請求項２，３および４の発明によれ
ば、各冗長アクセス制御回路が、対応するメモリブロッ
クとは別の他のメモリブロックに存在する複数の欠陥メ
モリセル行をそれ自身が有する冗長メモリセル行で機能
的に置換するための手段を備えているので、製造におけ
る歩留りが改善される。

【図面の簡単な説明】

【図１】この発明の第１実施例を示すＳＲＡＭのブロッ
ク図である。

【図２】図１に示したブロックセレクタ回路の回路図で
ある。

【図３】図１に示した行デコーダおよび冗長行デコーダ
の回路ブロック図である。

【図４】この発明の第２実施例のＳＲＡＭに用いられる
行デコーダおよび冗長行デコーダの回路ブロック図であ
る。

【図５】この発明の第３実施例のＳＲＡＭに用いられる
行デコーダおよび冗長行デコーダの回路図である。

【図６】この発明の第３実施例のＳＲＡＭに用いられる
ブロックセレクタ回路の回路図である。

【図７】この発明の第４実施例のＳＲＡＭに用いられる
行デコーダおよび冗長行デコーダの回路図である。

【図８】この発明の背景を示すＳＲＡＭのブロック図で
ある。

【図９】図８に示したメモリセルアレイ１ａの回路図で
ある。

【図１０】図９に示したメモリセルの一例を示す回路図
である。

【図１１】図９に示したメモリセルの別の例を示す回路
図である。

【図１２】図９に示したメモリセルの読出動作を説明す
るためのタイミング図である。

【図１３】図８に示したブロックセレクタ回路の回路図
である。

【図１４】図８に示した行デコーダおよび冗長行デコー
ダの回路図である。

【図１５】冗長イネーブル回路の回路図である。

【図１６】アドレスプログラム回路の回路図である。

【図１７】この発明の第１実施例における欠陥メモリセ
ル行の救済態様を示す概念図である。

【図１８】この発明の第２実施例における欠陥メモリセ
ル行の救済態様を示す概念図である。

【図１９】この発明の第３実施例における欠陥メモリセ
ル行の救済態様を示す概念図である。

【図２０】この発明の第４実施例における欠陥メモリセ
ル行の救済態様を示す概念図である。

【図２１】図３に示したアドレスプログラム回路５２
ａ，５２ｂの回路図である。

【図２２】図３に示した冗長イネーブル回路およびアド
レスプログラム回路５２ｃ，５２ｄの回路図である。

【図２３】この発明の第３実施例を示すＳＲＡＭのブロ
ック図である。

【符号の説明】

１ａ，１ｂメモリセルアレイ３ａ，３ｂ行デコーダ７ａ，７ｂ冗長メモリセル行９ａ，９ｂセンスアンプ３１ブロックアドレスバッファ３２ブロックセレクタ回路３３ａ，３３ｂ書込バッファ５０ａ，５０ｂ冗長行デコーダＢＫ０，ＢＫ１，ＢＫｎ−１メモリブロックＢＳ０，ＢＳ１，ＢＳｎ−１ブロック選択信号ＢＳＬ０，ＢＳＬ１，ＢＳＬｎ−１デコーダイネーブ
ル信号ＲＲ０，ＲＲ１，ＲＲｎ−１冗長アクセス信号

Claims

【特許請求の範囲】

【請求項１】各々がメモリセルアレイと冗長メモリセ
ルを備えた複数のメモリブロックと、各々が前記複数のメモリブロック内の対応する冗長メモ
リセルについて設けられ、前記対応する冗長メモリセル
へのアクセスを制御する複数の冗長アクセス制御回路と
を含み、各前記冗長アクセス制御回路は、前記対応する冗長メモリセルによって電気的に置換され
るべき欠陥メモリセルを含んでいる欠陥メモリブロック
を示す欠陥ブロックアドレスを記憶する欠陥ブロックア
ドレス記憶手段と、前記欠陥メモリブロック内の前記欠陥メモリセルの位置
を示す欠陥メモリセルアドレスを記憶する欠陥メモリセ
ルアドレス記憶手段と、外部から与えられるブロックアドレスと前記欠陥ブロッ
クアドレス記憶手段内に記憶された欠陥ブロックアドレ
スとの間の一致を検出するブロックアドレス一致検出手
段と、外部から与えられるメモリセルアドレスと前記欠陥メモ
リセルアドレス記憶手段内に記憶された欠陥メモリセル
アドレスとの一致を検出するメモリセルアドレス一致検
出手段と、前記ブロックアドレス一致検出手段および前記メモリセ
ルアドレス一致検出手段から出力される出力信号に応答
して、前記対応する冗長メモリセルへのアクセスを能動
化する冗長アクセス能動化手段とを備える、半導体メモ
リ装置。
【請求項２】各々がメモリセルアレイおよび第１およ
び第２の冗長メモリセル行を備えた複数のメモリブロッ
クと、各々が対応する１つのメモリブロック内の対応する前記
第１および第２の冗長メモリセル行について設けられ、
かつ前記対応する第１および第２の冗長メモリセル行へ
のアクセスを制御する複数の冗長アクセス制御回路とを
含み、各前記冗長アクセス制御回路は、前記対応する１つのメ
モリブロックの他のメモリブロック内のメモリセルアレ
イにおいて、２つの隣接するメモリセル行を前記対応す
る第１および第２の冗長メモリセル行で機能的に置換す
るための手段を備える、半導体メモリ装置。
【請求項３】各々がメモリセルアレイおよび冗長メモ
リセル行を備えた複数のメモリブロックと、各々が対応する２つのメモリブロック内の対応する２つ
の冗長メモリセル行について設けられ、かつ前記対応す
る２つの冗長メモリセル行へのアクセスを制御する複数
の冗長アクセス制御回路とを含み、各前記冗長アクセス制御回路は、前記対応する２つのメ
モリブロックの他の２つのメモリブロック内の２つのメ
モリセルアレイにおいて、２つのメモリセル行を前記対
応する２つの冗長メモリセル行で機能的に置換するため
の手段を備える、半導体メモリ装置。
【請求項４】各々がメモリセルアレイおよび第１およ
び第２の冗長メモリセル行を備えた複数のメモリブロッ
クと、各々が対応する２つのメモリブロック内の対応する４つ
の冗長メモリセル行について設けられ、かつ前記対応す
る４つの冗長メモリセル行へのアクセスを制御する複数
の冗長アクセス制御回路とを含み、各前記冗長アクセス制御回路は、前記対応する２つのメ
モリブロックの他の２つのメモリブロック内の２つのメ
モリセルアレイにおいて、各々２つが対応する１つのメ
モリセルアレイにおいて隣接する４つのメモリセル行を
前記対応する４つの第１および第２の冗長メモリセル行
で機能的に置換するための手段を備える、半導体メモリ
装置。