JP2012505491A - スタック型デバイスの再マッピングおよび補修 - Google Patents

スタック型デバイスの再マッピングおよび補修 Download PDF

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Abstract

多様な実施形態は、欠陥セルが同じダイまたは異なるダイ上の予備セルによって置換されてもよい、スタック内に配列される複数のダイを有する装置、システム、および方法を含む。

Description

関連文書
本特許出願は、２００８年１０月７日付提出の米国特許出願第１２／２４６，８８２号からの優先権を主張し、参照により本明細書に組み入れる。
コンピュータならびに、例えば、テレビ、デジタルカメラ、および携帯電話等の他の電子製品は、しばしば、データおよび他の情報を記憶するように、メモリセルを有するメモリデバイスを使用する。メモリデバイスは通常、メモリセルが形成される半導体ダイを含む。一部のメモリデバイスは、デバイスが使用可能な状態を保つために、デバイス内の欠陥メモリセルを置換するための予備メモリセルを含むことができる。一部のメモリデバイスは、複数のダイを含むことができる。これらのデバイスにおいて、複数のダイの中の欠陥メモリセルに対応することは課題をもたらし得る。
本発明の多様な実施形態に従う、スタック内に配列されるダイ１を含むＩＣパッケージの部分断面図を示す。 本発明の多様な実施形態に従うスタック型デバイスを示す模式図である。 本発明の多様な実施形態に従う、再マッピングの前および後の図２のスタック型デバイスのメモリアドレス空間を示す図である。 本発明の多様な実施形態に従う、インターフェースダイを含むスタック型デバイスを示す模式図である。 本発明の多様な実施形態に従う、補修装置および比較回路を有するダイを含むスタック型デバイスを示す模式図である。 本発明の多様な実施形態に従うＩＣパッケージを含む装置を示す。 本発明の多様な実施形態に従う、欠陥セルを置換する方法、およびスタック型デバイスのメモリアドレス空間を体系化する方法を示す流れ図である。 本発明の多様な実施形態に従うシステムを示す。
図１は、本発明の多様な実施形態に従う、スタック内に配列されるダイ１０１、１０２、１０３、および１０４を含むＩＣパッケージ１００の部分断面図を示す。ダイ１０１、１０２、１０３、および１０４の各々は、回路１１１、１１２、１１３、および１１４が形成される、半導体ベースの材料（例えば、シリコン）を含むことができる。回路１１１、１１２、１１３、および１１４のうちの１つ以上は、記憶機能（例えば、メモリデバイスの機能）および論理機能（例えば、メモリコントローラまたはプロセッサの機能）を実施するように動作することができる。ＩＣパッケージ１００は、ダイ１０１、１０２、１０３、および１０４への通信およびこれらからの通信を可能にするために、導電パス１１５および１１６、ならびに導体素子（例えば、はんだ）１１７を含むことができる。図１に示されるように、ＩＣパッケージ１１０の導電パスのうちの一部（例えば、導電パス１１５）は、ダイを介してビア１１８（スルーホールとも呼ばれる場合がある）内に入ることができ、一部の他の導電パス（例えば、導電パス１１６）は、部分的にのみダイに入ることができる。導電パス１１５は、ダイ内に形成され、ダイの片面からダイの別の面へ延在されるビア１１８の内部に充填される、導体材料１１９を含むことができる。
ＩＣパッケージ１００はまた、ベース１９０およびエンクロージャ１０５も含むことができ、エンクロージャ１０５の内部１０６は、エポキシベースの成形材料等の絶縁材料で充填されてもよい。ベース１９０は、ダイ１０１、１０２、１０３、および１０４と、メモリコントローラおよびプロセッサ等の外部デバイスとの間の通信のためにダイ１０１、１０２、１０３、および１０４と導体素子１９９との間の電気的接続を提供するように、導体素子１９９ならびに導電パス１１５および１１６に連結される導電パス（図１には図示せず）を含むことができる。ベース１９０は、無機（例えば、セラミック）回路基板または有機回路基板を含むことができる。有機回路基板としては、多層ビスマレイミドトリアジン（ＢＴ）回路基板が挙げられる。図１は、球形状を有する導体素子１９９を一例として示す。導体素子１９９は、しかしながら、ピン形状、四角形状等の他の形状を含むことができる。
図１に示されるように、ダイの中で、ダイ１０４は、ベース１９０の最近接に配置されてもよく、ＩＣパッケージ１００と他の外部デバイスとの間のインターフェース通信を提供するためのインターフェースダイと呼ばれてもよい。回路１１４は、ＩＣパッケージ１００内の少なくともいくつかの操作を制御し、かつ導体素子１９９を介してＩＣパッケージ１００と他の外部デバイスとの間で情報（例えば、信号）を交換するためのコンポーネントを含むことができる。
ダイ１０１、１０２、１０３、および１０４は、図２から図５を参照して以下に説明されるダイを含むことができる。
図２は、本発明の多様な実施形態に従うスタック型デバイス２００を示す模式図である。スタック型デバイス２００は、ダイ２０１、２０２、２０３、および２０４を含むことができ、図１のダイ１０１、１０２、１０３、および１０４に類似または同一のスタック内に配列されてもよい。図２に示されるように、ダイ２０４は、インターフェースダイ２０４と呼ばれてもよい。ダイ２０１、２０２、および２０３は、ダイ２０１、２０２、および２０３に関する操作を制御するように、ローカル制御回路２１１、２１２、および２１３をそれぞれ含むことができる。例えば、これらのローカル制御回路は、セル２２１、２２２、および２２３にそれぞれアクセスして、これらのセルへデータを書き込むため、あるいはこれらのセルからのデータを読み取るために、ライン（例えば、アドレスバス）２０６上の信号（例えば、アドレス信号）に応答することができる。ダイ２０１、２０２、２０３、２０４は、セル２２１、２２２、２２３、および２２４へデータを転送、およびこれらからデータを転送するために、入力／出力（Ｉ／Ｏ）回路２５１、２５２、２５３、および２５４をそれぞれ含むことができる。インターフェースダイ２０４は、ライン（例えば、制御ライン）２０８から制御情報を受信して、インターフェースダイ２０４およびスタック型デバイス２００の操作を制御するために、インターフェース制御回路２１４を含むことができる。インターフェースダイ２０４はまた、ライン（例えば、データバス）２０７を介して、スタック型デバイス２００へデータを転送、およびこれからデータを転送するために、インターフェースＩ／Ｏ２５５も含むことができる。
図２は、４つのダイを有するスタック型デバイス２００の一例を示す。しかしながら、スタック型デバイス２００のダイの数は変えることができる。
セル２２１、２２２、２２３、および２２４は、欠陥のないセル、欠陥セル、および予備セルを含むことができる。欠陥のないセルのうちのいくつかは、製造中または製造後に欠陥セルになる場合がある。しかしながら、図２は、簡素化のために「セル」だけを表示する。ここでの説明において、「欠陥」セルは、「欠陥」だと考えられるセルが実際に欠陥であるかどうかに関わらず、実際に欠陥があるセルおよび「欠陥」だと考えられているセルの両方を含むことができる。
図２において、ダイ２０１、２０２、および２０３のうちの各々は、セル２２１、２２２、２２３、および２２４の中の欠陥のないセルに、または予備セルのうちの１つ以上が１つ以上の欠陥セルを置換するために使用されている場合はセル２２１、２２２、２２３、および２２４の中の欠陥のないセルおよび予備セルの両方に情報を記憶するために、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス等のメモリデバイスの機能を含むことができる。セル２２１、２２２、２２３、および２２４は、ＤＲＡＭセルおよびスタティックランダムアクセスメモリ（ＳＲＡＭ）セル等の同一または異なるセルタイプを含むことができる。例えば、セル２２１、２２２、２２３、および２２４は、ＤＲＡＭセルを含むことができる。別の例において、セル２２１、２２２、および２２３は、ＤＲＡＭセルを含むことができ、セル２２４は、ＳＲＡＭセル、消去可能なプログラム可能読み取り専用メモリ（ＥＰＲＯＭ）セル、電気的に消去可能なプログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）セル、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、または他のタイプのメモリセルを含むことができる。
各ダイにおいて、ダイがスタック型デバイス２００内に配列される前に発見される欠陥セルは、予備セルによって置換されていてもよい。このため、スタック型デバイス２００内で使用可能なセルとしては、欠陥のないセルおよび欠陥セルを置換するために使用されている予備セルの両方が挙げられる。いくつかの予備セルは使用されなくてもよい。場合によっては、スタック型デバイス２００は、セル２２４を省くことができる。
上記のように、スタック型デバイス２００は、欠陥セルを置換するための予備セルを含むことができる。代替として、スタック型デバイス２００は、セル２２１、２２２、２２３、および２２４は、欠陥のないセルおよび欠陥セルだけを含むことができるように、またはセル２２４が省かれ、セル２２１、２２２、および２２３は、欠陥のないセルおよび欠陥セルだけを含むことができるように、予備セルを全く含まなくてもよい。代替のスタック型デバイスにおいて、欠陥セル（存在する場合）は、予備セルによって置換されず、スタック型デバイスは、廃棄されない。欠陥セル（存在する場合）は、スタック型デバイス２００が稼動中である時はスタック型デバイス内に残る。このため、代替のスタック型デバイスは、セル２２１、２２２、２２３、および２２４のうちのいくつかが欠陥である場合には、削減された記憶容量を有する可能性がある。例えば、代替のスタック型デバイスが、セル２２１、２２２、２２３、および２２４のいずれも欠陥ではない時に「Ｘ」バイトの最大記憶容量を有する場合、最大記憶容量は、Ｘ−Ｄ１（ＸからＤ１を引く）バイトに削減されてもよく、ここで「Ｄ１」は、欠陥セルが欠陥ではなかった場合に記憶することができるデータのバイト数に相当する。この例において、ＸおよびＤ１は実数である。
代替のスタック型デバイスは、削減された記憶容量を有する可能性があるが、代替のスタック型デバイスを製造する際の歩留（例えば、ウェーハあたりのダイ）は、向上することができる。例えば、欠陥セルは置換されないため、欠陥セルを置換するために通常使用される予備セルは、ダイから排除されてもよい。ダイから予備セルを排除することによって、ダイのサイズを削減することができる。したがって、歩留を向上することができる。
上記の代替のスタック型デバイスにおいて、予備セルは全く含まれないが、１つのダイからのいずれの欠陥セルも、以前として、同じダイから、または１つ以上の他のダイからの欠陥のないセルによって置換されてもよい。
スタック型デバイス２００の別の構成において、ダイ２０１、２０２、および２０３のいずれも予備セルを含まなくてもよく、ダイ２０４だけが予備セルを含むことができる。この構成において、ダイ２０４の予備セルは、ダイ２０１、２０２、２０３のうちの１つ以上の欠陥セルの一部または全てを置換することができる。この構成におけるスタック型デバイス２００の最大記憶容量（例えば、「Ｙ」バイト）は、ダイ２０４の予備セルの数がスタック型デバイス内の全ての欠陥セルを置換するために十分である場合、最大レベルのままであってもよい。しかしながら、ダイ２０４の予備セルの数がダイ２０１、２０２、および２０３の全ての欠陥セルを置換するために不十分である場合、スタック型デバイス２００の最大記憶容量、例えば、Ｙバイトは、Ｙ−Ｄ２（ＹからＤ２を引く）バイトに削減されてもよく、ここで「Ｄ２」は、欠陥セルが、欠陥ではなかった場合に記憶することができるデータのバイト数に相当する。この例において、ＹおよびＤ２は実数である。
さらなる構成のスタック型デバイス２００において、予備セルは、少なくとも１つのダイ、しかし全てのダイ２０１、２０２、２０３、および２０４よりも少ないダイに含まれてもよい。例えば、予備セルは、スタック型デバイス内の任意のダイの欠陥セルを置換するために、ダイ２０１だけに、またはダイ２０１およびダイ２０４だけに含まれてもよい。この構成におけるスタック型デバイス２００の最大記憶容量（例えば、「Ｚ」バイト）は、予備セルの数がスタック型デバイス内の全ての欠陥セルを置換するために十分である場合、最大レベルのままであってもよい。しかしながら、予備セルの数がスタック型デバイスの全ての欠陥セルを置換するために不十分である場合、スタック型デバイスの最大記憶容量、例えば、Ｚバイトは、Ｚ−Ｄ３（ＺからＤ３を引く）バイトに削減されてもよく、ここで「Ｄ３」は、欠陥セルが欠陥ではなかった場合に記憶することができるデータのバイト数に相当する。この例において、ＺおよびＤ３は実数である。
スタック型デバイス２００は、スタック型デバイス２００のメモリアドレス空間２１５内のアドレスを、セル２２１、２２２、および２２３の中の利用可能なセルにマッピングすることができる。メモリアドレス空間２１５は、スタック型デバイス２００によって、あるいはメモリコントローラまたはプロセッサ等の別のデバイスによって、使用され得る全ての利用可能なセルのアドレスを含むことができる。このため、メモリアドレス空間２１５は、論理的エンティティであり、セル２２１、２２２、および２２３は物理的エンティティである。例えば、セル２２１、２２２、および２２３が、使用可能な８つのセルを有する場合、メモリアドレス空間２１５は、これらの８つのセルにマッピングされるアドレス０００、００１、０１０、０１１、１００、１０１、１１０、および１１１を含むことができる。代替として、スタック型デバイス２００は、メモリアドレス空間２１５内のアドレスを、セル２２１、２２２、２２３、および２２４の中の利用可能なセルにマッピングすることができる。ここでの例は８つのセルを使用して、メモリアドレス空間と物理的セルとの間の関係を説明する一助とする。しかしながら、スタック型デバイス２００は、多数のセル、例えば、何百万または何十億のセルを有することができる。
メモリアドレス空間２１５は、連続的なメモリアドレス空間であってもよい。例えば、アドレス空間２１５は、８つのメモリセルに対応する０００、００１、０１０、０１１、１００、１０１、１１０、および１１１等の連続的なアドレスを備える連続的なアドレス空間を含むことができる。この例において示されるように、アドレス空間２１５は、値０００から値１１１までに不連続のアドレスを全く含まず、これらの連続的なアドレスに対応する全ての８つのセルが使用可能であることを示す。しかしながら、メモリアドレス空間２１５は、一部の状況においては非連続的であってもよい。例えば、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後、セル２２１、２２２、および２２３の中の１つ以上のセルは、スタック型デバイス２００の追加の試験中に欠陥であることが発見されてもよい。この状況における１つまたは複数の欠陥セルは、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列される前に発見されていた欠陥セルとは異なる、新しい欠陥セルを含むことがある。
新しい欠陥セルが発見される時、スタック型デバイス２００は、欠陥セルを予備セルで置換するように決定することができるが、利用可能な予備セルをそれ以上有さない場合がある。反対に、スタック型デバイス２００は、予備セルを含むが、欠陥セルを利用可能な予備セルで置換することを省略するように決定することもできる。代替として、上記のように、スタック型デバイス２００は予備セルを全く含まなくてもよい。このため、スタック型デバイス２００は、予備セルを有さない時に欠陥セルを置換することを省略することもできる。これらの状況のうちのいずれにおいても、スタック型デバイス２００は、欠陥セルを特定するためにインターフェースダイ２０４を使用することができ、事前にセル２２１、２２２、２２３、および２２４にマッピングされていたメモリアドレス空間２１５を好適に体系化する。インターフェースダイ２０４は、セル２２１、２２２、２２３、および２２４の中の少なくとも１つのセルが欠陥セルとして特定される時、メモリアドレス空間２１５をアドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化することができる。アドレス可能メモリアドレス空間部分は、使用可能である、スタック型デバイス２００のセルにマッピングされた全てのアドレスを含むことができる。アドレス不可能メモリアドレス空間部分は、使用不可能である、スタック型デバイス２００のセル（例えば、欠陥セル）にマッピングされた全てのアドレスを含むことができる。新しい欠陥セルが発見された後にスタック型デバイス２００内のメモリアドレス空間２１５を体系化することは、メモリアドレス空間２１５を再マッピングすることを含む。
図３は、本発明の多様な実施形態に従い、再マッピングの前および後のスタック型デバイス２００のメモリアドレス空間２１５を示す図である。図３において、セル２９０は、図２のセル２２１、２２２、２２３、および２２４の組み合わせを表す。図３のメモリアドレス空間２１５は、再マッピング前に、図２のスタック型デバイス２００のメモリアドレス空間を表し、メモリアドレス空間２１５のアドレスは、セル２９０にマッピングされる（図３の矢印３６１によって示される）。再マッピング前に、セル２９０は、欠陥のないセルおよび欠陥セルを含むことができ、欠陥セルは、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００に配列された後に発見されている。図３のメモリアドレス空間２１５は、再マッピング後に、図２のスタック型デバイス２００のメモリアドレス空間２１５を表し、メモリアドレス空間２１５のアドレスは、メモリアドレス空間２１５が、アドレス可能メモリアドレス空間部分３４１およびアドレス不可能メモリアドレス空間部分３４２に体系化されるように、セル２９０に再マッピングされる（図３の矢印３６２によって示される）。
図３に示されるように、再マッピング後に、アドレス可能メモリアドレス空間部分３４１内のアドレスは、セル２９０の中の欠陥のないセルに再マッピングされてもよく、アドレス不可能メモリアドレス空間部分３４２内のアドレスは、セル２９０の中の１つ以上の欠陥セルに再マッピングされてもよい。例えば、再マッピングの前に、スタック型デバイス２００は、アドレス３３３をセル３４３へ、アドレス３３５をセル３４５へマッピングすることができる。セル３４３および３４５は、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列される前は欠陥がないかもしれない。しかしながら、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後、セル３４３および３４５は欠陥である場合がある。このため、スタック型デバイス２００は、アドレス３３３および３３５を欠陥のない、他のセルに再マッピングすることができる。図３に示されるように、スタック型デバイス２００は、アドレス３３３を欠陥のないセル３５３のうちの１つに再マッピングし、アドレス３３５を欠陥のないセル３５５のうちの１つに再マッピングすることができる（矢印３６２により示される）。スタック型デバイス２００はまた、アドレス不可能メモリアドレス空間部分３４２内のアドレス３９８および３９９をそれぞれ、欠陥セル３４３および３４５に再マッピングすることもできる。
アドレス可能メモリアドレス空間部分３４１は、部分３４１内のアドレスがアドレスを飛ばすことなく、連続的なアドレス値を有するように、連続的なアドレス可能メモリアドレス空間部分を含むことができる。同様に、アドレス不可能メモリアドレス空間部分３４２は、部分３４２内のアドレスが連続的なアドレス値を有するように、連続的なアドレス不可能メモリアドレス空間部分を含むことができる。
アドレス可能メモリアドレス空間部分３４１は、アドレス不可能メモリアドレス空間部分３４２内のアドレスよりも高い値、または低い値のいずれかを備えるアドレスを含むことができる。例えば、部分３４２内のアドレス（例えば、３９８または３９９）の各々は、部分３４１内のアドレス（例えば、３３３または３３５）の各々よりも低い値を有することができる。図３は、アドレス不可能メモリアドレス空間部分３４２内のアドレスが、アドレス可能メモリアドレス空間部分３４１内のアドレスよりも低い値を有するように、スタック型デバイス２００がメモリアドレス空間２１５を再マッピングすることができる例を示す。しかしながら、スタック型デバイス２００は、アドレス不可能メモリアドレス空間部分３４２内のアドレスが、アドレス可能メモリアドレス空間部分３４１内のアドレスよりも高い値を有するように、メモリアドレス空間２１５を再マッピングすることができる。
メモリアドレス空間２１５の再マッピング後、スタック型デバイス２００は、アドレス不可能メモリアドレス空間部分３４２内のアドレスを無効にすることができる。例えば、スタック型デバイス２００は、アドレス不可能メモリアドレス空間部分３４２内のアドレスを、スタック型デバイス２００内のコンポーネントまたはスタック型デバイス２００に対して外部のデバイスには利用不可能にすることができる。スタック型デバイス２００は、メモリコントローラまたはプロセッサ等の外部デバイスからアドレス不可能メモリアドレス空間部分３４２内のアドレスをマスクし、アドレス可能メモリアドレス空間部分３４１内のアドレスだけを外部デバイスに提供するように、インターフェースダイ２０４を使用することができる。スタック型デバイス２００は、スタック型デバイスの電源投入時の期間中等、初期化中に、アドレス可能メモリアドレス空間部分３４１内のアドレスを外部デバイスに提供することができる。代替として、スタック型デバイス２００および外部デバイスは、外部デバイスが代替再マッピングを要求する場合、スタック型デバイス２００がメモリアドレス空間２１５内のアドレスの代替再マッピングを外部デバイスに提供することができるように、（例えば、初期化中に）相互に通信することができる。代替再マッピングは、非連続的なアドレス可能メモリアドレス空間部分を含むことができ、スタック型デバイス２００および外部デバイスは相互に認識することができる。例えば、代替再マッピングにおいて、外部デバイスは、利用可能なセルに再マッピングされたアドレスが、メモリアドレス空間２１５内の複数のアドレス可能メモリアドレス下位部分に区分されてもよいように、メモリアドレス空間２１５を再マッピングするように、スタック型デバイス２００に要求することができる。
図２および図３を参照する上記の説明は、スタック型デバイス２００のセル２２１、２２２、２２３、および２２４は、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後に発見される欠陥セルを置換するために利用可能な予備セルをそれ以上含まないことを想定する。上記の説明はまた、スタック型デバイス２００は、１つ以上の利用可能な予備セルを含むが、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後、発見される欠陥セルを置換することを省略するように決定することを想定する。上記の説明はさらに、スタック型デバイス２００が、欠陥セルを置換するための予備セルを全く含まなくてもよいことを想定する。
上記のように、アドレス可能メモリアドレス空間部分は、使用可能である、スタック型デバイス２００のセルにマッピングされた全てのアドレスを含むことができる。アドレス不可能メモリアドレス空間部分は、使用には利用不可能である、スタック型デバイス２００のセル（例えば、欠陥セル）にマッピングされた全てのアドレスを含むことができる。このため、図３に示されるように、メモリアドレス空間２１５のアドレス可能メモリアドレス部分のサイズ（再マッピングの前または後のいずれか）は、アドレス不可能メモリアドレス空間部分３４２等のアドレス不可能メモリアドレス空間部分の分だけ削減されてもよい。
図２を参照する上記のように、スタック型デバイス２００は、Ｘバイト、Ｙバイト、およびＺバイトの最大記憶容量、および欠陥セルが存在する際のＸ−Ｄ１、Ｙ−Ｄ２、およびＺ−Ｄ３の削減された記憶容量に関連する多様な構成を含むことができる。図３において、アドレス不可能メモリアドレス空間部分３４２は、欠陥セルが欠陥ではなかった場合のＤ１バイト、Ｄ２バイト、またはＤ３バイトのデータを記憶することができる欠陥セルのアドレスを表すことができる。アドレス可能メモリアドレス空間部分３４１は、Ｘ−Ｄ１バイト、Ｙ−Ｄ２、またはＺ−Ｄ３バイトのデータを記憶することができる、欠陥のないセルのアドレスを表すことができる。
しかしながら、ダイ２０１、２０２、２０３、および２０４がスタック型デバイス２００内に配列された後に欠陥セルが発見され、さらにスタック型デバイス２００が利用可能な予備セルを有し、欠陥セルを利用可能な予備セルで置換するように決定する場合、メモリアドレス空間２１５のアドレス可能メモリアドレス部分のサイズは、最大のメモリアドレス空間のままであってもよい。以下の説明は、図２のスタック型デバイス等、スタック型デバイスのダイがスタック内に配列された後に欠陥セルが発見された時、スタック型デバイス内の欠陥セルを置換する多様な技法を説明する。以下に説明される欠陥セルを置換する多様な技法は、しかしながら、ダイがスタック内に配列される前に欠陥セルが発見されるが、予備セルによって置換されていない時に、欠陥セルを置換するためにも使用されてもよい。
図４は、本発明の多様な実施形態に従う、インターフェースダイ４０４を含むスタック型デバイス４００を示す模式図である。スタック型デバイス４００はまた、インターフェースダイ４０４を備えるスタック内に配列されるダイ４０１、４０２、４０３を含むことができる。スタック型デバイス４００はまた、図４に示されるようなそれぞれのダイに配置される、欠陥のないセル４２１、４２２、および４２３、欠陥セル４３１、４３２、および４３３、予備セル４４１、４４２、４４３、および４４４、ならびにＩ／Ｏ回路４５１、４５２、４５３、および４５４、ならびにインターフェースＩ／Ｏ４５５等のコンポーネントも含むことができる。
スタック型デバイス４００は、スタック型デバイス４００にアドレスを転送するためのライン４０６と、欠陥のないセル４２１、４２２、および４２３、ならびに予備セル４４１、４４２、４４３、および４４４へ、およびこれらからデータを転送するためのライン４０７と、インターフェース制御回路４６１へ、およびこれから制御情報を転送するためのライン４０８とを含むことができる。ライン４０６、４０７、および４０８は、アドレスバスと、データバスと、制御バスとをそれぞれ含むことができる。スタック型デバイス４００はまた、他の回路と、欠陥のないセル４２１、４２２、および４２３を予備セル４４１、４４２、４４３、および４４４に通信するための接続とを含むことができるが、本明細書に示される実施形態に集中するために図４には図示されない。
ダイ４０１、４０２、および４０３の各々は、欠陥のないセル４２１、４２２、および４２３、またはこれらの予備セルのうちの１つ以上が１つ以上の欠陥セル４３１、４３２、および４３３を置換するために使用されていた場合は欠陥のないセル４２１、４２２、および４２３ならびに予備セル４４１、４４２、４４３、および４４３の両方に情報を保管するようにメモリデバイス（例えば、ＤＲＡＭ）の機能を含むことができる。欠陥のないセル４２１、４２２、および４２３ならびに予備セル４４１、４４２、および４４３は、ＤＲＡＭセルを含むことができる。予備セル４４４は、ＳＲＡＭセル、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、ＭＲＡＭセル、または他のタイプのメモリセルを含むことができる。
スタック型デバイス４００は、特定のダイ内の欠陥セルを置換、または１つ以上の他のダイに配置される欠陥セルを置換、のいずれかのために特定のダイからの予備セルを使用することができる。例えば、スタック型デバイス４００は、欠陥セル４３１を置換、またはダイ４０２および４０３の１つ以上に配置される欠陥セルを置換のいずれかのために、ダイ４０１からの予備セル４４１を使用することができる。このため、スタック型デバイス４００において、１つのダイに配置される予備セルは、同じダイまたは異なるダイに配置される欠陥セルを置換することができる。例えば、ダイ４０１内の全ての予備セル４４１が使用されるが、ダイ４０１の欠陥セル４３１の残りの部分が予備セルによって置換されていない場合は、スタック型デバイス４００は、欠陥セル４３１の残りの部分を置換するために、１つ以上の他のダイ（４０２、４０３、および４０４）からの予備セルを使用することができる。
インターフェース制御回路４６１は、欠陥セルに関連するデータパスを、欠陥セルを置換するために使用される予備セルに関連するデータパスに再ルートするように、Ｉ／Ｏ回路４５１、４５２、４５３、および４５４に情報を提供することができる。スタック型デバイス４００は、欠陥セル４３１、４３２、および４３３のアドレスを記憶するために、アンチヒューズ４６３等の記憶素子を有する補修装置４６２を含むことができる。スタック型デバイス４００は、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するために、ライン４０６上の受信アドレス、例えば、アドレス信号、ＡＤＤＲを補修装置４６２内のアドレスに比較するための比較回路４６４を含むことができる。
受信アドレスが欠陥セルのアドレスに一致する場合、インターフェース制御回路４６１は、好適なＩ／Ｏ回路４５１、４５２、４５３、および４５４に、欠陥セルを置換する予備セルへのデータの書き込み、またはこれからのデータの読み取りを好適に行うようにさせることができる。受信アドレスが欠陥セルのアドレスに一致しない場合、インターフェース制御回路４６１は、好適なＩ／Ｏ回路４５１、４５２、４５３、および４５４に、受信アドレスに関連する欠陥のないセルへのデータの書き込みまたはこれからのデータの読み取りを好適に行うようにさせることができる。Ｉ／Ｏ回路４５１、４５２、４５３、および４５４は、受信アドレスがスタック型デバイス４００の書き込み操作に関連する場合は、予備セルへデータを書き込み、受信アドレスがスタック型デバイス４００の読み取り操作に関連する場合は、予備セルからデータを読み取ることができる。
図４に示されるように、スタック型デバイス４００は、インターフェースダイ４０４だけに比較回路４６４等の比較回路を配置することができる。このため、ダイ４０１、４０２、４０３、および４０４の中で、インターフェースダイ４０４だけが、受信アドレスを欠陥セルのアドレスに比較して、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するように、比較回路を有することができる。
代替として、スタック型デバイス４００は、比較回路４６４および補修装置４６２の少なくとも一部が、ダイ４０１、４０２、および４０３の各々に配置されるので、ダイ４０１、４０２、および４０３（インターフェースダイ４０４の代わりに）は、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するために、受信アドレスを補修装置内のアドレスに比較することができる。ダイ４０１、４０２、および４０３の各々は、比較に基づいて予備セルにアクセスすべきかどうかを決定するために好適な操作を実施することができる。
スタック型デバイス４００は、ダイ４０１、４０２、４０３、および４０４内のセルにアクセスし、読み取り操作中に多様な様式でこれらのダイからライン４０７へデータを転送するように、多様な構成を含むことができる。第１の例示的構成のスタック型デバイス４００において、ダイ４０１、４０２、および４０３の各々の欠陥のないセル、欠陥セル、および予備セルは、データを転送するために同じデータパス、例えば、これらのセルとそれぞれのＩ／Ｏ回路４５１、４５２、または４５３との間の同じデータパスを含むことができる。この第１の例示的構成において、ライン４０６上の受信アドレスのうちのいずれも欠陥セルのアドレスに一致しない場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択される欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、または４０３内の欠陥のないセル（例えば、セル４２１、４２２、または４２３）だけにアクセスすることができる。次いで、スタック型デバイス４００は、欠陥のないセルから読み取られたデータをライン４０７へ転送することができる。ライン４０６上の受信アドレスのうちの少なくとも１つが欠陥セルのアドレスに一致する場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択される欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、または４０３内の欠陥のないセルにアクセスすることができる。欠陥のないセルにアクセス後、スタック型デバイス４００は、欠陥セルを置換する、選択される予備セルからデータを読み取るように、予備セル（例えば、セル４４１、４４２、４３３、または４４４）にもアクセスすることができる。次いで、スタック型デバイス４００は、選択される欠陥のないセルから読み取られたデータおよび選択される予備セルから読み取られたデータを組み合わせ、組み合わされたデータをさらに処理するためにライン４０７へ転送することができる。
第２の例示的な構成のスタック型デバイス４００において、ダイ４０１、４０２、および４０３の各々の欠陥のないセルおよび予備セルは、データを転送するために異なるデータパスを有することができる。例えば、各ダイ内の欠陥のないセルは、これらとダイのそれぞれのＩ／Ｏ回路との間の１群のデータパスを有することができ、同じダイの予備セルは、それらとダイのそれぞれのＩ／Ｏ回路との間の異なる群のデータパスを有することができる。この第２の例示的な構成において、欠陥のないセルからおよび予備セルから読み取られたデータは、同じ読み取り操作中に各ダイ内の異なる群のデータパス上で並列に（例えば、同時または実質的に同時）転送されてもよい。
例えば、読み取り操作中、ライン４０６上の受信アドレスのうちの少なくとも１つが欠陥セルのアドレスに一致する場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択されるダイの選択された欠陥のないセルからデータを読み取るために、選択されたダイ４０１、４０２、または４０３内の欠陥のないセル（例えば、セル４２１、４２２、または４２３）にアクセスすることができる。スタック型デバイス４００はまた、欠陥セルを置換する、選択された予備セルからデータを読み取るように、欠陥のないセルのアクセスと並列に、選択されるダイの予備セル（例えば、セル４４１、４４２、または４３３）にアクセスすることもできる。次いで、スタック型デバイス４００は、選択される欠陥のないセルから読み取られたデータおよび選択される予備セルから読み取られたデータを組み合わせ、組み合わされたデータをライン４０７へ転送することができる。
第２の例示的構成において、読み取り操作中に、ライン４０６上の受信アドレスのうちのいずれも欠陥セルのアドレスに一致しない場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択される欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、または４０３内の欠陥のないセル（例えば、セル４２１、４２２、または４２３）だけにアクセスすることができる。次いで、スタック型デバイス４００は、欠陥のないセルから読み取られたデータをライン４０７へ転送することができる。
第３の例示的な構成のスタック型デバイス４００において、スタック型デバイス４００は、読み取り操作中に、１つのダイ内の欠陥のないセルから読み取られるデータおよび別のダイ内の予備セルから読み取られるデータを選択的に転送するために、多重回路を含むことができる。上記の第１および第２の構成のスタック型デバイス４００において、欠陥のないセルおよび予備セルは同じダイに配置されてもよい。本明細書における第３の例示的構成において、欠陥のないセルおよび予備セルは異なるダイに配置されてもよい。
第３の例の構成の読み取り操作中、ライン４０６上の受信アドレスのうちの少なくとも１つが欠陥セルのアドレスに一致する場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択された欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、および４０３の中の選択されたダイ（例えば、ダイ４０１）内の欠陥のないセルにアクセスすることができる。スタック型デバイス４００はまた、選択されたダイの欠陥セルを置換する、選択された予備セルからデータを読み取るように、予備セル４４１、４４２、４４３、および４０２の中の予備セル（例えば、セル４４２）にアクセスすることもできる。スタック型デバイス４００は、選択される欠陥のないセルから読み取られるデータおよび選択される予備セルから読み取られるデータを、インターフェース制御回路４６１等のインターフェースコントローラへ選択的に転送するために多重回路を使用することができる。次いで、スタック型デバイス４００は、選択される欠陥のないセルから読み取られるデータおよび選択される予備セルから読み取られるデータを組み合わせ、組み合わされたデータをライン４０７へ転送することができる。
第３の例示的構成において、読み取り操作中に、ライン４０６上の受信アドレスのうちのいずれも欠陥セルのアドレスに一致しない場合、スタック型デバイス４００は、受信アドレスの値に基づいて、選択される欠陥のないセルからデータを読み取るように、ダイ４０１、４０２、または４０３内の欠陥のないセル（例えば、セル４２１、４２２、または４２３）だけにアクセスすることができる。次いで、スタック型デバイス４００は、欠陥のないセルから読み取られたデータをライン４０７へ転送することができる。
図５は、本発明の多様な実施形態に従う、補修装置５７１、７５２、および５７３を有するダイ５０１、５０２、および５０３と、ダイ５０１、５０２、および５０３に比較回路５９１、５９２、および５９３とを含むスタック型デバイス５００を示す模式図である。スタック型デバイス５００は、図５に示されるように、ダイ５０１、５０２、および５０３を備えるスタック内に配列されるインターフェースダイ５０４等、それぞれのダイに配置されるコンポーネントを含むことができる。スタック型デバイス５００は、欠陥のないセル５２１、５２２、および５２３と、欠陥セル５３１、５３２、および５３３と、予備セル５４１、５４２、５４３、および５４４と、Ｉ／Ｏ回路５５１、５５２、５５３、および５５４とを含むことができる。図５に示されるように、スタック型デバイス５００は、ダイ５０１、５０２、および５０３だけに補修装置５７１、７５２、および５７３ならびに比較回路５９１、５９２、および５９３を配置することができる。このように、スタック型デバイス５００において、ダイ５０１、５０２、および５０３は、インターフェースダイ５０４の代わりに、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定することができる。
スタック型デバイス５００は、スタック型デバイス５００にアドレスを転送するためのライン５０６と、欠陥のないセル５２１、５２２、および５２３、ならびに予備セル５４１、５４２、５４３、および５４４へ、およびこれらからデータを転送するためのライン５０７と、およびインターフェース制御回路５６１へ、およびこれから制御情報を転送するためのライン５０８とを含むことができる。スタック型デバイス５００はまた、他の回路と、欠陥のないセル５２１、５２２、および５２３ならびに、予備セル５４１、５４２、５４３、および５４４と通信するための接続とも含むことができるが、本明細書に示される実施形態に集中するために図５には図示されない。
ダイ５０１、５０２、および５０３の各々は、欠陥のないセル５２１、５２２、および５２３、またはこれらの予備セルのうちの１つ以上が１つ以上の欠陥セル５３１、５３２、および５３３を置換するために使用されていた場合、欠陥のないセル５２１、５２２、および５２３ならびに予備セル５４１、５４２、５４３、および５４４両方に情報を記憶するようにメモリデバイス（例えば、ＤＲＡＭ）の機能を含むことができる。欠陥のないセル５２１、５２２、および５２３ならびに予備セル５４１、５４２、および５４３は、ＤＲＡＭセルを含むことができる。予備セル５４４はＳＲＡＭセルを含むことができる。
スタック型デバイス５００において、１つのダイに配置される予備セルは、任意のダイに配置される欠陥セルを置換することができる。このため、スタック型デバイス５００において、欠陥セルは、１つのダイに配置されてもよく、欠陥セルを置換する予備セルは、同じダイまたは異なるダイのいずれかに配置されてもよい。
ダイ内の各補修装置５７１、５７２、または５７３は、そのダイ内の欠陥セルのアドレスを記憶するように、アンチヒューズ５８１、５８２、または５８３を含むことができる。例えば、スタック型デバイス５００は、「断線または短絡」状態等の好適な状態でアンチヒューズ５８１に欠陥セルのアドレスを示させるように、アンチヒューズプログラム操作を実施することができる。ダイ内の各比較回路５９１、５９２、または５９３は、受信アドレスがそのダイ内の欠陥セルのアドレスに一致するかどうかを決定するように、ライン５０６上の受信アドレスＡＤＤＲを同じダイ内の対応する補修装置５７１、５７２、または５７３内のアドレスに比較することができる。
受信アドレスが欠陥セルのアドレスに一致する場合、ダイの比較回路（またはローカル制御回路、これは図５には図示せず）は、ダイの好適なＩ／Ｏ回路５５１、５５２、５５３、または５５４に、欠陥セルを置換する予備セルへデータを書き込み、またはここからデータを読み取らせることができる。例えば、欠陥セルがダイ５０１に配置され、予備セルがインターフェースダイ５０４に配置される場合、ダイ５０１は、欠陥セルを置換する予備セルへデータを書き込み、またはここからデータを読み取るために、インターフェースダイ５０４上の予備セルにアクセスすることができる。受信アドレスが欠陥セルのアドレスに一致しない場合、ダイの比較回路は、好適なＩ／Ｏ回路５５１、５５２、５５３、または５５４に、受信アドレスに関連する欠陥のないセルへのデータの書き込みまたはこれからのデータの読み取りを好適に行うようにさせることができる。
図５に示されるように、スタック型デバイス５００は、ダイ５０１、５０２、および５０３内だけに比較回路５９１、５９２、および５９３等の比較回路を配置することができる。このため、ダイ５０１、５０２、５０３、および５０４の中で、ダイ５０１、５０２、および５０３だけが、受信アドレスが欠陥セルのアドレスに一致するかどうかを決定するために、受信アドレスを欠陥セルのアドレスに比較することができる。また、ダイ５０１、５０２、５０３、および５０４の中で、ダイ５０１、５０２、および５０３だけが、受信アドレスが欠陥セルのアドレスに一致する場合、予備セルにデータを書き込み、またはここからのデータの読み取り、のいずれかのために、予備セルにアクセスすることができ、予備セルは欠陥セルを置換するために使用されている。
スタック型デバイス５００は、ダイ５０１、５０２、５０３、および５０４内のセルにアクセスし、読み取り操作中に多様な様式でこれらのダイからライン５０７へデータを転送するように、多様な構成を含むことができる。例えば、スタック型デバイス５００は、図４を参照した上記の第１、第２、および第３の例示的構成のうちの１つ以上を含むことができる。
図６は、本発明の多様な実施形態に従い、ＩＣパッケージ６５１、６５２、６５３、および６５４を含む装置６００を示す。ＩＣパッケージ６５１、６５２、６５３、および６５４は、対応するダイ６０１、６０２、６０３および６０４を含むことができる。各ダイは、セル６２１、６２２、６２３、または６２４を含むことができ、これらは、図２のスタック型デバイスのセル２２１、２２２、２２３、または２２４に類似または同一であってもよい。
装置６００の配列は、図２、図３または図５のスタック型デバイス２００、４００、または５００の配列に同等であってもよい。例えば、装置６００のダイ６０１、６０２、６０３、および６０４のうちの１つ、例えば、ダイ６０４は、ライン６０６、６０７、および６０８のアドレス、データ、および制御情報に基づいて、それぞれ、ダイ６０１、６０２、６０３、および６０４へおよびこれらからのデータおよび他の情報の転送を制御するために、インターフェース制御回路６１４を含むことができる。
装置６００は、しかしながら、図２、図３、または図５のスタック型デバイス２００、４００、または５００とは異なり、装置６００のダイ６０１、６０２、６０３、および６０４は、異なるＩＣパッケージ６５１、６５２、６５３、および６５４内に封止されてもよく、図２、図３、または図５のスタック型デバイス２００、４００、または５００内のダイは、同じＩＣパッケージ内に封止されてもよい。図６に示されるように、装置６００のＩＣパッケージ６５１、６５２、６５３および６５４は、デュアルインラインメモリモジュール（ＤＩＭＭ）等のメモリモジュールの一部を形成するように、基板（例えば、回路基板）６６１内に配置されてもよい。図６は、ＩＣパッケージ６５１、６５２、６５３、および６５４の各々が単一のダイだけを含む例を示す。しかしながら、１つ以上のＩＣパッケージ６５１、６５２、６５３および６５４は、代替として複数のダイを含み、複数のダイがスタック内に配列されてもよい。装置６００は、図１から図６までを参照した上記の装置に類似または同一の動作を実施するように構成されてもよい。
図７は、本発明の多様な実施形態に従い、欠陥セルを置換すること、およびスタック型デバイスのメモリアドレス空間を体系化する方法７００を示す流れ図である。方法７００は、図１から図６を参照した上記のＩＣパッケージ１００、ならびにスタック型デバイス２００、４００、および５００、ならびに装置６００に類似または同一のＩＣパッケージおよびスタック型デバイスにおいて使用されてもよい。このため、方法７００において使用される装置およびデバイスのコンポーネントは、図１から図６を参照した上記のＩＣパッケージ１００ならびにスタックデバイス２００、４００、および５００、ならびに装置６００のコンポーネントを含むことができる。図７において、方法７００の動作７１０は、第１のダイおよび第２のダイのうちの少なくとも１つのセルの中の欠陥セルを予備セルで置換することを含むことができる。動作７２０は、第１および第２のダイがスタック内に配列された後、セルのうちの少なくとも１つが欠陥である時に、メモリアドレス空間をアドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化することを含むことができる。メモリアドレス空間は、セルにマッピングされたアドレスを含むことができる。方法７００は、図１および図６を参照した上記の欠陥セルを置換すること、およびメモリアドレス空間を体系化することの動作に類似または同一の他の動作を含むことができる。多様な実施形態は、図７に示されるよりも多い、または少ない動作を有することができる。
図８は、本発明の多様な実施形態に従うシステム８００を示す。システム８００は、プロセッサ８２０、メモリデバイス８２４、画像センサデバイス８２６、メモリコントローラ８３０、グラフィックスコントローラ８４０、Ｉ／Ｏコントローラ８５０、ディスプレイ８５２、キーボード８５４、ポインティングデバイス８５６、周辺機器８５８、トランシーバ８５９、および電源装置８６０、のうちの１つ以上を含むことができる。システム８００はまた、システム８００のコンポーネント間で情報を転送し、これらのコンポーネントのうちの少なくとも一部に電源を提供するためのバス８６１を含むことができる。システム８００は、システムのコンポーネントの一部が付設される基板（例えば、マザーボード）８０２と、情報をシステム８００へワイヤレス伝送およびここからワイヤレス受信するためのアンテナ８７０をさらに含むことができる。トランシーバ８５９は、アンテナ８７０と、システム８００のコンポーネントのうちの１つ以上（例えば、プロセッサ８２０およびメモリデバイス８２４のうちの少なくとも１つ）との間で情報を転送するように動作することができる。
画像センサデバイス８２０は、ＣＭＯＳピクセル配列を有する相補型金属酸化膜半導体（ＣＭＯＳ）画像センサまたはＣＣＤピクセル配列を有する電荷結合素子（ＣＣＤ）画像センサを含むことができる。
ディスプレイ８５２は、アナログ式ディスプレイまたはデジタル式ディスプレイを含む。ディスプレイ８５２は、他のコンポーネントから情報を受信することができる。例えば、ディスプレイ８５２は、テキストまたは画像等の情報を表示するために、プロセッサ８２０、メモリデバイス８２４、画像センサデバイス８２６、およびグラフィックスコントローラ８４０のうちの１つ以上によって処理される情報を受信することができる。
プロセッサ８２０は、汎用目的のプロセッサまたはＡＳＩＣを含むことができる。プロセッサ８２０は、シングルコアプロセッサまたはマルチコアプロセッサを含むことができる。プロセッサ８２０は、情報を処理するための１つ以上のプログラムコマンドを実行することができる。情報は、メモリデバイス８２４および画像センサデバイス８２６等のシステム８００の１つ以上のコンポーネントによって提供される情報を含むことができる。
メモリデバイス８２４は、揮発性メモリデバイス、非揮発性メモリデバイス、または両方の組み合わせを含むことができる。例えば、メモリデバイス８２４は、ＤＲＡＭデバイス、ＳＲＡＭデバイス、フラッシュメモリデバイス、相変化メモリデバイス、またはこれらのメモリデバイスの組み合わせを含むことができる。
メモリデバイス８２４は、図１から図６までを参照した上記のスタック型デバイス２００、４００、および５００ならびに装置６００等の本明細書に説明される多様な装置のうちの１つ以上の実施形態を含むことができる。プロセッサ８２０またはメモリデバイス８２４、あるいは両方が、図１のＩＣパッケージ１００等のＩＣパッケージに含まれてもよい。
装置（例えば、ＩＣアッケージ１００およびスタック型デバイス２００、４００、および５００、ならびに装置６００）およびシステム（例えば、システム８００）の図説は、多様な実施形態の構造の一般的理解を提供することを目的とするもので、本明細書に説明される構造を利用する場合がある装置およびシステムのコンポーネントおよび特長全ての完全な説明を提供することを目的とするものではない。
上記のコンポーネントのうちのいずれも、ソフトウェアを経由するシミュレーションを含む、いくつかの方式において実装され得る。このため、上記の装置（例えば、ＩＣパッケージ１００ならびにスタック型デバイス２００、４００、および５００、ならびに装置６００）およびシステム（例えば、システム８００）は全て、本明細書の「モジュール」として特長付けられてもよい。このようなモジュールは、装置（例えば、ＩＣパッケージ１００およびスタック型デバイス２００、４００、および５００、ならびに装置６００）およびシステム（例えば、システム８００）の設計によって所望され、かつ多様な実施形態の特定の実装のために好適であるような、ハードウェア回路、シングルおよび／またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュールおよびオブジェクトおよび／またはファームウェア、ならびにこれらの組み合わせを含むことができる。例えば、このようなモジュールは、多様な可能な実施形態を操作または操作をシミュレートするために使用される、ソフトウェア電気信号シミュレーションパッケージ、電力使用および配分シミュレーションパッケージ、キャパシタンス−インダクタンスシミュレーションパッケージ、出力／熱分散シミュレーションパッケージ、信号伝送‐受信シミュレーションパッケージ、および／またはソフトウェアおよびハードウェアの組み合わせ等のシステム動作シミュレーションパッケージに含まれてもよい。
多様な実施形態の装置およびシステムは、高速コンピュータ、通信および信号処理回路、シングルまたはマルチプロセッサモジュール、単一または複数の埋め込み型プロセッサ、マルチコアプロセッサ、データスイッチ、およびマルチ層、マルチチップモジュールを含む用途特定モジュールにおいて使用される電子回路を含む、またはこの中に含まれてもよい。このような装置およびシステムはさらに、テレビ、携帯電話、パーソナルコンピュータ（例えば、ノート型コンピュータ、デスクトップ型コンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ、Ａｕｄｉｏ Ｌａｙｅｒ３）プレーヤ）、車輌、医療機器（例えば、心臓監視装置、血圧監視装置等）、セットトップボックス、および他等の多様な電子システム内のサブコンポーネントとして含まれてもよい。
本明細書に説明される１つ以上の実施形態は、セルを含む第１のダイと、第１のダイと共にスタック内に配列され、第１および第２のダイがスタック内に配列された後、セルのうちの少なくとも１つが欠陥である時に、メモリアドレス空間をアドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化するように構成され、メモリアドレス空間は、セルにマッピングされるアドレスを含む、第２のダイと、を有する、装置、システム、および方法を含む。メモリアドレス空間は、セルにマッピングされたアドレスを含むことができる。本明細書に説明される１つ以上の実施形態はまた、予備セルを備えるスタック内の第１のダイおよび第２のダイのセルの中の欠陥セルを置換するための装置、システム、および方法も含む。追加の装置、システム、および方法を含む他の実施形態は、図１から図８を参照して上記に説明される。
上記の説明および図面は、当業者が本発明の実践を可能にするように、本発明のいくつかの実施形態を示す。他の実施形態は、構造的、論理的、電気的、プロセス、および他の変更を組み入れることができる。図面において、同様な特長または同様な数字は、いくつかの図を通して実質的に同様な特長を説明する。実施例は、可能な変形の本質を具現するに過ぎない。いくつかの実施形態の部分および特長は、他の実施形態のそれらに含まれても、または代用されてもよい。上記の説明を解釈および理解した後、当業者には多数の他の実施形態が明らかであろう。
要約は、読者が、技術開示の性質および趣旨を迅速に解明することを可能にする要約を要求する、３７Ｃ．Ｆ．Ｒ第１．７２（ｂ）項に準じて提供される。本要約は、請求項を解釈または制限するために使用されるものではないことを理解の上、提出される。

Claims (63)

  1. 装置であって、
    セルを含む第１のダイと、
    前記第１のダイと共にスタック内に配列され、前記第１および第２のダイがスタック内に配列された後、前記セルのうちの少なくとも１つが欠陥である時に、メモリアドレス空間をアドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化するように構成される、第２のダイであって、前記メモリアドレス空間は、前記セルにマッピングされるアドレスを含む、第２のダイと、を備える装置。
  2. 前記アドレス可能メモリアドレス空間部分内のアドレスは、前記セルの中の欠陥のないセルにマッピングされ、前記アドレス不可能メモリアドレス空間部分内のアドレスは、前記セルの中の欠陥セルにマッピングされる、請求項１に記載の装置。
  3. 前記第２のダイは、前記セルの中の欠陥セルのアドレスを、前記セルの中の欠陥のないセルに再マッピングするように構成される、請求項１に記載の装置。
  4. 前記アドレス可能メモリアドレス空間部分は、連続的なメモリアドレス空間部分である、請求項１に記載の装置。
  5. 前記アドレス不可能メモリアドレス空間部分は、連続的なメモリアドレス空間部分である、請求項４に記載の装置。
  6. 前記第２のダイは、前記セルの中の少なくとも１つの欠陥セルの少なくとも１つのアドレスを外部デバイスからマスクするように構成される、請求項１に記載の装置。
  7. 前記スタック内に配列され、追加のセルを含む少なくとも１つの追加ダイをさらに備え、前記メモリアドレス空間は、前記追加のセルのアドレスを含む、請求項１に記載の装置。
  8. 前記第２のダイは、前記第１のダイの前記セルおよび前記追加のセルの中の少なくとも１つの欠陥セルの少なくとも１つのアドレスを、前記第１のダイの前記セルおよび前記追加のセルの中の少なくとも１つの欠陥のないセルに再マッピングするように構成される、請求項７に記載の装置。
  9. 前記第２のダイが前記集積回路パッケージのベースに最近接となるように、前記第１、第２、および追加のダイは、集積回路パッケージ内に封止された、請求項８に記載の装置。
  10. 前記第１および第２のダイのうちの少なくとも１つは、前記第１および第２のダイ内の欠陥セルを置換するように、少なくとも１つの予備セルを含み、前記第２のダイは、予備セルがもう使用可能ではない時に前記メモリアドレス空間を体系化するように構成される、請求項１に記載の装置。
  11. 装置であって、
    第１のセルを含む第１のダイと、
    第２のセルを含む第２のダイと、
    前記第１および第２のダイと共にスタック内に配列され、前記第１および第２のセルの中の欠陥セルを予備セルで置換するように構成される、第３のダイと、を備える、装置。
  12. 前記欠陥セルは、前記第１のダイに配置され、前記予備セルは、前記第２のダイに配置される、請求項１１に記載の装置。
  13. 前記欠陥セルは、前記第１のダイに配置され、前記予備セルは、前記第３のダイに配置される、請求項１１に記載の装置。
  14. 前記予備セルおよび前記欠陥セルは、異なるセルタイプである、請求項１１に記載の装置。
  15. 前記第１、第２、および第３のダイの中で、前記第３のダイだけが、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するように構成される、請求項１１に記載の装置。
  16. 前記欠陥セルは、前記第１のダイに配置され、前記予備セルは、前記第２のダイに配置される、請求項１５に記載の装置。
  17. 前記第３のダイは、受信アドレスが前記欠陥セルのアドレスに一致する場合、前記予備セルへのデータの書き込み、および前記予備セルからのデータの読み取りのうちの１つを実施するために、前記予備セルにアクセスするように構成される、請求項１１に記載の装置。
  18. 前記第１、第２、および第３のダイの中で、前記第１および第２のダイだけが、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するように構成される、請求項１１に記載の装置。
  19. 前記第１のダイ、前記第２のダイ、および前記第３のダイの中で、前記第１および第２のダイだけが、受信アドレスが前記欠陥セルのアドレスに一致する場合、前記予備セルへのデータの書き込みおよび前記予備セルからのデータの読み取りのうちの１つを実施するために、前記予備セルにアクセスするように構成される、請求項１１に記載の装置。
  20. 前記第３のダイは、前記第１および第２のセルの中の少なくとも１つの追加の欠陥のセルを、少なくとも１つの追加の予備セルで置換するように構成される、請求項１１に記載の装置。
  21. 装置であって、
    第１のセルタイプの第１のセルを含む第１のダイと、
    前記第１のセルタイプの第２のセルを含む第２のダイと、
    前記第１および第２のダイと共にスタック内に配列され、第２のセルタイプの第３のセルを含む第３のダイであって、前記第１のダイは、前記第１のセルの中の第１の欠陥セルを前記第２および第３のセルのうちの１つで置換するように構成され、前記第２のダイは、前記第２のセルの中の第２の欠陥セルを前記第１および第３のセルのうちの１つで置換するように構成される、第３のダイとを備える、装置。
  22. 前記第１のセルタイプは、ダイナミックランダムアクセスメモリセルタイプであり、前記第２のセルタイプは、スタティックランダムアクセスメモリセルタイプである、請求項２１に記載の方法。
  23. 前記第１、第２、および第３のダイの中で、前記第１および第２のダイだけが、受信アドレスが前記第１および第２の欠陥セルのうちの少なくとも１つのアドレスに一致するかどうかを決定するように構成される、請求項２１に記載の装置。
  24. 前記第１、第２、および第３のダイの中で、前記第１および第２のダイだけが、前記受信アドレスが前記欠陥セルの前記アドレスに一致する場合、前記第３のセルのうちの少なくとも１つへのデータの書き込みおよび前記第３のセルのうちの少なくとも１つからのデータの読み取りのうちの１つを実施するために、前記第３のセルにアクセスするように構成される、請求項２３に記載の装置。
  25. 前記スタック内に少なくとも１つの追加のダイをさらに含む、請求項２４に記載の装置。
  26. 装置であって、
    欠陥セルを含む第１のダイと、
    前記第１のダイに連結され、前記第１のダイおよび前記第２のダイへおよびこれらからのデータの転送を制御するための制御回路を含む、第２のダイであって、前記欠陥セルは、前記第１のダイおよび前記第２のダイのうちの１つの別のセルによって置換されず、前記欠陥セルは、前記制御回路が稼動中である時に前記第１のダイ内に残る、第２のダイと、を備える、装置。
  27. 前記第１のダイおよび前記第２のダイは、スタック内に配列され、同じ集積回路パッケージ内に封止される、請求項２６に記載の方法。
  28. 前記第１および第２のダイに連結される少なくとも１つの追加のダイをさらに備える、請求項２７に記載の装置。
  29. 前記第１のダイは、第１の集積回路パッケージ内に封止され、前記第２のダイは、第２の集積回路パッケージ内に封止される、請求項２６に記載の装置。
  30. 装置であって、
    第１のセルを有する第１のダイ、および第２のセルを有する第２のダイを含む複数のダイと、
    前記第１および第２のセルの中の少なくとも１つの選択されるセルが欠陥である場合、前記セルを置換するための予備セルと、を備え、前記予備セルは、前記複数のダイのうちの第３のダイだけに配置される、装置。
  31. 前記複数のダイは、スタック内に配列され、ベースを含む集積回路パッケージ内に封止され、前記第３のダイは、前記ベースに最近接である、請求項３０に記載の装置。
  32. 前記第１のダイ、前記第２のダイ、および前記第３のダイは、異なる集積回路パッケージ内に封止される、請求項３０に記載の方法。
  33. システムであって、
    プロセッサと、
    前記プロセッサに連結されるメモリデバイスであって、
    セルを含む第１のダイと、
    前記第１のダイと共にスタック内に配列され、前記第１および第２のダイがスタック内に配列された後、前記セルのうちの少なくとも１つが欠陥である時に、メモリアドレス空間をアドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化するように構成され、前記メモリアドレス空間は、前記セルにマッピングされるアドレスを含む、第２のダイと、を含む、メモリデバイスと、を備える、装置。
  34. 前記アドレス可能メモリアドレス空間部分内の少なくとも１つのアドレスは、前記セルの中の少なくとも１つの欠陥のないセルにマッピングされ、前記アドレス不可能メモリアドレス空間部分内の少なくとも１つのアドレスは、前記セルの中の少なくとも１つの欠陥セルにマッピングされる、請求項３３に記載のシステム。
  35. 前記アドレス可能メモリアドレス空間部分は、連続的なメモリアドレス空間部分である、請求項３４に記載のシステム。
  36. 前記メモリデバイスは、前記アドレス不可能メモリアドレス空間部分内の少なくとも１つのアドレスを無効にするように構成される、請求項３３に記載のシステム。
  37. 前記メモリデバイスは、初期化期間中に前記アドレス可能メモリアドレス空間部分を前記プロセッサに提供するように構成される、請求項３３に記載のシステム。
  38. システムであって、
    プロセッサと、
    前記プロセッサに連結されるメモリデバイスであって、
    第１のセルを含む第１のダイと、
    第２のセルを含む第２のダイと、
    前記第１および第２のダイと共にスタック内に配列され、前記第１および第２のセルの中の欠陥セルを予備セルで置換るように構成される、第３のダイとを含む、メモリデバイスと、を備える、装置。
  39. 前記欠陥セルは、前記第１のダイに配置され、前記予備セルは、前記第２のダイに配置される、請求項３８に記載のシステム。
  40. 前記欠陥セルは、前記第１のダイに配置され、前記予備セルは、前記第３のダイに配置される、請求項３８に記載のシステム。
  41. 方法であって、
    第１のダイおよび第２のダイがスタックされた後、前記第１および第２のダイのセルの中の少なくとも１つのセルが欠陥である時、メモリアドレス空間を、アドレス可能メモリアドレス空間部分およびアドレス不可能メモリアドレス空間部分に体系化することを含み、前記メモリアドレス空間は、前記セルにマッピングされるアドレスを含む、方法。
  42. 前記アドレス可能メモリアドレス空間部分内のアドレスは、前記セルの中の欠陥のないセルにマッピングされ、前記アドレス不可能メモリアドレス空間部分内のアドレスは、前記セルの中の欠陥セルにマッピングされる、請求項４１に記載の方法。
  43. 前記アドレス可能メモリアドレス空間部分は、連続的なアドレス可能空間部分である、請求項４１に記載の方法。
  44. 前記アドレス可能メモリアドレス空間部分内のアドレスは、前記アドレス不可能メモリアドレス空間部分内のアドレスよりも高い値を有する、請求項４３に記載の方法。
  45. 前記アドレス可能メモリアドレス空間部分内のアドレスは、前記アドレス不可能メモリアドレス空間部分内のアドレスよりも低い値を有する、請求項４３に記載の方法。
  46. 前記アドレス不可能メモリアドレス空間部分内のアドレスを利用不可能にすることをさらに含む、請求項４１に記載の方法。
  47. 方法であって、
    第１のダイの第１のセルおよび第２のダイの第２のセルの中の欠陥セルを予備セルで置換することであって、前記第１および第２のダイはスタック内に配列されることを含む、方法。
  48. 前記欠陥セルは、前記第１のダイに配置され、前記予備セルは、前記第２のダイに配置される、請求項４７に記載の方法。
  49. 前記欠陥セルを置換することは、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するために、前記第１のダイでアドレス比較を実施することを含む、請求項４８に記載の方法。
  50. 前記欠陥セルを置換することは、受信アドレスが前記欠陥セルのアドレスに一致するかどうかを決定するために、前記スタック内の第３のダイでアドレス比較を実施することを含む、請求項４８に記載の方法。
  51. 前記予備セルおよび前記欠陥セルは、異なるセルタイプである、請求項４８に記載の方法。
  52. 前記予備セルは、前記スタック内の第３のダイに配置される、請求項４７に記載の方法。
  53. 第１のダイに配置される第１のセルの中の第１の欠陥セルを、前記第１のダイに配置される第１の予備セルで置換することと、
    前記第１のセルの中の第２の欠陥セルを、第２のダイに配置される第２の予備セルで置換することであって、前記第２のダイは、前記第１のダイと共にスタック内に配列されること、を含む方法。
  54. 受信アドレスが、前記第１および第２の欠陥セルのうちの１つのアドレスに一致するかどうかを決定するために、前記第１のダイでアドレス比較を実施することをさらに含む、請求項５３に記載の方法。
  55. 前記第１のセルの中の追加の欠陥セルを前記スタック内の第３のダイに配置される予備セルで置換することをさらに含む、請求項５３に記載の方法。
  56. 前記第１の予備セルは、ダイナミックランダムアクセスメモリセルタイプであり、前記第２の予備セルは、スタティックランダムアクセスメモリセルタイプである、請求項５３に記載の方法。
  57. 第１のダイの第１のセル内の第１のデータを読み取ることと、
    予備セル内の第２のデータを読み取ることであって、前記予備セルは、欠陥である第２のセルを置換し、
    前記第１のデータおよび前記第２のデータは、並列に第２のダイへ転送されることと、を含む、方法。
  58. 前記第１のダイおよび前記第２のダイは、スタック内に配列され、同じ集積回路パッケージに封止される、請求項５７に記載の方法。
  59. 前記第１のダイおよび前記第２のダイは、異なる集積回路パッケージ内に封止される、請求項５７に記載の方法。
  60. 第１のダイの第１のセル内の第１のデータを読み取ることと、
    第２のダイの予備セル内の第２のデータを読み取ることであって、前記予備セルは、前記第１のダイの第２のセルを置換し、
    前記第１のデータおよび前記第２のデータは、第３のダイへ転送されることと、を含む、方法。
  61. 前記第１のデータおよび第２のデータは、異なるタイミングで前記第３のダイへ転送される、請求項６０に記載の方法。
  62. 前記第１のダイ、前記第２のダイ、および前記第３のダイは、同じ集積回路パッケージ内のスタック内に配列される、請求項６０に記載の方法。
  63. 前記第１のダイ、前記第２のダイ、および前記第３のダイは、異なる集積回路パッケージに配列される、請求項６０に記載の方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012160248A (ja) * 2011-01-28 2012-08-23 Sk Hynix Inc 半導体集積回路及びその制御方法
JP2012234610A (ja) * 2011-04-29 2012-11-29 Sk Hynix Inc 半導体メモリ装置及びそのリペア方法
JP2014071932A (ja) * 2012-10-01 2014-04-21 Toppan Printing Co Ltd マルチチップメモリモジュール
JP2014238908A (ja) * 2008-10-30 2014-12-18 マイクロン テクノロジー， インク． スイッチインターフェース積層ダイメモリアーキテクチャ
KR20150045843A (ko) * 2013-10-21 2015-04-29 삼성전자주식회사 전자 장치
CN105226034A (zh) * 2014-06-26 2016-01-06 爱思开海力士有限公司 半导体封装体
JP2016504701A (ja) * 2012-11-19 2016-02-12 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 三次元フラッシュメモリシステム
JP2017033612A (ja) * 2015-07-29 2017-02-09 淳生 越塚 半導体記憶装置及びその制御方法
JP2020126705A (ja) * 2016-01-18 2020-08-20 ウルトラメモリ株式会社 積層型半導体装置及びその製造方法
WO2023013065A1 (ja) * 2021-08-06 2023-02-09 ウルトラメモリ株式会社 積層メモリ及びその製造方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7835207B2 (en) 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair
US8018752B2 (en) * 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8924601B2 (en) * 2009-04-06 2014-12-30 Intel Corporation Apparatus and method for defect revectoring in a multi-channel mass storage device
TWI385401B (zh) * 2009-05-25 2013-02-11 Ind Tech Res Inst 晶片的修補方法與晶片堆疊結構
US8653645B2 (en) * 2009-09-14 2014-02-18 Hitachi, Ltd. Semiconductor device comprising stacked LSI having circuit blocks connected by power supply and signal line through vias
KR20110057646A (ko) * 2009-11-24 2011-06-01 삼성전자주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 제어 방법
US8766459B2 (en) * 2010-05-03 2014-07-01 Georgia Tech Research Corporation CMUT devices and fabrication methods
US8374051B2 (en) * 2011-03-03 2013-02-12 Sandisk 3D Llc Three dimensional memory system with column pipeline
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
TWI482165B (zh) * 2011-09-13 2015-04-21 Ind Tech Res Inst 在三維晶片堆疊後可修補記憶體的技術
TW201327567A (zh) * 2011-09-16 2013-07-01 Mosaid Technologies Inc 具有包含專用的冗餘區域之層之記憶體系統
US8669780B2 (en) 2011-10-31 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit connection structure and method
KR101917718B1 (ko) * 2011-12-16 2018-11-14 에스케이하이닉스 주식회사 반도체 집적회로
US8867286B2 (en) 2011-12-20 2014-10-21 Industrial Technology Research Institute Repairable multi-layer memory chip stack and method thereof
US8804394B2 (en) 2012-01-11 2014-08-12 Rambus Inc. Stacked memory with redundancy
KR101902938B1 (ko) * 2012-02-14 2018-11-13 에스케이하이닉스 주식회사 반도체 집적회로
US8525546B1 (en) * 2012-03-08 2013-09-03 International Business Machines Corporation Majority dominant power scheme for repeated structures and structures thereof
US8826195B2 (en) 2012-06-05 2014-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Layout modification method and system
US8853847B2 (en) * 2012-10-22 2014-10-07 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable and reconfigurable built-in self-maintenance blocks
US9318168B2 (en) 2012-11-27 2016-04-19 Samsung Electronics Co., Ltd. Memory system for continuously mapping addresses of a memory module having defective locations
US9135100B2 (en) 2013-03-14 2015-09-15 Micron Technology, Inc. Cooperative memory error detection and repair
US9223665B2 (en) 2013-03-15 2015-12-29 Micron Technology, Inc. Apparatuses and methods for memory testing and repair
KR102047938B1 (ko) 2013-05-28 2019-11-22 에스케이하이닉스 주식회사 메모리 칩 및 이를 포함하는 반도체 패키지
US9030227B1 (en) * 2013-08-20 2015-05-12 Altera Corporation Methods and apparatus for providing redundancy on multi-chip devices
US20150063039A1 (en) * 2013-08-29 2015-03-05 Taiwan Semiconductor Manufacturing Company Ltd. Redundancy in stacked memory structure
US9558791B2 (en) * 2013-12-05 2017-01-31 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional static random access memory device structures
KR102067014B1 (ko) 2014-01-06 2020-02-11 삼성전자주식회사 어드레스 리매핑이 가능한 메모리 시스템
KR102185871B1 (ko) * 2014-01-23 2020-12-02 삼성전자주식회사 부분 칩과 이를 포함하는 시스템
US20150363330A1 (en) * 2014-06-17 2015-12-17 Daniel Robert Watkins Flash NAND device bad page replacement
KR102189757B1 (ko) * 2014-07-30 2020-12-11 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 이의 동작 방법
US9766972B2 (en) * 2014-08-07 2017-09-19 Pure Storage, Inc. Masking defective bits in a storage array
KR101548875B1 (ko) * 2014-08-28 2015-09-01 성균관대학교산학협력단 메모리의 오류검사정정 성능 향상방법
KR102190125B1 (ko) 2014-12-05 2020-12-11 삼성전자주식회사 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법
US20170123994A1 (en) * 2015-10-28 2017-05-04 Sandisk Technologies Inc. Handling Of Plane Failure In Non-Volatile Storage
US20170308447A1 (en) * 2016-04-26 2017-10-26 Quanta Computer Inc. Methods and systems for analyzing record and usage in post package repair
KR102435890B1 (ko) * 2017-08-17 2022-08-25 삼성전자주식회사 스토리지 장치의 어드레스 맵핑 방법 및 동작 방법
US10290354B1 (en) 2017-10-31 2019-05-14 Sandisk Technologies Llc Partial memory die
US10776277B2 (en) 2017-10-31 2020-09-15 Sandisk Technologies Llc Partial memory die with inter-plane re-mapping
KR102517681B1 (ko) * 2018-06-05 2023-04-05 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작방법
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
US11107549B2 (en) 2019-12-16 2021-08-31 Microsoft Technology Licensing, Llc At-risk memory location identification and management
US11990200B2 (en) * 2021-01-28 2024-05-21 Micron Technology, Inc. Bit retiring to mitigate bit errors

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6114540B2 (ja) * 1976-06-23 1986-04-19 Fujitsu Ltd
JPH05189327A (ja) * 1992-01-17 1993-07-30 Fujitsu Ltd 集積回路の内蔵メモリ故障時の救済方法
JPH05198199A (ja) * 1991-09-19 1993-08-06 Mitsubishi Electric Corp 半導体記憶装置
JPH05258591A (ja) * 1992-03-10 1993-10-08 Hitachi Ltd 半導体集積回路
JPH05290598A (ja) * 1992-02-14 1993-11-05 Mitsubishi Electric Corp 半導体メモリ装置
WO1997032253A1 (en) * 1996-02-29 1997-09-04 Hitachi, Ltd. Semiconductor memory device having faulty cells
JPH1196081A (ja) * 1997-09-22 1999-04-09 Chishiki Joho Kenkyusho:Kk 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法
JP2001291394A (ja) * 2000-03-31 2001-10-19 Sharp Corp 半導体記憶装置およびその救済方法
JP2003007963A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
JP2008198355A (ja) * 2008-05-19 2008-08-28 Toshiba Corp 半導体集積回路装置
JP2008287862A (ja) * 2007-05-17 2008-11-27 Samsung Electronics Co Ltd 再マッピングされた不良ブロックアドレスを含む不揮発性メモリ装置及びシステム、並びにその動作方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01196081A (ja) 1988-01-30 1989-08-07 Konica Corp 多色画像形成装置
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
JPH11120075A (ja) * 1997-10-20 1999-04-30 Toshiba Corp 半導体記憶装置及び半導体記憶システム
US6732203B2 (en) * 2000-01-31 2004-05-04 Intel Corporation Selectively multiplexing memory coupling global bus data bits to narrower functional unit coupling local bus
US7111190B2 (en) * 2001-02-23 2006-09-19 Intel Corporation Method and apparatus for reconfigurable memory
US6449203B1 (en) 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
US6417695B1 (en) 2001-03-15 2002-07-09 Micron Technology, Inc. Antifuse reroute of dies
US20020133769A1 (en) * 2001-03-15 2002-09-19 Cowles Timothy B. Circuit and method for test and repair
JP3892678B2 (ja) * 2001-03-30 2007-03-14 富士通株式会社 半導体記憶装置
JP4034947B2 (ja) * 2001-05-31 2008-01-16 株式会社ルネサステクノロジ 不揮発性記憶システム
JP4220690B2 (ja) * 2001-07-05 2009-02-04 Ｔｄｋ株式会社 メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム及びフラッシュメモリの制御方法
JP2003059288A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体装置
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
US7191516B2 (en) * 2003-07-16 2007-03-20 Maxwell Technologies, Inc. Method for shielding integrated circuit devices
JP4025275B2 (ja) * 2003-09-24 2007-12-19 シャープ株式会社 メモリ装置およびメモリシステム
US7106639B2 (en) * 2004-09-01 2006-09-12 Hewlett-Packard Development Company, L.P. Defect management enabled PIRM and method
JP4444770B2 (ja) * 2004-09-14 2010-03-31 シャープ株式会社 メモリ装置
US7035152B1 (en) 2004-10-14 2006-04-25 Micron Technology, Inc. System and method for redundancy memory decoding
US7359279B2 (en) 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US7610523B1 (en) * 2006-02-09 2009-10-27 Sun Microsystems, Inc. Method and template for physical-memory allocation for implementing an in-system memory test
CN1932778A (zh) * 2006-07-23 2007-03-21 海信集团有限公司 一种对nand flash存储器进行虚拟空间管理的方法
US7622827B2 (en) 2007-02-16 2009-11-24 System General Corporation Switching controller for parallel power supply
KR100819005B1 (ko) * 2007-02-16 2008-04-03 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치
US7897431B2 (en) * 2008-02-01 2011-03-01 Promos Technologies, Inc. Stacked semiconductor device and method
US7872936B2 (en) * 2008-09-17 2011-01-18 Qimonda Ag System and method for packaged memory
US7835207B2 (en) 2008-10-07 2010-11-16 Micron Technology, Inc. Stacked device remapping and repair
JP6114540B2 (ja) 2012-12-07 2017-04-12 マルマス機械株式会社 精米機の搗精部

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6114540B2 (ja) * 1976-06-23 1986-04-19 Fujitsu Ltd
JPH05198199A (ja) * 1991-09-19 1993-08-06 Mitsubishi Electric Corp 半導体記憶装置
JPH05189327A (ja) * 1992-01-17 1993-07-30 Fujitsu Ltd 集積回路の内蔵メモリ故障時の救済方法
JPH05290598A (ja) * 1992-02-14 1993-11-05 Mitsubishi Electric Corp 半導体メモリ装置
JPH05258591A (ja) * 1992-03-10 1993-10-08 Hitachi Ltd 半導体集積回路
WO1997032253A1 (en) * 1996-02-29 1997-09-04 Hitachi, Ltd. Semiconductor memory device having faulty cells
JPH1196081A (ja) * 1997-09-22 1999-04-09 Chishiki Joho Kenkyusho:Kk 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法
JP2001291394A (ja) * 2000-03-31 2001-10-19 Sharp Corp 半導体記憶装置およびその救済方法
JP2003007963A (ja) * 2001-06-20 2003-01-10 Hitachi Ltd 半導体記憶装置および製造方法
JP2008287862A (ja) * 2007-05-17 2008-11-27 Samsung Electronics Co Ltd 再マッピングされた不良ブロックアドレスを含む不揮発性メモリ装置及びシステム、並びにその動作方法
JP2008198355A (ja) * 2008-05-19 2008-08-28 Toshiba Corp 半導体集積回路装置

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037818B2 (en) 2008-10-30 2018-07-31 Micron Technology, Inc. Switched interface stacked-die memory architecture
JP2014238908A (ja) * 2008-10-30 2014-12-18 マイクロン テクノロジー， インク． スイッチインターフェース積層ダイメモリアーキテクチャ
US10297340B2 (en) 2008-10-30 2019-05-21 Micron Technology, Inc. Switched interface stacked-die memory architecture
JP2012160248A (ja) * 2011-01-28 2012-08-23 Sk Hynix Inc 半導体集積回路及びその制御方法
JP2012234610A (ja) * 2011-04-29 2012-11-29 Sk Hynix Inc 半導体メモリ装置及びそのリペア方法
JP2014071932A (ja) * 2012-10-01 2014-04-21 Toppan Printing Co Ltd マルチチップメモリモジュール
US9767923B2 (en) 2012-11-19 2017-09-19 Silicon Storage Technology, Inc. Three-dimensional flash memory system
JP2016504701A (ja) * 2012-11-19 2016-02-12 シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 三次元フラッシュメモリシステム
KR20150045843A (ko) * 2013-10-21 2015-04-29 삼성전자주식회사 전자 장치
KR102149150B1 (ko) * 2013-10-21 2020-08-28 삼성전자주식회사 전자 장치
CN105226034A (zh) * 2014-06-26 2016-01-06 爱思开海力士有限公司 半导体封装体
JP2017033612A (ja) * 2015-07-29 2017-02-09 淳生 越塚 半導体記憶装置及びその制御方法
JP2020126705A (ja) * 2016-01-18 2020-08-20 ウルトラメモリ株式会社 積層型半導体装置及びその製造方法
WO2023013065A1 (ja) * 2021-08-06 2023-02-09 ウルトラメモリ株式会社 積層メモリ及びその製造方法

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